DE102020128720A1 - Dreidimensionale speichervorrichtung und verfahren zur ausbildung - Google Patents

Dreidimensionale speichervorrichtung und verfahren zur ausbildung Download PDF

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Abstract

Ein Verfahren zur Bildung einer Speichervorrichtung umfasst: Bilden eines ersten Schichtenstapels und eines zweiten Schichtenstapels nacheinander über einem Substrat, wobei sowohl der erste als auch der zweite Schichtenstapel eine dielektrische Schicht, eine Kanalschicht und eine Source/Drain-Schicht umfasst, die nacheinander über dem Substrat gebildet werden; Bilden von Öffnungen, die sich durch den ersten Schichtenstapel und den zweiten Schichtenstapel erstrecken, wobei die Öffnungen erste Öffnungen innerhalb der Ränder des ersten und des zweiten Schichtenstapels und eine zweite Öffnung, die sich von einer Seitenwand des zweiten Schichtenstapels zu den ersten Öffnungen hin erstreckt, umfassen; Ausbilden innerer Abstandshalter durch Ersetzen von Abschnitten der durch die Öffnungen freigelegten Source/Drain-Schicht durch ein dielektrisches Material; Auskleiden der Seitenwände der Öffnungen mit einem ferroelektrischen Material; und Ausbilden erster Gate-Elektroden in den ersten Öffnungen und einer Dummy-Gate-Elektrode in der zweiten Öffnung durch Füllen der Öffnungen mit einem elektrisch leitfähigen Material.

Description

  • PRIORITÄTSANSPRUCH UND BEZUGNAHME
  • Diese Anmeldung beansprucht die Priorität der am 29. Mai 2020 eingereichten vorläufigen (Provisional) US-Anmeldung Nr. 63/031,713 , der hiermit durch Bezugnahme in diese Anmeldung aufgenommen wird.
  • TECHNISCHER BEREICH
  • Die vorliegende Erfindung bezieht sich allgemein auf Halbleiter-Speichervorrichtungen und insbesondere auf dreidimensionale Speichervorrichtungen mit ferroelektrischem Material.
  • HINTERGRUND
  • Halbleitervorrichtungen werden in einer Vielzahl von elektronischen Anwendungen eingesetzt, z.B. in Personalcomputern, Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten. Halbleitervorrichtungen werden in der Regel hergestellt, indem isolierende oder dielektrische Schichten, leitfähige Schichten und Halbleitermaterialschichten nacheinander über einem Halbleitersubstrat abgeschieden werden und die verschiedenen Materialschichten mit Lithographie- und Ätztechniken strukturiert werden, um Schaltungskomponenten und -elemente darauf zu bilden.
  • Die Halbleiterindustrie verbessert weiterhin die Integrationsdichte verschiedener elektronischer Komponenten (z.B. Transistoren, Dioden, Widerstände, Kondensatoren, etc.) durch kontinuierliche Verringerung der minimalen Merkmalsgröße, die es erlaubt, mehr Komponenten in einem bestimmten Bereich zu integrieren. Mit der Verringerung der minimalen Merkmalsgrößen entstehen jedoch zusätzliche Probleme, die angegangen werden sollten.
  • Figurenliste
  • Für ein vollständigeres Verständnis der vorliegenden Erfindung und ihrer Vorteile wird nun auf die folgenden Beschreibungen in Verbindung mit den zugehörigen Zeichnungen verwiesen, in denen
    • 1 zeigt eine Querschnittsansicht einer Halbleitervorrichtung mit integrierten Speichervorrichtungen gemäß einer Ausführungsform;
    • Die 2-9, 10A, 10B, 10D, 10E, 10F, 10G, 10H, 11 und 12 veranschaulichen verschiedene Ansichten einer dreidimensionalen Speichervorrichtung in verschiedenen Herstellungsstadien gemäß einer Ausführungsform;
    • 10C veranschaulicht das Umschalten der elektrischen Polarisationsrichtung des ferroelektrischen Materials der dreidimensionalen Speichervorrichtung von 10B gemäß einer Ausführungsform;
    • 13 zeigt eine perspektivische Ansicht einer dreidimensionalen Speichervorrichtung gemäß einer anderen Ausführungsform;
    • 14 zeigt eine perspektivische Ansicht einer dreidimensionalen Speichervorrichtung gemäß einer weiteren Ausführungsform;
    • 15 veranschaulicht ein Ersatzschaltbild einer dreidimensionalen Speichervorrichtung gemäß einer Ausführungsform; und
    • 16 zeigt ein Flussdiagramm eines Verfahrens zur Herstellung einer Speichervorrichtung, gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG DER ILLUSTRATIVEN AUSFÜHRUNGSFORMEN
  • Die folgende Offenbarung bietet viele verschiedene Ausführungsformen oder Beispiele für die Umsetzung verschiedener Merkmale der Erfindung. Um die vorliegende Offenbarung zu vereinfachen, werden nachstehend spezifische Beispiele für Komponenten und Anordnungen beschrieben. Diese sind natürlich nur Beispiele und sollen nicht einschränkend wirken. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt gebildet werden, und kann auch Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal gebildet sein können, so dass das erste und das zweite Merkmal nicht in direktem Kontakt stehen.
  • Darüber hinaus können hier der Einfachheit halber räumlich relative Begriffe wie „unten“, „unter“, „unten“, „unten“, „oben“, „oben“ und dergleichen verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Elementen oder Merkmal(en) zu beschreiben, wie in den Figuren dargestellt. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Ausrichtung verschiedene Ausrichtungen der in Gebrauch oder Betrieb befindlichen Einrichtung umfassen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen), und die hier verwendeten räumlich relativen Deskriptoren können ebenfalls entsprechend interpretiert werden. Sofern nicht anders angegeben, bezieht sich das gleiche oder ähnliche Bezugszeichen in verschiedenen Figuren während der gesamten Diskussion hierin auf das gleiche oder ähnliche Element, das durch ein gleiches oder ähnliches Verfahren unter Verwendung eines gleichen oder ähnlichen Materials bzw. gleicher oder ähnlicher Materialien hergestellt wird.
  • Gemäß einigen Ausführungsformen umfasst ein Verfahren zur Bildung einer Speichervorrichtung Folgendes: Bilden eines ersten Schichtenstapels und eines zweiten Schichtenstapels nacheinander über einem Substrat, wobei sowohl der erste als auch der zweite Schichtenstapel eine dielektrische Schicht, eine Kanalschicht und eine Source/Drain-Schicht umfasst, die nacheinander über dem Substrat ausgebildet werden; Bilden von Öffnungen, die sich durch den ersten Schichtenstapel und den zweiten Schichtenstapel erstrecken, wobei die Öffnungen erste Öffnungen innerhalb von Rändern des ersten und des zweiten Schichtenstapels und eine zweite Öffnung, die sich von einer Seitenwand des zweiten Schichtenstapels zu den ersten Öffnungen hin erstreckt, umfassen; Ausbilden innerer Abstandshalter durch Ersetzen von Abschnitten der durch die Öffnungen freigelegten Source/Drain-Schicht durch ein dielektrisches Material; Auskleiden von Seitenwänden der Öffnungen mit einem ferroelektrischen Material; und Ausbilden erster Gate-Elektroden in den ersten Öffnungen und einer Dummy-Gate-Elektrode in der zweiten Öffnung durch Füllen der Öffnungen mit einem elektrisch leitfähigen Material.
  • 1 zeigt eine Querschnittsansicht einer Halbleitervorrichtung 100 mit integrierten Speichervorrichtungen 123 (z.B. 123A und 123B) gemäß einer Ausführungsform. Bei der Halbleitervorrichtung 100 handelt es sich um eine Fin-Feld-Effekt-Transistor-Vorrichtung (FinFET) mit dreidimensionalen (3D) Speichervorrichtungen 123, die in die Back-End-of-Line (BEOL)-Verarbeitung der Halbleiterfertigung integriert sind, gemäß der abgebildeten Ausführungsform. Um Unordnung zu vermeiden, sind Details der 3D-Speichervorrichtungen 123 nicht in 1 dargestellt, sondern werden im Folgenden erörtert.
  • Wie in 1 dargestellt, enthält die Halbleitervorrichtung 100 verschiedene Bereiche zur Bildung verschiedener Arten von Schaltungen. Zum Beispiel kann die Halbleitervorrichtung 100 einen ersten Bereich 110 zur Bildung von Logikschaltungen und kann einen zweiten Bereich 120 zur Bildung von z.B. Peripherieschaltungen, Eingangs-/Ausgangsschaltungen (I/O-Schaltungen), Schaltungen zur elektrostatischen Entladung (ESD-Schaltungen) und/oder Analogschaltungen enthalten. Andere Regionen zur Bildung anderer Arten von Schaltungen sind möglich und sollen vollständig in den Schutzumfang dieser Offenbarung einbezogen werden.
  • Die Halbleitervorrichtung 100 enthält ein Substrat 101. Das Substrat 101 kann ein Bulksubstrat sein, wie z.B. ein Siliziumsubstrat, dotiert oder undotiert, oder eine aktive Schicht eines Halbleiter-auf-Isolator (SOI)-Substrats. Das Substrat 101 kann andere Halbleitermaterialien wie Germanium; einen Verbindungshalbleiter einschließlich Siliziumkarbid, Galliumarsen, Galliumphosphid, Galliumnitrid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter einschließlich SiGe, GaAsP, AlInAs, AlGaAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon enthalten. Andere Substrate, wie Mehrschicht- oder Gradientensubstrate, können ebenfalls verwendet werden.
  • Elektrische Vorrichtungen, wie Transistoren, Widerstände, Kondensatoren, Spülen, Dioden oder ähnliches, werden in oder auf dem Substrat 101 im Front-End-of-Line (FEOL)-Prozess der Halbleiterfertigung gebildet. Im Beispiel von 1 werden Halbleiterfinnen 103 (auch als Finnen bezeichnet) gebildet, die über das Substrat 101 hinausragen. Isolationsbereiche 105, wie z.B. STI-Bereiche (shallow-trench isolation), werden zwischen den Halbleiterfinnen 103 oder darum herum gebildet. Gate-Elektroden 109 werden über den Halbleiterfinnen 103 gebildet. Gate-Spacer 111 werden entlang der Seitenwände der Gate-Elektroden 109 gebildet. Source/Drain-Bereiche 107, wie z.B. epitaktische Source/Drain-Bereiche, werden auf gegenüberliegenden Seiten der Gate-Elektroden 109 gebildet. Kontakte 113, wie z.B. Gate-Kontakte und Source/Drain-Kontakte, werden über den jeweiligen darunterliegenden elektrisch leitfähigen Merkmalen (z.B. Gate-Elektroden 109 oder Source/Drain-Bereiche 107) ausgebildet und elektrisch mit diesen gekoppelt. Eine oder mehrere dielektrische Schichten 117, wie z.B. eine Zwischenschicht-Dielektrikumsschicht (ILD), werden über dem Substrat 101 und um die Halbleiterfinnen 103 und die Gate-Elektroden 109 herum gebildet. Andere elektrisch leitfähige Merkmale, wie z.B. Leiterbahnen 115, können ebenfalls in der einen oder den mehreren dielektrischen Schichten 117 gebildet werden. Die FinFETs in 1 können mit jedem geeigneten Verfahren gebildet werden, die in der Technik bekannt ist oder verwendet wird, Details werden hier nicht wiederholt.
  • Weiter in Bezug auf 1 wird eine dielektrische Schicht 119, die eine Ätzstoppschicht (ESL, „etch stop layer“) sein kann, über der einen oder den mehreren dielektrischen Schichten 117 ausgebildet. Gemäß einer Ausführungsform wird die dielektrische Schicht 119 aus Siliziumnitrid mittels plasmagestützter physikalischer Dampfabscheidung (PECVD, „plasma-enhanced physical vapor deposition“) gebildet, obwohl alternativ auch andere dielektrische Materialien wie Nitrid, Karbid, Borid, Kombinationen davon oder ähnliches sowie alternative Techniken zur Bildung der dielektrischen Schicht 119 wie chemische Dampfabscheidung bei niedrigem Druck (LPCVD, „low-pressure chemical vapor deposition“), PVD oder ähnliches verwendet werden könnten. Als nächstes wird eine dielektrische Schicht 121 über der dielektrischen Schicht 119 ausgebildet. Die dielektrische Schicht 121 kann jedes geeignete dielektrische Material sein, wie Siliziumoxid, Siliziumnitrid oder ähnliches, das durch ein geeignetes Verfahren, wie PVD, CVD oder ähnliches, gebildet wird. Eine oder mehrere Speichervorrichtungen 123A, von denen jede eine Vielzahl von Speicherzellen aufweist, werden in der dielektrischen Schicht 121 gebildet und mit elektrisch leitfähigen Merkmalen (z.B. Durchkontaktierungen 124 und Leiterbahnen 125) in der dielektrischen Schicht 121 gekoppelt. Verschiedene Ausführungsformen der Speichervorrichtungen 123 in 1, wie z.B. die Speichervorrichtungen 200, 200A und 200B, werden im Folgenden ausführlich besprochen.
  • 1 veranschaulicht ferner eine zweite Schicht von Speichervorrichtungen 123B, die über den Speichervorrichtungen 123A gebildet wird. Die Speichervorrichtungen 123A und 123B können die gleiche oder eine ähnliche Struktur haben und können gemeinsam als Speichervorrichtungen 123 oder 3D-Speichervorrichtungen 123 bezeichnet werden. Das Beispiel in 1 veranschaulicht zwei Schichten von Speichervorrichtungen 123 als ein nicht einschränkendes Beispiel. Andere Anzahlen von Schichten von Speichervorrichtungen 123, wie z.B. eine Schicht, drei Schichten oder mehr, sind ebenfalls möglich und sollen vollständig in den Schutzumfang der vorliegenden Offenbarung einbezogen werden. Die eine oder die mehreren Schichten der Speichervorrichtung 123 werden kollektiv als Speicherbereich 130 der Halbleitervorrichtung 100 bezeichnet und können in der Back-End-of-Line (BEOL)-Verarbeitung der Halbleiterfertigung gebildet werden. Die Speichervorrichtungen 123 können bei der BEOL-Verarbeitung an beliebigen geeigneten Stellen innerhalb der Halbleitervorrichtung 100 gebildet werden, wie z.B. über (z.B. direkt über) dem ersten Bereich 110, über dem zweiten Bereich 120 oder über einer Vielzahl von Bereichen.
  • Im Beispiel von 1 belegen die Speichervorrichtungen 123 einige, aber nicht alle Abschnitte des Speicherbereichs 130 der Halbleitervorrichtung 100, weil in anderen Abschnitten des Speicherbereichs 130 andere Merkmale, wie z.B. Leiterbahnen 125 und Durchkontaktierungen 124, zur Verbindung mit leitfähigen Merkmalen über und unter dem Speicherbereich 130 gebildet werden können. In einigen Ausführungsformen wird zur Bildung der Speichervorrichtungen 123A oder 123B eine Maskenschicht, wie z.B. eine strukturierte Fotoresistschicht, gebildet, um einige Bereiche des Speicherbereichs 130 abzudecken, während die Speichervorrichtungen 123A oder 123B in anderen Abschnitten des Speicherbereichs 130 gebildet werden, die durch die Maskenschicht freigelegt sind. Nachdem die Speicheranordnungen 123 gebildet sind, wird die Maskenschicht dann entfernt.
  • Unter Bezugnahme auf 1 wird nach der Bildung des Speicherbereichs 130 eine Verbindungsstruktur 140 über dem Speicherbereich 130 ausgebildet, die die dielektrische Schicht 121 und elektrisch leitfähige Merkmale (z.B. Durchkontaktierungen 124 und Leiterbahnen 125) in der dielektrischen Schicht 121 aufweist. Die Zwischenverbindungsstruktur 140 kann die in/auf dem Substrat 101 gebildeten elektrischen Komponenten elektrisch verbinden, um funktionelle Schaltungen zu bilden. Die Zwischenverbindungsstruktur 140 kann auch die Speichervorrichtungen 123 elektrisch mit den in/auf dem Substrat 101 gebildeten Komponenten koppeln und/oder die Speichervorrichtungen 123 mit leitfähigen Pads koppeln, die über der Zwischenverbindungsstruktur 140 zur Verbindung mit einer externen Schaltung oder einer externen Vorrichtung gebildet sind. Die Ausbildung der Zwischenverbindungsstruktur ist im Stand der Technik bekannt, weshalb hier keine Einzelheiten wiederholt werden.
  • In einigen Ausführungsformen sind die Speichervorrichtungen 123 mit den auf dem Substrat 50 gebildeten elektrischen Vorrichtungen (z.B. Transistoren) elektrisch gekoppelt, z.B. durch die Durchkontaktierungen 124 und die Leiterbahnen 125, und werden in einigen Ausführungsformen durch Funktionsschaltungen der Halbleitervorrichtung 100 gesteuert oder zugegriffen (z.B. beschrieben oder ausgelesen). Zusätzlich oder alternativ dazu sind die Speichervorrichtungen 123 elektrisch mit leitfähigen Pads gekoppelt, die über einer oberen Metallschicht der Verbindungsstruktur 140 gebildet sind, wobei in diesem Fall die Speichervorrichtungen 123 in einigen Ausführungsformen durch eine externe Schaltung (z.B. eine andere Halbleitervorrichtung) direkt ohne Beteiligung der Funktionsschaltungen der Halbleitervorrichtung 100 gesteuert oder zugegriffen werden kann. Obwohl zusätzliche Metallschichten (z.B. die Verbindungsstruktur 140) über den Speichervorrichtungen 123 im Beispiel von 1 ausgebildet werden, können die Speichervorrichtungen 123 in einer oberen (z.B. obersten) Metallschicht der Halbleitervorrichtung 100 gebildet werden, wobei diese und andere Variationen vollständig in den Schutzumfang der vorliegenden Offenbarung fallen sollen.
  • Die 2-9, 10A, 10B, 10D, 10E, 10F, 10G, 10H, 11 und 12 veranschaulichen verschiedene Ansichten (z. B. perspektivische Ansicht, Querschnittsansicht) einer dreidimensionalen (3D) Speichervorrichtung 200 in verschiedenen Herstellungsstadien gemäß einer Ausführungsform. Die 3D-Speichervorrichtung 200 ist eine dreidimensionale Speichervorrichtung mit einem ferroelektrischen Material und kann z.B. eine 3D-Speichervorrichtung vom NOR-Typ sein. Die 3D-Speichervorrichtung 200 kann als die Speichervorrichtungen 123A und 123B in 1 verwendet werden. Es sei bemerkt, dass der Einfachheit halber nicht alle Merkmale der 3D-Speichervorrichtung 200 in den Figuren dargestellt sind.
  • Wir verweisen nun auf 2, die eine perspektivische Ansicht der Speichervorrichtung 200 in einem frühen Stadium der Herstellung zeigt. Wie in 2 dargestellt, werden die Schichtenstapel 202A, 202B und 202C nacheinander über dem Substrat 101 ausgebildet (in 2 nicht dargestellt, aber in 1 dargestellt). Die Schichtenstapel 202A, 202B und 202C können hier gemeinsam als Schichtenstapel 202 bezeichnet werden. Die Schichtenstapel 202A, 202B und 202C weisen in den abgebildeten Ausführungsformen die gleiche Schichtenstruktur auf. Zum Beispiel weist jeder der Schichtenstapel 202 eine dielektrische Schicht 201, eine Kanalschicht 203 über der dielektrischen Schicht 201 und eine Source/Drain-Schicht 205 über der Kanalschicht 203 auf.
  • In einigen Ausführungsformen wird zur Bildung des Schichtenstapels 202A die dielektrische Schicht 201 ausgebildet, indem ein geeignetes dielektrisches Material wie Siliziumoxid, Siliziumnitrid oder ähnliches über dem Substrat 101 (siehe 1) mittels eines geeigneten Abscheideverfahrens wie PVD, CVD, Atomlagenabscheidung (ALD, „atomic layer deposition“) oder ähnliches abgeschieden wird. Als nächstes wird die Kanalschicht 203 über der dielektrischen Schicht 201 ausgebildet. In einigen Ausführungsformen wird die Kanalschicht 203 aus einem geeigneten Kanalmaterial, wie z.B. einem Halbleitermaterial, gebildet. Beispiele für das Halbleitermaterial sind amorphes Silizium (a-Si), Polysilizium (Poly-Si) oder ähnliches. In einigen Ausführungsformen ist die Kanalschicht 203 ein Oxidhalbleiter (kann auch als halbleitfähiges Oxid bezeichnet werden), wie z.B. Indium-Gallium-Zinkoxid (IGZO), Zinkoxid (ZnO), Indium-Wolframoxid (IWO) oder ähnliches. Die Kanalschicht 203 kann z.B. durch PVD, CVD, ALD, Kombinationen davon oder ähnliches ausgebildet werden. Als nächstes wird die Source/Drain-Schicht 205 über der Kanalschicht 203 ausgebildet. In einigen Ausführungen wird die Source/Drain-Metallschicht 205 aus einem Metall oder einem metallhaltigen Material wie Al, Ti, TiN, W, Mo oder Indiumzinnoxid (ITO) ausgebildet, wobei ein geeignetes Ausbildungsverfahren wie PVD, CVD, ALD, Sputtern, Plattieren oder ähnliches verwendet wird. Daher kann die Source/Drain-Schicht 205 auch als Source/Drain-Metallschicht 205 bezeichnet werden.
  • In einigen Ausführungsformen kann die Source/Drain-Metallschicht 205 je nach Typ (z.B. N-Typ oder P-Typ) der gebildeten Vorrichtung aus einem N-Typ-Metall oder einem P-Typ-Metall ausgebildet werden. In einigen Ausführungen wird Sc, Ti, Cr, Ni, Al oder ähnliches als N-Typ-Metall zur Bildung der Source-/Drain-Metallschicht 205 verwendet. In einigen Ausführungen wird Nb, Pd, Pt, Pt, Au oder dergleichen als P-Typ-Metall zur Bildung der Source-/Drain-Metallschicht 205 verwendet. Die N-Typ- oder P-Typ-Metallschicht kann durch ein geeignetes Ausbildungsverfahren wie PVD, CVD, ALD, Sputtern, Plattieren oder ähnliches gebildet werden.
  • Nachdem der Schichtenstapel 202A gebildet wurde, kann der Prozess zur Bildung des Schichtenstapels 202A wiederholt werden, um die Schichtenstapel 202B und 202C nacheinander über dem Schichtenstapel 202A zu bilden, wie in 1 dargestellt. Nachdem die Schichtenstapel 202A, 202B und 202C gebildet sind, wird eine dielektrische Schicht 201T über dem Schichtenstapel 202C ausgebildet. In der dargestellten Ausführungsform wird die dielektrische Schicht 201T aus dem gleichen dielektrischen Material ausgebildet wie die dielektrische Schicht 201 in den Schichtenstapeln 202, so dass sie in der nachfolgenden Diskussion auch als dielektrische Schicht 201 bezeichnet werden kann.
  • Als nächstes, in 3, werden Öffnungen 207 gebildet, die sich durch die Schichtenstapel 202A, 202B, 202C und die dielektrische Schicht 201 über dem Schichtenstapel 202C erstrecken. Die Öffnungen 207 können durch Fotolithografie und Ätztechniken gebildet werden. Die Öffnungen 207 umfassen erste Öffnungen 207A, die innerhalb von Rändern (z.B. Perimetern oder Seitenwänden) der Schichtenstapel 202 gebildet werden, so dass jede der ersten Öffnungen 207A von den Schichtenstapeln 202 umgeben (z.B. umschlossen) ist. Die Öffnungen 207 enthalten auch eine zweite Öffnung 207B, die sich bis zu einem Umfang (z.B. einer Seitenwand) der Schichtenstapel 202 erstreckt. Mit anderen Worten, die zweite Öffnung 207B ist nicht vollständig von den Schichtenstapeln 202 umgeben. Stattdessen ist die zweite Öffnung 207B teilweise von den Schichtenstapeln 202 umgeben. Die Öffnung 207B in 3 ist als flache Öffnung dargestellt (z.B. eine geringe Tiefe von der Seitenwand des Schichtenstapels 202 in Richtung der Öffnung 207A), um Merkmale, die sich innerhalb der Öffnung 207B gebildet haben, deutlich zu zeigen, die Öffnung 207B kann aber tiefer (siehe z.B. 9) als dargestellt sein. Im Beispiel von 3 hat jede der ersten Öffnungen 207A eine rechteckige Draufsicht und vier Seitenwände, und die zweite Öffnung 207B hat eine U-förmige Draufsicht und drei Seitenwände. In 3 sind die Öffnungen 207 in einer Spalte ausgerichtet, und benachbarte Öffnungen 207 sind durch einen Abstand W1 getrennt. In einigen Ausführungsformen liegt der Abstand W1 zwischen etwa 10 nm und etwa 50 nm.
  • Als nächstes werden in 4 Abschnitte der Source-/Drain-Schichten 205, die durch die Öffnungen 207 freigelegt sind (z. B. die diesen zugewandt sind), entfernt, um Vertiefungen 209 zu bilden. Zum Beispiel kann ein isotropes Ätzverfahren, bei dem ein Ätzmittel verwendet wird, das selektiv für das Material der Source/Drain-Schichten 205 ist (z.B. das eine höhere Ätzrate dafür aufweist), verwendet werden, um Abschnitte der Source/Drain-Schichten 205, die den Öffnungen 207 zugewandt sind, zu entfernen, so dass die Source/Drain-Schichten 205 von den Seitenwänden der Öffnungen 207 seitlich vertieft sind, ohne andere Materialien wesentlich anzugreifen. In einigen Ausführungen ist das im isotropen Ätzprozess verwendete Ätzmittel eine SC1-Lösung, die eine Mischung aus deionisiertem Wasser, NH3 und H2O2 ist. Eine Breite W2 der Vertiefung 209, gemessen zwischen den Positionen der Seitenwand der Source-/Drain-Schicht 205 vor und nach dem Vertiefen der Source-/Drain-Schichten 205, liegt zwischen etwa 1 nm und etwa 5 nm. In der abgebildeten Ausführung ist die Breite W2 größer oder gleich der Hälfte von W1 (z.B. W2 ≥ 0,5×W1). Da die Source/Drain-Schichten 205 in allen Richtungen von den Seitenwänden der Öffnungen 207 seitlich vertieft sind und da W2 größer oder gleich der Hälfte von W1 ist, werden die Abschnitte der Source/Drain-Schichten 205 zwischen benachbarten Öffnungen 207 vollständig entfernt. Infolgedessen füllt die anschließend gebildete innere Abstandshalterschicht 211 (siehe 10G) die Zwischenräume zwischen benachbarten Öffnungen 207 (oder äquivalent dazu, zwischen dem anschließend entlang der Seitenwände der Öffnungen 207 gebildeten ferroelektrischen Material 213) vollständig aus.
  • Es sei bemerkt, dass in der vorliegenden Diskussion eine Seitenwand des Schichtenstapels 202A, 202B oder 202C die entsprechenden Seitenwände aller konstituierenden Lagen (z. B. 201, 203 und 205) dieses Schichtenstapels umfasst. Beispielsweise umfasst eine Seitenwand des Schichtenstapels 202A, die durch die Öffnung 207 freigelegt ist, die entsprechende Seitenwand der dielektrischen Schicht 201, die entsprechende Seitenwand der Kanalschicht 203 und die entsprechende Seitenwand der Source/Drain-Schicht 205, die durch die Öffnung 207 freigelegt sind. In der dargestellten Ausführung sind vor dem Vertiefen der Source/Drain-Schicht 205 die entsprechenden Seitenwände der Teilschichten (z.B. 201, 203 und 205) der Schichtenstapel 202 entlang einer gleichen vertikalen Ebene ausgerichtet. Nach dem Vertiefen der Source/Drain-Schicht 205 zur Bildung der Vertiefungen 209 sind die entsprechenden Seitenwände der dielektrischen Schicht 201 und der Kanalschicht 203 der Schichtenstapel 202 in der dargestellten Ausführung in einer gleichen vertikalen Ebene ausgerichtet.
  • Als nächstes wird in 5 eine innere Abstandshalterschicht 211 in den Öffnungen 207 ausgebildet (z.B. konform ausgebildet), um die Seitenwände und Böden der Öffnungen 207 auszukleiden. Die innere Abstandshalterschicht 211 kann auch über der oberen Oberfläche der obersten dielektrischen Schicht 201 in 5 ausgebildet werden. Die innere Abstandshalterschicht 211 wird aus einem geeigneten dielektrischen Material, wie Siliziumnitrid (SiN), Siliziumkohlenstoffnitrid (SiCN), Siliziumkohlenstoffoxynitrid (SiCON) oder ähnlichem, unter Verwendung eines geeigneten Verfahrens, wie CVD, PVD, ALD oder ähnliches, ausgebildet. Die Dicke der inneren Abstandshalterschicht 211 kann z.B. zwischen etwa 1 nm und etwa 5 nm liegen. Die innere Abstandshalterschicht 211 füllt die Vertiefungen 209 aus, wie in 5 dargestellt.
  • Als nächstes werden in 6 Abschnitte der inneren Abstandshalterschicht 211 entlang der Seitenwände der Öffnungen 207 und der Böden der Öffnungen 207 entfernt, z.B. durch ein anisotropes Ätzverfahren wie Plasmaätzen. Der anisotrope Ätzprozess wird durchgeführt, um Abschnitte der inneren Abstandshalterschicht 211 von den Seitenwänden und den Böden der Öffnungen 207 zu entfernen, und um die innere Abstandshalterschicht 211 von der oberen Oberfläche der obersten dielektrischen Schicht 201 (falls dort ausgebildet) zu entfernen. Nach dem anisotropen Ätzprozess verbleibt die innere Abstandshalterschicht 211 in den Vertiefungen 209 und kann auch als innere Abstandshalter 211 bezeichnet werden. Im Beispiel von 6 sind die den Öffnungen 207 zugewandten Seitenwände der inneren Abstandshalter 211 mit den entsprechenden Seitenwänden der dielektrischen Schichten 201 und den entsprechenden Seitenwänden der Kanalschichten 203 ausgerichtet. Die inneren Abstandshalter 211 können in einigen Ausführungsformen die parasitäre Kapazität der gebildeten Vorrichtung vorteilhaft verringern.
  • Als nächstes wird in 7 ein ferroelektrisches Material 213 in den Öffnungen 207 ausgebildet (z.B. konform ausgebildet), um die Seitenwände und die Böden der Öffnungen 207 auszukleiden. Das ferroelektrische Material 213 kann auch über der oberen Oberfläche der obersten dielektrischen Schicht 201 in 7 ausgebildet werden. Bei dem ferroelektrischen Material 213 handelt es sich um Hafniumoxid (HfO2), das gemäß einer Ausführungsform mit Al, Si, Zr, La, Gd oder Y dotiert ist. In einigen Ausführungsformen wird ein ferroelektrisches Material wie HZO, HSO, HfSiO, HfLaO, HfZrO2 oder ZrO2 als ferroelektrisches Material 213 verwendet. Ein geeignetes Ausbildungsverfahren, wie PVD, CVD, ALD oder ähnliches, kann verwendet werden, um das ferroelektrische Material 213 auszubilden. Als nächstes kann ein anisotroper Ätzprozess durchgeführt werden, um das ferroelektrische Material 213 von der oberen Oberfläche der obersten dielektrischen Schicht 201 (falls dort gebildet) und von den Böden der Öffnungen 207 zu entfernen.
  • Als nächstes wird in 8 ein elektrisch leitfähiges Material (auch als Gate-Material oder Gate-Metall bezeichnet), wie Al, W, Mo, TiN, TaN, Kombinationen davon oder Mehrfachschichten davon, ausgebildet, um die Öffnungen 207 zu füllen. Das Gate-Material kann durch ein geeignetes Verfahren, wie z.B. PVD, CVD, ALD, Plattieren oder ähnliches, ausgebildet werden. Nachdem das Gate-Material ausgebildet ist, kann ein Planarisierungsprozess, wie z.B. eine chemisch-mechanische Planarisierung (CMP), durchgeführt werden, um überschüssige Abschnitte des Gate-Materials von der oberen Oberfläche der obersten dielektrischen Schicht 201 zu entfernen, und die verbleibenden Abschnitte des Gate-Materials in den Öffnungen 207 bilden die Gate-Elektroden 212 (z.B. 212A und 212B). Die Gate-Elektroden 212 umfassen erste Gate-Elektroden 212A, die in den ersten Öffnungen 207A gebildet sind (siehe 3), und eine zweite Gate-Elektrode 212B, die in der zweiten Öffnung 207B gebildet ist. Bei der nachfolgenden Bearbeitung wird die zweite Gate-Elektrode 212B entfernt, weshalb die zweite Gate-Elektrode 212B auch als Dummy-Gate-Elektrode bezeichnet wird.
  • Als nächstes werden in 9 die Öffnungen 217 (z.B. 217A und 217B) gebildet, die sich durch die oberste dielektrische Schicht 201 und die Schichtenstapel 202 erstrecken. Die Öffnungen 217 können durch Fotolithografie und Ätztechniken gebildet werden. Die Öffnungen 217 umfassen Gräben 217A (können auch als schlitzförmige Öffnungen 271A bezeichnet werden), die in den ersten Gate-Elektroden 212A gebildet werden, und eine Aussparung 217B, die an Stellen der zweiten Gate-Elektrode 212B (siehe 8) und des ferroelektrischen Materials 213, das die zweite Gate-Elektrode 212B umgibt, gebildet wird. Mit anderen Worten, durch die Bildung der Aussparung 217B werden die zweite Gate-Elektrode 212B aus 8 und das ferroelektrische Material 213, das die zweite Gate-Elektrode 212B umgibt, entfernt. Die Aussparung 217B in 9 erstreckt sich von einer Seitenwand der Schichtenstapel 202 in Richtung der Gate-Elektroden.
  • Es sei bemerkt, dass jeder der Gräben 217A jeweils eine erste Gate-Elektrode 212A in zwei separate Gate-Elektroden 215 (die auch als Gate-Elektroden-Paar 215 bezeichnet werden) halbiert (z.B. schneidet oder in zwei separate Teile trennt). Daher ist die Anzahl der Gate-Elektroden 215 doppelt so hoch wie die der ersten Gate-Elektroden 212A. Darüber hinaus halbiert jeder der Gräben 217A auch das ferroelektrische Material 213, das jede der ersten Gate-Elektroden 212A umgibt. Es sei bemerkt, dass im Beispiel von 9 die Gräben 217A an den äußeren Seitenwänden 213S1 und 213S2 des ferroelektrischen Materials 213 enden. Die Aussparung 217B hat eine Breite W3 zwischen den gegenüberliegenden Seitenwänden der Aussparung 217B. Die Breite W3 kann z.B. zwischen z.B. 50 nm und etwa 150 nm liegen. Im Beispiel von 9 sind die Öffnungen 217 in Reihe angeordnet, so dass die gegenüberliegenden Seitenwände der Aussparung 217B mit den entsprechenden gegenüberliegenden Seitenwänden der Gräben 217A ausgerichtet sind, die mit den äußeren Seitenwänden 213S1/213S2 des ferroelektrischen Materials 213 ausgerichtet sind.
  • Als nächstes, in 10A, wird ein dielektrisches Material 219 ausgebildet, um die Öffnungen 217 zu füllen. Das dielektrische Material 219 kann z.B. Siliziumoxid, Siliziumnitrid oder ähnliches sein, das durch ein geeignetes Verfahren wie CVD, PVD, ALD oder ähnliches ausgebildet wird. Ein Planarisierungsprozess, wie z.B. CMP, kann durchgeführt werden, um überschüssige Abschnitte des dielektrischen Materials 219 von der oberen Oberfläche der obersten dielektrischen Schicht 201 zu entfernen. Das dielektrische Material 219 bildet somit Isolationsbereiche, die jedes der Gate-Elektroden-Paare 215 elektrisch voneinander isolieren.
  • 10B veranschaulicht eine perspektivische Ansicht eines Abschnitts der Speichervorrichtung 200 aus 10A. 10B zeigt insbesondere einen ausgeschnittenen Abschnitt der Speichervorrichtung 200 innerhalb des gestrichelten Kastens 220 in 10A. Der Einfachheit halber sind in 10B nur Abschnitte der Speichervorrichtung 200 dargestellt, die sich auf den gleichen Ebenen (z.B. Abstand vom Substrat 101) wie die Schichten der Schichtenstapel 202C befinden.
  • Wie in 10B dargestellt, schneidet das dielektrische Material 219 jede der ersten Gate-Elektroden 212A (siehe 8) in ein Paar von Gate-Elektroden 215. Das ferroelektrische Material 213 erstreckt sich entlang der Seitenwände der Gate-Elektroden 215 und ist zwischen der Gate-Elektrode 215 und einer entsprechenden Kanalschicht 203 angeordnet. Die gestrichelten Linien 221 in 10B veranschaulichen die Kanalbereiche, die in den Kanalschichten 203 während des Betriebs der 3D-Speichervorrichtung 200 gebildet werden, z.B. wenn eine Gate-Spannung an die Gate-Elektrode 215 angelegt wird. Die Pfeile 216 in 10B veranschaulichen beispielhafte elektrische Stromflussrichtungen zwischen Source-/Drain-Bereichen (siehe 205A/205B in 10G), die sich außerhalb (z.B. vor und hinter) dem ausgeschnittenen Abschnitt von 10B befinden.
  • 10C zeigt das Umschalten der elektrischen Polarisationsrichtung des ferroelektrischen Materials 213 der dreidimensionalen Speichervorrichtung 200. Drei Schichten aus verschiedenen Materialien (z.B. 215, 213 und 203) innerhalb des gestrichelten Kastens 218 von 10B sind auf der linken Seite von 10C dargestellt. 10C zeigt, dass beim Umschalten der Richtung eines elektrischen Feldes (E-Feld), das an das ferroelektrische Material 213 angelegt wird, die elektrische Polarisationsrichtung des ferroelektrischen Materials 213 entsprechend umschaltet, wie in 10C dargestellt. Beispielsweise kann ein elektrisches Feld an das ferroelektrische Material 213 in 10C angelegt werden, indem eine Spannung zwischen der Gate-Elektrode 215 und einer entsprechenden Source-/Drain-Schicht 205 angelegt wird, die elektrisch mit der Kanalschicht 203 in 10C gekoppelt ist (z.B. über der Kanalschicht 203 und diese kontaktiert). Beispielsweise kann eine Spannung über den Source/Drain-Kontakt 227 an einen Source/Drain-Bereich 205 in dem treppenförmigen Bereich (siehe z.B. 12) der 3D-Speichervorrichtung 200 angelegt werden.
  • Die 10D und 10E zeigen Querschnittsansichten der 3D-Speichervorrichtung 200 der 10A entlang der Querschnitte A-A bzw. B-B. 10D zeigt die Schichtenstapel 202A, 202B und 202C sowie die oberste dielektrische Schicht 201. 10E zeigt die Querschnittsansicht der 3D-Speichervorrichtung 200 entlang des Querschnitts B-B. Die 10D zeigt die Schichtenstapel 202A, 202B und 202C sowie die oberste dielektrische Schicht 201. In 10E ist jedes Gate-Elektroden-Paar 215 durch das dazwischen liegende dielektrische Material 291 getrennt. Das ferroelektrische Material 213 erstreckt sich entlang der Seitenwände der Gate-Elektroden 215.
  • Es sei bemerkt, dass in der Querschnittsansicht von 10E die Source-/Drain-Schicht 205 in jedem der Schichtenstapel 202 durch die inneren Abstandshalter 211 ersetzt ist. Wie in 10E dargestellt, füllen die inneren Abstandshalter 211 den Zwischenraum zwischen dem ferroelektrischen Material 213, das entlang der Seitenwände der benachbarten Gate-Elektroden 215 angeordnet ist und eine Breite W1 aufweist. Mit anderen Worten, in der Querschnittsansicht von Bild 10E ist keine Source/Drain-Schicht 205 sichtbar. Man beachte, dass die Breite W2 (siehe 4) der Vertiefung 209 größer als oder gleich die Hälfte des Abstands W1 zwischen benachbarten Öffnungen 207 ist. Infolgedessen füllen die inneren Abstandhalter 211 die Vertiefungen 209 aus und füllen die Zwischenräume zwischen benachbarten Öffnungen 207 vollständig aus. Es sei bemerkt, dass die Seitenwände des ferroelektrischen Materials 213, die den inneren Abstandshaltern 211 in 10E zugewandt sind, sich an den gleichen Stellen befinden wie die Seitenwände der Öffnungen 207, bevor die Vertiefungen 209 gebildet werden.
  • Die gestrichelten Linien 221 in 10E (auch in 10B dargestellt) veranschaulichen die während des Betriebs der 3D-Speichervorrichtung 200 gebildeten Kanalbereiche. In der Querschnittsansicht von 10E fließt der elektrische Strom entlang der Kanalbereiche in das Papier hinein und aus dem Papier heraus. 10E veranschaulicht ferner eine Vielzahl von Speicherzellen 223, wobei jede Speicherzelle 223 Abschnitte der verschiedenen Schichten/Materialien innerhalb des Bereichs der Speicherzellen 223 enthält. Zum Beispiel enthält jede Speicherzelle 223 die Gate-Elektrode 215 (Abschnitte davon), das ferroelektrische Materials 213, den inneren Abstandshalter 211, die dielektrische Schicht 201, die Kanalschicht 203 und die Source/Drain-Bereiche 205A/205B (siehe 10G). Daher ist jede Speicherzelle 223 ein Transistor mit dem ferroelektrischen Material 213 zwischen der Gate-Elektrode 215 und der Kanalschicht 203 (siehe 10F). Es sei bemerkt, dass 10E zur Vermeidung von Unordnung nur gestrichelte Kästchen um zwei Speicherzellen 223 der 3D-Speichervorrichtung 200 zeigt, und gestrichelte Kästchen sind nicht um andere Speicherzellen der 3D-Speichervorrichtung 200 dargestellt.
  • 10F zeigt eine Querschnittsansicht der 3D-Speichervorrichtung 200 aus 10A entlang des Querschnitts E-E. Der Querschnitt E-E liegt entlang einer horizontalen Ebene, die die Kanalschicht 203 durchschneidet. Wie in 10F dargestellt, kontaktiert und erstreckt sich jedes Gate-Elektroden-Paar 215 entlang gegenüberliegender Seitenwände des dazwischen angeordneten dielektrischen Materials 219. Das ferroelektrische Material 213 erstreckt sich entlang von Seitenwänden (z.B. drei Seitenwänden) der Gate-Elektrode 215 und ist zwischen den Gate-Elektroden 215 und der Kanalschicht 203 angeordnet. Die Seitenwände des ferroelektrischen Materials 213 sind mit den entsprechenden Seitenwänden des dielektrischen Materials 219 so ausgerichtet, dass eine Breite des ferroelektrischen Materials 213 in 10F, gemessen entlang der horizontalen Richtung von 10F, gleich einer Breite des dielektrischen Materials 219 ist, die entlang derselben horizontalen Richtung gemessen wird. Darüber hinaus zeigt 10F gestrichelte Kästchen um zwei der Speicherzellen 223, und die gestrichelten Linien 221 zeigen die Kanalbereiche in zwei der Speicherzellen.
  • 10G zeigt eine Querschnittsansicht der 3D-Speichervorrichtung 200 aus 10A entlang des Querschnitts D-D. Der Querschnitt D-D verläuft entlang einer horizontalen Ebene, die die Source/Drain-Schicht 205 schneidet. Wie in 10G dargestellt, füllt die innere Abstandshalterschicht 211, die in der Querschnittsansicht von 10G ein kontinuierlicher Bereich ist, die Zwischenräume zwischen Abschnitten des ferroelektrischen Materials 213 entlang benachbarter Gate-Elektroden 215 vollständig aus und füllt auch den Raum zwischen dem untersten Abschnitt 219B des dielektrischen Materials 219 und dem untersten Abschnitt des ferroelektrischen Materials 213 in 10G. Infolgedessen trennt die innere Abstandshalterschicht 211 die Source/Drain-Schicht 205 in zwei getrennte (z.B. voneinander beabstandete) Source/Drain-Bereiche 205A und 205B.
  • Wenn der Transistor einer Speicherzelle 223 eingeschaltet wird und eine Spannung zwischen den Source/Drain-Bereichen 205A und 205B angelegt wird, fließt elektrischer Strom zwischen den Source/Drain-Bereichen 205A/205B. Wenn man sich beispielsweise auf die 10A, 10B, 10E, 10F und 10G bezieht, kann der elektrische Strom von dem Source/Drain-Bereich 205A (siehe 10A und 10G) nach unten zu einem darunterliegenden Abschnitt der Kanalschicht 203 (siehe 10A und 10F) fließen, dann horizontal entlang des Kanalbereichs 221 (siehe 10F) zu einem Abschnitt der Kanalschicht 203 unter der Source/Drain-Bereich 205B (siehe 10G) und dann nach oben zum Source/Drain-Bereich 205B fließen. Es sei bemerkt, dass in der obigen Beschreibung des Stromflusses die Richtungen „nach unten“, „nach oben“ und „horizontal“ relativ zu der in 10A dargestellten Ausrichtung sind.
  • 10H zeigt eine Querschnittsansicht der 3D-Speichervorrichtung 200 aus 10A entlang des Querschnitts C-C. Der Querschnitt C-C liegt entlang einer horizontalen Ebene, die die dielektrische Schicht 201 durchschneidet.
  • Als nächstes wird in 11 ein treppenförmiger Kontaktbereich in der 3D-Speichervorrichtung 200 gebildet, so dass ein Abschnitt der Source/Drain-Schicht 205 jedes der Schichtenstapel 202 freigelegt wird. Der treppenförmige Kontaktbereich kann durch eine Vielzahl von Ätzprozessen gebildet werden, wobei jeder der Ätzprozesse durchgeführt wird, indem eine andere Ätzmaske verwendet wird, um einen anderen Abschnitt der 3D-Speichervorrichtung 200 zum Entfernen freizulegen, und indem beispielsweise für eine andere Dauer geätzt wird, um eine andere Ätztiefe zu erreichen. Der ungeätzte Abschnitt der 3D-Speichervorrichtung 200, der die Gate-Elektroden 215 und das ferroelektrische Material 213 enthält, das die Gate-Elektroden 215 umgibt, bildet die Speicherzellenanordnung der 3D-Speichervorrichtung 200.
  • Wie in 11 dargestellt, wird von jedem der Schichtenstapel 202, die seitlich von der Speicherzellenanordnung entfernt sind, ein Abschnitt entfernt, um den treppenförmigen Kontaktbereich zu bilden. Die Flächen des entfernten Abschnitts des Schichtenstapels 202 nehmen in vertikaler Richtung weg vom Substrat 101 zu (siehe 1). Mit anderen Worten, je höher (weiter weg vom Substrat 101) der Schichtenstapel 202 ist (z.B. 202A, 202B oder 202C), desto mehr Bereiche des Schichtenstapels werden entfernt. Es sei bemerkt, dass die Source/Drain-Schicht 205 in jedem der Schichtenstapel 202 in zwei separate Source/Drain-Bereiche 205A und 205B getrennt ist, die auf gegenüberliegenden Seiten des dielektrischen Materials 219 angeordnet sind.
  • Als nächstes werden in 12 die Gate-Kontakte 225 über den Gate-Elektroden 215 gebildet und mit diesen elektrisch gekoppelt, die Source/Drain-Kontakte 227 (z.B. 227A, 227B und 227C) über den Source/Drain-Bereiche 205A gebildet und mit diesen elektrisch gekoppelt, und die Source/Drain-Kontakte 229 (z.B. 229A, 229B und 229C) über den Source/Drain-Bereiche 205B gebildet und mit diesen elektrisch gekoppelt. Im Zusammenhang mit der Speichervorrichtung kann jeder der Gate-Kontakte 225 auch als Wortleitung (WL), jeder der Source/Drain-Kontakte 227 auch als Source-Leitung (SL) und jeder der Source/Drain-Kontakte 229 auch als Bit-Leitung (BL) bezeichnet werden. Die Gate-Kontakte 225 und die Source-/Drain-Kontakte 227/229 können durch Bildung einer dielektrischen Schicht (nicht dargestellt) über der Struktur von 11 gebildet werden, wobei Öffnungen in der dielektrischen Schicht an Stellen gebildet werden, die den Gate-Kontakten 225 und den Source-/Drain-Kontakten 227/229 entsprechen, wobei die Öffnungen das darunterliegende leitfähige Merkmal freilegen (z.B, Gate-Elektroden 215 oder die Source/Drain-Bereiche 205A/205B), und Füllen der Öffnungen mit einem elektrisch leitfähigen Material, wie Cu, W, Au, Ag, Co, Ti, Ta, TaN, TiN, Kombinationen davon, Mehrfachschichten davon oder ähnliches. In einigen Ausführungsformen werden die Öffnungen in der dielektrischen Schicht (nicht gezeigt) zur Bildung der Source/Drain-Kontakte 227/229 durch Ätzen der dielektrischen Schicht unter Verwendung eines Ätzmittels gebildet, das selektiv für das Material der dielektrischen Schicht ist (z.B. eine höhere Ätzrate hat). Das selektive Ätzen kann so lange durchgeführt werden, bis alle Kontaktöffnungen in dem treppenförmigen Kontaktbereich gebildet sind. Daher können die Source/Drain-Bereiche 205A/205B in höheren Schichtenstapeln (z.B. 202C), die unter den Kontaktöffnungen liegen, dem Ätzmittel länger ausgesetzt sein als die Source/Drain-Bereiche 205A/205B in niedrigeren Schichtenstapeln (z.B. 202B oder 202A), die unter den Kontaktöffnungen liegen. Infolgedessen kann eine Dicke der Abschnitte der Source/Drain-Bereiche 205A/205B direkt unter (z.B. Kontaktierung) den Source/Drain-Kontakten 227/229 in einem höheren Schichtenstapel (z.B. 202C) kleiner sein als in einem niedrigeren Schichtenstapel (z.B, 202B oder 202A), während Abschnitte der Source/Drain-Bereiche 205A/205B außerhalb dem seitlichen Ausmaß (z.B. über die Seitenwände hinaus) des Source/Drain-Kontakts 227/229 in allen Schichtenstapeln (z.B. 202A, 202B und 202C) die gleiche Dicke haben können.
  • Wie in 12 dargestellt, befinden sich aufgrund unterschiedlicher Oberseiten der Source/Drain-Schichten 205 der Schichtenstapel 202 auf unterschiedlichen vertikalen Ebenen (z.B. Abstände vom Substrat 101) auch die Unterseiten der Source/Drain-Kontakte 227 (bzw. 229) auf unterschiedlichen Schichtenstapeln 202 auf unterschiedlichen vertikalen Ebenen. Zum Beispiel sind die unteren Oberflächen der Source/Drain-Kontakte 227 (oder 229) auf dem Schichtenstapel 202A näher am Substrat 101 als die unteren Oberflächen der Source/Drain-Kontakte 227 (oder 229) auf den Schichtenstapeln 202B/202C.
  • Im Beispiel von 12 sind sechs Gate-Elektroden 215 dargestellt. Jede der Gate-Elektroden 215 und die Source/Drain-Kontakte 227/229, die mit den Source/Drain-Bereichen 205A/205B auf derselben vertikalen Ebene gekoppelt sind, definieren die drei Anschlüsse einer Speicherzelle (z.B. ein Transistor mit ferroelektrischem Material 213). Daher bilden im Beispiel von 12 die sechs Gate-Elektroden 215 und die drei Paare von Source/Drain-Kontakten 227/229 insgesamt 18 Speicherzellen.
  • Unter Bezugnahme auf die 12 und 10E-10G wird zur Durchführung eines Schreibvorgangs auf eine bestimmte Speicherzelle, z.B. die Speicherzelle 223 in 10E, eine Schreibspannung über einen Abschnitt des ferroelektrischen Materials 213 innerhalb der Speicherzelle 223 angelegt. Die Schreibspannung kann z.B. durch Anlegen einer ersten Spannung an die Gate-Elektrode 215 der Speicherzelle 223 (über den Gate-Kontakt 225) und durch Anlegen einer zweiten Spannung an die Source/Drain-Bereiche 205A/205B (über die Source/Drain-Kontakte 227/229) angelegt werden. Der Spannungsunterschied zwischen der ersten Spannung und der zweiten Spannung legt die Polarisationsrichtung des ferroelektrischen Materials 213 fest. Abhängig von der Polarisationsrichtung des ferroelektrischen Materials 213 kann die Schwellenspannung VT des entsprechenden Transistors der Speicherzelle 223 von einer niedrigen Schwellenspannung VL auf eine hohe Schwellenspannung VH oder umgekehrt umgeschaltet werden. Der Schwellenspannungswert (VL oder VH) des Transistors kann verwendet werden, um ein in der Speicherzelle gespeichertes Bit von „0“ oder „1“ darzustellen.
  • Um eine Leseoperation an der Speicherzelle 223 durchzuführen, wird eine Lesespannung, d.h. eine Spannung zwischen der niedrigen Schwellenspannung VL und der hohen Schwellenspannung VH, an den Transistor angelegt, z.B. zwischen der Gate-Elektrode 215 und der Source/Drain-Bereich 205A. Abhängig von der Polarisationsrichtung des ferroelektrischen Materials 213 (oder der Schwellenspannung des Transistors) kann der Transistor der Speicherzellen 223 eingeschaltet sein oder nicht. Infolgedessen kann beim Anlegen einer Spannung, z.B. an der Source/Drain-Bereich 205B, ein elektrischer Strom zwischen den Source/Drain-Bereiche 205A und 205B fließen oder nicht. Der elektrische Strom kann somit erfasst werden, um das in der Speicherzelle gespeicherte Digitalbit zu bestimmen.
  • 13 zeigt eine perspektivische Ansicht einer dreidimensionalen (3D) Speichervorrichtung 200A in einer anderen Ausführung. Die 3D-Speichervorrichtung 200A ähnelt der 3D-Speichervorrichtung 200 aus 12, jedoch mit den Gate-Kontakten 225, die unter dem Schichtenstapel 202A ausgebildet sind. Da sich die Gate-Elektroden 215 durch die Schichtenstapel 202 erstrecken, liegen die unteren Oberflächen der Gate-Elektroden an der unteren Oberfläche des Schichtenstapels 202 frei. Daher kann die Bildung von Gate-Kontakten 225 unter den Gate-Elektroden 215 auf einfache Weise bewerkstelligt werden. Beispielsweise kann vor der Bildung des Schichtenstapels 202A in 2 eine Metallschicht über der dielektrischen Schicht 119 in 1 gebildet werden, um metallische Merkmale (z.B. 225) an Stellen zu bilden, über denen in der nachfolgenden Verarbeitung die Gate-Elektroden 215 gebildet werden. Im anschließenden Prozess werden die Gate-Elektroden 215 nach ihrer Bildung elektrisch mit den Gate-Kontakten 225 in der Metallschicht gekoppelt.
  • 13 zeigt ferner die Transistoren 231 und Durchkontaktierungen 233, die die Gate-Kontakte 225 mit den Transistoren 231 elektrisch koppeln. Die Transistoren 231 und Durchkontaktierungen 233 sind Teil der Halbleitervorrichtung 100 aus 1 und nicht Teil der 3D-Speichervorrichtung 200A in der dargestellten Ausführungsform. Die Transistoren 231 können die FinFETs sein, die über dem Substrat 101 von 1 gebildet werden, und die Durchkontaktierungen 233 können unter der 3D-Speichervorrichtung 200A gebildet werden, um elektrisch mit den FinFETs zu koppeln.
  • 14 zeigt eine perspektivische Ansicht einer dreidimensionalen (3D-)Speichervorrichtung 200B, in einer weiteren Ausführungsform. Die 3D-Speichervorrichtung 200B ähnelt der 3D-Speichervorrichtung 200 in 12, jedoch mit der Speicherzellenanordnung, die im mittleren Bereich der 3D-Speichervorrichtung 200B gebildet wird, und mit zwei treppenförmigen Kontaktbereichen, die auf gegenüberliegenden Seiten des Speicherzellenfeldes gebildet werden. Die 3D-Speichervorrichtung 200B kann durch Modifizieren des Herstellungsverfahrens für die 3D-Speichervorrichtung 200 gebildet werden. Zum Beispiel werden im Prozessschritt von 3 zwei zweite Öffnungen 207B auf gegenüberliegenden Seiten der ersten Öffnungen 207A gebildet. Die restlichen Verarbeitungsschritte sind ähnlich wie jene für dieD-Speichervorrichtung 200, so dass Details nicht wiederholt werden.
  • 15 zeigt ein Ersatzschaltbild 300 einer dreidimensionalen Speichervorrichtung gemäß einer Ausführungsform. Das Schaltbild 300 entspricht einem Abschnitt der 3D-Speichervorrichtung 200, 200A oder 200B gemäß einer Ausführungsform. Die Speicherzellen im Schaltbild 300 sind als Transistoren mit den Anschlüssen SL, BL und WL (z.B. WL1A, WL1B, WL2A oder WL2B) dargestellt, wobei die Anschlüsse SL, BL und WL den Gate-Kontakten 225, den Source/Drain-Kontakten 227 bzw. den Source/Drain-Kontakten 229 entsprechen. In 15 sind drei Schichten von Speicherzellen dargestellt, die den Speicherzellen entsprechen, die in den drei Schichtenstapeln 202 in den 12, 13 und 14 gebildet werden. Die WLs erstrecken sich vertikal, um die in verschiedenen Schichtenstapeln 202 implementierten Speicherzellen elektrisch zu verbinden.
  • Variationen und Modifikationen der offengelegten Ausführungsformen sind möglich und sollen vollumfänglich in den Schutzumfang der vorliegenden Offenbarung einbezogen werden. Zum Beispiel werden drei Schichtenstapel 202 (z.B. 202A, 202B und 202C) in den 3D-Speichervorrichtungen 200, 200A und 200B als ein nicht einschränkendes Beispiel dargestellt. Die Anzahl der Schichtenstapel 202 in der 3D-Speichervorrichtung kann jede geeignete Zahl sein, z.B. ein, zwei oder mehr als drei, wie der Fachmann versteht. Darüber hinaus sind die Öffnungen 207 in der Draufsicht als Rechtecke oder Quadrate dargestellt, es können aber auch andere Formen für die Öffnungen 207 (also andere Formen für die Gate-Elektroden 215), wie Kreisform, Ovalform oder Polygonalform, verwendet werden.
  • Durch die Ausführungsformen können Vorteile erzielt werden. Die angegebenen 3D-Speichervorrichtungen können während der BEOL-Bearbeitung in bestehende Halbleitervorrichtungen auf einfache Weise integriert werden. Die Bereiche unter die 3D-Speichervorrichtungen können während der FEOL-Bearbeitung weiterhin zur Bildung verschiedener Schaltungen, wie z.B. Logikschaltungen, I/O-Schaltungen oder ESD-Schaltungen, verwendet werden. Daher gibt es abgesehen von den für die 3D-Speichervorrichtungen verwendeten Peripherieschaltungen (z.B. Decoder, Verstärker) und Routing-Schaltungen nur geringe Nachteile in Bezug auf den Platzbedarf für die Implementierung der angegebenen 3D-Speichervorrichtungen. Darüber hinaus haben die offengelegten 3D-Speichervorrichtungen hocheffiziente Strukturen, um die Größe der Speicherzellen zu reduzieren. Beispielsweise werden die BL und SL, die an die Source/Drain-Schicht 205 eines Schichtenstapels gekoppelt sind, von allen Speicherzellen, die innerhalb desselben Schichtenstapels gebildet sind, gemeinsam genutzt. Die WL ist mit der Gate-Elektrode 215 verbunden, die sich durch alle Schichtenstapel 202 erstreckt, und daher wird die WL auch von vertikal ausgerichteten Speicherzellen gemeinsam genutzt, die in verschiedenen Schichtenstapeln gebildet sind. Durch Teilen der ersten Gate-Elektrode 212A in ein Gate-Elektroden-Paar 215 kann die Anzahl der Speicherzellen in der 3D-Speichervorrichtung auf einfache Weise verdoppelt werden. Wie oben besprochen, weisen die angegebenen 3D-Speichervorrichtungen Strukturen auf, die auf einfache Weise skaliert werden können, um die Bildung von hochdichten Speicheranordnungen zu ermöglichen, was für neu entstehende Anwendungen wie Internet der Dinge (IoT) und maschinelles Lernen („machine learning“) wichtig ist. Durch die Integration der 3D-Speicheranordnungen auf dem Chip während der BEOL-Verarbeitung werden Probleme wie Engpässe beim Energieverbrauch aufgrund von Off-Chip-Speicherzugriffen vermieden. Infolgedessen können Halbleitervorrichtungen mit den angegebenen integrierten 3D-Speichervorrichtungen kleiner und billiger gemacht werden, während sie mit höherer Geschwindigkeit arbeiten und weniger Strom verbrauchen. Ein weiterer Vorteil kann eine verringerte parasitäre Kapazität durch die Bildung der inneren Abstandshalter sein.
  • 16 zeigt ein Flussdiagramm eines Verfahrens zur Herstellung einer Speichervorrichtung gemäß einigen Ausführungsformen. Es sollte verstanden werden, dass das in 16 gezeigte Ausführungsverfahren lediglich ein Beispiel für viele mögliche Ausführungsverfahren ist. Ein Fachmann wird viele Variationen, Alternativen und Modifikationen erkennen. Zum Beispiel können verschiedene in 16 dargestellte Schritte hinzugefügt, entfernt, ersetzt, neu angeordnet oder wiederholt werden.
  • Unter Bezugnahme auf 16 werden bei Block 1010 ein erster Schichtenstapel und ein zweiter Schichtenstapel nacheinander über einem Substrat gebildet, wobei der erste Schichtenstapel und der zweite Schichtenstapel eine gleiche Struktur aufweisen, die eine dielektrische Schicht, eine Kanalschicht und eine Source/Drain-Schicht umfasst, die nacheinander über dem Substrat ausgebildet werden. Bei Block 1020 werden mehrere Öffnungen gebildet, die sich durch den ersten Schichtenstapel und den zweiten Schichtenstapel erstrecken, wobei die mehreren Öffnungen Folgendes umfassen: erste Öffnungen innerhalb der Ränder des ersten Schichtenstapels und des zweiten Schichtenstapels; und eine zweite Öffnung, die sich von einer Seitenwand des zweiten Schichtenstapels zu den ersten Öffnungen hin erstreckt. Bei Block 1030 werden innere Abstandshalter gebildet, indem Abschnitte der durch die Öffnungen freigelegten Source/Drain-Schicht durch ein erstes dielektrisches Material ersetzt werden. Bei Block 1040 werden die Seitenwände der Öffnungen mit einem ferroelektrischen Material ausgekleidet. Bei Block 1050 werden erste Gate-Elektroden in den ersten Öffnungen und eine Dummy-Gate-Elektrode in der zweiten Öffnung gebildet, indem die Öffnungen mit einem elektrisch leitfähigen Material gefüllt werden.
  • In Übereinstimmung mit einer Ausführungsform umfasst ein Verfahren zur Bildung einer Speichervorrichtung Folgendes: Bilden eines ersten Schichtenstapels über einem Substrat, wobei der erste Schichtenstapel eine erste dielektrische Schicht, eine erste Kanalschicht und eine erste Source/Drain-Schicht umfasst, die über dem Substrat nacheinander ausgebildet werden; Bilden eines zweiten Schichtenstapels über dem ersten Schichtenstapel, wobei der zweite Schichtenstapel eine zweite dielektrische Schicht, eine zweite Kanalschicht und eine zweite Source/Drain-Schicht umfasst, die über dem ersten Schichtenstapel nacheinander ausgebildet werden; Bilden von Öffnungen, die sich durch den ersten Schichtenstapel und den zweiten Schichtenstapel erstrecken, wobei erste Öffnungen der Öffnungen von dem ersten Schichtenstapel umgeben sind und eine zweite Öffnung der Öffnungen sich zu einer ersten Seitenwand des ersten Schichtenstapels erstreckt; Ersetzen eines ersten Abschnitts der ersten Source/Drain-Schicht und eines zweiten Abschnitts der zweiten Source/Drain-Schicht, die durch die Öffnungen freigelegt sind, durch ein erstes dielektrisches Material; nach dem Ersetzen, Auskleiden der Seitenwände der Öffnungen mit einem ferroelektrischen Material; nach dem Auskleiden der Seitenwände der Öffnungen, Füllen der Öffnungen mit einem elektrisch leitfähigen Material, um erste Gate-Elektroden in den ersten der Öffnungen und eine zweite Gate-Elektrode in der zweiten der Öffnungen zu bilden; nach dem Füllen der Öffnungen, Bilden von Gräben und einer Aussparung, die sich durch den ersten Schichtenstapel und den zweiten Schichtenstapel erstrecken, wobei die Gräben die ersten Gate-Elektroden halbieren, wobei durch das Bilden der Aussparung die zweite Gate-Elektrode und das ferroelektrische Material, das die zweite Gate-Elektrode umgibt, entfernt werden; und Füllen der Gräben und der Aussparung mit einem zweiten dielektrischen Material. Gemäß einer Ausführungsform umfasst das Ersetzen des ersten Abschnitts der ersten Source/Drain-Schicht und des zweiten Abschnitts der zweiten Source/Drain-Schicht Folgendes: Durchführen eines Ätzprozesses, um den ersten Abschnitt der ersten Source/Drain-Schicht und den zweiten Abschnitt der zweiten Source/Drain-Schicht, die durch die Öffnungen freigelegt sind, zu entfernen; nach Durchführung des Ätzprozesses, Abscheiden des ersten dielektrischen Materials in den Öffnungen, wobei das erste dielektrische Material die Seitenwände und Böden der Öffnungen auskleidet und Zwischenräum füllt, die durch den entfernten ersten Abschnitt der ersten Source/Drain-Schicht und durch den entfernten zweiten Abschnitt der zweiten Source/Drain-Schicht hinterlassen wurden; und Durchführen eines anisotropen Ätzprozesses, um das erste dielektrische Material von den Seitenwänden und den Böden der Öffnungen zu entfernen. Gemäß einer Ausführungsform füllt das erste dielektrische Material nach dem Ersetzen des ersten Abschnitts der ersten Source/Drain-Schicht und des zweiten Abschnitts der zweiten Source/Drain-Schicht Zwischenräume zwischen den ersten Öffnungen der Öffnungen aus, trennt die erste Source/Drain-Schicht in einen ersten Source/Drain-Bereich und einen zweiten Source/Drain-Bereich, der von dem ersten Source/Drain-Bereich beabstandet ist, und trennt die zweite Source/Drain-Schicht in einen dritten Source/Drain-Bereich und einen vierten Source/Drain-Bereich, der von dem dritten Source/Drain-Bereich beabstandet ist. Gemäß einer Ausführungsform werden die Gräben gebildet, um das ferroelektrische Material, das die ersten Gate-Elektroden umgibt, weiter zu halbieren. In einer Ausführung wird die Vertiefung so ausgebildet, dass sie sich von der ersten Seitenwand des ersten Schichtenstapels zu den ersten Gate-Elektroden hin erstreckt, wobei die Seitenwände der Vertiefung eine U-Form bilden. Gemäß einer Ausführungsform ist jede der ersten Gate-Elektroden durch das zweite dielektrische Material in zwei getrennte zweite Gate-Elektroden elektrisch isoliert, wobei das Verfahren nach dem Füllen der Gräben und dem Vertiefen ferner Folgendes umfasst: Bilden von Gate-Kontakten, die elektrisch mit den zweiten Gate-Elektroden gekoppelt sind; und Bilden von Source/Drain-Kontakten, die elektrisch mit der ersten Source/Drain-Schicht und der zweiten Source/Drain-Schicht gekoppelt sind. Gemäß einer Ausführungsform werden die Gate-Kontakte über dem zweiten Schichtenstapel gebildet, so dass der zweite Schichtenstapel zwischen den Gate-Kontakten und dem ersten Schichtenstapel liegt. In einer Ausführung werden die Gate-Kontakte unter dem ersten Schichtenstapel gebildet, so dass die Gate-Kontakte zwischen dem ersten Schichtenstapel und dem Substrat angeordnet sind. Gemäß einer Ausführungsform umfasst das Bilden der Source/Drain-Kontakte Folgendes: Entfernen eines Abschnitts des zweiten Schichtenstapels, der von den zweiten Gate-Elektroden entfernt liegt, um eine obere Oberfläche der ersten Source/Drain-Schicht des ersten Schichtenstapels freizulegen, wobei der erste Schichtenstapel und der zweite Schichtenstapel nach dem Entfernen des Ausführungsform des zweiten Schichtenstapels einen treppenförmigen Bereich bilden; und Bilden erster Source/Drain-Kontakte über und elektrisch gekoppelt mit der freigelegten oberen Oberfläche der ersten Source/Drain-Schicht. Gemäß einer Ausführungsform umfasst das Verfahren ferner das Bilden einer dritten dielektrischen Schicht über dem zweiten Schichtenstapel vor dem Bilden der Öffnungen, wobei die Öffnungen so gebildet werden, dass sie sich durch die dritte dielektrische Schicht erstrecken. In einer Ausführung umfasst das Ausbilden der Source/Drain-Kontakte ferner Folgendes: Entfernen eines Abschnitts der dritten dielektrischen Schicht, der von den zweiten Gate-Elektroden entfernt liegt, um die zweite Source/Drain-Schicht des zweiten Schichtenstapels freizulegen; und Ausbilden zweiter Source/Drain-Kontakte über und elektrisch gekoppelt mit der freigelegten zweiten Source/Drain-Schicht. Gemäß einer Ausführungsform werden die erste Source/Drain-Schicht und die zweite Source/Drain-Schicht aus einem ersten Material gebildet, und die erste Kanalschicht und die zweite Kanalschicht werden aus einem zweiten Material gebildet. Gemäß einer Ausführungsform ist das erste Material ein Metall und das zweite Material ein halbleitfähiges Oxid.
  • In Übereinstimmung mit einer Ausführungsform umfasst ein Verfahren zum Bilden einer Speichervorrichtung Folgendes: Bilden eines ersten Schichtenstapels und eines zweiten Schichtenstapels nacheinander über einem Substrat, wobei der erste Schichtenstapel und der zweite Schichtenstapel eine gleiche Struktur haben, die eine dielektrische Schicht, eine Kanalschicht und eine Source/Drain-Schicht umfasst, die nacheinander über dem Substrat ausgebildet werden; Bilden einer Vielzahl von Öffnungen, die sich durch den ersten Schichtenstapel und den zweiten Schichtenstapel erstrecken, wobei die Vielzahl von Öffnungen Folgendes umfasst: erste Öffnungen innerhalb der Ränder des ersten Schichtenstapels und des zweiten Schichtenstapels; und eine zweite Öffnung, die sich von einer Seitenwand des zweiten Schichtenstapels zu den ersten Öffnungen hin erstreckt; Bilden innerer Abstandshalter durch Ersetzen von Abschnitten der Source/Drain-Schicht, die durch die Öffnungen freigelegt sind, durch ein erstes dielektrisches Material; Auskleiden der Seitenwände der Öffnungen mit einem ferroelektrischen Material; und Bilden erster Gate-Elektroden in den ersten Öffnungen und einer Dummy-Gate-Elektrode in der zweiten Öffnung durch Füllen der Öffnungen mit einem elektrisch leitfähigen Material. In einer Ausführung umfasst das Verfahren nach dem Ausbilden der ersten Gate-Elektroden und der Dummy-Gate-Elektrode ferner Folgendes: Ausbilden schlitzförmiger Öffnungen, die sich durch den ersten Schichtenstapel und den zweiten Schichtenstapel erstrecken, wobei die schlitzförmigen Öffnungen die ersten Gate-Elektroden halbieren; Ausbilden einer Aussparung, die sich von der Seitenwand des zweiten Schichtenstapels zu den ersten Gate-Elektroden erstreckt, wobei die Dummy-Gate-Elektrode nach dem Ausbilden der Aussparung entfernt wird; und Füllen der schlitzförmigen Öffnungen und der Aussparung mit einem zweiten dielektrischen Material. Gemäß einer Ausführungsform wird jede der ersten Gate-Elektroden durch das zweite dielektrische Material in zwei Gate-Elektroden getrennt, um eine Vielzahl von zweiten Gate-Elektroden zu bilden, wobei das Verfahren ferner Folgendes umfasst: Bilden von Gate-Kontakten, die elektrisch mit der Vielzahl von zweiten Gate-Elektroden gekoppelt sind; Entfernen von Abschnitten des zweiten Schichtenstapels, um Abschnitte der Source/Drain-Schicht des ersten Schichtenstapels freizulegen; und nach dem Entfernen der Abschnitte des zweiten Schichtenstapels Bilden von Source/Drain-Kontakten, die elektrisch mit den freigelegten Abschnitten der Source/Drain-Schicht des ersten Schichtenstapels gekoppelt sind. Gemäß einer Ausführungsform wird die Kanalschicht aus einem Oxidhalbleiter und die Source/Drain-Schicht wird aus einem Metall gebildet.
  • In Übereinstimmung mit einer Ausführungsform umfasst eine Speichervorrichtung Folgendes: einen Schichtenstapel über einem Substrat, wobei der Schichtenstapel eine dielektrische Schicht, eine Kanalschicht über der dielektrischen Schicht und eine Source/Drain-Schicht über der Kanalschicht umfasst; eine erste Gate-Elektrode und eine zweite Gate-Elektrode, die sich durch den Schichtenstapel erstrecken; ein dielektrisches Material, das sich durch den Schichtenstapel erstreckt, wobei ein erster Abschnitt des dielektrischen Materials zwischen der ersten Gate-Elektrode und der zweiten Gate-Elektrode angeordnet ist, ein zweiter Abschnitt des dielektrischen Materials sich von einer Seitenwand des Schichtenstapels in Richtung der ersten Gate-Elektrode und der zweiten Gate-Elektrode erstreckt und der zweite Abschnitt des dielektrischen Materials von dem ersten Abschnitt des dielektrischen Materials beabstandet ist; ein ferroelektrisches Material, das sich durch den Schichtenstapel erstreckt, wobei sich das ferroelektrische Material entlang einer Seitenwand der ersten Gate-Elektrode und entlang einer Seitenwand der zweiten Gate-Elektrode erstreckt; und innere Abstandshalter, die in einem gleichen Abstand von dem Substrat wie die Source/Drain-Schicht angeordnet sind, wobei die inneren Abstandshalter die erste Gate-Elektrode, die zweite Gate-Elektrode, das dielektrische Material und das ferroelektrische Material umgeben, wobei die inneren Abstandshalter die Source/Drain-Schicht in einen ersten Source/Drain-Bereich und einen zweiten Source/Drain-Bereich, der von dem ersten Source/Drain-Bereich beabstandet ist, trennen. Gemäß einer Ausführungsform enthält die Speichervorrichtung ferner Folgendes: Gate-Kontakte, die elektrisch mit der ersten Gate-Elektrode und der zweiten Gate-Elektrode gekoppelt sind; und Source/Drain-Kontakte, die elektrisch mit dem ersten Source/Drain-Bereich und dem zweiten Source/Drain-Bereich gekoppelt sind. Gemäß einer Ausführungsform weist die Kanalschicht ein halbleitfähiges Oxid auf und die Source/Drain-Schicht weist ein Metall auf.
  • Obwohl diese Erfindung mit Bezug auf illustrative Ausführungsformen beschrieben wurde, soll diese Beschreibung nicht in einem einschränkenden Sinne ausgelegt werden. Verschiedene Modifikationen und Kombinationen der veranschaulichenden Ausführungsformen sowie andere Ausführungsformen der Erfindung werden für den Fachmann bei Bezugnahme auf die Beschreibung ersichtlich sein. Es ist daher beabsichtigt, dass die beigefügten Ansprüche alle derartigen Modifikationen oder Ausführungsformen umfassen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63031713 [0001]

Claims (20)

  1. Verfahren zum Bilden einer Speichervorrichtung, wobei das Verfahren Folgendes umfasst: Bilden eines ersten Schichtenstapels über einem Substrat, wobei der erste Schichtenstapel eine erste dielektrische Schicht, eine erste Kanalschicht und eine erste Source/Drain-Schicht umfasst, die nacheinander über dem Substrat ausgebildet werden; Bilden eines zweiten Schichtenstapels über dem ersten Schichtenstapel, wobei der zweite Schichtenstapel eine zweite dielektrische Schicht, eine zweite Kanalschicht und eine zweite Source/Drain-Schicht umfasst, die über dem ersten Schichtenstapel nacheinander ausgebildet werden; Bilden von Öffnungen, die sich durch den ersten Schichtenstapel und den zweiten Schichtenstapel erstrecken, wobei erste Öffnungen der Öffnungen von dem ersten Schichtenstapel umgeben sind und eine zweite Öffnung der Öffnungen sich zu einer ersten Seitenwand des ersten Schichtenstapels erstreckt; Ersetzen eines ersten Abschnitts der ersten Source/Drain-Schicht und eines zweiten Abschnitts der zweiten Source/Drain-Schicht, die durch die Öffnungen freigelegt sind, durch ein erstes dielektrisches Material; nach dem Ersetzen, Auskleiden der Seitenwände der Öffnungen mit einem ferroelektrischen Material; nach dem Auskleiden der Seitenwände der Öffnungen, Füllen der Öffnungen mit einem elektrisch leitfähigen Material, um erste Gate-Elektroden in den ersten Öffnungen zu bilden und um eine zweite Gate-Elektrode in der zweiten Öffnungen zu bilden; nach dem Füllen der Öffnungen, Bilden von Gräben und einer Aussparung, die sich durch den ersten Schichtenstapel und den zweiten Schichtenstapel erstrecken, wobei die Gräben die ersten Gate-Elektroden halbieren, wobei durch das Bilden der Aussparung die zweite Gate-Elektrode und das ferroelektrische Material, das die zweite Gate-Elektrode umgibt, entfernt werden; und Füllen der Gräben und der Aussparung mit einem zweiten dielektrischen Material.
  2. Verfahren nach Anspruch 1, wobei das Ersetzen des ersten Abschnitts der ersten Source/Drain-Schicht und des zweiten Abschnitts der zweiten Source/Drain-Schicht Folgendes umfasst: Durchführen eines Ätzprozesses zum Entfernen des ersten Abschnitts der ersten Source/Drain-Schicht und des zweiten Abschnitts der zweiten Source/Drain-Schicht, die durch die Öffnungen freigelegt sind; nach Durchführung des Ätzprozesses, Abscheiden des ersten dielektrischen Materials in den Öffnungen, wobei das erste dielektrische Material die Seitenwände und Böden der Öffnungen auskleidet und Zwischenräum füllt, die durch vom entfernten ersten Abschnitt der ersten Source/Drain-Schicht und vom entfernten zweiten Abschnitt der zweiten Source/Drain-Schicht hinterlassen wurden; und Durchführen eines anisotropen Ätzprozesses, um das erste dielektrische Material von den Seitenwänden und den Böden der Öffnungen zu entfernen.
  3. Verfahren nach Anspruch 1 oder 2, wobei das erste dielektrische Material nach dem Ersetzen des ersten Abschnitts der ersten Source/Drain-Schicht und des zweiten Abschnitts der zweiten Source/Drain-Schicht Zwischenräume zwischen den ersten Öffnungen füllt, die erste Source/Drain-Schicht in einen ersten Source/Drain-Bereich und einen zweiten Source/Drain-Bereich trennt, wobei der zweite Source/Drain-Bereich von dem ersten Source/Drain-Bereich beabstandet ist, und die zweite Source/Drain-Schicht in einen dritten Source/Drain-Bereich und einen vierten Source/Drain-Bereich trennt, wobei der vierte Source/Drain-Bereich von dem dritten Source/Drain-Bereich beabstandet ist.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Gräben so gebildet werden, dass ferner das ferroelektrische Material halbiert wird, das die ersten Gate-Elektroden umgibt.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Aussparung so ausgebildet wird, dass sie sich von der ersten Seitenwand des ersten Schichtenstapels zu den ersten Gate-Elektroden hin erstreckt, wobei die Seitenwände der Aussparung eine U-Form bilden.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei jede der ersten Gate-Elektroden durch das zweite dielektrische Material in zwei getrennte zweite Gate-Elektroden elektrisch isoliert ist, wobei das Verfahren ferner nach dem Füllen der Gräben und der Aussparung Folgendes umfasst: Bilden von Gate-Kontakten, die elektrisch mit den zweiten Gate-Elektroden gekoppelt sind; und Bilden von Source/Drain-Kontakten, die elektrisch mit der ersten Source/Drain-Schicht und der zweiten Source/Drain-Schicht gekoppelt sind.
  7. Verfahren nach Anspruch 6, wobei die Gate-Kontakte über dem Stapel der zweiten Schicht so ausgebildet sind, dass der Stapel der zweiten Schicht zwischen den Gate-Kontakten und dem Stapel der ersten Schicht liegt.
  8. Verfahren nach Anspruch 6 oder 7, wobei die Gate-Kontakte unter dem ersten Schichtenstapel gebildet werden, so dass die Gate-Kontakte zwischen dem ersten Schichtenstapel und dem Substrat liegen.
  9. Verfahren nach einem der Ansprüche 6 bis 8, wobei das Bilden der Source/Drain-Kontakte Folgendes umfasst: Entfernen eines Abschnitts des zweiten Schichtenstapels, der von den zweiten Gate-Elektroden seitlich entfernt liegt, um eine obere Oberfläche der ersten Source/Drain-Schicht des ersten Schichtenstapels freizulegen, wobei der erste Schichtenstapel und der zweite Schichtenstapel nach dem Entfernen des Abschnitts des zweiten Schichtenstapels einen treppenförmigen Bereich bilden; und ^ Bilden erster Source/Drain-Kontakte über und elektrisch gekoppelt mit der freigelegten oberen Oberfläche der ersten Source/Drain-Schicht.
  10. Verfahren nach Anspruch 9, das ferner das Ausbilden einer dritten dielektrischen Schicht über dem zweiten Schichtenstapel vor dem Ausbilden der Öffnungen umfasst, wobei die Öffnungen so ausgebildet werden, dass sie sich durch die dritte dielektrische Schicht erstrecken.
  11. Verfahren nach Anspruch 10, wobei das Bilden der Source/Drain-Kontakte ferner Folgendes umfasst: Entfernen eines Abschnitts der dritten dielektrischen Schicht, der seitlich entfernt von den zweiten Gate-Elektroden liegt, um die zweite Source/Drain-Schicht des zweiten Schichtenstapels freizulegen; und Bilden zweiter Source/Drain-Kontakte über und elektrisch gekoppelt mit der freigelegten zweiten Source/Drain-Schicht.
  12. Verfahren nach einem der vorhergehenden Ansprüche, wobei die erste Source-/Drain-Schicht und die zweite Source-/Drain-Schicht aus einem ersten Material gebildet werden und die erste Kanalschicht und die zweite Kanalschicht aus einem zweiten Material gebildet werden.
  13. Verfahren nach Anspruch 12, wobei das erste Material ein Metall ist und das zweite Material ein halbleitfähiges Oxid ist.
  14. Verfahren zum Bilden einer Speichervorrichtung, das Verfahren Folgendes umfasst: Bilden eines ersten Schichtenstapels und eines zweiten Schichtenstapels nacheinander über einem Substrat, wobei der erste Schichtenstapel und der zweite Schichtenstapel die gleiche Struktur haben, die eine dielektrische Schicht, eine Kanalschicht und eine Source/Drain-Schicht umfasst, die über dem Substrat nacheinander gebildet werden; Bilden einer Vielzahl von Öffnungen, die sich durch den ersten Schichtenstapel und den zweiten Schichtenstapel erstrecken, wobei die Vielzahl von Öffnungen Folgendes umfasst: erste Öffnungen innerhalb der Ränder des ersten Schichtenstapels und des zweiten Schichtenstapels; und eine zweite Öffnung, die sich von einer Seitenwand des zweiten Schichtenstapels zu den ersten Öffnungen hin erstreckt; Bilden innerer Abstandshalter durch Ersetzen von Abschnitten der durch die Öffnungen freigelegten Source/Drain-Schicht durch ein erstes dielektrisches Material; Auskleiden der Seitenwände der Öffnungen mit einem ferroelektrischen Material; und Bilden erster Gate-Elektroden in den ersten Öffnungen und einer Dummy-Gate-Elektrode in der zweiten Öffnung durch Füllen der Öffnungen mit einem elektrisch leitfähigen Material.
  15. Verfahren nach Anspruch 14, das nach der Bildung der ersten Gate-Elektroden und der Dummy-Gate-Elektrode ferner Folgendes umfasst: Bilden schlitzförmiger Öffnungen, die sich durch den ersten Schichtenstapel und den zweiten Schichtenstapel erstrecken, wobei die schlitzförmigen Öffnungen die ersten Gate-Elektroden halbieren; Bilden einer Aussparung, die sich von der Seitenwand des zweiten Schichtenstapels zu den ersten Gate-Elektroden erstreckt, wobei die Dummy-Gate-Elektrode nach dem Bilden der Aussparung entfernt wird; und Füllen der schlitzförmigen Öffnungen und der Aussparung mit einem zweiten dielektrischen Material.
  16. Verfahren nach Anspruch 15, wobei jede der ersten Gate-Elektroden durch das zweite dielektrische Material in zwei Gate-Elektroden getrennt wird, um eine Vielzahl von zweiten Gate-Elektroden zu bilden, wobei das Verfahren ferner Folgendes umfasst: Bilden von Gate-Kontakten, die elektrisch mit der Vielzahl von zweiten Gate-Elektroden gekoppelt sind; Entfernen von Abschnitten des zweiten Schichtenstapels, um Abschnitte der Source/Drain-Schicht des ersten Schichtenstapels freizulegen; und nach dem Entfernen der Abschnitte des zweiten Schichtenstapels Bilden von Source/Drain-Kontakten, die elektrisch mit den freigelegten Abschnitten der Source/Drain-Schicht des ersten Schichtenstapels gekoppelt sind.
  17. Verfahren nach einem der Ansprüche 14 bis 16, bei dem die Kanalschicht aus einem Oxidhalbleiter gebildet wird und die Source/Drain-Schicht aus einem Metall gebildet wird.
  18. Speichervorrichtung, die Folgendes umfasst: einen Schichtenstapel über einem Substrat, wobei der Schichtenstapel eine dielektrische Schicht, eine Kanalschicht über der dielektrischen Schicht und eine Source/Drain-Schicht über der Kanalschicht umfasst; eine erste Gate-Elektrode und eine zweite Gate-Elektrode, die sich durch den Schichtenstapel erstrecken; ein dielektrisches Material, das sich durch den Schichtenstapel erstreckt, wobei ein erster Abschnitt des dielektrischen Materials zwischen der ersten Gate-Elektrode und der zweiten Gate-Elektrode angeordnet ist, ein zweiter Abschnitt des dielektrischen Materials sich von einer Seitenwand des Schichtenstapels in Richtung der ersten Gate-Elektrode und der zweiten Gate-Elektrode erstreckt und der zweite Abschnitt des dielektrischen Materials von dem ersten Abschnitt des dielektrischen Materials beabstandet ist; ein ferroelektrisches Material, das sich durch den Schichtenstapel erstreckt, wobei sich das ferroelektrische Material entlang einer Seitenwand der ersten Gate-Elektrode und entlang einer Seitenwand der zweiten Gate-Elektrode erstreckt; und innere Abstandshalter, die in einem gleichen Abstand von dem Substrat wie die Source/Drain-Schicht angeordnet sind, wobei die inneren Abstandshalter die erste Gate-Elektrode, die zweite Gate-Elektrode, das dielektrische Material und das ferroelektrische Material umgeben, wobei die inneren Abstandshalter die Source/Drain-Schicht in einen ersten Source/Drain-Bereich und einen zweiten Source/Drain-Bereich trennen, wobei der zweite Source/Drain-Bereich der von dem ersten Source/Drain-Bereich beabstandet ist.
  19. Speichervorrichtung nach Anspruch 18, die ferner Folgendes umfasst: Gate-Kontakte, die elektrisch mit der ersten Gate-Elektrode und der zweiten Gate-Elektrode gekoppelt sind; und Source/Drain-Kontakte, die elektrisch mit dem ersten Source/Drain-Bereich und dem zweiten Source/Drain-Bereich gekoppelt sind.
  20. Speichervorrichtung nach Anspruch 18 oder 19, wobei die Kanalschicht ein halbleitfähiges Oxid aufweist und die Source/Drain-Schicht ein Metall aufweist.
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