DE102018101652B4 - Integrierte Schaltungsvorrichtung und Verfahren zum Herstellen derselben - Google Patents

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Abstract

Integrierte Schaltungsvorrichtung, die Folgendes aufweist:einen aktiven Bereich vom Finnentyp (FA), welcher sich in einer ersten Richtung auf einem Substrat erstreckt;eine isolierende Trennstruktur (120; 220; 320; 420; 620), welche sich in einer zweiten Richtung erstreckt, welche die erste Richtung schneidet, auf dem aktiven Bereich vom Finnentyp (FA);ein Paar von gesplitteten Gateleitungen (GL1, GL2), welche voneinander mit der isolierenden Trennstruktur (120; 220; 320; 420; 620) dazwischen beabstandet sind und sich in der zweiten Richtung so erstrecken, dass sie mit der isolierenden Trennstruktur (120; 220; 320; 420; 620) ausgerichtet sind;ein Paar von Source-/Drainbereichen (172), das auf dem aktiven Bereich vom Finnentyp (FA) platziert ist und voneinander mit der isolierenden Trennstruktur (120; 220; 320; 420; 620) dazwischen beabstandet ist;einen Jumper-Kontakt (130; 630; 730; 830), der über der isolierenden Trennstruktur (120; 220; 320; 420; 620) platziert ist und zwischen das Paar von Source-/Drainbereichen (172) geschaltet ist; undein Paar von Gateisolierdeckschichten (180), welche obere Oberflächen des Paars von gesplitteten Gateleitungen (GL1, GL2) bedecken,wobei eine Ebene einer obersten Oberfläche der isolierenden Trennstruktur (120; 220; 320; 420; 620) höher ist als eine Ebene einer obersten Oberfläche jedes des Paars von gesplitteten Gateleitungen (GL1, GL2) und niedriger ist als eine Ebene einer obersten Oberfläche jeder des Paars von Gateisolierdeckschichten (180).

Description

  • HINTERGRUND
  • Die vorliegende Erfindung bezieht sich auf eine integrierte Schaltungsvorrichtung und ein Verfahren zum Herstellen derselben und genauer auf eine integrierte Schaltungsvorrichtung, welche einen Kontakt in der Form eines Steckers aufweist, und ein Verfahren zum Herstellen der integrierten Schaltungsvorrichtung.
  • Aufgrund von Entwicklungen in der Elektroniktechnologie wurden integrierte Schaltungsvorrichtungen in schnellem Maße verkleinert. Da in hohem Maße verkleinerte integrierte Schaltungen nicht nur eine hohe Betriebsgeschwindigkeit, sondern auch eine Betriebsgenauigkeit benötigen, gibt es eine Nachfrage nach integrierten Schaltungsvorrichtungen, welche eine Fläche von Verdrahtungen und Kontakten in einem relativen kleinen Raum verringern können und sicher einen Isolierabstand zwischen den Verdrahtungen und den Kontakten sicherstellen können und ein Verfahren zum Herstellen der integrierten Schaltungsvorrichtung.
  • Aus der Druckschrift US 9 640 522 B1 ist ein MOS-Bauelement zum Reduzieren der Kosten der Verwendung einer ECO-Standardzellenbibliothek beim Chipdesign bekannt. Das MOS-Bauelement umfasst einen pMOS-Transistor und einen nMOS-Transistor in einem ersten Bereich des Bauelements. Das pMOS-Transistor-Gate des pMOS-Transistors und das nMOS-Transistor-Gate des nMOS-Transistors sind durch eine Gate-Verbindung ausgebildet, die sich in einer ersten Richtung über das Bauelement erstreckt. Das MOS-Bauelement umfasst überdies mehrere ungenutzte pMOS-Transistoren und mehrere ungenutzte nMOS-Transistoren in einer zweiten Region der Vorrichtung neben der ersten Region. Finnen der pMOS-Transistoren und der nMOS-Transistoren in der ersten Region sind von Finnen der ungenutzten pMOS-Transistoren und der ungenutzten nMOS-Transistoren in der zweiten Region getrennt.
  • Aus der Druckschrift US 2017/0040162 A1 sind Techniken bekannt, die präzise Schnitte für Finnen und Nanodrähte ermöglichen, ohne Dummy-Gate-Paare zu benötigen, um eine Fehlausrichtung der Überlagerung zu kompensieren. Die Techniken umfassen das Verwenden einer Ätzmaske, um bestimmte Abschnitte von Gatestrukturen zu entfernen, um einen Graben oder offenen Raum mit Finnenstrukturen, Nanodrähten usw. zu definieren. Die freigelegten Finnenstrukturen werden weggeätzt oder auf andere Weise von den Grabensegmenten entfernt. Die Ätzmaske und das den Graben definierende Material fungieren als eine kombinierte Ätzmaske zum Entfernen freigelegter Finnenabschnitte. Anschließend werden die Grabensegmente mit dielektrischem Material gefüllt. Da keine Dummy-Gate-Paare benötigt werden, kann ein gegebenes Substrat wesentlich mehr elektrische Vorrichtungen pro Flächeneinheit aufnehmen.
  • Aus der Druckschrift US 2015/0129961 A1 ist ein Halbleiterbauelement bekannt, das eine Vielzahl von Gates umfasst, die auf einem Halbleitersubstrat gebildet sind, das eine Vielzahl von äußeren aktiven Bereichen (z. CMOS/PMOS-Bereiche, Source/Drain-Bereiche usw.) und ein oder mehrere innere aktive Bereiche. Ein Isolator ist auf einem oder mehreren inneren Gates gebildet, die dem einen oder den mehreren inneren aktiven Bereichen zugeordnet sind. Eine Kontaktschiene verbindet die äußeren aktiven Bereiche und/oder äußeren Gates elektrisch und ist auf dem Isolator gebildet. Der Isolator isoliert die Kontaktschiene elektrisch von dem einen oder den mehreren inneren aktiven Bereichen und/oder dem einen oder den mehreren inneren Gates.
  • Aus der Druckschrift US 2014/0332871 A1 ist ein Halbleiterbauelement bekannt, welches ein Substrat mit einem Transistorbereich, eine Gatestruktur, die auf dem Transistorbereich des Substrats angeordnet ist, eine erste Zwischenschicht-Isolierschicht, die die Gate-Struktur bedeckt, ein Sperrmuster, das auf der ersten Zwischenschicht-Isolierschicht angeordnet ist, und ein Jumper-Muster, das auf das Sperrmuster angeordnet ist, aufweist. Das Jumper-Muster umfasst Jumper-Kontaktstecker, die die erste Zwischenschicht-Isolierschicht vertikal durchdringen, so dass sie mit dem an beiden Seiten der Gatestruktur freigelegten Substrat in Kontakt stehen, und einen Jumper-Abschnitt, der dazu konfiguriert ist, die Jumper-Kontaktstecker elektrisch zu verbinden.
  • KURZFASSUNG
  • Eine Aufgabe der vorliegenden Erfindung ist es eine integrierte Schaltungsvorrichtung bereitzustellen, welche, auch wenn die Anzahl von Verdrahtungen und Kontakten, welche auf derselben Ebene in der integrierten Schaltungsvorrichtung gebildet sind, welche einen Vorrichtungsbereich mit einer verringerten Fläche gemäß einem Verkleinern hat, erhöht wird, eine Fläche eines Zwischenvorrichtungsisolierbereichs minimieren kann und stabil einen Isolierabstand zwischen den Kontakten sicherstellen kann.
  • Eine Aufgabe der vorliegenden Erfindung ist es auch ein Verfahren zum Herstellen einer integrierten Schaltungsvorrichtung bereitzustellen, welche, auch wenn die Anzahl von Verdrahtungen und Kontakten, welche auf derselben Ebene in der integrierten Schaltungsvorrichtung gebildet sind, welche einen Vorrichtungsbereich mit einer verringerten Fläche gemäß einem Verkleinern hat, erhöht wird, eine Fläche eines Zwischenvorrichtungsisolierbereichs minimieren kann und stabil einen Isolierabstand zwischen den Kontakten sicherstellen kann.
  • Erfindungsgemäß wird diese Aufgabe durch eine integrierte Schaltungsvorrichtung gemäß Anspruch 1, durch eine integrierte Schaltungsvorrichtung gemäß Anspruch 11 und durch ein Verfahren zum Herstellen einer integrierten Schaltungsvorrichtung gemäß Anspruch 16 gelöst.
  • Weitere vorteilhafte Ausgestaltungen sind in den Unteransprüchen angegeben.
  • Figurenliste
  • Ausführungsformen der vorliegenden Erfindung werden deutlicher aus der folgenden detaillierten Beschreibung zusammengenommen mit den beigefügten Zeichnungen verstanden werden, in welchen:
    • 1 ein planares Layoutdiagramm zum Erklären einer integrierten Schaltungsvorrichtung gemäß beispielhaften Ausführungsformen ist;
    • 2A eine Querschnittsansicht, aufgenommen entlang einer Linie X1-X1' der 1 gemäß beispielhaften Ausführungsformen ist;
    • 2B eine Querschnittsansicht, aufgenommen entlang einer Linie X2-X2' der 1 gemäß beispielhaften Ausführungsformen ist;
    • 2C eine Querschnittsansicht, aufgenommen entlang einer Linie Y1-Y1' der 1 gemäß beispielhaften Ausführungsformen ist;
    • 2D eine Querschnittsansicht, aufgenommen entlang einer Linie Y2-Y2' der 1 gemäß beispielhaften Ausführungsformen ist;
    • 3 eine Querschnittsansicht zum Erklären einer integrierten Schaltungsvorrichtung gemäß beispielhaften Ausführungsformen ist;
    • 4A und 4B Querschnittsansichten zum Erklären einer integrierten Schaltungsvorrichtung gemäß beispielhaften Ausführungsformen sind;
    • 5A und 5B Querschnittsansichten zum Erklären einer integrierten Schaltungsvorrichtung gemäß beispielhaften Ausführungsformen sind;
    • 6A ein planares Layoutdiagramm zum Erklären einer integrierten Schaltungsvorrichtung gemäß nicht anspruchsgemäßer Beispiele ist;
    • 6B eine Querschnittsansicht, aufgenommen entlang einer Linie X1-X1' der 6A gemäß nicht anspruchsgemäßer Beispiele ist;
    • 7 bis 9 planare Layoutdiagramme zum Erklären integrierter Schaltungsvorrichtungen gemäß beispielhaften Ausführungsformen sind;
    • 10A bis 10O Querschnittsansichten zum Erklären eines Verfahrens zum Herstellen einer integrierten Schaltungsvorrichtung gemäß einer Prozessreihenfolge gemäß beispielhaften Ausführungsformen sind; und
    • 11A bis 11H Querschnittsansichten zum Erklären eines Verfahrens zum Herstellen einer integrierten Schaltungsvorrichtung gemäß einer Prozessreihenfolge gemäß beispielhaften Ausführungsformen sind.
  • DETAILLIERTE BESCHREIBUNG
  • Die vorliegende Erfindung wird nun vollständiger unter Bezugnahme auf die beigefügten Zeichnungen beschrieben werden, in welchen Ausführungsformen gezeigt sind. In den Zeichnungen sind dieselben Elemente durch dieselben Bezugszeichen bezeichnet, und demnach wird eine wiederholte Erklärung davon nicht gegeben werden.
  • Es wird verstanden werden, dass, wenn auf ein Element oder eine Schicht Bezug genommen wird als „verbunden mit“ oder „gekoppelt mit“ einem anderen Element oder einer anderen Schicht, es direkt verbunden sein kann mit oder gekoppelt sein kann mit einem anderen Element oder einer anderen Schicht oder zwischenliegende Elemente oder Schichten gegenwärtig sein können. Im Gegensatz dazu sind, wenn auf ein Element Bezug genommen wird als „direkt verbunden mit“, „direkt gekoppelt mit“ oder „direkt physikalisch verbunden mit“ einem anderen Element oder einer anderen Schicht keine zwischenliegenden Elemente oder Schichten gegenwärtig. Der Begriff „kontaktierend“ bezieht sich auf eine direkte Verbindung (das heißt berühren), solange nicht der Zusammenhang anderweitiges anzeigt.
  • Begriffe wie beispielsweise „derselbe/dieselbe/dasselbe“, „gleich“, „planar“ oder „koplanar“ bedeuten, wenn sie hierin verwendet werden, wenn sie sich auf eine Orientierung, ein Layout, einen Ort, Formen, Größen, Mengen oder andere Maße beziehen, nicht notwendigerweise eine exakt identische Orientierung, Layout, Ort, Form, Größe, Menge oder anderes Maß, sondern sind vorgesehen, um eine nahezu identische Orientierung, Layout, Ort, Formen, Größen, Mengen oder andere Maße innerhalb akzeptabler Variationen, welche beispielsweise aufgrund von Herstellungsprozessen auftreten können, zu umfassen. Der Begriff „im Wesentlichen“ kann hierin verwendet werden, um diese Bedeutung zu reflektieren. Beispielsweise können Gegenstände, welche als „im Wesentlichen derselbe/dieselbe/dasselbe“, „im Wesentlichen gleich“ oder „im Wesentlichen planar“ beschrieben sind, exakt derselbe/dieselbe/dasselbe, gleich oder planar sein, oder können derselbe/dieselbe/dasselbe gleich oder planar innerhalb akzeptabler Variationen sein, welche beispielsweise aufgrund von Herstellungsprozessen auftreten können.
  • Die 1 bis 2D sind Ansichten zum Erklären einer integrierten Schaltungsvorrichtung 100 gemäß beispielhaften Ausführungsformen. 1 ist ein planares Layoutdiagramm, welches Hauptelemente der integrierten Schaltungsvorrichtung 100 veranschaulicht. 2A ist eine Querschnittsansicht, aufgenommen entlang einer Linie XI-X1' der 1 gemäß beispielhaften Ausführungsformen. 2B ist eine Querschnittsansicht, aufgenommen entlang einer Linie X2-X2' der 1 gemäß beispielhaften Ausführungsformen. 2C ist eine Querschnittsansicht, aufgenommen entlang einer Linie Y1 - Y1' der 1 gemäß beispielhaften Ausführungsformen. 2D ist eine Querschnittsansicht, aufgenommen entlang einer Linie Y2-Y2' der 1 gemäß beispielhaften Ausführungsformen. Die integrierte Schaltungsvorrichtung 100 der 1 bis 2D kann eine Logikzelle aufweisen, welche eine Finnen-Feldeffekttransistor(FinFET)-Vorrichtung aufweist.
  • Bezug nehmend auf die 1 bis 2D weist die integrierte Schaltungsvorrichtung eine Logikzelle LC auf, welche in einem Bereich gebildet ist, welcher durch eine Zellgrenze BN auf einem Substrat 110 begrenzt wird.
  • Das Substrat 110 hat eine Hauptoberfläche 110M, welche sich in einer horizontalen Richtung (beispielsweise einer X-Y-Ebenenrichtung) erstreckt. Das Substrat 110 kann einen Halbleiter wie beispielsweise Silizium (Si) oder Germanium (Ge) aufweisen oder einen Verbindungshalbleiter wie beispielsweise SiGe, SiC, GaAs, InAs oder InP. Das Substrat 110 kann einen leitfähigen Bereich, beispielsweise einen Topf beziehungsweise Schacht dotiert mit Störstellen, oder eine Struktur, welche mit Störstellen dotiert ist, aufweisen.
  • Die Logikzelle LC weist einen ersten Vorrichtungsbereich RX1 und einen zweiten Vorrichtungsbereich RX2 auf. Eine Mehrzahl von aktiven Bereichen FA vom Finnentyp, welche von dem Substrat 110 hervorstehen, sind in dem ersten Vorrichtungsbereich RX1 und dem zweiten Vorrichtungsbereich RX2 gebildet. Ein Zwischenvorrichtungstrennbereich DTA kann zwischen dem ersten Vorrichtungsbereich RX1 und dem zweiten Vorrichtungsbereich RX2 platziert sein.
  • Die Mehrzahl von aktiven Bereichen vom Finnentyp FA kann parallel zueinander sein und sich in einer Breitenrichtung (beispielsweise einer X-Richtung) der Logikzelle LC erstrecken. Wie in 2C gezeigt ist, kann ein Vorrichtungsisolierfilm 112 auf dem Substrat 110 in dem Zwischenvorrichtungsisolierbereich DTA und einem Bereich zwischen der Mehrzahl von aktiven Bereichen vom Finnentyp FA gebildet sein, und die Mehrzahl von aktiven Bereichen vom Finnentyp FA kann nach oben in der Form von Finnen über den Vorrichtungsisolierfilm 112 hinaus in dem ersten Vorrichtungsbereich RX1 und dem zweiten Vorrichtungsbereich RX2 hervorstehen.
  • Eine Mehrzahl von dielektrischen Gatefilmen 118 und eine Mehrzahl von Gateleitungen GL sind auf dem Substrat 110 platziert und erstrecken sich in einer Höhenrichtung (beispielsweise einer Y-Richtung) der Logikzelle LC, welche die Mehrzahl von aktiven Bereichen vom Finnentyp FA schneidet. Auf die Mehrzahl von Gateleitungen GL kann Bezug genommen werden als normale Gateleitungen GL. Die Mehrzahl von dielektrischen Gatefilmen 118 und die Mehrzahl von Gateleitungen GL können sich erstrecken, um obere Oberflächen und beide Seitenwände der Mehrzahl von aktiven Bereichen vom Finnentyp FA und eine obere Oberfläche des Vorrichtungsisolierfilms 112 zu bedecken. Eine Mehrzahl von Metalloxidhalbleiter (MOS = Metal Oxid Semiconductor = Metalloxidhalbleiter)-Transistoren kann entlang der Mehrzahl von Gateleitungen GL in dem ersten Vorrichtungsbereich RX1 und dem zweiten Vorrichtungsbereich RX2 gebildet sein. Die Mehrzahl von MOS-Transistoren können dreidimensionale MOS-Transistoren sein, welche Kanäle auf den oberen Oberflächen und den beiden Seitenwänden der Mehrzahl von aktiven Bereichen vom Finnentyp FA gebildet haben.
  • Dummy-Gateleitungen DGL können sich entlang Abschnitten der Zellgrenze BN, welche sich in einer Höhenrichtung (beispielsweise der Y-Richtung) der Logikzelle LC erstreckt, erstrecken. Obwohl die Dummy-Gateleitungen DGL aus demselben Material wie dasjenige der Mehrzahl von Gateleitungen GL gebildet sein kann, können die Dummy-Gateleitungen DGL als elektrische Trennbereiche zwischen der Logikzelle LC und anderen Logikzellen (oder Schaltungen) um die Logikzelle LC herum durch ein Aufrechterhalten eines elektrisch potentialfreien Zustands fungieren, während die integrierte Schaltungsvorrichtung 100 arbeitet.
  • Die Dummy-Gateleitungen DGL können leitfähige Leitungen sein, welche auf derselben Ebene und benachbart zu der Mehrzahl von Gateleitungen GL (beispielsweise normale Gateleitungen) gebildet sind. Eine Dummy-Gateleitung ist von derselben (denselben) leitfähige(n) Schicht(en) strukturiert, welche solche normale Gateleitungen bildet (bilden). Beispielsweise kann eine Dummy-Gateleitung gleichzeitig mit einer normalen Gateleitung mit denselben Prozessen gebildet werden, welche die leitfähige Schicht (leitfähigen Schichten) abscheiden und strukturieren, welche normale Gateleitungen bilden. Dummy-Gateleitungen in integrierten Schaltungsvorrichtungen (beispielsweise elektronischen Vorrichtungen, Logikvorrichtungen oder Speichervorrichtungen) sind nicht effektiv, um eine Übertragung von Daten zu externen Vorrichtungen zu verursachen. Beispielsweise kann eine Dummy-Gateleitung nicht elektrisch mit Gates von Logikzellen oder Speicherzellen verbunden sein, oder, wenn eine Dummy-Gateleitung elektrisch mit Gates von Dummy-Logikzellen oder Speicherzellen verbunden ist, können solche Dummy-Gateleitungen nicht aktiviert sein oder, wenn sie aktiviert sind, kann es nicht zu einer Kommunikation von beliebigen Daten in solchen Dummy-Logikzellen oder Speicherzellen zu einer Quelle extern zu der Logikvorrichtung oder Speichervorrichtung führen.
  • Die Mehrzahl von Gateleitungen GL und die Mehrzahl von Dummy-Gateleitungen DGL kann dieselbe Breite in der Breitenrichtung (beispielsweise der X-Richtung) der Logikzelle LC haben und kann unter konstanten Abständen in der Breitenrichtung (beispielsweise der X-Richtung) angeordnet sein. Beispielsweise können ein Abstand zwischen zwei benachbarten Gateleitungen GL in der Breitenrichtung (beispielsweise der X-Richtung) aus inmitten der Mehrzahl von Gateleitungen GL der Logikzelle LC und ein Abstand zwischen der Dummy-Gateleitung DGL und der Gateleitung GL, welche am nächsten zu der Dummy-Gateleitung DGL in der Breitenrichtung ist (beispielsweise der X-Richtung), der gleiche sein.
  • Eine Mehrzahl von dielektrischen Gatefilmen 118 kann einen Siliziumoxidfilm, einen High-k-Film oder eine Kombination davon aufweisen. Der High-k-Film kann aus einem Material gebildet sein, welches eine dielektrische Konstante hat, welche größer ist als diejenige des Siliziumoxidfilms. Der High-k-Film kann aus Metalloxid oder Metalloxinitrid gebildet sein. Ein Grenzflächenfilm (nicht gezeigt) kann zwischen den aktiven Bereichen vom Finnentyp FA und den dielektrischen Gatefilmen 118 platziert sein. Der Grenzflächenfilm kann einen Oxidfilm, einen Nitridfilm oder einen Oxinitridfilm aufweisen.
  • Jede der Mehrzahl von Gateleitungen GL und der Mehrzahl von Dummy-Gateleitungen DGL kann eine Struktur haben, in welcher eine Metallnitridschicht, eine Metallschicht, eine leitfähige Deckschicht und ein Spaltfüllmetallfilm nacheinander folgend gestapelt sind. Jede der Metallnitridschicht und der Metallschicht kann wenigstens ein Metall aufweisen ausgewählt aus Titan (Ti), Tantal (Ta), Wolfram (W), Ruthenium (Ru), Niob (Nb), Molybdän (Mo) und Hafnium (Hf). Der Spaltfüllmetallfilm kann einen W-Film oder einen Aluminium (Al)-Film aufweisen. Jede der Mehrzahl von Gateleitungen GL und die Mehrzahl von Dummy-Gateleitungen DGL können eine Austrittsfunktionsmetall-enthaltende Schicht aufweisen. Die Austrittsfunktionsmetall-enthaltende Schicht kann wenigstens ein Metall aufweisen ausgewählt aus Ti, W, Ru, Nb, Mo, Hf, Nickel (Ni), Kobalt (Co), Platin (Pt), Ytterbium (Yb), Dysprosium (Dy), Erbium (Er) und Palladium (Pd). In einigen Ausführungsformen können jede der Mehrzahl der Gateleitungen GL und die Mehrzahl von Dummy-Gateleitungen DGL aufweisen, sind jedoch nicht beschränkt auf eine gestapelte Struktur, welche TiAlC/TiN/W aufweist, eine geschichtete Struktur, welche TiN/TaN/TiAlC/TiN/W aufweist oder eine geschichtete Struktur, welche TiN/TaN/TiAlC/TiN/W aufweist.
  • Obere Oberflächen der Mehrzahl von Gateleitungen GL, die Mehrzahl von dielektrischen Gatefilmen 118, und die Mehrzahl von Dummy-Gateleitungen DGL kann durch Gateisolierdeckschichten 180 bedeckt sein. Die Mehrzahl von Gateisolierdeckschichten 180 kann Siliziumnitridfilme aufweisen. Die dielektrischen Gatefilme 118, die Gateleitungen GL und die Gateisolierdeckschichten 180, welche nacheinander folgend auf den aktiven Bereichen vom Finnentyp FA gestapelt sind, können eine Gatestruktur GS bilden.
  • Eine Mehrzahl von isolierenden Abstandshaltern 162 kann sich linear in einer longitudinalen Richtung (beispielsweise der Y-Richtung) der Logikzelle LC erstrecken, um beide Seitenwände der Mehrzahl von Gateleitungen GL und die Mehrzahl von Dummy-Gateleitungen DGL zu bedecken. Die Mehrzahl von isolierenden Abstandshaltern 162 kann Siliziumnitridfilme, SiOCN-Filme, SiCN-Filme oder eine Kombination davon aufweisen.
  • Ein Zwischenschichtisolierfilm 190, welcher die Mehrzahl von Gatestrukturen GS und die Mehrzahl von Dummy-Gateleitungen DGL bedeckt, kann auf dem Substrat 110 gebildet sein. Der Zwischenschichtisolierfilm 190 kann einen Siliziumoxidfilm, einen Siliziumnitridfilm oder eine Kombination davon aufweisen.
  • Eine Mehrzahl von Source-/Drainbereichen 172 kann auf der Mehrzahl von aktiven Bereichen vom Finnentyp FA gebildet sein, um an beiden Seiten der Mehrzahl von Gateleitungen GL platziert zu sein. Eine Gateleitung GL und einer der Source-/Drainbereiche 172 sind voneinander beabstandet mit dem dielektrischen Gatefilm 118 und dem isolierenden Abstandshalter 162 dazwischen. Die Mehrzahl von Source-/Drainbereichen 172 kann eine epitaktische Halbleiterschicht aufweisen, welche epitaktisch von einer Mehrzahl von Aussparungsabschnitten R1 aufgewachsen ist, welche in den aktiven Bereichen FA vom Finnentyp gebildet sind oder eine Kombination davon. Die Mehrzahl von Source-/Drainbereichen 172 kann eine epitaktisch aufgewachsene Si-Schicht, eine epitaktisch aufgewachsene SiC-Schicht oder eine Mehrzahl von epitaktisch aufgewachsenen SiGe-Schichten aufweisen. Einige der Mehrzahl von Source-/Drainbereichen 172 können durch einen Zwischengateisolierfilm 164 bedeckt sein (siehe 10B). Der Zwischengateisolierfilm 164 kann einen Siliziumoxidfilm aufweisen.
  • Eine Mehrzahl von Source-/Drainkontaktsteckern CA sind auf der Mehrzahl von Source-/Drainbereichen 172 gebildet. Die Mehrzahl von Source-/Drainbereichen 172 kann mit einer oberen leitfähigen Leitung (nicht gezeigt) durch die Mehrzahl von Source-/Drainkontaktsteckern CA verbunden sein.
  • Wenigstens eine isolierende Trennstruktur 120, welche sich in einer Richtung parallel zu der Mehrzahl von Gateleitungen GL erstreckt, kann auf den aktiven Bereichen vom Finnentyp FA in dem zweiten Vorrichtungsbereich RX2 der Logikzelle LC gebildet sein. Obwohl eine isolierende Trennstruktur 120 in dem zweiten Vorrichtungsbereich RX2 der integrierten Schaltungsvorrichtung 100 der 1 bis 2D gebildet ist, ist das erfinderische Konzept nicht darauf beschränkt und wenigstens eine isolierende Trennstruktur 120 kann in wenigstens einem ausgewählt aus dem ersten Vorrichtungsbereich RX1 und dem zweiten Vorrichtungsbereich RX2 gebildet sein.
  • Die Mehrzahl von Gateleitungen GL weist ein Paar von gesplitteten beziehungsweise aufgetrennten Gateleitungen, das heißt eine erste und eine zweite gesplittete Gateleitung GL1 und GL2 auf, welche voneinander mit der isolierenden Trennstruktur 120 dazwischen beabstandet sind. Die erste und die zweite gesplittete Gateleitung GL1 und GL2 sind mit der isolierenden Trennstruktur 120 in der Höhenrichtung (beispielsweise der Y-Richtung) der Logikzelle LC ausgerichtet.
  • Die isolierende Trennstruktur 120 kann Seitenwände 120S aufweisen, welche der ersten und der zweiten gesplitteten Gateleitung GL1 und GL2 zugewandt sind, und die Seitenwände 120S können die erste und die zweite gesplittete Gateleitung GL1 und GL2 und die dielektrischen Gatefilme 118 kontaktieren.
  • Ein Paar von Source-/Drainbereichen 172 kann jeweils an beiden Seiten der isolierenden Trennstruktur 120 mit der isolierenden Trennstruktur 120 dazwischen platziert sein, und das Paar von Source-/Drainbereichen 172 kann miteinander durch einen Jumper-Kontakt 130 verbunden sein.
  • Eine erste Gateleitung einer ersten Gatestruktur GS kann zwischen einem ersten Source-/Drainbereich 172 und einem des Paars von Source-/Drainbereichen 172 in der ersten Richtung platziert sein. Eine zweite Gateleitung in einer zweiten Gatestruktur GS kann zwischen einem zweiten Source-/Drainbereich 172 und dem anderen einen des Paars von Source-/Drainbereichen 172 in der ersten Richtung platziert sein. Jede der ersten und zweiten Gateleitung kann eine leitfähige Schicht aufweisen.
  • In beispielhaften Ausführungsformen kann eine Ebene einer oberen Oberfläche der isolierenden Trennstruktur 120 höher sein als eine Ebene einer oberen Oberfläche jeder der ersten und zweiten Gateleitung und kann niedriger sein als eine Ebene einer oberen Oberfläche der isolierenden Gatedeckschicht 180 jeder der ersten und zweiten Gatestruktur GS.
  • In beispielhaften Ausführungsformen kann ein Abschnitt der isolierenden Trennstruktur 120 auf derselben vertikalen Ebene wie die leitfähige Schicht der ersten und der zweiten Gateleitung platziert sein.
  • Der Jumper-Kontakt 130 kann ein Paar von vertikalen Erweiterungen beziehungsweise Fortsätzen 132 haben, welche jeweils mit dem Paar von Source-/Drainbereichen 172 verbunden sind, und einen horizontalen Fortsatz 134, welcher integral mit dem Paar von vertikalen Fortsätzen 132 verbunden ist, platziert über der isolierenden Trennstruktur 120 und sich in einer Richtung parallel zu den aktiven Bereichen vom Finnentyp FA erstreckend, um die isolierende Trennstruktur 120 zu bedecken. Der horizontale Fortsatz 134 kann vertikal die isolierende Trennstruktur 120 überlappen. Der horizontale Fortsatz 134 kann die erste und zweite gesplittete Gateleitung GL1 und GL2 nicht überlappen. Das Paar von Source-/Drainbereichen 172 kann mit einer oberen leitfähigen Leitung (nicht gezeigt) durch den Jumper-Kontakt 130 verbunden sein.
  • Ein Metallsilizidfilm 128 kann auf verbundenen Abschnitten zwischen dem Jumper-Kontakt 130 und dem Paar von Source-/Drainbereichen 172 gebildet sein. Ebenso kann der Metallsilizidfilm 128 auf verbundenen Abschnitten zwischen der Mehrzahl von Source-/Drainbereichen 172 und der Mehrzahl von Source-/Drainkontaktsteckern CA gebildet sein. Der Metallsilizidfilm 128 kann Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er oder Pd aufweisen. Beispielsweise kann der Metallsilizidfilm 128 gebildet sein aus, ist jedoch nicht beschränkt auf Titansilizid.
  • Seitenwände des Jumper-Kontakts 130, die Mehrzahl von Source-/Drainkontaktsteckern CA und eine Mehrzahl von Gatekontaktsteckern CB kann durch eine isolierende Auskleidung beziehungsweise einen isolierenden Mantel 126 bedeckt sein. Die isolierende Auskleidung 126 kann einen Siliziumnitridfilm aufweisen.
  • Obwohl der Jumper-Kontakt 130 eine im Wesentlichen rechtwinklige planare Form in 1 hat, ist das erfinderische Konzept nicht darauf beschränkt. Beispielsweise kann der Jumper-Kontakt 130 eine beliebige von verschiedenen planaren Formen haben anstelle einer spezifischen planaren Form, solange der Jumper-Kontakt 130, welcher über der isolierenden Trennstruktur 120 platziert ist, sich erstrecken kann, um mit dem Paar von Source-/Drainbereichen 172 verbunden zu sein, welche an beiden Seiten der isolierenden Trennstruktur 120 platziert sind. Detaillierte Modifikationen einer planaren Form des Jumper-Kontakts 130 werden untenstehend unter Bezugnahme auf die 7 bis 9 erklärt werden.
  • Die isolierende Trennstruktur 120 kann sich erstrecken, um innerhalb und außerhalb des zweiten Vorrichtungsbereichs RX2 platziert zu sein. Beispielsweise kann die isolierende Trennstruktur 120 einen Abschnitt aufweisen, welcher in dem zweiten Vorrichtungsbereich RX2 platziert ist und einen Abschnitt, welcher in dem Zwischenvorrichtungsisolierbereich DTA platziert ist. In der Höhenrichtung (beispielsweise der Y-Richtung) der Logikzelle LC kann eine Länge des Jumper-Kontakts 130 geringer sein als eine Länge der isolierenden Trennstruktur 120. Beispielsweise ist in der Y-Richtung eine Länge zwischen einem ersten Ende und einem zweiten Ende des Jumper-Kontakts 130 weniger als eine Länge zwischen einem ersten Ende und einem zweiten Ende der isolierenden Trennstruktur 120. In dieser Konfiguration kann ein ausreichender Abstand zwischen dem Jumper-Kontakt 130 und der ersten und zweiten gesplitteten Gateleitung GL1 und GL2 sichergestellt werden.
  • Die erste gesplittete Gateleitung GL1, welche in dem ersten Vorrichtungsbereich RX1 aus inmitten der ersten und zweiten gesplitteten Gateleitung GL1 und GL2 platziert ist, kann als eine normale Gateleitung fungieren. Im Gegensatz dazu kann die zweite gesplittete Gateleitung GL2, welche in dem zweiten Vorrichtungsbereich RX2 platziert ist, eine Dummy-Gateleitung sein, welche keine Funktion einer normalen Gateleitung durchführt.
  • Die Mehrzahl von Gatekontaktsteckern CB kann auf der Mehrzahl von Gateleitungen GL gebildet sein. Die Mehrzahl von Gateleitungen GL kann mit einer oberen leitfähigen Leitung (nicht gezeigt) durch die Mehrzahl von Gatekontaktsteckern CB verbunden sein. Die erste gesplittete Gateleitung GL1, welche eine der ersten und zweiten gesplitteten Gateleitungen GL1 und GL2 ist, kann ebenso mit der oberen leitfähigen Leitung durch den Gatekontaktstecker CB verbunden sein. Beispielsweise kann die zweite gesplittete Gateleitung GL2, welche die verbleibende eine der ersten und der zweiten gesplitteten Gateleitung GL1 und GL2 ist, nicht mit der oberen leitfähigen Leitung verbunden sein.
  • Eine Ebene einer oberen Oberfläche 130T des Jumper-Kontakts 130, eine Ebene einer oberen Oberfläche CAT jedes der Mehrzahl von Source-/Drainkontaktsteckern CA und eine Ebene einer oberen Oberfläche CBT jeder der Mehrzahl von Gatekontaktsteckern CB kann im Wesentlichen dieselbe sein. Demzufolge können ein vertikaler Abstand von der Hauptoberfläche 110M des Substrats 110 zu der oberen Oberfläche 130T des Jumper-Kontakts 130, ein vertikaler Abstand von der Hauptoberfläche 110M des Substrats 110 zu der oberen Oberfläche CAT jedes der Mehrzahl von Source-/Drainkontaktsteckern CA und ein vertikaler Abstand von der Hauptoberfläche 110M des Substrats 110 zu der oberen Oberfläche CBT jedes der Mehrzahl von Gatekontaktsteckern CB im Wesentlichen derselbe sein.
  • In beispielhaften Ausführungsformen kann in der X-Richtung eine Breite der oberen Oberfläche 130T des Jumper-Kontakts 130 größer sein als eine Breite der oberen Oberfläche CAT jedes der Mehrzahl von Source-/Drainkontaktsteckern CA. In anderen beispielhaften Ausführungsformen kann in der X-Richtung eine Breite der oberen Oberfläche 130T des Jumper-Kontakts 130 größer sein als eine Breite der oberen Oberfläche CBT jedes der Mehrzahl von Gatekontaktsteckern CB.
  • Ein Finnentrenngraben T1 kann in einem Abschnitt des aktiven Bereichs vom Finnentyp FA gebildet sein, welcher einer Position der isolierenden Trennstruktur 120 entspricht. Die isolierende Trennstruktur 120 kann einen vergrabenen Trennabschnitt 120A aufweisen, welcher den Finnentrenngraben T1 füllt, und einen hervorstehenden Trennabschnitt 120B, welcher integral mit dem vergrabenen Trennabschnitt 120A verbunden ist und sich weg von dem aktiven Bereich vom Finnentyp FA erstreckt. Der hervorstehende Trennabschnitt 120B kann nach oben hervorstehen über eine obere Oberfläche FT des aktiven Bereichs vom Finnentyp FA hinaus. Der hervorstehende Trennabschnitt 120B kann zwischen dem Paar von vertikalen Fortsätzen 132 des Jumper-Kontakts 130 platziert sein.
  • Eine Ebene LV1 einer untersten Oberfläche der isolierenden Trennstruktur 120 kann höher sein als eine Ebene LV2 der Hauptoberfläche 110M des Substrats 110 und kann niedriger sein als eine Ebene LV3 der oberen Oberfläche FT des aktiven Bereichs vom Finnentyp FA. Eine Ebene LV4 einer obersten Oberfläche der isolierenden Trennstruktur 120 kann höher sein als eine Ebene LV5 einer obersten Oberfläche jeder der Gateleitungen GL und kann niedriger sein als eine Ebene LV6 einer obersten Oberfläche jeder der isolierenden Gatedeckschichten 180.
  • In beispielhaften Ausführungsformen kann in der Z-Richtung eine Länge zwischen der Ebene LV1 einer untersten Oberfläche der isolierenden Trennstruktur 120 und der Ebene LV4 einer obersten Oberfläche der isolierenden Trennstruktur 120 weniger sein als eine Länge zwischen der Ebene LV3 der oberen Oberfläche FT des aktiven Bereichs vom Finnentyp FA und der Ebene einer oberen Oberfläche 130T des Jumper-Kontakts 130.
  • Eine obere Oberfläche 120T des hervorstehenden Trennabschnitts 120B kann eine gerundete konvexe Oberfläche aufweisen. Beide Seitenwände des hervorstehenden Trennabschnitts 120B können durch ein Paar von isolierenden Abstandshaltern 162 bedeckt sein. Das Paar von isolierenden Abstandshaltern 162 kann zwischen dem hervorstehenden Trennabschnitt 120B und den vertikalen Fortsätzen 132 platziert sein. Die obere Oberfläche 120T des hervorstehenden Trennabschnitts 120B und obere Oberflächen des Paars von isolierenden Abstandshaltern 162 können nahtlos verbunden sein, um eine gerundete konvexe Oberfläche zu bilden. Eine untere Oberfläche des horizontalen Fortsatzes 134, welche ein Abschnitt des Jumper-Kontakts 130 ist, welcher zugewandt ist und berührt die obere Oberfläche 120T der isolierenden Trennstruktur 120, kann eine gerundete konkave Oberfläche aufweisen, welche einem Profil der gerundeten konvexen Oberfläche der oberen Oberfläche 120T der isolierenden Trennstruktur 120 entspricht.
  • Eine Ebene einer unteren Oberfläche 120BT (siehe 2C) der isolierenden Trennstruktur 120 kann niedriger sein als eine Ebene einer unteren Oberfläche jedes der Mehrzahl von Source-/Drainbereichen 172. Obwohl die untere Oberfläche 120BT der isolierenden Trennstruktur 120 im Wesentlichen flach in der Y-Richtung in 2C ist, kann ein Profil der unteren Oberfläche 120BT der isolierenden Trennstruktur 120 auf verschiedenen Wegen modifiziert werden. Detaillierte Modifikationen eines Profils der unteren Oberfläche 120BT der isolierenden Trennstruktur 120 werden untenstehend unter Bezugnahme auf 3 erklärt werden.
  • In einigen beispielhaften Ausführungsformen kann die isolierende Trennstruktur 120 einen einzelnen isolierenden Film oder eine Multischichtstruktur, welche eine Mehrzahl von isolierenden Filmen aufweist, aufweisen. In anderen beispielhaften Ausführungsformen kann die isolierende Trennstruktur 120 einen Luftspalt aufweisen. Der Begriff „Luft“, wie er hierin diskutiert ist, kann sich auf atmosphärische Luft oder andere Gase beziehen, welche während des Herstellungsprozesses gegenwärtig sein können. Beispiele eines isolierenden Filmes, welcher in der isolierenden Trennstruktur 120 enthalten ist, können aufweisen, sind jedoch nicht beschränkt auf einen Siliziumoxidfilm, einen Siliziumnitridfilm, einen SiOCN-Film, einen SiCn-Film und eine Kombination davon.
  • Der Jumper-Kontakt 130, die Mehrzahl von Source-/Drainkontaktsteckern CA und die Mehrzahl von Gatekontaktsteckern CB können dasselbe leitfähige Material aufweisen. Jeder des Jumper-Kontakts 130, der Mehrzahl von Source-/Drainkontaktsteckern CA und der Mehrzahl von Gatekontaktsteckern CB kann einen vergrabenen Metallfilm und einen leitfähigen Sperrfilm aufweisen, welcher den vergrabenen Metallfilm umgibt. Der vergrabene Metallfilm kann gebildet sein aus Kobalt (Co), Kupfer (Cu), Wolfram (W), Ruthenium (Ru), Mangan (Mn) oder eine Kombination davon, und der leitfähige Sperrfilm kann gebildet sein aus Ti, Ta, TiN, TaN oder einer Kombination davon. In beispielhaften Ausführungsformen kann jeder des Jumper-Kontakts 130, der Mehrzahl von Source-/Drainkontaktsteckern CA und der Mehrzahl von Gatekontaktsteckern CB dasselbe Material sein.
  • Der Jumper-Kontakt 130, die Mehrzahl von Source-/Drainkontaktsteckern CA und die Mehrzahl der Gatekontaktstecker CB kann voneinander durch die Gateisolierdeckschichten 180, die Mehrzahl von isolierenden Abstandshaltern 162 und den Zwischenschichtisolierfilm 190 isoliert sein.
  • In der Logikzelle LC kann eine Masseleitung VSS mit den aktiven Bereichen vom Finnentyp FA in dem ersten Vorrichtungsbereich RX1 durch die Source-/Drainkontaktstecker CA verbunden sein, und eine Stromleitung VDD kann mit den aktiven Bereichen vom Finnentyp FA in dem zweiten Vorrichtungsbereich RX2 durch die Source-/Drainkontaktstecker CA verbunden sein. Die Masseleitung VSS und die Stromleitung VDD können auf einer höheren Ebene gebildet sein als derjenigen einer oberen Oberfläche jedes der Jumper-Kontakte 130, der Mehrzahl von Source-/Drainkontaktsteckern CA und der Mehrzahl von Gatekontaktsteckern CB. Jede der Masseleitung VSS und der Stromleitung VDD kann einen leitfähigen Sperrfilm und eine leitfähige Verdrahtungsschicht aufweisen. Der leitfähige Sperrfilm kann gebildet sein aus Ti, Ta, TiN, TaN oder einer Kombination davon. Die leitfähige Verdrahtungsschicht kann gebildet sein aus Co, Cu, W, einer Legierung davon oder einer Kombination davon.
  • Obwohl die Logikzelle LC eine isolierende Trennstruktur 120 und einen Jumper-Kontakt 130 in der integrierten Schaltungsvorrichtung 100 in den 1 bis 2D aufweist, ist das erfinderische Konzept nicht darauf beschränkt. Beispielsweise kann eine Logikzelle LC eine Mehrzahl der isolierenden Trennstrukturen 120 und/oder eine Mehrzahl der Jumper-Kontakte 130 aufweisen.
  • Die integrierte Schaltungsvorrichtung 100 der 1 bis 2D weist die isolierende Trennstruktur 120 auf, welche auf den aktiven Bereich vom Finnentyp FA in der Logikzelle LC platziert ist und sich in einer Richtung parallel zu der Mehrzahl von Gateleitungen GL erstreckt, und den Jumper-Kontakt 130, welcher auf der isolierenden Trennstruktur 120 platziert ist und vertikal die isolierende Trennstruktur 120 überlappt, um das Paar von Source-/Drainbereichen 172 zu verbinden, welche an beiden Seiten der isolierenden Trennstruktur 120 mit der isolierenden Trennstruktur 120 dazwischen platziert sind. Der Jumper-Kontakt 130, welcher über der isolierenden Trennstruktur 120 platziert ist, kann sich von der isolierenden Trennstruktur 120 in Richtung des Paars von Source-/Drainbereichen 172 erstrecken, sodass das Paar von Source-/Drainbereichen 172 elektrisch miteinander verbunden ist. Wenn das Paar von Source-/Drainbereichen 172 miteinander durch ein Verwenden des Jumper-Kontakts 130 verbunden ist, kann, da der Jumper-Kontakt 130 über die isolierende Trennstruktur 120 hinübertritt, ohne über die Gateleitungen GL hinüberzutreten, welche aus einem leitfähigen Material gebildet sind, das Risiko eines Kurzschlusses zwischen dem Jumper-Kontakt 130 und den Gateleitungen GL verhindert werden.
  • In einer integrierten Schaltungsvorrichtung, welche die isolierende Trennstruktur 120 gemäß einem Vergleichsbeispiel nicht aufweist, muss der Jumper-Kontakt 130 über eine Gateleitung GL hinübertreten, um das Paar von Source-/Drainbereichen 172, welche an beiden Seiten der Gateleitung GL gebildet sind, zu verbinden. In diesem Fall kann die Möglichkeit, dass ein Kurzschluss zwischen dem Jumper-Kontakt 130 und der Gateleitung GL auftritt, welche unter dem Jumper-Kontakt 130 platziert ist, während der Jumper-Kontakt 130 gebildet wird, hoch sein. Ebenso muss, um sie als eine normale Gateleitung zu verwenden, die Gateleitung GL, welche zwischen dem Paar von Source-/Drainbereichen 172 in dem ersten Vorrichtungsbereich RX1 durchtritt, wo der Jumper-Kontakt 130 aus inmitten des ersten Vorrichtungsbereichs RX1 und des zweiten Vorrichtungsbereichs RX2 nicht gebildet ist, ein Prozess zum Schneiden der Gateleitung GL, welche zwischen dem Paar von Source-/Drainbereichen 172 in dem Zwischenvorrichtungsisolierbereich DTA hindurchtritt, durchgeführt werden. Demzufolge kann ein Prozess zum Herstellen der integrierten Schaltungsvorrichtung kompliziert sein und der Zwischenvorrichtungsisolierbereich DTA kann eine relativ große Fläche haben müssen. Es gibt jedoch eine Begrenzung beim Erhöhen einer Fläche des Zwischenvorrichtungsisolierbereichs DTA, da die integrierte Schaltungsvorrichtung in hohem Maße integriert ist, und wenn die Anzahl von Verdrahtungen und Kontakten, welche auf derselben Ebene gebildet sind, erhöht wird, kann es, wenn die integrierte Schaltungsvorrichtung in hohem Maße integriert ist, schwierig sein, sicher einen isolierenden Abstand zwischen den Kontakten in einer fixierten Fläche des Zwischenvorrichtungsisolierbereichs DTA sicherzustellen.
  • Im Gegensatz dazu kann gemäß beispielhaften Ausführungsformen der vorliegenden Offenbarung, da die isolierende Trennstruktur 120 auf den aktiven Bereichen vom Finnentyp FA in dem zweiten Vorrichtungsbereich RX2 gebildet ist, wo der Jumper-Kontakt 130 platziert ist, um sich in einer Richtung parallel zu der Mehrzahl von Gateleitungen GL zu erstrecken, wenn das Paar von Source-/Drainbereichen 172 miteinander durch ein Verwenden des Jumper-Kontakts 130 zu verbinden ist, der Jumper-Kontakt 130 über die isolierende Trennstruktur 120 anstelle der Gateleitungen GL hinübertreten. Demzufolge kann ein Kurzschluss zwischen dem Jumper-Kontakt 130 und den Gateleitungen GL, welche unter dem Jumper-Kontakt 130 platziert sind, verhindert werden. Ebenso kann die erste gesplittete Gateleitung GL1, welche aus inmitten der ersten und zweiten gesplitteten Gateleitung GL1 und GL2 in dem ersten Vorrichtungsbereich RX1platziert ist, welche mit der isolierenden Trennstruktur 120 aus inmitten der Mehrzahl Gateleitungen GL ausgerichtet ist, als eine normale Gateleitung verwendet werden, ohne einen zusätzlichen Gateschneideprozess zu durchlaufen. Demzufolge kann ein zusätzlicher Prozess zum Schneiden der Gateleitungen GL, welche zwischen dem Paar von Source-/Drainbereichen 172 in dem Zwischenvorrichtungsisolierbereich DTA hindurchtreten, ausgelassen werden, und ein zusätzlicher Raum zum Schneiden der Gateleitungen GL in dem Zwischenvorrichtungsisolierbereich DTA muss nicht gesichert werden. Demzufolge kann eine Fläche des Zwischenvorrichtungsisolierbereichs DTA verringert werden, wodurch eine Größe der Logikzelle LC verringert wird.
  • 3 ist eine Querschnittsansicht zum Erklären einer integrierten Schaltungsvorrichtung 200 gemäß beispielhaften Ausführungsformen.
  • Die integrierte Schaltungsvorrichtung 200 der 3 kann im Wesentlichen dieselbe Konfiguration haben wie diejenige der integrierten Schaltungsvorrichtung 100 der 2A bis 2D. In einer beispielhaften Ausführungsform weist in der integrierten Schaltungsvorrichtung 200 eine isolierende Trennstruktur 220 einen Haupttrennabschnitt 220M, welcher sich erstreckt, um mit der ersten gesplitteten Gateleitung GL1 ausgerichtet zu sein, und wenigstens einen hervorstehenden Trennabschnitt 220P, welcher von dem Haupttrennabschnitt 220M in Richtung des Substrats 110 hervorsteht, auf. In 3 ist eine Mehrzahl der hervorstehenden Trennabschnitte 220P, welche den Finnentrenngraben T1 füllen, auf den aktiven Bereichen vom Finnentyp FA gebildet. Die hervorstehenden Trennabschnitte 220P können integral mit dem Haupttrennabschnitt 220M an Positionen verbunden sein, welche den aktiven Bereichen vom Finnentyp FA entsprechen. Eine Höhe einer oberen Oberfläche des Vorrichtungsisolierfilms 112, welcher um jeden der hervorstehenden Trennabschnitte 220P herum platziert ist, und eine untere Oberfläche der isolierenden Trennstruktur 220 kontaktiert, ist größer als eine Höhe einer unteren Oberfläche des Finnentrenngrabens T1. Die untere Oberfläche der isolierenden Trennstruktur 220 kann ein unebenes Profil aufgrund der hervorstehenden Trennabschnitte 220P haben, welche von dem Haupttrennabschnitt 220M in Richtung des Substrats 110 hervorstehen.
  • Die Anzahl der hervorstehenden Trennabschnitte 220P, welche in der isolierenden Trennstruktur 220 enthalten ist, kann der Anzahl von aktiven Bereichen vom Finnentyp FA entsprechen, welche die isolierende Trennstruktur 220 schneiden. Obwohl die isolierende Trennstruktur 220 sich erstreckt, um drei hervorstehende Trennabschnitte vom Finnentyp FA zu schneiden, und demnach die isolierende Trennstruktur 220 drei hervorstehende Trennabschnitte 220P in 3 aufweist, ist das erfinderische Konzept nicht darauf beschränkt. Beispielsweise kann die isolierende Trennstruktur 220 einen hervorstehenden Trennabschnitt 220P oder vier oder mehrere hervorstehende Trennabschnitte 220P aufweisen.
  • Die isolierende Trennstruktur 220 weist Seitenwände 220S auf, welche der ersten und der zweiten gesplitteten Gateleitung GL1 und GL2 zugewandt sind. Die Seitenwände 220S der isolierenden Trennstruktur 220 können die erste und die zweite gesplittete Gateleitung GL1 und GL2 und die dielektrischen Gatefilme 118 kontaktieren.
  • Die 4A und 4B sind Ansichten zum Erklären einer integrierten Schaltungsvorrichtung 300 gemäß beispielhaften Ausführungsformen. 4A ist eine Querschnittsansicht, aufgenommen entlang einer Linie X1-X1' der 1. 4B ist eine Querschnittsansicht, aufgenommen entlang einer Linie Y1 -Y1' der 1. In einigen beispielhaften Ausführungsformen kann die integrierte Schaltungsvorrichtung 300 der 4A und 4B dasselbe planare Layout haben wie dasjenige der integrierten Schaltungsvorrichtung 100 der 1.
  • Die integrierte Schaltungsvorrichtung 300 der 4A und 4B kann im Wesentlichen dieselbe Konfiguration haben wie diejenige der integrierten Schaltungsvorrichtung 100 der 2A bis 2D. In einer beispielhaften Ausführungsform ist in der integrierten Schaltungsvorrichtung 300 der Finnentrenngraben T1 nicht in den aktiven Bereichen vom Finnentyp FA aus inmitten der Mehrzahl von aktiven Bereichen vom Finnentyp FA gebildet, welche eine isolierende Trennstruktur 320 schneiden, anders als in 2A und 2C. Die isolierende Trennstruktur 320 kann obere Seitenwände und eine obere Oberfläche des aktiven Bereichs vom Finnentyp FA bedecken. Die isolierende Trennstruktur 320 kann eine untere Oberfläche 320BT haben, welche dem aktiven Bereich FA vom Finnentyp und dem Vorrichtungsisolierfilm 112 zugewandt ist, und eine obere Oberfläche 320T, welche dem Jumper-Kontakt 130 zugewandt ist und diesen kontaktiert. Eine Ebene der unteren Oberfläche 320BT der isolierenden Trennstruktur 320 kann höher sein als eine Ebene einer unteren Oberfläche jeder der Mehrzahl von Source-/Drainbereichen 172. Die untere Oberfläche 320BT der isolierenden Trennstruktur 320 kann von dem aktiven Bereich vom Finnentyp FA mit einem dielektrischen Dummy-Gatefilm 308 dazwischen beabstandet sein. Der dielektrische Dummy-Gatefilm 308 kann einen Siliziumoxidfilm aufweisen.
  • Wie in 4A gezeigt ist, kann die obere Oberfläche 320T der isolierenden Trennstruktur 320 eine gerundete konvexe Oberfläche aufweisen. Beide Seitenwände der isolierenden Trennstruktur 320 können durch ein Paar von isolierenden Abstandshaltern 162 bedeckt sein. Das Paar von isolierenden Abstandshaltern 162 kann zwischen der isolierenden Trennstruktur 320 und den vertikalen Fortsätzen 132 platziert sein. Die obere Oberfläche 320T der isolierenden Trennstruktur 320 und obere Oberflächen des Paars von isolierenden Abstandshaltern 162 können nahtlos verbunden sein, um eine abgerundete konvexe Oberfläche zu bilden.
  • Eine untere Oberfläche des horizontalen Fortsatzes 134 des Jumper-Kontakts 130, welche die obere Oberfläche 320T der isolierenden Trennstruktur 320 kontaktiert, kann eine gerundete konkave Oberfläche aufweisen, welche einem Profil der gerundeten konvexen Oberfläche der oberen Oberfläche 320T der isolierenden Trennstruktur 320 entspricht.
  • Ein dielektrischer Gatefilm 318, welcher zwischen dem aktiven Bereich vom Finnentyp FA und der ersten gesplitteten Gateleitung GL1 in dem ersten Vorrichtungsbereich RX1 platziert ist, kann sich zu einem Raum zwischen der ersten gesplitteten Gateleitung GL1 und der isolierenden Trennstruktur 320 erstrecken. Seitenwände 320S der isolierenden Trennstruktur 320 können den dielektrischen Gatefilm 318 kontaktieren. Die isolierende Trennstruktur 320 kann von der ersten und zweiten gesplitteten Gateleitung GL1 und GL2 mit dem dielektrischen Gatefilm 318 dazwischen beabstandet sein. Detaillierte Konfigurationen des dielektrischen Gatefilms 318 und der isolierenden Trennstruktur 320 sind im Wesentlichen dieselben wie diejenige des dielektrischen Gatefilms 118 und der isolierenden Trennstruktur 120, welche unter Bezugnahme auf die 2A bis 2D beschrieben ist.
  • Die 5A und 5B sind Ansichten zum Erklären einer integrierten Schaltungsvorrichtung 400 gemäß beispielhaften Ausführungsformen. Die 5A ist eine Querschnittsansicht, aufgenommen entlang einer Linie X1-X1' der 1. 5B ist eine Querschnittsansicht, aufgenommen entlang einer Linie Y1 -Y1' der 1. In einigen Ausführungsformen kann die integrierte Schaltungsvorrichtung 400 der 5A und 5B dasselbe planare Layout haben wie dasjenige der integrierten Schaltungsvorrichtung 100 der 1.
  • Die integrierte Schaltungsvorrichtung 400 der 5A und 5B kann im Wesentlichen dieselbe Konfiguration haben wie diejenige der integrierten Schaltungsvorrichtung 300 der 4A und 4B. In einer beispielhaften Ausführungsform weist die integrierte Schaltungsvorrichtung 400 den dielektrischen Dummy-Gatefilm 308 der 4A und 4B nicht auf. Eine isolierende Trennstruktur 420 kann eine untere Oberfläche 420BT haben, welche dem aktiven Bereich vom Finnentyp FA zugewandt ist und diesen kontaktiert, und eine obere Oberfläche 420T, welche dem Jumper-Kontakt 130 zugewandt ist und diesen kontaktiert. Die isolierende Trennstruktur 420 kann obere Seitenwände und eine obere Oberfläche des aktiven Bereichs vom Finnentyp FA der Mehrzahl von aktiven Bereichen vom Finnentyp FA kontaktieren, welcher die isolierende Trennstruktur 420 schneidet.
  • Die obere Oberfläche 420T der isolierenden Trennstruktur 420 kann eine gerundete konvexe Oberfläche aufweisen. Beide Seitenwände der isolierenden Trennstruktur 420 können durch ein Paar von isolierenden Abstandshaltern 162 bedeckt sein. Das Paar von isolierenden Abstandshaltern 162 kann zwischen der isolierenden Trennstruktur 420 und den vertikalen Fortsätzen 132 platziert sein. Die obere Oberfläche 420T der isolierenden Trennstruktur 420 und obere Oberflächen des Paars von isolierenden Abstandshaltern 162 können nahtlos verbunden sein, um eine gerundete konvexe Oberfläche zu bilden. Eine untere Oberfläche des horizontalen Fortsatzes 134 des Jumper-Kontakts 130, welche die obere Oberfläche 420T der isolierenden Trennstruktur 420 kontaktiert, kann eine gerundete konkave Oberfläche aufweisen, welche einem Profil der gerundeten konvexen Oberfläche der oberen Oberfläche 420T der isolierenden Trennstruktur 420 entspricht. Eine detaillierte Konfiguration der isolierenden Trennstruktur 420 ist im Wesentlichen dieselbe wie diejenigen der isolierenden Trennstruktur 120, welche unter Bezugnahme auf die 2A bis 2D beschrieben ist.
  • 6A ist ein planares Layoutdiagramm zum Erklären einer integrierten Schaltungsvorrichtung 500. 6B ist eine Querschnittsansicht, aufgenommen entlang einer Linie X1-X1' der 6A.
  • Bezug nehmend auf die 6A bis 6B hat die integrierte Schaltungsvorrichtung 500 im Wesentlichen dieselbe Konfiguration wie diejenige der integrierten Schaltungsvorrichtung 100 der 1. Die integrierte Schaltungsvorrichtung 500 weist einen Jumper-Kontakt 530 auf, welcher eine Struktur unterschiedlich von derjenigen des Jumper-Kontakts 130 hat, in welchem ein Paar von vertikalen Fortsätzen 132 und der horizontale Fortsatz 134 integral verbunden sind. Beispielsweise weist der Jumper-Kontakt 530 ein Paar von Source-/Drainkontaktsteckern CA1 und CA2 auf, welche jeweils mit einem Paar von Source-/Drainbereichen 172 verbunden sind, welche an beiden Seiten der isolierenden Trennstruktur 120 mit der isolierenden Trennstruktur 120 dazwischen platziert sind, und einen ersten Durchkontaktierungskontaktstecker VC1, welcher über der isolierenden Trennstruktur 120 platziert ist und zwischen dem Paar von Source-/Drainkontaktsteckern CA1 und CA2 verbunden ist. Das Paar von Source-/Drainkontaktsteckern CA1 und CA2 und der erste Durchkontaktierungskontaktstecker VC1 können durch ein Verwenden unterschiedlicher Prozesse gebildet sein.
  • Die integrierte Schaltungsvorrichtung 500 weist eine Mehrzahl von leitfähigen Leitungen ML auf, welche über der Mehrzahl von Gateleitungen GL platziert sind und sich in einer Richtung erstrecken, welche die Mehrzahl von Gateleitungen GL schneidet.
  • Eine Mehrzahl der ersten Durchkontaktierungskontaktstecker VC1 kann zwischen der Mehrzahl von Source-/Drainbereichen 172 und der Mehrzahl von leitfähigen Leitungen ML gebildet sein. Einige der Mehrzahl von Source-/Drainbereichen 172 können mit einer beliebigen einen leitfähigen Leitung ML, welche aus inmitten der Mehrzahl von leitfähigen Leitungen ML ausgewählt ist, durch die Source-/Drainkontaktstecker CA und die ersten Durchkontaktierungskontaktstecker VC1 verbunden sein. Ein Paar von Source-/Drainbereichen 172, welches an beiden Seiten der isolierenden Trennstruktur 120 mit der isolierenden Trennstruktur 120 dazwischen platziert ist, kann mit einer beliebigen einen leitfähigen Leitung ML, welche ausgewählt ist aus inmitten der Mehrzahl von leitfähigen Leitungen ML, durch den Jumper-Kontakt 530 verbunden sein, welcher ein Paar von Source-/Drainkontaktsteckern CA1 und CA2 und die ersten Durchkontaktierungskontaktstecker VC1 aufweist, welche mit dem Paar von Source-/Drainkontaktsteckern CA1 und CA2 verbunden sind. Das Paar von Source-/Drainkontaktsteckern CA1 und CA2 kann Konfigurationen gleich oder ähnlich zu denjenigen von anderen Source-/Drainkontaktsteckern CA haben.
  • Einige erste Durchkontaktierungskontaktstecker VC1 aus inmitten der Mehrzahl von ersten Durchkontaktierungskontaktsteckern VC1 können die Source-/Drainkontaktstecker CA und die leitfähigen Leitungen ML verbinden. Andere erste Durchkontaktierungskontaktstecker VC1 aus inmitten der Mehrzahl von ersten Durchkontaktierungskontaktsteckern VC1 können den Jumper-Kontakt 530 bilden. Die ersten Durchkontaktierungskontaktstecker VC1, welche den Jumper-Kontakt 530 aus inmitten der ersten Durchkontaktierungskontaktstecker VC1 bilden, können jeweils eine Länge in der X-Richtung haben größer als diejenige jedes von anderen ersten Durchkontaktierungskontaktsteckern VC1.
  • Eine Mehrzahl von zweiten Durchkontaktierungskontaktsteckern VC2 ist zwischen der Mehrzahl von Gateleitungen GL und der Mehrzahl von leitfähigen Leitungen ML gebildet. Die Mehrzahl von Gateleitungen GL kann jeweils mit einer beliebigen einen leitfähigen Leitung ML, ausgewählt aus inmitten der Mehrzahl von leitfähigen Leitungen ML, durch die Gatekontaktstecker CB und die zweiten Durchkontaktierungskontaktstecker VC2 verbunden sein. Um die erste gesplittete Gateleitung GL1 und eine leitfähige Leitung ML, welche aus inmitten der Mehrzahl von leitfähigen Leitungen ML ausgewählt ist, zu verbinden, können die Gatekontaktstecker CB und die zweiten Durchkontaktierungskontaktstecker VC2 nacheinanderfolgend zwischen der ersten gesplitteten Gateleitung GL1 und der ausgewählten einen leitfähigen Leitung ML gestapelt sein.
  • Die Mehrzahl von leitfähigen Leitungen ML kann auf derselben Ebene wie derjenigen der Masseleitung VSS und der Leistungsleitung VDD gebildet sein. Die Mehrzahl von leitfähigen Leitungen ML kann eine Mehrzahl von unidirektionalen Verdrahtungsschichten haben, welche sich in der Breitenrichtung (beispielsweise der X-Richtung) der Logikzelle LC erstrecken, um parallel zueinander zu sein. Die Mehrzahl von leitfähigen Leitungen ML, die Mehrzahl von ersten Durchkontaktierungskontaktsteckern VC1 und die Mehrzahl von zweiten Durchkontaktierungskontaktsteckern VC2 können von anderen benachbarten Leitern aufgrund eines Zwischenschichtisolierfilms 198 isoliert sein. Jede der Mehrzahl von leitfähigen Leitungen ML und die Mehrzahl von ersten Durchkontaktierungskontaktsteckern VC1 und die Mehrzahl von zweiten Durchkontaktierungskontaktsteckern VC2, welche unter der Mehrzahl von leitfähigen Leitungen ML platziert sind, kann einen leitfähigen Sperrfilm und eine leitfähige Verdrahtungsschicht aufweisen. Der leitfähige Sperrfilm kann aus Ti, Ta, TiN, TaN oder einer Kombination davon gebildet sein. Die leitfähige Verdrahtungsschicht kann aus Co, Cu, W, einer Legierung davon oder einer Kombination davon gebildet sein.
  • Obwohl der Jumper-Kontakt 530 das Paar von Source-/Drainkontaktsteckern CA1 und CA2 und den ersten Durchkontaktierungskontaktstecker VC1 in den 6A bis 6 B aufweist, könnte, um den Jumper-Kontakt 530 zu bilden, eine beliebige eine leitfähige Leitung ML, welche aus inmitten der Mehrzahl von leitfähigen Leitungen ML ausgewählt ist, anstelle des ersten Durchkontaktierungskontaktsteckers VC1 verwendet werden. Beispielsweise kann ein Jumper-Kontakt, ähnlich zu dem Jumper-Kontakt 530, durch ein Verbinden der ausgewählten leitfähigen Leitung ML mit dem Paar von Source-/Drainkontaktsteckern CA1 und CA2, welche jeweils mit dem Paar von Source-/Drainbereichen 172 mit der isolierenden Trennstruktur 120 dazwischen verbunden sind, gebildet sein.
  • Die 7 bis 9 sind planare Layoutdiagramme zum Erklären von integrierten Schaltungsvorrichtungen gemäß beispielhaften Ausführungsformen.
  • Eine integrierte Schaltungsvorrichtung 600 der 7 hat im Wesentlichen dieselbe Konfiguration wie diejenige der integrierten Schaltungsvorrichtung 100 der 1. In einer beispielhaften Ausführungsform weist die integrierte Schaltungsvorrichtung 600 einen Jumper-Kontakt 630 auf, welcher eine im Wesentlichen „H“-Planarform hat.
  • Eine isolierende Trennstruktur 620, welche unter dem Jumper-Kontakt 630 platziert ist, um den Jumper-Kontakt 630 vertikal zu überlappen, kann platziert sein, um sich nicht über den zweiten Vorrichtungsbereich RX2 hinaus zu erstrecken. In der Höhenrichtung (beispielsweise der Y-Richtung) der Logikzelle LC kann eine Länge des Abschnitts des Jumper-Kontakts 630, welcher platziert ist, wo der Jumper-Kontakt 630 nicht vertikal mit der isolierenden Trennstruktur 620 überlappt, größer sein als eine Länge der isolierenden Trennstruktur 620. Eine Länge eines Abschnitts des Jumper-Kontakts 630 jedoch, welcher über der isolierenden Trennstruktur 620 platziert ist, ist geringer als die Länge der isolierenden Trennstruktur 620.
  • Eine integrierte Schaltungsvorrichtung 700 der 8 hat im Wesentlichen dieselbe Konfiguration wie diejenige der integrierten Schaltungsvorrichtung 100 der 1. In einer beispielhaften Ausführungsform weist die integrierte Schaltungsvorrichtung 700 einen Jumper-Kontakt 730 auf, welcher eine im Wesentlichen „∩“ (beispielsweise N-geformte) planare Form. In der Höhenrichtung (beispielsweise der Y-Richtung) der Logikzelle LC kann eine Länge eines Abschnitts des Jumper-Kontakts 730, welcher über der isolierenden Trennstruktur 120 platziert ist und eine Länge des Abschnitts des Jumper-Kontakts 730, welcher platziert ist, wo der Jumper-Kontakt 730 nicht vertikal mit der isolierenden Trennstruktur 120 überlappt, geringer sein als eine Länge der isolierenden Trennstruktur 120.
  • Eine integrierte Schaltungsvorrichtung 800 der 9 hat im Wesentlichen dieselbe Konfiguration wie diejenige der integrierten Schaltungsvorrichtung 100 der 1. In einer beispielhaften Ausführungsform weist die integrierte Schaltungsvorrichtung 800 einen Jumper-Kontakt 830 auf, welcher eine im Wesentlichen „U“ (beispielsweise u-förmige) planare Form hat. In der Höhenrichtung (beispielsweise der Y-Richtung) der Logikzelle LC kann eine Länge eines Abschnitts des Jumper-Kontakts 830, welcher über der isolierenden Trennstruktur 120 platziert ist, und eine Länge des Abschnitts des Jumper-Kontakts 830, welcher platziert ist, wo der Jumper-Kontakt 830 nicht vertikal mit der isolierenden Trennstruktur 120 überlappt, geringer sein als eine Länge der isolierenden Trennstruktur 120.
  • Detaillierte Konfigurationen der isolierenden Trennstruktur 620 und der Jumper-Kontakte 630, 730 und 830 der 7 bis 9 sind im Wesentlichen dieselben wie diejenigen der isolierenden Trennstruktur 120 und der Jumper-Kontakt 130, welcher unter Bezugnahme auf die 2A bis 2D beschrieben sind.
  • Die integrierten Schaltungsvorrichtungen 100, 200, 300, 400, 500, 600, 700 und 800 der 1 bis 9 weisen die Jumper-Kontakte 130, 530, 630, 730 und 830 auf, welche auf den aktiven Bereichen vom Finnentyp FA platziert sind, und die isolierenden Trennstrukturen 120, 220, 320, 420 und 620, welche sich in einer Richtung parallel zu den Gateleitungen GL erstrecken, sind zwischen den aktiven Bereichen vom Finnentyp FA und den Jumper-Kontakten 130, 530, 630, 730 und 830 platziert. Die Jumper-Kontakte 130, 530, 630, 730 und 830 treten über die isolierenden Trennstrukturen 120, 220, 320, 420 und 620 anstelle der Gateleitungen GL hinüber und verbinden mit einem Paar von Source-/Drainbereichen 172, welche auf den aktiven Bereichen vom Finnentyp FA gebildet sind. Demzufolge kann ein Kurzschluss zwischen den Jumper-Kontakten 130, 530, 630, 730 und 830 und den Gateleitungen GL verhindert werden. Ebenso kann eine der ersten und zweiten gesplitteten Gateleitungen GL1 und GL2 als eine normale Gateleitung verwendet werden ohne ein Durchführen eines zusätzlichen Prozesses zum Schneiden der Gateleitung GL, welche sich zwischen dem Paar von Source-/Drainbereichen 172 erstreckt, welche miteinander über die Jumper-Kontakte 130, 530, 630, 730 und 830 verbunden sind. Demzufolge kann, da ein zusätzlicher Raum für den Prozess des Schneidens der Gateleitung GL in dem Zwischenvorrichtungsisolierbereich DTA nicht sichergestellt werden muss, eine Fläche des Zwischenvorrichtungsisolierbereichs DTA verringert werden. Auch wenn die Anzahl von Verdrahtungssandkontakten vergrößert wird, welche auf derselben Ebene in der integrierten Schaltungsvorrichtung gebildet sind, welche einen Vorrichtungsbereich mit einer verringerten Fläche gemäß einem Verkleinern hat, kann eine Fläche des Zwischenvorrichtungsisolierbereichs DTA verringert werden, kann eine Größe der Logikzelle LC verringert werden und kann ein Isolierabstand zwischen den Kontakten in der Logikzelle LC stabil sichergestellt werden.
  • Die 10A bis 10O sind Querschnittsansichten zum Erklären eines Verfahrens zum Herstellen einer integrierten Schaltungsvorrichtung gemäß einer Prozessvorrichtung gemäß beispielhaften Ausführungsformen. Ein Verfahren zum Herstellen der integrierten Schaltungsvorrichtung 100 der 2A bis 2D und der integrierten Schaltungsvorrichtung 200 der 3 wird nun unter Bezugnahme auf die 10A bis 10O erklärt werden. Die 10A bis 10O sind Querschnittsansichten, aufgenommen entlang einer Linie X1-X1' der 1 gemäß einer Prozessreihenfolge gemäß beispielhaften Ausführungsformen.
  • Bezug nehmend auf 10A wird die Mehrzahl von aktiven Bereichen vom Finnentyp FA, welche von der Hauptoberfläche 110M nach oben (beispielsweise in einer Z-Richtung) hervorstehen und sich in einer Richtung (beispielsweise der X-Richtung) erstrecken, durch Ätzen eines Teils des Substrats 110 gebildet, und der erste Vorrichtungsbereich RX1, der zweite Vorrichtungsbereich RX2 und der Zwischenvorrichtungsisolierbereich DTA werden definiert.
  • Der Vorrichtungsisolierfilm 112 (siehe 2C), welcher beide unteren Seitenwände der aktiven Bereiche vom Finnentyp FA bedeckt, wird auf dem Substrat 110 gebildet. Der Vorrichtungsisolierfilm 112 kann in dem ersten Vorrichtungsbereich RX1 gebildet werden, dem zweiten Vorrichtungsbereich RX2 und dem Zwischenvorrichtungsisolierbereich DTA. Die aktiven Bereiche vom Finnentyp FA in dem ersten Vorrichtungsbereich RX1 und dem zweiten Vorrichtungsbereich RX2 können über eine obere Oberfläche des Vorrichtungsisolierfilms 112 hinaus hervorstehen.
  • Bezugnehmend auf 10B werden eine Mehrzahl von Dummy-Gatestrukturen DGS, welche über der Mehrzahl von aktiven Bereichen vom Finnentyp FA platziert sind und sich erstrecken, um die Mehrzahl von aktiven Bereichen vom Finnentyp FA zu schneiden, gebildet. Jede der Mehrzahl von Dummy-Gatestrukturen DGS kann einen dielektrischen Dummy-Gatefilm D14, eine Dummy-Gateleitung D16 und eine isolierende Dummy-Gatedeckschicht D18 aufweisen, welche nacheinander folgend auf die aktiven Bereiche vom Finnentyp FA geschichtet werden. Der dielektrische Dummy-Gatefilm D14 kann Siliziumoxid aufweisen, die Dummy-Gateleitung D16 kann Polysilizium aufweisen, und die isolierende Dummy-Gatedeckschicht D18 kann Siliziumoxid, Siliziumnitrid oder Siliziumoxinitrid aufweisen.
  • Die isolierenden Abstandshalter 162 können an beiden Seitenwänden jeder der Dummy-Gatestruktur DGS gebildet werden. In einigen Ausführungsformen kann die Mehrzahl von isolierenden Abstandshaltern 162 Materialfilme aufweisen, welche eine dielektrische Konstante geringer als diejenige von Siliziumnitridfilmen beispielsweise SiOCN-Filmen, SiCN-Filmen oder eine Kombination davon haben. Um die isolierenden Abstandshalter 162 zu bilden, kann Atomlagenabscheidung (ALD = Atomic Layer Deposition = Atomlagenabscheidung) oder chemische Gasphasenabscheidung (CVD = Chemical Vapor Deposition = chemische Gasphasenabscheidung) verwendet werden.
  • Die Mehrzahl von Aussparungsabschnitten R1 kann durch ein Ätzen einiger der aktiven Bereiche FA vom Finnentyp gebildet werden, welche an beiden Seiten der Dummy-Gatestruktur DGS freiliegend sind, und die Mehrzahl von Source-/Drainbereichen 172 kann durch ein Bilden von Halbleiterschichten durch ein Verwenden epitaktischen Aufwachsens von der Mehrzahl von Aussparungsabschnitten R1 gebildet werden. Die Mehrzahl von Source-/Drainbereichen 172 kann obere Oberflächen haben, deren Ebenen gleich oder höher als diejenige von oberen Oberflächen der aktiven Bereiche vom Finnentyp FA sind.
  • Der Zwischenschichtisolierfilm 164, welcher die Mehrzahl von Source-/Drainbereichen 172 bedeckt, die Mehrzahl von Dummy-Gatestrukturen DGS und die isolierenden Abstandshalter 162 können gebildet werden. Um den Zwischengateisolierfilm 164 zu bilden, kann ein isolierender Film, welcher eine Struktur, welche die Mehrzahl von Dummy-Gatestrukturen GDS und die Mehrzahl von Source-/Drainbereichen 172 aufweist, zu einer ausreichenden Dicke gebildet werden, und kann dann planarisiert werden, um obere Oberflächen der isolierenden Dummy-Gatedeckschichten D18 freizulegen, wodurch der Zwischengateisolierfilm 164 gebildet wird, welcher einen verbleibenden Abschnitt des isolierenden Films aufweist.
  • Bezug nehmend auf 10C wird eine Mehrzahl von Gateräumen SP1 durch ein Entfernen der Mehrzahl von Dummy-Gatetrukturen DGS von einer resultierenden Struktur der 10B gebildet. Die isolierenden Abstandshalter 162, die aktiven Bereiche vom Finnentyp FA und der Vorrichtungsisolierfilm 112 (siehe 2C) kann durch die Mehrzahl von Gateräumen SP1 freiliegend sein.
  • Nassätzen kann verwendet werden, um die Mehrzahl von Dummy-Gatestrukturen DGS zu entfernen. In einigen Ausführungsformen kann um das Nassätzen auszuführen eine Ätzlösung aufweisend beispielsweise HNO3, verdünnte beziehungsweise wässrige Fluorsäure (DHF = Diluted Fluoric Acid = wässrige Fluorsäure), NH4OH, Tetramethylammoniumhydroxid (TMAH = Tetramethylammoniumhydroxide = Tetramethy lammonium hydroxide), KOH oder eine Kombination davon verwendet werden.
  • Bezug nehmend auf 10D werden der dielektrische Gatefilm 118 und eine leitfähige Gateschicht 119 in der Mehrzahl von Gateräumen SP1 (siehe 10C) gebildet. Vor der dielektrische Gatefilm 118 gebildet wird, kann ein Grenzflächenfilm (nicht gezeigt) weiter auf Oberflächen der aktiven Bereiche vom Finnentyp FA gebildet werden, welche durch die Mehrzahl von Gateräumen SP1 freiliegend sind. Der Grenzflächenfilm kann erhalten werden durch ein Oxidieren einiger der aktiven Bereiche FA vom Finnentyp, welche durch die Mehrzahl von Gateräumen SP1 freiliegend sind.
  • Der dielektrische Gatefilm 118 und die leitfähige Gateschicht 119 können die Gateräume SP1 füllen und können eine obere Oberfläche des Zwischengateisolierfilms 164 bedecken. Der dielektrische Gatefilm 118 und die leitfähige Gateschicht 119 können durch eine Verwendung von ALD, CVD, physikalischer Gasphasenabscheidung (PVD = Physical Vapor Deposition = physikalische Gasphasenabscheidung), metall-organischer ALD (MOALD) oder metall- organischer CVD (MOCVD) gebildet werden.
  • Bezug nehmend auf 10E werden unnötige Abschnitte des dielektrischen Gatefilms 118 und der leitfähigen Gateschicht 119 (siehe 10D) entfernt, um eine obere Oberfläche des Zwischengateisolierfilms 164 freizulegen. Als ein Ergebnis können die Mehrzahl von dielektrischen Gatefilmen 118 und die leitfähigen Gateschichten 119 nur in der Mehrzahl von Gateräumen SP1 verbleiben (siehe 10C). Die Mehrzahl von leitfähigen Gateschichten 119, welche in der Mehrzahl von Gateräumen SP1 verbleibt, kann die Mehrzahl von Gateleitungen GL bilden.
  • Bezug nehmend auf 10F wird eine Mehrzahl von Deckräumen SP2 über der Mehrzahl von Gateleitungen GL in der Mehrzahl von Gateräumen SP1 durch ein Entfernen einiger von oberen Abschnitten der Mehrzahl von Gateleitungen GL und der Mehrzahl von dielektrischen Gatefilmen 118 gebildet.
  • Bezug nehmend auf 10G wird die Mehrzahl von Gateisolierdeckschichten 180, welche die Mehrzahl von Deckräumen SP2 füllen, aus einer resultierenden Struktur der 10F gebildet.
  • Um die Gateisolierdeckschichten 180 zu bilden, kann ein Isolierfilm, welcher eine Dicke groß genug zum Füllen der Mehrzahl von Deckräumen SP2 hat, gebildet werden, und dann können unnötige Abschnitte des isolierenden Films entfernt werden, um eine obere Oberfläche des Zwischengateisolierfilms 164 freizulegen. Der isolierende Film kann einen Siliziumnitridfilm aufweisen.
  • Bezugnehmend auf 10H wird eine Maskenstruktur M1, welche ein Loch H1 hat, welches gebildet ist, um einer Position einer Gateleitung GL ausgewählt aus inmitten der Mehrzahl von Gateleitungen GL zu entsprechen, auf einer resultierenden Struktur der 10G gebildet, und die Gateisolierdeckschicht 180, welche durch das Loch H1 freiliegend ist, wird durch ein Verwenden der Maskenstruktur M1 als eine Ätzmaske geätzt, um die ausgewählte Gateleitung GL und den dielektrischen Gatefilm 118, welcher Seitenwände der ausgewählten Gateleitung GL bedeckt, durch das Loch H1 freizulegen.
  • Die Maskenstruktur M1 kann aus einem Material gebildet werden, welches eine Ätzselektivität unterschiedlich von derjenigen von Materialien der isolierenden Gatedeckschicht 180, der Gateleitung GL und des dielektrischen Gatefilms 118 hat. Beispielsweise kann die Maskenstruktur M1 aufweisen, ist jedoch nicht beschränkt auf einen Oxidfilm, einen Metallnitridfilm, einen Spin-auf-Hardmusk(SOH)-Film, einen SiON-Film, einen Fotolackfilm oder eine Kombination davon.
  • Bezugnehmend auf Fig. 101 werden die ausgewählte Gateleitung GL und der dielektrische Gatefilm 118, welche unter der ausgewählten Gateleitung GL platziert sind, welche durch das Loch H1 freigelegt sind, durch ein Verwenden der Maskenstruktur M1 als einer Ätzmaske entfernt. Als ein Ergebnis kann ein Trennraum S1, welcher mit dem Loch H1 kommuniziert, gebildet werden. Eine obere Oberfläche des aktiven Bereichs vom Finnentyp FA kann durch das Loch H1 und den Trennraum S1 freigelegt werden.
  • Bezug nehmend auf 10J wird der Finnentrenngraben T1, welcher mit dem Trennraum S1 kommuniziert, in dem aktiven Bereich vom Finnentyp FA durch ein Ätzen eines aktiven Bereichs vom Finnentyp FA gebildet, welcher durch das Loch H1 und den Trennraum S1 freiliegend ist, und zwar durch ein Verwenden der Maskenstruktur M1 als einer Ätzmaske.
  • Wenn der Finnentrenngraben T1 gebildet wird, kann, um eine Struktur der 2C zu bilden, der Vorrichtungsisolierfilm 112, welcher beide Seitenwände des aktiven Bereichs vom Finnentyp FA bedeckt, ebenso geätzt werden, während der aktive Bereich vom Finnentyp FA zum Bilden des Finnentrenngrabens T1 gebildet wird. Als ein Ergebnis kann eine Struktur, in der eine untere Oberfläche des Finnentrenngrabens T1 und eine Oberfläche des Vorrichtungsisolierfilms 112 sich auf im Wesentlichen derselben Ebene erstrecken, in einem Bereich, welcher durch das Loch H1 freigelegt ist, erhalten werden, und der Trennraum S1 kann eine untere Oberfläche haben, welche sich im Wesentlichen gleichmäßig in der Y-Richtung erstreckt.
  • Im Gegensatz dazu kann, wenn der Finnentrenngraben T1 gebildet wird, um die integrierte Schaltungsvorrichtung 200 der 3 zu bilden, eine Struktur, in welcher eine untere Oberfläche des Finnentrenngrabens T1 und eine obere Oberfläche des Vorrichtungsisolierfilms 112 sich auf unterschiedlichen Ebenen erstrecken, in einem Bereich gebildet werden, welcher durch das Loch H1 freigelegt ist, wie in 3 gezeigt ist, und zwar durch ein Anpassen einer Ätzselektivität zwischen dem aktiven Bereich vom Finnentyp FA und dem Vorrichtungsisolierfilm 112 gemäß Notwendigkeiten während eines Prozesses zum Ätzen des aktiven Bereichs vom Finnentyp FA zum Bilden des Finnentrenngrabens T1. In diesem Fall kann eine untere Oberfläche des Trennraums S1 ein unebenes Profil in der Y-Richtung haben.
  • Obwohl nicht gezeigt, kann, bevor der aktive Bereich vom Finnentyp FA geätzt wird, um den Finnentrenngraben T1 in dem aktiven Bereich vom Finnentyp FA zu bilden, ein Prozess zum Bilden einer isolierenden Auskleidung (nicht gezeigt), welche Seitenwände eines Paars von isolierenden Abstandshaltern 162 bedeckt, welche durch den Trennraum S1 freiliegend sind, welcher mit dem Loch H1 kommuniziert, ferner durchgeführt werden. Die isolierende Auskleidung kann einen Siliziumnitridfilm aufweisen. Wenn der aktive Bereich vom Finnentyp FA durch den Trennraum S1 geätzt wird, nachdem die isolierende Auskleidung gebildet ist, kann eine Breite des Finnentrenngrabens T1 in der X-Richtung weniger sein als derjenige in 10J.
  • Bezug nehmend auf 10K wird ein vergrabener Isolierfilm, welcher eine Dicke groß genug zum Füllen des Finnentrenngrabens T1 und des Trennraumes S1 hat (siehe 10J) gebildet, und dann wird die isolierende Trennstruktur 120, welche den Finnentrenngraben T1 und den Trennraum S 1 füllt, durch ein Entfernen unnötiger Abschnitte des vergrabenen Isolierfilms gebildet, um eine obere Oberfläche der Gateisolierdeckschicht 180 freizulegen.
  • Demnach kann ein Abschnitt der isolierenden Trennstruktur 120 auf derselben vertikalen Ebene wie die Mehrzahl von Gateleitungen GL platziert werden.
  • In einigen Ausführungsformen kann der vergrabene isolierende Film einen einzelnen isolierenden Film oder eine Mehrschichtstruktur, welche eine Mehrzahl von isolierenden Filmen aufweist, aufweisen. In anderen Ausführungsformen kann der vergrabene Isolierfilm einen Luftspalt aufweisen. Der vergrabene Isolierfilm kann aufweisen, ist jedoch nicht beschränkt auf einen Siliziumoxidfilm, einen Siliziumnitridfilm, einen SiOCN-Film, einen SiCN-Film oder eine Kombination davon.
  • Bezug nehmend auf 10L wird der Zwischenschichtisolierfilm 190, welcher planarisiert wird, auf einer resultierenden Struktur gebildet, welche die isolierende Trennstruktur 120 aufweist, und dann wird eine Maskenstruktur M2 auf dem Zwischenschichtisolierfilm 190 gebildet. Die Maskenstruktur M2 kann eine Mehrzahl von Löchern H2 aufweisen, durch welche eine obere Oberfläche des Zwischenschichtisolierfilms 190 in Bereichen freiliegend ist, welche der Mehrzahl von Source-/Drainkontaktsteckern CA und dem Jumper-Kontakt 130 der 1 entsprechen.
  • Die Maskenstruktur M2 kann aus einem Material gebildet werden, welches eine Ätzselektivität unterschiedlich von derjenigen von Materialien des Zwischengateisolierfilms 164 und des Zwischenschichtisolierfilms 190 hat. Beispielsweise kann die Maskenstruktur M2 aufweisen, ist jedoch nicht beschränkt auf einen Oxidfilm, einen Metallnitridfilm, eine SOH-Film, einen SiON-Film, einen Fotolackfilm oder eine Kombination davon.
  • Bezug nehmend auf 10M werden der Zwischengateisolierfilm 164, die isolierende Trennstruktur 120 und die isolierenden Abstandshalter 162, welche beiden Seitenwände der isolierenden Trennstruktur bedecken, durch die Mehrzahl von Löchern H2 durch ein Ätzen des Zwischenschichtisolierfilms 190 freigelegt, welcher durch die Mehrzahl von Löchern H2 aus einer resultierenden Struktur der 10L freiliegend ist, und dann wird eine Mehrzahl von ersten Kontaktlöchern CAH und ein Jumper-Kontaktloch 130H, durch welches die Mehrzahl von Source-/Drainbereichen 172 freigelegt werden, durch ein Ätzen des freiliegenden Zwischengateisolierfilms 164 freigelegt. In beispielhaften Ausführungsformen werden die Mehrzahl von ersten Kontaktlöchern CAH und ein Jumper-Kontaktloch 130H gleichzeitig gebildet. Als Nächstes kann die Maskenstruktur M2 entfernt werden.
  • Vor oder nachdem die Mehrzahl von ersten Kontaktlöchern CAH und das Jumper-Kontaktloch 130 gebildet werden, kann eine Maskenstruktur (nicht gezeigt), welche eine Mehrzahl von Löchern aufweist, durch welche eine obere Oberfläche des Zwischenschichtisolierfilms 190 freigelegt wird, auf dem Zwischenschichtisolierfilm 190 in Bereichen gebildet werden, welche der Mehrzahl von Gatekontaktsteckern CB der 1 entsprechen, und eine Mehrzahl von zweiten Kontaktlöchern (nicht gezeigt), durch welche obere Oberflächen der Gateleitungen GL freigelegt werden, können durch ein Ätzen des Zwischenschichtisolierfilms 190 und der Gateisolierdeckschichten 180, welche unter dem Zwischenschichtisolierfilm 190 platziert sind, welche durch die Mehrzahl von Löchern freigelegt sind, durch ein Verwenden der Maskenstruktur als einer Ätzmaske gebildet werden. In einem Prozess, welcher untenstehend unter Bezugnahme auf die 10N und 10O beschrieben ist, kann die Mehrzahl von Gatekontaktsteckern CB der 2C und 2D in der Mehrzahl von zweiten Kontaktlöchern gebildet werden.
  • Zurückverweisend auf 10M kann die isolierende Auskleidung 126 an inneren Seitenwänden der Mehrzahl von ersten Kontaktlöchern und dem Jumper-Kontaktloch 130H gebildet werden.
  • Um die isolierende Auskleidung 126 zu bilden, kann ein isolierender dünner Film, welcher eine freiliegende Oberfläche einer resultierenden Struktur konform bedeckt, welche die Mehrzahl von ersten Kontaktlöchern CAH und das Jumper-Kontaktloch 130H aufweist, gebildet werden, und dann kann die Mehrzahl von Source-/Drainbereichen 172 durch die Mehrzahl von ersten Kontaktlöchern CAH und das Jumper-Kontaktloch 130H durch ein Rückätzen des isolierenden dünnen Films freigelegt werden. Die isolierende Auskleidung 126 kann aufweisen, ist jedoch nicht beschränkt auf einen Siliziumnitridfilm.
  • In einigen Ausführungsformen kann, während die isolierende Auskleidung 126 auf den inneren Seitenwänden der Mehrzahl von ersten Kontaktlöchern CAH und dem Jumper-Kontaktloch 130H gebildet wird, die isolierende Auskleidung 126 ebenso auf inneren Seitenwänden einer Mehrzahl von zweiten Kontaktlöchern (nicht gezeigt) zum Bilden der Mehrzahl von Gatekontaktsteckern CB der 2C und 2D gebildet werden. In anderen Ausführungsformen kann ein Prozess zum Bilden der isolierenden Auskleidung 126 auf inneren Seitenwänden der Mehrzahl von zweiten Kontaktlöchern (nicht gezeigt) getrennt durchgeführt werden, vor oder nach einem Prozess des Bildens der isolierenden Auskleidung 126 auf inneren Seitenwänden der Mehrzahl von ersten Kontaktlöchern CAH und dem Jumper-Kontaktloch 130H.
  • Bezugnehmend auf 10N werden der Metallsilizidfilm 128, welcher die Source-/Drainbereiche 172 in der Mehrzahl von ersten Kontaktlöchern CAH und das Jumper-Kontaktloch 130H bedeckt, und ein leitfähiger Film CL, welcher die Mehrzahl von ersten Kontaktlöchern CAH füllt und das Jumper-Kontaktloch 130H gebildet. Als ein Beispiel kann der leitfähige Film CL, welcher die Mehrzahl von ersten Kontaktlöchern CAH und das Jumper-Kontaktloch 130H füllt, gleichzeitig gebildet werden, um die Source-/Drainkontaktstecker CA und den Jumper-Kontakt 130 zu bilden.
  • Der leitfähige Film CL kann einen leitfähigen Sperrfilm CL1 aufweisen, welcher konform eine obere Oberfläche des Zwischenschichtisolierfilms 190 und innere Seitenwände der Mehrzahl von ersten Kontaktlöchern CAH und das Jumper-Kontaktloch 130H bedeckt, und einen vergrabenen Metallfilm CL2, welcher auf dem leitfähigen vergrabenen Film CL1 platziert ist und die Mehrzahl von ersten Kontaktlöchern CAH und das Jumper-Kontaktloch 130H füllt. Der vergrabene Metallfilm CL2 kann die Mehrzahl von ersten Kontaktlöchern CAH und das Jumper-Kontaktloch 130H füllen und kann auf einer oberen Oberfläche des Zwischenschichtisolierfilms 190 platziert sein, um den leitfähigen Sperrfilm CL1 zu bedecken. In einigen Ausführungsformen kann der leitfähige Sperrfilm CL1 aus Ti, Ta, TiN, TaN oder einer Kombination davon gebildet werden, und der vergrabene Metallfilm CL2 kann aus Co, Cu, W, Ru, Mn oder einer Kombination davon gebildet werden.
  • In einigen Ausführungsformen können die folgenden Prozesse durchgeführt werden, um den Metallsilizidfilm 128 und den leitfähigen Sperrfilm CL1 zu bilden. Zuerst kann ein erster Metallfilm, welcher die Source-/Drainbereiche 172 in der Mehrzahl von ersten Kontaktlöchern CAH und das Jumper-Kontaktloch 130H bedeckt, gebildet werden. Der erste Metallfilm kann gebildet werden aus Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, Pd oder einer Kombination davon. Als Nächstes kann der leitfähige Sperrfilm CL1, welcher eine freiliegende Oberfläche des ersten Metallfilms und innere Seitenwände der Mehrzahl von ersten Kontaktlöchern CAH bedeckt, und das Jumper-Kontaktloch 130H gebildet werden. In einigen Ausführungsformen kann der leitfähige Sperrfilm CL1 einen leitfähigen Metallnitridfilm aufweisen. Beispielsweise kann der leitfähige Sperrfilm CL1 gebildet werden aus TiN, TaN, AlN, WN oder einer Kombination davon. Der erste Metallfilm und der leitfähige Sperrfilm CL1 können gebildet werden durch eine Verwendung von PVD, CVD oder ALD. Als Nächstes kann der Metallsilizidfilm 128, welcher die Source-/Drainbereiche 172 bedeckt, durch ein Induzieren einer Interaktion zwischen einem Halbleitermaterial der Source-/Drainbereiche 172 und einem Metall des ersten Metallfilms durch eine thermische Behandlung als eine resultierende Struktur gebildet werden, welche den ersten Metallfilm und den leitfähigen Sperrfilm CL1 aufweist. In einigen Ausführungsformen kann, nachdem der Metallsilizidfilm 128 gebildet ist, ein Teil des ersten Metallfilms zwischen dem Metallsilizidfilm 128 und dem leitfähigen Sperrfilm CL1 verbleiben. In anderen Ausführungsformen kann der erste Metallfilm verwendet werden, um den Metallsilizidfilm 128 zu bilden, während der Metallsilizidfilm 128 gebildet wird, und demnach kann der erste Metallfilm nicht zwischen dem Metallsilizidfilm 128 und dem leitfähigen Sperrfilm CL1 verbleiben.
  • Als Nächstes kann der vergrabene Metallfilm CL2 gebildet werden durch ein Bilden eines zweiten Metallfilms, welcher eine Dicke groß genug zum Füllen der Mehrzahl von ersten Kontaktlöchern CAH und des Jumper-Kontaktlochs 130H auf einer resultierenden Struktur hat, welche den Metallsilizidfilm 128 und den leitfähigen Sperrfilm CL1 aufweist. CVD, PVD oder Elektroplattieren kann verwendet werden, um den vergrabenen Metallfilm CL2 zu bilden.
  • Obwohl in 10N nicht gezeigt, kann, während der leitfähige Film CL in der Mehrzahl von ersten Kontaktlöchern CAH und dem Jumper-Kontaktloch 130H gebildet wird, der leitfähige Film CL ebenso in der Mehrzahl von zweiten Kontaktlöchern (nicht gezeigt) zum Bilden der Mehrzahl von Gatekontaktsteckern CB der 2C und 2D gebildet werden.
  • Bezug nehmend auf 10O können der leitfähige Sperrfilm CL1 und der vergrabene Metallfilm CL2 nur in der Mehrzahl von ersten Kontaktlöchern CAH und dem Jumper-Kontaktloch 130 durch ein Entfernen unnötiger Abschnitte des leitfähigen Sperrfilms CL1 und des vergrabenen Metallfilms CL2 verbleiben, bis eine obere Oberfläche des Zwischenschichtisolierfilms 190 freiliegend ist. Als ein Ergebnis können die Mehrzahl von Source-/Drainkontaktsteckern CA, welche den leitfähigen Sperrfilm CL1 und den vergrabenen Metallfilm CL2 aufweisen, welcher in der Mehrzahl von ersten Kontaktlöchern CAH verbleibt, und der Jumper-Kontakt 130, welcher den leitfähigen Sperrfilm CL1 und den vergrabenen Metallfilm CL2 aufweist, welche in dem Jumper-Kontaktloch 130H verbleiben, erhalten werden. Obwohl in 10O nicht gezeigt, können, während die Mehrzahl von Source-/Drainkontaktsteckern CA und der Jumper-Kontakt 130 gebildet werden, die Mehrzahl von Gatekontaktsteckern CB der 2C und 2D ebenso gebildet werden, und wie die Mehrzahl von Source-/Drainkontaktsteckern CA und der Jumper-Kontakt 130 kann die Mehrzahl von Gatekontaktsteckern CB jeweils den leitfähigen Sperrfilm CL1 und den vergrabenen Metallfilm CL2 aufweisen.
  • Chemisch-mechanisches Polieren (CMP) kann verwendet werden, um unnötige Abschnitte des leitfähigen Sperrfilms CL1 und des vergrabenen Metallfilms CL2 zu entfernen.
  • In beispielhaften Ausführungsformen kann der Jumper-Kontakt 130 mit der Mehrzahl von Source-/Drainkontaktsteckern CA durch denselben Bearbeitungsschritt gebildet werden.
  • Die 11A bis 11H sind Querschnittsansichten zum Erklären eines Verfahrens zum Herstellen einer integrierten Schaltungsvorrichtung gemäß einer Prozessreihenfolge gemäß beispielhaften Ausführungsformen. Ein Verfahren zum Herstellen der integrierten Schaltungsvorrichtung 300 der 4A und 4B und die integrierte Schaltungsvorrichtung 400 der 5A und 5B wird unter Bezugnahme auf die 11A bis 11H erklärt werden. Die 11A bis 11H sind Querschnittsansichten, aufgenommen entlang einer Linie X1-X1' der 1 gemäß einer Prozessreihenfolge.
  • Bezug nehmend auf 11A werden Prozesse zum Bilden der Mehrzahl von Dummy-Gatestrukturen DGS auf den aktiven Bereichen vom Finnentyp FA des Substrats 110, der isolierenden Abstandshalter 162, welche beide Seitenwände der Mehrzahl von Dummy-Gatestrukturen DGS bedecken, der Mehrzahl von Source-/Drainbereiche 172 und des Zwischengateisolierfilms 164 durch ein Verwenden desselben Verfahrens durchgeführt wie dasjenige, was unter Bezugnahme auf die 10A und 10B beschrieben wird, und dann wird eine resultierende Struktur der 10B planarisiert, um obere Oberflächen der Mehrzahl von Dummy-Gateleitungen D16 freizulegen. Als Nächstes wird eine Maskenstruktur M3 auf einer resultierenden Struktur gebildet, welche planarisiert wird, um die oberen Oberflächen der Mehrzahl von Dummy-Gateleitungen D16 freizulegen. Die Maskenstruktur M3 kann ein Loch H3 aufweisen, durch welches die Dummy-Gateleitung D16 der Dummy-Gatestruktur DGS, welche aus inmitten der Mehrzahl von Dummy-Gatestrukturen DGS ausgewählt ist, freigelegt wird.
  • Als Nächstes wird ein isolierender Raum S2, welcher den isolierenden Dummy-Gatefilm D14 durch das Loch H3 freilegt, durch ein Ätzen der Dummy-Gateleitung D16 gebildet, welche durch das Loch H3 freigelegt ist, und zwar durch ein Verwenden der Maskenstruktur M3 als einer Ätzmaske. Der isolierende Dummy-Gatefilm D14, welcher durch den isolierenden Raum S2 freigelegt ist, kann den dielektrischen Dummy-Gatefilm 308 der 4A und 4B bilden.
  • In anderen Ausführungsformen können, nachdem der dielektrische Dummy-Gatefilm D14 durch ein Ätzen der Dummy-Gateleitung D16 freigelegt ist, welche durch den isolierenden Raum S2 freigelegt ist, der aktive Bereich vom Finnentyp FA und der Vorrichtungsisolierfilm 112 (siehe 4A und 4B) durch ein Entfernen des freiliegenden dielektrischen Dummy-Gatefilms D14 freigelegt werden, und der dielektrische Dummy-Gatefilm 308 der 4A und 4B kann durch ein Bilden eines neuen dielektrischen Films auf einer Oberfläche des aktiven Bereichs vom Finnentyp FA gebildet werden, welcher durch den isolierenden Raum S2 freigelegt ist. Ein Oxidfilm kann von der Oberfläche des aktiven Bereichs vom Finnentyp FA aufgewachsen werden, welcher freigelegt ist, um den neuen isolierenden Film zu bilden.
  • In anderen Ausführungsformen werden, um die integrierte Schaltungsvorrichtung 400 der 5A und 5B zu bilden, der aktive Bereich vom Finnentyp FA und der Vorrichtungsisolierfilm 112 (siehe 4A und 4B) durch den isolierenden Raum S2 freigelegt durch ein Entfernen des dielektrischen Dummy-Gatefilms D14, der durch den isolierenden Raum S2 freigelegt wird, und dann kann ein Prozess der 11B wie untenstehend beschrieben durchgeführt werden.
  • Bezug nehmend auf 11B wird, nachdem die Maskenstruktur M3 von einer resultierenden Struktur von 11A entfernt ist, ein vergrabener isolierender Film, welcher eine Dicke groß genug zum Füllen des isolierenden Raumes S2 hat (siehe 11A), durch ein Verwenden eines Verfahrens ähnlich zu demjenigen, welches unter Bezugnahme auf 10K beschrieben ist, gebildet, und die isolierende Trennstruktur 320, welche den isolierenden Raum S2 füllt, wird durch ein Entfernen unnötiger Abschnitte des vergrabenen isolierenden Films gebildet, um eine obere Oberfläche des Zwischengateisolierfilms 164 freizulegen. Eine detaillierte Konfiguration des vergrabenen isolierenden Films ist dieselbe wie diejenige, welche unter Bezugnahme auf 10K beschrieben ist.
  • Bezugnehmend auf 11C wird eine Mehrzahl von Gateräumen SP3 durch ein Entfernen von verbleibenden Abschnitten der Mehrzahl von Dummy-Gatestrukturen DGS von einer resultierenden Struktur der 11B durch ein Verwenden eines Verfahrens ähnlich zu demjenigen, welches unter Bezugnahme auf 10C beschrieben ist, gebildet. Die isolierenden Abstandshalter 162, der aktive Bereich vom Finnentyp FA und der Vorrichtungsisolierfilm 112 (siehe 4A und 4B) können durch die Mehrzahl von Gateräumen SP3 freigelegt werden.
  • Bezug nehmend auf 11 D werden der dielektrische Gatefilm 318 und die leitfähige Gateschicht 119 in der Mehrzahl von Gateräumen SP3 (siehe 11C) durch ein Verwenden eines Verfahrens ähnlich zu einem Verfahren zum Bilden des dielektrischen Gatefilms 118 und der leitfähigen Gateschicht 119, welches unter Bezugnahme auf 10D beschrieben ist, gebildet. Bevor der dielektrische Gatefilm 318 gebildet wird, kann ein Grenzflächenfilm (nicht gezeigt) weiterhin auf Oberflächen des aktiven Bereichs vom Finnentyp FA, welche durch die Mehrzahl von Gateräumen SP3 freiliegend sind, gebildet werden. Einige Teile des aktiven Bereichs vom Finnentyp FA, welche durch die Mehrzahl von Gateräumen SP3 freigelegt sind, können oxidiert werden, um den Grenzflächenfilm zu bilden.
  • Bezug nehmend auf 11E können eine obere Oberfläche des Zwischengateisolierfilms 164 und eine obere Oberfläche der isolierenden Trennstruktur 320 durch ein Entfernen unnötiger Abschnitte des dielektrischen Gatefilms 318 und der leitfähigen Gateschicht 119 (siehe 11D) durch ein Verwenden eines Verfahrens ähnlich zu demjenigen, welches unter Bezugnahme auf 10E beschrieben ist, freigelegt werden, und die Mehrzahl von dielektrischen Gatefilmen 318 und die leitfähigen Gateschichten 119 können nur in der Mehrzahl von Gateräumen SP3 (siehe 11C) verbleiben. Die leitfähigen Gateschichten 119, welche in der Mehrzahl von Gateräumen SP3 verbleiben, können die Mehrzahl von Gateleitungen GL bilden.
  • Bezug nehmend auf 11F werden einige der Mehrzahl von Gateräumen SP3 durch ein Entfernen einiger oberer Abschnitte der Mehrzahl von Gateleitungen GL und der Mehrzahl von dielektrischen Gatefilmen 318 durch ein Verwenden eines Verfahrens ähnlich zu demjenigen, welches unter Bezugnahme auf die 10F und 10G beschrieben ist, geleert, und dann werden die Mehrzahl von Gateisolierdeckschichten 180, welche die Mehrzahl von Gateleitungen GL bedecken und die Mehrzahl von dielektrischen Gatefilmen 318 in der Mehrzahl von Gateräumen SP3 gebildet.
  • Bezug nehmend auf 11G wird der Zwischenschichtisolierfilm 190 auf einer resultierenden Struktur, welche die isolierende Trennstruktur 320 und die Mehrzahl von Gateisolierdeckschichten 180 aufweist, durch ein Verwenden eines Verfahrens ähnlich zu demjenigen, welches unter Bezugnahme auf 10L beschrieben ist, gebildet, und eine Maskenstruktur M4 wird auf dem Zwischenschichtisolierfilm 190 gebildet. Die Maskenstruktur M4 kann eine im Wesentlichen gleiche Konfiguration haben wie diejenige der Maskenstruktur M2 der 10L.
  • Bezug nehmend auf 11H können die Mehrzahl von Source-/Drainkontaktsteckern CA und der Jumper-Kontakt 130, welcher den leitfähigen Sperrfilm CL1 und den vergrabenen Metallfilm CL2 aufweist, durch ein Durchführen von Prozessen gebildet werden, welche unter Bezugnahme auf die 10M bis 10O beschrieben sind. Während die Mehrzahl von Source-/Drainkontaktsteckern CA und der Jumper-Kontakt 130 gebildet werden, können ebenso die Gatekontaktstecker CB der 4B gebildet werden.
  • Eine integrierte Schaltungsvorrichtung gemäß der vorliegenden Offenbarung weist eine isolierende Trennstruktur auf, welche auf einem aktiven Bereich vom Finnentyp platziert ist und sich in einer Richtung parallel zu einer Gateleitung erstreckt, und einen Jumper-Kontakt, welcher auf dem aktiven Bereich vom Finnentyp platziert ist und ein Paar von Source-/Drainbereichen verbindet, tritt über die isolierende Trennstruktur hinweg anstelle der Gateleitung. Demzufolge kann ein Kurzschluss zwischen dem Jumper-Kontakt und der Gateleitung verhindert werden. Ebenso kann ein zusätzlicher Prozess zum Schneiden der Gateleitung, welche zwischen dem Paar von Source-/Drainbereichen in einem Zwischenvorrichtungstrennbereich beziehungsweise Inter-Vorrichtungstrennbereich ausgelassen werden, und ein zusätzlicher Raum zum Schneiden der Gateleitung in dem Zwischenvorrichtungstrennbereich kann nicht sichergestellt werden müssen. Demzufolge kann eine Fläche des Zwischenvorrichtungstrennbereichs minimiert werden, eine Größe einer Logikzelle kann verringert werden und ein Isolierabstand zwischen Kontakten in der Logikzelle, welche eine verringerte Größe hat, kann stabil sichergestellt werden.

Claims (22)

  1. Integrierte Schaltungsvorrichtung, die Folgendes aufweist: einen aktiven Bereich vom Finnentyp (FA), welcher sich in einer ersten Richtung auf einem Substrat erstreckt; eine isolierende Trennstruktur (120; 220; 320; 420; 620), welche sich in einer zweiten Richtung erstreckt, welche die erste Richtung schneidet, auf dem aktiven Bereich vom Finnentyp (FA); ein Paar von gesplitteten Gateleitungen (GL1, GL2), welche voneinander mit der isolierenden Trennstruktur (120; 220; 320; 420; 620) dazwischen beabstandet sind und sich in der zweiten Richtung so erstrecken, dass sie mit der isolierenden Trennstruktur (120; 220; 320; 420; 620) ausgerichtet sind; ein Paar von Source-/Drainbereichen (172), das auf dem aktiven Bereich vom Finnentyp (FA) platziert ist und voneinander mit der isolierenden Trennstruktur (120; 220; 320; 420; 620) dazwischen beabstandet ist; einen Jumper-Kontakt (130; 630; 730; 830), der über der isolierenden Trennstruktur (120; 220; 320; 420; 620) platziert ist und zwischen das Paar von Source-/Drainbereichen (172) geschaltet ist; und ein Paar von Gateisolierdeckschichten (180), welche obere Oberflächen des Paars von gesplitteten Gateleitungen (GL1, GL2) bedecken, wobei eine Ebene einer obersten Oberfläche der isolierenden Trennstruktur (120; 220; 320; 420; 620) höher ist als eine Ebene einer obersten Oberfläche jedes des Paars von gesplitteten Gateleitungen (GL1, GL2) und niedriger ist als eine Ebene einer obersten Oberfläche jeder des Paars von Gateisolierdeckschichten (180).
  2. Integrierte Schaltungsvorrichtung nach Anspruch 1, wobei der Jumper-Kontakt (130; 630; 730; 830) Folgendes aufweist: ein Paar von vertikalen Fortsätzen (132; CA1, CA2), welche jeweils mit dem Paar von Source-/Drainbereichen (172) verbunden sind; und einen horizontalen Fortsatz (134; VC1), welcher über der isolierenden Trennstruktur (120; 220; 320; 420; 620) platziert ist und sich in der ersten Richtung erstreckt, wobei der horizontale Fortsatz (134; VC1) vertikal die isolierende Trennstruktur (120; 220; 320; 420; 620) überlappt und das Paar von gesplitteten Gateleitungen (GL1, GL2) vertikal nicht überlappt.
  3. Integrierte Schaltungsvorrichtung nach Anspruch 1 oder 2, wobei der aktive Bereich vom Finnentyp (FA) einen Finnentrenngraben (T1) aufweist, welcher eine untere Oberfläche auf einer Ebene niedriger als eine Ebene einer oberen Oberfläche des aktiven Bereichs vom Finnentyp (FA) hat, und wobei die isolierende Trennstruktur (220) einen vergrabenen Trennabschnitt (220P) aufweist, welcher den Finnentrenngraben (T1) füllt, und einen hervorstehenden Trennabschnitt (220M), welcher integral mit dem vergrabenen Trennabschnitt (220P) verbunden ist, sich von dem aktiven Bereich vom Finnentyp (FA) wegerstreckend und nach oben über die obere Oberfläche des aktiven Bereichs vom Finnentyp (FA) hinaus hervorstehend.
  4. Integrierte Schaltungsvorrichtung nach Anspruch 1 oder 2, wobei die isolierende Trennstruktur (120; 220) eine untere Oberfläche (BT) aufweist, welche eine obere Oberfläche des aktiven Bereichs vom Finnentyp (FA) kontaktiert, und eine obere Oberfläche (120T), welche den Jumper-Kontakt (130) kontaktiert.
  5. Integrierte Schaltungsvorrichtung nach einem der Ansprüche 1 bis 4, wobei eine Ebene (LVI) einer untersten Oberfläche der isolierenden Trennstruktur (120) niedriger oder höher ist als eine Ebene einer unteren Oberfläche jedes des Paars von Source-/Drainbereichen (172).
  6. Integrierte Schaltungsvorrichtung nach einem der Ansprüche 1 bis 5, wobei die isolierende Trennstruktur (120; 220; 320; 420; 620) wenigstens eines eines einzelnen isolierenden Films, einer Kombination einer Mehrzahl von isolierenden Filmen und eines Luftspalts aufweist.
  7. Integrierte Schaltungsvorrichtung nach einem der Ansprüche 1 bis 6, wobei das Paar von gesplitteten Gateleitungen (GL1, GL2) eine erste gesplittete Gateleitung (GL1) und eine zweite gesplittete Gateleitung (GL2) aufweist, und die erste gesplittete Gateleitung (GL1) eine normale Gateleitung ist, und die zweite gesplittete Gateleitung (GL2) eine Dummy-Gateleitung ist.
  8. Integrierte Schaltungsvorrichtung nach Anspruch 7, ferner aufweisend: eine leitfähige Leitung (ML), welche sich in einer Richtung erstreckt, welche die erste gesplittete Gateleitung (GL1) schneidet, auf der ersten gesplitteten Gateleitung (GL1); und einen Durchkontaktierungskontaktstecker (VC2, CB), welcher sich vertikal zwischen der ersten gesplitteten Gateleitung (GL1) und der leitfähigen Leitung (ML) erstreckt, um die erste gesplittete Gateleitung (GL1) und die leitfähige Leitung (ML) zu verbinden.
  9. Integrierte Schaltungsvorrichtung nach einem der Ansprüche 1 bis 8, ferner aufweisend: eine erste Gateleitung zwischen einem ersten Source-/Drainbereich und einem des Paars von Source-/Drainbereichen (172); und eine zweite Gateleitung zwischen einem zweiten Source-/Drainbereich und dem anderen einen des Paars von Source-/Drainbereichen (172), wobei jede der ersten und zweiten Gateleitungen eine leitfähige Schicht aufweist, und wobei ein Abschnitt der isolierenden Trennstruktur (120; 220; 320; 420; 620) auf derselben vertikalen Ebene platziert ist wie die leitfähige Schicht der ersten und zweiten Gateleitung.
  10. Integrierte Schaltungsvorrichtung nach Anspruch 1, ferner aufweisend: einen ersten Source-/Drainkontaktstecker (CA), welcher mit einem ersten Source-/Drainbereich verbunden ist, welcher in der ersten Richtung benachbart zu einem des Paars von Source-/Drainbereichen (172) ist; und einen zweiten Source-/Drainkontaktstecker (CA), welcher mit einem zweiten Source-/Drainbereich verbunden ist, welcher in der ersten Richtung benachbart zu dem anderen einen des Paars von Source-/Drainbereichen (172) ist, wobei der Jumper-Kontakt (130; 630; 730; 830) dasselbe Material aufweist wie der erste und der zweite Source-/Drainkontaktstecker (CA).
  11. Integrierte Schaltungsvorrichtung, die Folgendes aufweist: eine Mehrzahl von aktiven Bereichen vom Finnentyp (FA), welche sich parallel zueinander in einer ersten Richtung auf einem Substrat erstrecken; eine isolierende Trennstruktur (120; 220; 320; 420; 620), welche sich in einer zweiten Richtung erstreckt, welche die erste Richtung schneidet, auf der Mehrzahl von aktiven Bereichen vom Finnentyp (FA); ein Paar von gesplitteten Gateleitungen (GL1, GL2), beabstandet voneinander mit der isolierenden Trennstruktur (120; 220; 320; 420; 620) dazwischen und sich in der zweiten Richtung erstreckend, um mit der isolierenden Trennstruktur (120; 220; 320; 420; 620) ausgerichtet zu sein; eine Mehrzahl von Source-/Drainbereichen (172), welche auf der Mehrzahl von aktiven Bereichen vom Finnentyp (FA) gebildet ist; und einen Jumper-Kontakt (130, 630; 730; 830), welcher sich in der ersten Richtung zwischen ersten und zweiten Source-/Drainbereichen der Mehrzahl von Source-/Drainbereichen (172) erstreckt, wobei die ersten und zweiten Source-/Drainbereiche voneinander mit der isolierenden Trennstruktur (120; 220; 320; 420; 620) dazwischen beabstandet sind, wobei der Jumper-Kontakt (130, 630; 730; 830) über die isolierende Trennstruktur (120; 220; 320; 420; 620) hinwegtritt, um die ersten und zweiten Source-/Drainbereiche miteinander zu verbinden, wobei die isolierende Trennstruktur eine obere Oberfläche hat, welche eine gerundete konvexe Oberfläche hat, und wobei der Jumper-Kontakt (130, 630; 730; 830) eine gerundete konkave Oberfläche hat, welche die gerundete konvexe Oberfläche der isolierende Trennstruktur (120; 220; 320; 420; 620) kontaktiert und eine Form hat, welche einem Profil der gerundeten konvexen Oberfläche entspricht.
  12. Integrierte Schaltungsvorrichtung nach Anspruch 11, ferner aufweisend: einen ersten Metallsilizidfilm, welcher zwischen dem ersten Source-/Drainbereich und dem Jumper-Kontakt (130, 630; 730; 830) gebildet ist; und einen zweiten Metallsilizidfilm, welcher zwischen dem zweiten Source-/Drainbereich (172) und dem Jumper-Kontakt (130, 630; 730; 830) gebildet ist.
  13. Integrierte Schaltungsvorrichtung nach Anspruch 11 oder 12, ferner aufweisend: einen Source-/Drainkontaktstecker (CA), welcher mit einem dritten Source-/Drainbereich der Mehrzahl von Source-/Drainbereichen (172) verbunden ist, wobei der dritte Source-/Drainbereich von den ersten und zweiten Source-/Drainbereich beabstandet ist, wobei der Source-/Drainkontaktstecker (CA) sich von dem dritten Source-/Drainbereich in eine Richtung weg von dem Substrat (100) erstreckt; wobei eine obere Oberfläche des Jumper-Kontakts (130, 630; 730; 830) und eine obere Oberfläche des Source-/Drainkontaktsteckers (CA) im Wesentlichen dieselbe Ebene sind, und wobei eine Breite der oberen Oberfläche des Jumper-Kontakts (130, 630; 730; 830) größer ist als eine Breite der oberen Oberfläche des Source-/Drainkontaktsteckers (CA) in der ersten Richtung.
  14. Integrierte Schaltungsvorrichtung nach einem der Ansprüche 11 bis 13, wobei das Substrat (110) einen ersten Vorrichtungsbereich (RX1) aufweist, in dem ein erster Satz von aktiven Bereichen vom Finnentyp der Mehrzahl von aktiven Bereichen vom Finnentyp (FA) angeordnet ist, einen zweiten Vorrichtungsbereich (RX2), wo ein zweiter Satz von aktiven Bereichen vom Finnentyp der Mehrzahl von aktiven Bereichen vom Finnentyp (FA) angeordnet ist, und einen Zwischenvorrichtungstrennbereich (DTA), welcher zwischen dem ersten Vorrichtungsbereich (RX1) und dem zweiten Vorrichtungsbereich (RX2) platziert ist, wobei eine erste gesplittete Gateleitung (GL1) des Paars von gesplitteten Gateleitungen in dem ersten Vorrichtungsbereich (RX1) und dem Zwischenvorrichtungstrennbereich (DTA) platziert ist, und wobei eine zweite gesplittete Gateleitung (GL2) des Paars von gesplitteten Gateleitungen, die isolierende Trennstruktur (120; 220; 320; 420; 620) und der Jumper-Kontakt (130, 630; 730; 830) in dem zweiten Vorrichtungsbereich (RX2) platziert sind.
  15. Integrierte Schaltungsvorrichtung nach einem der Ansprüche 11 bis 14, wobei in der zweiten Richtung eine Länge zwischen einem ersten Ende und einem zweiten Ende des Jumper-Kontakts (130, 630; 730; 830) geringer ist als eine Länge zwischen einem ersten Ende und einem zweiten Ende der isolierenden Trennstruktur (120).
  16. Verfahren zum Herstellen einer integrierten Schaltungsvorrichtung, wobei das Verfahren Folgendes aufweist: ein Bilden eines aktiven Bereichs vom Finnentyp (FA), welcher sich in einer ersten Richtung auf einem Substrat (110) erstreckt; ein Bilden eines Paars von Source-/Drainbereichen (172) auf dem aktiven Bereich vom Finnentyp (FA); ein Bilden einer isolierenden Trennstruktur (120; 320), welche sich in einer zweiten Richtung erstreckt, welche die erste Richtung zwischen dem Paar von Source-/Drainbereichen (172) schneidet; ein Bilden eines Paars von gesplitteten Gateleitungen (GL1, GL2), welche voneinander mit der isolierenden Trennstruktur (120; 320) dazwischen beabstandet sind und sich in der zweiten Richtung erstrecken, um mit der isolierenden Trennstruktur (120; 320) ausgerichtet zu sein; und ein Bilden eines Jumper-Kontakts (130) zwischen dem Paar von Source-/Drainbereichen (172), der über der isolierenden Trennstruktur (120; 320) platziert ist und das Paar von Source-/Drainbereichen (172) verbindet, wobei das Bilden des Jumper-Kontakts Folgendes aufweist: ein Bilden eines Jumper-Kontaktlochs (130H), durch welches beide des Paars von Source-/Drainbereichen (172) und der isolierenden Trennstruktur (120) freiliegend sind; und ein Bilden einer leitfähigen Schicht (CL) in dem Jumper-Kontaktloch (130H).
  17. Verfahren nach Anspruch 16, wobei das Bilden der isolierenden Trennstruktur Folgendes aufweist: ein Bilden einer Gateleitung (GL), welche sich in der zweiten Richtung auf dem aktiven Bereich vom Finnentyp (FA) erstreckt; ein Bilden eines Trennraums (S1) durch ein Entfernen eines Teils der Gateleitung GL; und ein Bilden der isolierenden Trennstruktur, welche den Trennraum (S1) füllt.
  18. Verfahren nach Anspruch 16, wobei das Bilden der isolierenden Trennstruktur (320) Folgendes aufweist: ein Bilden einer Gateleitung, welche sich in der zweiten Richtung auf dem aktiven Bereich vom Finnentyp (FA) erstreckt; ein Bilden eines Trennraums (S1) durch Entfernen eines Teils der Gateleitung (GL); ein Bilden eines Finnentrenngrabens (T2) in dem aktiven Bereich vom Finnentyp (FA), wobei der Finnentrenngraben (T1) mit dem Trennraum (S1) kommuniziert; und ein Bilden der isolierenden Trennstruktur (120), welche den Trennraum (S1) und den Finnentrenngraben (T1) füllt.
  19. Verfahren nach Anspruch 16, wobei das Bilden der isolierenden Trennstruktur (320) Folgendes aufweist: ein Bilden einer Dummy-Gateleitung (D16), welche sich in der zweiten Richtung auf dem aktiven Bereich vom Finnentyp (FA) erstreckt; ein Bilden eines Trennraumes (S2) durch ein Entfernen eines Teils der Dummy-Gateleitung (D16); und ein Bilden der isolierenden Trennstruktur (320), welche den Trennraum (S2) füllt, und wobei das Bilden des Paars von gesplitteten Gateleitungen (GL1, GL2) Folgendes aufweist: ein Bilden von Gateräumen (SP3) durch ein Entfernen anderer Teile der Dummy-Gateleitung (D16); und ein Bilden des Paars von gesplitteten Gateleitungen (GL1, GL2) in den Gateräumen (SP3).
  20. Verfahren nach Anspruch 16, wobei das Bilden des Jumper-Kontaktlochs (130H) ein Bilden einer gerundeten konvexen Oberfläche auf einer oberen Oberfläche der isolierenden Trennstruktur (120) aufweist, und ein Bilden des Jumper-Kontakts (130) aufweist, um eine gerundete konkave Oberfläche zu haben, welche die gerundete konvexe Oberfläche der isolierenden Trennstruktur (120) kontaktiert.
  21. Verfahren nach einem der Ansprüche 16 bis 20, ferner aufweisend: ein Bilden eines ersten und zweiten Source-/Drainbereichs auf dem aktiven Bereich vom Finnentyp (FA), wenn das Paar von Source-/Drainbereichen (172) gebildet wird; ein Bilden einer ersten Gateleitung zwischen dem ersten Source-/Drainbereich und einem des Paars von Source-/Drainbereichen (172); ein Bilden einer zweiten Gateleitung zwischen dem zweiten Source-/Drainbereich und dem anderen einen des Paars von Source-/Drainbereichen (172); ein Bilden von Kontaktlöchern, durch welche der erste und zweite Source-/Drainbereich freigelegt werden, wenn das Jumper-Kontaktloch (130H) gebildet wird; und ein gleichzeitiges Bilden von Source-/Drainkontaktsteckern (CA) und des Jumper-Kontakts (130) durch ein Füllen der leitfähigen Schicht (CL) in den Kontaktlöchern (CAH) und dem Jumper-Kontaktloch (130H).
  22. Verfahren nach Anspruch 21, wobei eine Ebene einer oberen Oberfläche jedes der Source-/Drainkontaktstecker (CA) und des Jumper-Kontakts (130) im Wesentlichen dieselbe zueinander ist, und wobei in der ersten Richtung eine Breite des Jumper-Kontakts (130) größer ist als eine Breite jedes der Source-/Drainkontaktstecker (CA) auf der Ebene der oberen Oberfläche der Source-/Drainkontaktstecker (CA) und des Jumper-Kontakts (130).
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10323742B2 (en) * 2014-03-18 2019-06-18 Kongsberg Automotive Ab Gear shifter including a position sensor assembly
CN108807531B (zh) * 2017-04-26 2021-09-21 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
US10490458B2 (en) * 2017-09-29 2019-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of cutting metal gates and structures formed thereof
US10622306B2 (en) * 2018-03-26 2020-04-14 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure in semiconductor devices
US10529860B2 (en) * 2018-05-31 2020-01-07 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for FinFET device with contact over dielectric gate
US11018234B2 (en) 2018-07-26 2021-05-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
KR102647231B1 (ko) 2018-08-02 2024-03-13 삼성전자주식회사 반도체 소자 및 이의 제조방법
US10950692B2 (en) * 2018-09-04 2021-03-16 Globalfoundries U.S. Inc. Methods of forming air gaps between source/drain contacts and the resulting devices
US11189694B2 (en) * 2018-10-29 2021-11-30 Mediatek Inc. Semiconductor devices and methods of forming the same
US10686033B2 (en) * 2018-11-09 2020-06-16 Applied Materials, Inc. Fin damage reduction during punch through implantation of FinFET device
US10692775B2 (en) 2018-11-09 2020-06-23 Applied Materials, Inc. Fin damage reduction during punch through implantation of FinFET device
KR20210013811A (ko) 2019-07-29 2021-02-08 삼성전자주식회사 반도체 장치
KR102663811B1 (ko) 2019-11-06 2024-05-07 삼성전자주식회사 집적회로 소자 및 이의 제조 방법
KR20220067590A (ko) * 2020-11-16 2022-05-25 삼성전자주식회사 반도체 소자
US11688731B2 (en) 2021-01-29 2023-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit device and method
US20220406773A1 (en) * 2021-06-21 2022-12-22 Intel Corporation Integrated circuit structures with backside self-aligned conductive pass-through contact

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140332871A1 (en) 2013-05-10 2014-11-13 Samsung Electronics Co., Ltd. Semiconductor device having jumper pattern and blocking pattern
US20150129961A1 (en) 2013-11-11 2015-05-14 Stmicroelectronics Bridging local semiconductor interconnects
US20170040162A1 (en) 2015-08-07 2017-02-09 Tokyo Electron Limited Method of Patterning Without Dummy Gates
US9640522B1 (en) 2016-04-19 2017-05-02 Qualcomm Incorporated V1 and higher layers programmable ECO standard cells

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001044294A (ja) 1999-08-02 2001-02-16 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2001077212A (ja) 1999-08-31 2001-03-23 Toshiba Corp 半導体装置及びその製造方法
US6479377B1 (en) 2001-06-05 2002-11-12 Micron Technology, Inc. Method for making semiconductor devices having contact plugs and local interconnects
JP2004363214A (ja) 2003-06-03 2004-12-24 Renesas Technology Corp 半導体集積回路装置の製造方法および半導体集積回路装置
US7183187B2 (en) 2004-05-20 2007-02-27 Texas Instruments Incorporated Integration scheme for using silicided dual work function metal gates
JP4591525B2 (ja) 2008-03-12 2010-12-01 ソニー株式会社 半導体装置
JP5705053B2 (ja) 2011-07-26 2015-04-22 ルネサスエレクトロニクス株式会社 半導体装置
US8723225B2 (en) 2012-10-04 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. Guard rings on fin structures
US9443851B2 (en) 2014-01-03 2016-09-13 Samsung Electronics Co., Ltd. Semiconductor devices including finFETs and local interconnect layers and methods of fabricating the same
KR102088200B1 (ko) 2014-07-01 2020-03-13 삼성전자주식회사 반도체 소자 및 그 제조방법
US9793273B2 (en) 2014-07-18 2017-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-based semiconductor device including a metal gate diffusion break structure with a conformal dielectric layer
US9536946B2 (en) * 2014-08-25 2017-01-03 Samsung Electronics Co., Ltd. Semiconductor device and method for manufacturing the same
KR102173638B1 (ko) 2014-10-01 2020-11-04 삼성전자주식회사 반도체 소자 및 그 형성방법
US9799567B2 (en) 2014-10-23 2017-10-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming source/drain contact
KR102352153B1 (ko) 2015-03-25 2022-01-17 삼성전자주식회사 집적회로 장치 및 이의 제조 방법
KR102317651B1 (ko) * 2015-04-14 2021-10-27 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR102449901B1 (ko) * 2015-06-23 2022-09-30 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US9853112B2 (en) 2015-07-17 2017-12-26 Qualcomm Incorporated Device and method to connect gate regions separated using a gate cut
JP6557095B2 (ja) * 2015-08-26 2019-08-07 ルネサスエレクトロニクス株式会社 半導体装置
US10163879B2 (en) 2015-10-05 2018-12-25 Samsung Electronics Co., Ltd. Semiconductor device having jumper pattern
KR102402482B1 (ko) * 2015-11-27 2022-05-25 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US10672708B2 (en) 2015-11-30 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Standard-cell layout structure with horn power and smart metal cut
US9773879B2 (en) 2015-11-30 2017-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140332871A1 (en) 2013-05-10 2014-11-13 Samsung Electronics Co., Ltd. Semiconductor device having jumper pattern and blocking pattern
US20150129961A1 (en) 2013-11-11 2015-05-14 Stmicroelectronics Bridging local semiconductor interconnects
US20170040162A1 (en) 2015-08-07 2017-02-09 Tokyo Electron Limited Method of Patterning Without Dummy Gates
US9640522B1 (en) 2016-04-19 2017-05-02 Qualcomm Incorporated V1 and higher layers programmable ECO standard cells

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Publication number Publication date
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