JP2001044294A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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啓之 網城
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Abstract

(57)【要約】 【課題】 ＳＡＣ構造およびサリサイド構造のＭＯＳト
ランジスタを併設した半導体装置およびその製造方法を
提供する。 【解決手段】 ゲート構造体ＧＴ１１〜ＧＴ１３のゲー
ト電極３は、上部窒化膜４およびサイドウォール窒化膜
５で覆われているので、酸化膜である層間絶縁膜１０を
選択的に除去してコンタクトホールＣＨ１およびＣＨ２
を形成するに際しては、上部窒化膜４およびサイドウォ
ール窒化膜５が除去されず、ゲート電極３が露出するこ
とが防止できる。特に、ゲート構造体ＧＴ１１およびＧ
Ｔ１２においては、コンタクトホールＣＨ１の形成位置
がどちら側にずれても、導体層ＣＬ１とゲート電極３と
が短絡することがなく、コンタクトホールＣＨ１の重ね
合わせマージンに規制されずにゲート構造体ＧＴ１１お
よびＧＴ１２を配設することができ、ゲート間隔を短縮
して高集積化を達成できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特に、ＭＯＳトランジスタを含む半
導体装置およびその製造方法に関する。
【０００２】
【従来の技術】半導体装置の微細化に伴い、製造段階に
おける各構成の重ね合わせズレに対する許容値（重ね合
わせマージン）は小さくなり、半導体装置の高集積化を
妨げる要因となっている。この重ね合わせマージンに規
制されることなく集積化を促進するためには、半導体装
置を構成する半導体素子を、重ね合わせズレが発生して
も不具合には至らない構造にすることが考えられてい
る。
【０００３】その一例としては、半導体装置の中でも集
積化が特に要求されるメモリ部において、ＭＯＳトラン
ジスタをセルフアラインコンタクト構造（以下、ＳＡＣ
構造と呼称）にする方法がある。
【０００４】図３１にＳＡＣ構造の一例を示す。図３１
においてシリコン基板１０１上には、２つのゲートＧＴ
が所定の間隔を開けて配設されている。ゲートＧＴは、
シリコン基板１０１上に形成されたゲート酸化膜１０
２、ゲート酸化膜１０２上に形成されたゲート電極１０
３、ゲート電極１０３上に形成された上部窒化膜１０
４、上部窒化膜１０４、ゲート電極１０３、ゲート酸化
膜１０２の側面に接するように形成されたサイドウォー
ル窒化膜１０５とで構成されている。また、ゲートＧＴ
の両サイドのシリコン基板１０１の表面内にはソース・
ドレイン層ＳＤが形成されている。
【０００５】そして、２つのゲートＧＴを覆うようにシ
リコン酸化膜で構成される層間絶縁膜ＩＺが形成され、
ゲートＧＴ間のソース・ドレイン層ＳＤに達するように
層間絶縁膜ＩＺを貫通するコンタクトホールＣＨが形成
されている。コンタクトホールＣＨ内には導体層ＣＬが
埋め込まれている。
【０００６】ゲート電極１０３は、上部窒化膜１０４お
よびサイドウォール窒化膜１０５で覆われているので、
コンタクトホールＣＨの形成に際しては、上部窒化膜１
０４およびサイドウォール窒化膜１０５が除去されるこ
とが防止でき、コンタクトホールＣＨの位置ズレが発生
しても、ゲート電極１０３が露出することが防止でき、
導体層ＣＬとゲート電極１０３とが短絡することがな
く、重ね合わせマージンに規制されずにコンタクトホー
ルＣＨを形成することができる。このとき、コンタクト
ホールＣＨの開口寸法は、ゲートＧＴの配置間隔によっ
て自己整合的に決まることになり、セルフアラインコン
タクトと言うことができる。
【０００７】
【発明が解決しようとする課題】このように、ＳＡＣ構
造の採用により重ね合わせマージンの規制を受けにくく
なるので、集積化が進み、ゲート間隔が狭くなる一方の
メモリ部においてはＳＡＣ構造は有効であるが、ロジッ
ク部においてはＳＡＣ構造を採用できないという問題が
あった。
【０００８】すなわち、ロジック部においてはＭＯＳト
ランジスタのゲート電極上およびソース・ドレイン層上
に自己整合的にシリサイド層を形成したサリサイド構造
によって抵抗値を下げ、動作の高速化を図っているが、
ＳＡＣ構造では、ゲート電極上に上部窒化膜を形成する
ので、ゲート電極上にシリサイド層を形成することがで
きず、ロジック部ではＳＡＣ構造のＭＯＳトランジスタ
は形成できなかった。
【０００９】なお、従来は、サージ電圧から主回路を保
護する保護回路などのゲート電極上およびゲート電極近
傍のソース・ドレイン層上にシリサイド層が形成される
ことを防止して、シリサイド層の結晶粒子の凹凸に起因
する電流集中を防ぐために、シリコン酸化膜で構成され
るシリサイドプロテクション膜を形成するという方法が
あった。
【００１０】図３２にシリサイドプロテクション膜の形
成例を示す。図３２に示すように、シリコン基板ＳＢ上
に、ゲートＧＴ１およびＧＴ２が所定の間隔を開けて配
設されている。
【００１１】ゲートＧＴ１は、シリコン基板ＳＢ上に形
成されたゲート酸化膜ＯＸ、ゲート酸化膜ＯＸ上に形成
されたゲート電極ＧＥ、ゲート電極ＧＥ、ゲート酸化膜
ＯＸの側面に接するように形成されたサイドウォール酸
化膜ＳＷとで構成されている。
【００１２】ゲートＧＴ２は、シリコン基板ＳＢ上に形
成されたゲート酸化膜ＯＸ、ゲート酸化膜ＯＸ上に形成
されたゲート電極ＧＥ、ゲート電極ＧＥ上に形成された
シリサイド層ＳＦ、ゲート電極ＧＥ、シリサイド層Ｓ
Ｆ、ゲート酸化膜ＯＸの側面に接するように形成された
サイドウォール酸化膜ＳＷとで構成されている。
【００１３】また、ゲートＧＴ１およびＧＴ２の両サイ
ドのシリコン基板ＳＢの表面内にはソース・ドレイン層
ＳＤが形成され、ソース・ドレイン層ＳＤの表面にはシ
リサイド層ＳＦが形成されている。
【００１４】ここで、ゲートＧＴ１上およびゲートＧＴ
１の近傍のソース・ドレイン層ＳＤの表面上にはシリサ
イドプロテクション膜ＳＰが形成されており、ゲートＧ
Ｔ１上およびゲートＧＴ１の近傍のソース・ドレイン層
ＳＤの表面上にはシリサイド層ＳＦは形成されていな
い。
【００１５】このように、シリサイドプロテクション膜
ＳＰの形成により、ゲートＧＴ１上およびゲートＧＴ１
の近傍のソース・ドレイン層ＳＤ上にシリサイド層の形
成を阻止でき、ＳＡＣ構造およびサリサイド構造のＭＯ
Ｓトランジスタを併設することは不可能ではないが、シ
リサイドプロテクション膜ＳＰを選択的に形成するには
製造工程が複雑になるだけでなく、シリサイドプロテク
ション膜ＳＰを形成する必要から、ゲートの配設間隔に
制限が生じるので、ＳＡＣ構造のＭＯＳトランジスタと
サリサイド構造のＭＯＳトランジスタを、メモリ部およ
びロジック部で併設して用いることはなされていなかっ
た。これは、メモリ部やロジック部以外の回路部でも同
様であった。
【００１６】発明者達は近年の半導体装置の高集積化、
高速動作化の要求を満たすために、例えばメモリ部での
サリサイド構造のＭＯＳトランジスタの採用、ロジック
部でのＳＡＣ構造のＭＯＳトランジスタの採用という技
術思想に到達し、ＳＡＣ構造およびサリサイド構造のＭ
ＯＳトランジスタの併設技術の必要性を認識するに至っ
た。
【００１７】本発明は上記のような問題点を解消して、
ＳＡＣ構造およびサリサイド構造のＭＯＳトランジスタ
を併設した半導体装置およびその製造方法を提供するこ
とを目的とする。
【００１８】
【課題を解決するための手段】本発明に係る請求項１記
載の半導体装置は、半導体基板上に形成され、それぞれ
構成の異なる複数の回路部を備えた半導体装置であっ
て、前記複数の回路部は、それぞれが、前記半導体基板
上および前記半導体基板上に配設された分離絶縁膜上の
少なくとも一方に配設された第１および第２のゲート構
造体と、前記第１および第２のゲート構造体を覆う層間
絶縁膜と、前記層間絶縁膜を貫通して、前記半導体基板
上および前記分離絶縁膜上の少なくとも一方に達する複
数のコンタクトとを備え、前記第１のゲート構造体は、
第１のゲート酸化膜と、前記第１のゲート酸化膜上に形
成された第１のゲート電極と、前記第１のゲート電極上
に形成された上部絶縁膜と、前記上部絶縁膜、前記第１
のゲート電極、前記第１のゲート酸化膜の側面に形成さ
れた第１のサイドウォール絶縁膜とを備え、前記第２の
ゲート構造体は、第２のゲート酸化膜と、前記第２のゲ
ート酸化膜上に形成された第２のゲート電極と、前記第
２のゲート電極上に形成されたシリサイド層と、前記シ
リサイド層、前記第２のゲート電極、前記第２のゲート
酸化膜の側面に形成された第２のサイドウォール絶縁膜
とを備えている。
【００１９】本発明に係る請求項２記載の半導体装置
は、前記第１のゲート構造体は複数であって、前記複数
のコンタクトは、並列に配設された前記第１のゲート構
造体の間に配設され、前記層間絶縁膜を貫通し、前記半
導体基板上に達するコンタクトホールを有し、前記第１
のゲート構造体の配置間隔によって、前記コンタクトホ
ールの開口寸法が自己整合的に決定されるセルフアライ
ンコンタクトを備えている。
【００２０】本発明に係る請求項３記載の半導体装置
は、前記複数のコンタクトは、並列に配設された前記第
１および第２のゲート構造体の間に配設され、前記層間
絶縁膜を貫通し、前記半導体基板上に達するとともに、
前記第２のゲート構造体の前記シリサイド層に達するコ
ンタクトホールを有した、シェアードコンタクトを備え
るている。
【００２１】本発明に係る請求項４記載の半導体装置
は、前記第２のゲート構造体は複数であって、前記複数
のコンタクトは、並列に配設された前記第２のゲート構
造体の間に配設され、前記層間絶縁膜を貫通し、前記半
導体基板上に達するとともに、少なくとも一方の前記第
２のゲート構造体の前記シリサイド層にも達するコンタ
クトホールを有した、シェアードコンタクトを備えてい
る。
【００２２】本発明に係る請求項５記載の半導体装置
は、前記コンタクトホールが係合する前記第２のゲート
構造体が前記分離絶縁膜上に配設されるものである。
【００２３】本発明に係る請求項６記載の半導体装置
は、前記第１および第２のゲート構造体は、前記分離絶
縁膜を挟んで前記半導体基板上に併設され、前記第１お
よび第２のゲート構造体の両サイドの前記半導体基板の
表面内にそれぞれソース・ドレイン層を有し、前記複数
のコンタクト部は、前記第１および第２のゲート構造体
の間に配設され、前記層間絶縁膜を貫通し、前記分離絶
縁膜を挟んで併設された前記ソース・ドレイン層上およ
び前記分離絶縁膜上に達するとともに、前記第２のゲー
ト構造体の前記シリサイド層に達するコンタクトホール
を有する、シェアードコンタクトを備えている。
【００２４】本発明に係る請求項７記載の半導体装置
は、前記第１のゲート構造体に相当し、相対的に中央に
位置するように配設された中央ゲート構造体と、それぞ
れ前記第１および第２のゲート構造体の何れかに相当
し、前記中央ゲート構造体の両サイドに配設された第１
サイドおよび第２サイドのゲート構造体と、前記複数の
コンタクトは、前記第１サイドおよび第２サイドのゲー
ト構造体の間に配設され、前記層間絶縁膜を貫通し、前
記半導体基板上および前記分離絶縁膜上の少なくとも一
方に達するとともに、前記中央ゲート構造体を露出させ
るように配設されたコンタクトホールと、前記コンタク
トホールに埋め込まれ、前記中央ゲート構造体を覆う導
体層とを有している。
【００２５】本発明に係る請求項８記載の半導体装置
は、前記中央ゲート構造体、前記第１サイドおよび第２
サイドのゲート構造体は前記分離絶縁膜上に配設され、
前記第１サイドおよび第２サイドのゲート構造体は、と
もに前記第２のゲート構造体に相当し、前記コンタクト
ホールは、前記第１サイドおよび第２サイドのゲート構
造体の前記シリサイド層にも達するように配設されてい
る。
【００２６】本発明に係る請求項９記載の半導体装置
は、前記中央ゲート構造体は前記分離絶縁膜上に配設さ
れ、前記第１サイドおよび第２サイドのゲート構造体は
前記分離絶縁膜を挟んで前記半導体基板上に配設され、
前記第１サイドおよび第２サイドのゲート構造体の両サ
イドの前記半導体基板の表面内にソース・ドレイン層を
有し、前記コンタクトホールは、前記第１サイドおよび
第２サイドのゲート構造体の前記分離絶縁膜を挟んで併
設された前記ソース・ドレイン層上に達するように配設
されている。
【００２７】本発明に係る請求項１０記載の半導体装置
は、前記中央ゲート構造体および前記第１サイドのゲー
ト構造体は前記分離絶縁膜上に配設され、前記第１サイ
ドのゲート構造体は前記第２のゲート構造体に相当し、
前記第２サイドのゲート構造体は前記半導体基板上に配
設され、その両サイドの前記半導体基板の表面内にソー
ス・ドレイン層を有し、前記コンタクトホールは、前記
第２サイドのゲート構造体の前記分離絶縁膜側の前記ソ
ース・ドレイン層上に達するとともに、第１サイドのゲ
ート構造体の前記シリサイド層にも達するように配設さ
れている。
【００２８】本発明に係る請求項１１記載の半導体装置
は、前記中央ゲート構造体が前記分離絶縁膜上に配設さ
れ、前記第１サイドおよび第２サイドのゲート構造体は
前記分離絶縁膜を挟んで前記半導体基板上に配設され、
前記第１サイドおよび第２サイドのゲート構造体の両サ
イドの前記半導体基板の表面内にソース・ドレイン層を
有し、前記第１サイドおよび第２サイドのゲート構造体
は、ともに前記第２のゲート構造体に相当し、前記コン
タクトホールは、前記第１サイドおよび第２サイドのゲ
ート構造体の前記分離絶縁膜を挟んで併設された前記ソ
ース・ドレイン層上に達するように配設されるととも
に、第１サイドおよび第２サイドのゲート構造体の前記
シリサイド層にも達するように配設されている。
【００２９】本発明に係る請求項１２記載の半導体装置
は、前記第１のゲート構造体の両サイドの前記半導体基
板の表面内にソース・ドレイン層を有し、前記第１のゲ
ート構造体の形成領域は、前記セルフアラインコンタク
トの近傍領域であって、前記セルフアラインコンタクト
の近傍領域外においては、前記第１のゲート構造体に連
続して前記第２のゲート構造体が配設されている。
【００３０】本発明に係る請求項１３記載の半導体装置
は、前記第１のゲート構造体の前記ゲート電極が、前記
ソース・ドレイン層と同じ導電型の不純物を有してい
る。
【００３１】本発明に係る請求項１４記載の半導体装置
は、前記第１のゲート構造体の両サイドの前記半導体基
板の表面内にソース・ドレイン層を有し、前記コンタク
トホールは、前記ソース・ドレイン層上に複数個配設さ
れ、前記コンタクトホールの平面的な配設パターンは、
前記ソース・ドレイン層のうち、隣り合うものどうしで
は、互い違いの配列となるように設定される。
【００３２】本発明に係る請求項１５記載の半導体装置
は、前記ソース・ドレイン層の上部に、シリサイド層を
さらに有している。
【００３３】本発明に係る請求項１６記載の半導体装置
の製造方法は、半導体基板上に形成され、それぞれ構成
の異なる複数の回路部を備え、前記複数の回路部が、そ
れぞれ、前記半導体基板上および前記半導体基板上に配
設された分離絶縁膜上の少なくとも一方に配設された第
１および第２のゲート構造体を備えた半導体装置の製造
方法であって、半導体基板上に酸化膜を形成する工程
(ａ)と、前記酸化膜上にゲート電極層を形成する工程
(ｂ)と、前記第１のゲート構造体の形成位置に対応した
前記ゲート電極層上に、選択的に窒化膜を形成する工程
(ｃ)と、前記窒化膜および、前記第２のゲート構造体の
形成位置に対応した前記ゲート電極層上に、選択的に酸
化膜のマスクを形成する工程(ｄ)と、前記酸化膜のマス
クを用いて、前記窒化膜、前記ゲート電極層をエッチン
グした後、前記酸化膜のマスクおよび前記酸化膜を選択
的に除去して、前記第１のゲート構造体の形成位置に対
応して、第１のゲート酸化膜と、前記第１のゲート酸化
膜上に形成された第１のゲート電極と、前記第１のゲー
ト電極上に形成された上部窒化膜とを形成するととも
に、前記第２のゲート構造体の形成位置に対応して、第
２のゲート酸化膜と、前記第２のゲート酸化膜上に形成
された第２のゲート電極とを形成する工程(ｅ)と、前記
上部窒化膜、前記第１のゲート電極、前記第１のゲート
酸化膜の側面に第１のサイドウォール窒化膜を形成して
前記第１のゲート構造体を形成するとともに、前記第２
のゲート電極および前記第２のゲート酸化膜の側面に第
２のサイドウォール窒化膜を形成する工程(ｆ)と、前記
第２のゲート電極の上部にシリサイド層を形成して前記
第２のゲート構造体を形成する工程(ｇ)とを備えてい
る。
【００３４】本発明に係る請求項１７記載の半導体装置
の製造方法は、前記工程(ｇ)に先だって、前記半導体基
板の表面内にソース・ドレイン層を形成する工程をさら
に備え、前記工程(ｇ)は、前記ソース・ドレイン層上に
もシリサイド層を同時に形成するサリサイド工程を含ん
でいる。
【００３５】
【発明の実施の形態】＜Ａ．実施の形態１＞ ＜Ａ−１．装置構成＞図１は、本発明に係る半導体装置
の実施の形態１の構成を示す断面図である。図１に示す
ようにシリコン基板１上には、ゲート構造体ＧＴ１１お
よびＧＴ１２と、ゲート構造体ＧＴ１３およびＧＴ１４
がそれぞれ所定の間隔を開けて配設されている。
【００３６】ゲート構造体ＧＴ１１〜ＧＴ１３は、シリ
コン基板１上に形成されたゲート酸化膜２と、ゲート酸
化膜２上に形成されたポリシリコンで構成されるゲート
電極３と、ゲート電極３上に形成された上部窒化膜４
と、上部窒化膜４、ゲート電極３、ゲート酸化膜２の側
面に接するように形成されたサイドウォール窒化膜５と
で構成されている。
【００３７】ゲート構造体ＧＴ１４は、シリコン基板１
上に形成されたゲート酸化膜２と、ゲート酸化膜２上に
形成されたポリシリコンで構成されるゲート電極３と、
ゲート電極３上に、例えばコバルトシリサイド（ＣｏＳ
ｉ2）で形成されたシリサイド層６と、シリサイド層
６、ゲート電極３、ゲート酸化膜２の側面に接するよう
に形成されたサイドウォール窒化膜５とで構成されてい
る。
【００３８】また、ゲート構造体ＧＴ１１〜ＧＴ１４の
両サイドのシリコン基板１の表面内にはソース・ドレイ
ン層７が形成され、ゲート構造体ＧＴ１１〜ＧＴ１４は
ＭＯＳトランジスタを構成するゲートとして機能する。
そして、ソース・ドレイン層７の表面には例えばコバル
トシリサイドで形成されたシリサイド層６１が形成され
ている。
【００３９】そして、ゲート構造体ＧＴ１１〜ＧＴ１４
を覆うようにシリコン酸化膜で構成される層間絶縁膜１
０が形成され、ゲート構造体ＧＴ１１およびＧＴ１２間
のソース・ドレイン層７に達するように層間絶縁膜１０
を貫通するコンタクトホールＣＨ１が形成され、また、
ゲート構造体ＧＴ１３およびＧＴ１４間のソース・ドレ
イン層７に達するように層間絶縁膜１０を貫通するコン
タクトホールＣＨ２が形成されている。
【００４０】コンタクトホールＣＨ１およびＣＨ２内に
は、例えばタングステン（Ｗ）で構成された導体層ＣＬ
１およびＣＬ２が埋め込まれている。
【００４１】ゲート構造体ＧＴ１１〜ＧＴ１３のゲート
電極３は、上部窒化膜４およびサイドウォール窒化膜５
で覆われているので、酸化膜である層間絶縁膜１０を選
択的に除去してコンタクトホールＣＨ１およびＣＨ２を
形成するに際しては、上部窒化膜４およびサイドウォー
ル窒化膜５が除去されず、ゲート電極３が露出すること
が防止できる。特に、ゲート構造体ＧＴ１１およびＧＴ
１２においては、コンタクトホールＣＨ１の形成位置が
どちら側にずれても、導体層ＣＬ１とゲート電極３とが
短絡することがなく、コンタクトホールＣＨ１の重ね合
わせマージンに規制されずにゲート構造体ＧＴ１１およ
びＧＴ１２を配設することができ、ゲート間隔を短縮し
て高集積化を達成できる。また、ゲート間隔を短縮する
ということは、ソース・ドレイン層の面積が小さくなる
ということであり、接合容量を低減して動作の高速化に
つながる。
【００４２】なお、コンタクトホールＣＨ１の開口寸法
は、ゲート構造体ＧＴ１１およびＧＴ１２の配置間隔に
よって自己整合的に決まることになるので、コンタクト
ホールＣＨ１と導体層ＣＬ１とで構成されるコンタクト
はセルフアラインコンタクトと言うことができ、ゲート
構造体ＧＴ１１およびＧＴ１２は、コンタクトホールＣ
Ｈ１の重ね合わせズレが発生しても不具合には至らない
セルフアラインコンタクト構造（ＳＡＣ構造）と言うこ
とができる。
【００４３】一方、ゲート構造体ＧＴ１４のゲート電極
３の上部にはシリサイド層６が形成され、その両サイド
のソース・ドレイン層７の表面にはシリサイド層６１が
形成され、サリサイド構造となっている。従って、ゲー
ト構造体ＧＴ１４の抵抗を下げるとともに、ソース・ド
レイン層７と導体層ＣＬ２との接触抵抗を下げることが
でき、高速動作が可能なＭＯＳトランジスタを得ること
ができる。なお、シリサイド層６１はゲート構造体ＧＴ
１１およびＧＴ１２の両サイドのソース・ドレイン層７
の表面にも形成され、導体層ＣＬ２とソース・ドレイン
層７との接触抵抗を下げることができる。
【００４４】ここで、ゲート構造体ＧＴ１４のゲート電
極３の上部にはシリサイド層６が形成されているので、
コンタクトホールＣＨ２がシリサイド層６に係合する
と、導体層ＣＬ２とゲート電極３とが短絡することにな
り、動作上の不具合が発生するので、ゲート構造体ＧＴ
１３とゲート構造体ＧＴ１４の配設間隔はコンタクトホ
ールの重ね合わせマージンを考慮して設定され、また、
コンタクトホールＣＨ２の形成位置は、ゲート構造体Ｇ
Ｔ１３寄りとなるように設定される。
【００４５】＜Ａ−２．製造方法＞次に、製造工程を順
に示す図２〜図５を用いて、ＳＡＣ構造とサリサイド構
造とを併設した半導体装置の製造方法を説明する。
【００４６】まず、図２に示す工程においてシリコン基
板１上に、酸化膜ＯＸ１を形成し、酸化膜ＯＸ１上にポ
リシリコン層ＰＳ１を形成する。そして、写真製版によ
りポリシリコン層ＰＳ１上に選択的に窒化膜ＳＮ１を形
成した後、写真製版により窒化膜ＳＮ１上およびポリシ
リコン層ＰＳ１上に選択的に、例えばＴＥＯＳ（tetra
ethyl orthosilicate）酸化膜ＯＸ２を形成する。な
お、窒化膜ＳＮ１はＴＥＯＳ酸化膜ＯＸ２の重ね合わせ
を考慮して、ＴＥＯＳ酸化膜ＯＸ２よりは若干大きく形
成しておく。
【００４７】ここで、窒化膜ＳＮ１を形成する位置は、
図１に示したゲート構造体ＧＴ１１〜ＧＴ１３の形成位
置に対応し、ポリシリコン層ＰＳ１に直接に接するＴＥ
ＯＳ酸化膜ＯＸ２を形成する位置は、ゲート構造体ＧＴ
１４の形成位置に対応する。
【００４８】次に、図３に示す工程において、ＴＥＯＳ
酸化膜ＯＸ２をマスクとして窒化膜ＳＮ１およびポリシ
リコン層ＰＳ１をエッチングして酸化膜ＯＸ１を露出さ
せる。その後、ＴＥＯＳ酸化膜ＯＸ２および酸化膜ＯＸ
１をエッチングにより除去して、上部窒化膜４、ゲート
電極３およびゲート酸化膜２を成形する。
【００４９】次に、ゲート電極３をマスクとしてシリコ
ン基板１に不純物イオンを注入し、低ドープドレイン層
７１を形成する。
【００５０】次に、全面的に窒化膜を形成した後、異方
性エッチングによりサイドウォール窒化膜５を形成す
る。このとき、上部窒化膜４を有さないゲート電極３の
表面が露出するとともに、上部窒化膜４は残るようにエ
ッチングする。その後、サイドウォール窒化膜５、上部
窒化膜４、ゲート電極３をマスクとしてシリコン基板１
に不純物イオンを注入し、ソース・ドレイン層７を形成
することで図４に示す構成を得る。なお、低ドープドレ
イン層７１を形成した後、窒化膜の形成に先立って、全
面的に酸化膜を形成し、その上に窒化膜を形成し、サイ
ドウォール窒化膜５の形成に際して、当該酸化膜をエッ
チングストッパとして使用することで、シリコン基板１
がエッチングされることを防止するようにしても良い。
【００５１】次に、図５に示す工程において、全面的に
コバルト（Ｃｏ）層を形成し、ランプ加熱炉を用いたＲ
ＴＡ（Rapid Thermal Annealing）処理により、シリコ
ン基板１表面およびポリシリコン表面にコバルトシリサ
イドを形成した後、未反応のコバルト層を除去すること
で、ゲート電極３上およびソース・ドレイン層７上に、
シリサイド層６および６１を形成することで、ゲート構
造体ＧＴ１１〜ＧＴ１４が形成される。その後、ゲート
構造体ＧＴ１１〜ＧＴ１４を覆うように酸化膜を形成
し、平坦化することで層間絶縁膜１０を形成する。
【００５２】その後、ゲート構造体ＧＴ１１およびＧＴ
１２間のソース・ドレイン層７に達するように層間絶縁
膜１０を貫通するコンタクトホールＣＨ１を形成し、ま
た、ゲート構造体ＧＴ１３およびＧＴ１４間のソース・
ドレイン層７に達するように層間絶縁膜１０を貫通する
コンタクトホールＣＨ２を形成し、コンタクトホールＣ
Ｈ１およびＣＨ２内に、タングステンで構成された導体
層ＣＬ１およびＣＬ２を埋め込むことで、図１に示す構
成が得られる。
【００５３】＜Ａ−３．作用効果＞以上説明した実施の
形態１の半導体装置によれば、例えばスタティックＲＡ
Ｍ（ＳＲＡＭ）などのメモリ部と、ロジック部とを備え
る半導体装置において、メモリ部で上述したようなＳＡ
Ｃ構造とサリサイド構造とを併設することで、高集積化
を達成できるとともに、動作の高速化も達成できる。ま
た、ロジック部で上述したようなＳＡＣ構造とサリサイ
ド構造とを併設することで、高速動作を維持しつつ高集
積化も可能となる。なお、本発明の適用はメモリ部やロ
ジック部に限定されるものではなく、高集積化および動
作の高速化を必要とする半導体装置であれば有効であ
る。
【００５４】また、製造工程における特徴は、図２を用
いて説明したように、シリサイド層の形成を防止する上
部窒化膜４となる窒化膜ＳＮ１を、予め、ポリシリコン
層ＰＳ１上に選択的に形成し、その上にポリシリコン層
ＰＳ１のエッチングマスクとなるＴＥＯＳ酸化膜ＯＸ２
を形成することで、シリサイド層が形成されないゲート
を任意の位置に選択的に、比較的簡単な工程で形成でき
る点にある。
【００５５】なお、窒化膜でゲート電極が覆われシリサ
イド層が形成されないゲートおよびシリサイド層が形成
されたゲートを用いる構成は、図１に示した構成に限定
されるものではない。以下、実施の形態１の変形例につ
いて説明する。
【００５６】＜Ａ−４．変形例１＞図１に示したＳＡＣ
構造は、ゲート構造体ＧＴ１１およびＧＴ１２が共にシ
リコン基板１上に形成され、何れもがＭＯＳトランジス
タを構成する例を示したが、図６に示すように一方が、
ゲート配線として機能する構成を併せて用いる構成もあ
る。
【００５７】すなわち、図６において、シリコン基板１
の表面内にはＳＴＩ（Shallow Trench Isolation）膜Ｓ
Ｔが形成され、ゲート構造体ＧＴ２１がシリコン基板１
上に、ゲート構造体ＧＴ２２がＳＴＩ膜ＳＴ上に所定の
間隔を開けて配設されている。ＳＴＩ膜ＳＴは、トレン
チ分離膜の一種であり、微細化の観点から、より浅く形
成されたトレンチ内に絶縁膜（一般には酸化膜）が埋め
込まれた構成となっている。
【００５８】ゲート構造体ＧＴ２１およびＧＴ２２は、
ゲート酸化膜２と、ゲート酸化膜２上に形成されたポリ
シリコンで構成されるゲート電極３と、ゲート電極３上
に形成された上部窒化膜４と、上部窒化膜４、ゲート電
極３、ゲート酸化膜２の側面に接するように形成された
サイドウォール窒化膜５とを有して構成されている。
【００５９】そして、ゲート構造体ＧＴ２１の両サイド
のシリコン基板１の表面内にはソース・ドレイン層７が
形成され、ソース・ドレイン層７の表面にはコバルトシ
リサイドで形成されたシリサイド層６１が形成されてい
る。
【００６０】そして、ゲート構造体ＧＴ２１およびＧＴ
２２を覆うようにシリコン酸化膜で構成される層間絶縁
膜１０が形成され、ゲート構造体ＧＴ２１およびＧＴ２
２間のソース・ドレイン層７に達するように層間絶縁膜
１０を貫通するコンタクトホールＣＨ３が形成され、コ
ンタクトホールＣＨ３内には、例えばタングステンで構
成された導体層ＣＬ３が埋め込まれている。
【００６１】コンタクトホールＣＨ３の開口寸法は、ゲ
ート構造体ＧＴ２１およびＧＴ２２の配置間隔によって
自己整合的に決定され、コンタクトホールＣＨ３の重ね
合わせマージンに規制されずにゲート構造体ＧＴ２１お
よびＧＴ２２を配設することができ、ゲート間隔を短縮
して高集積化を達成できる。また、ゲート間隔を短縮す
るということは、ソース・ドレイン層の面積が小さくな
るということであり、接合容量を低減して動作の高速化
につながる。
【００６２】なお、ゲート構造体ＧＴ２１の両サイドの
ソース・ドレイン層７の表面に形成されるシリサイド層
６１は、図示しない部分に形成されるサリサイド構造の
形成過程で形成され、導体層ＣＬ３とソース・ドレイン
層７との接触抵抗を下げることができる。
【００６３】このように、ＳＴＩ膜ＳＴ上のゲート配線
においても、窒化膜でゲート電極が覆われた構成とする
ことでＳＡＣ構造を構成でき、図１に示したＳＡＣ構造
およびサリサイド構造と組み合わせて用いることで、適
用範囲をより広げることができる。
【００６４】＜Ａ−５．変形例２＞図１に示したサリサ
イド構造のゲート構造体ＧＴ１４は、シリコン基板１上
に形成され、ＭＯＳトランジスタを構成する例を示した
が、図７に示すようにゲート配線として機能する構成を
併せて用いる構成もある。
【００６５】すなわち、図７において、ゲート構造体Ｇ
Ｔ２３がシリコン基板１上に、ゲート構造体ＧＴ２４が
ＳＴＩ膜ＳＴ上に所定の間隔を開けて配設されている。
【００６６】ゲート構造体ＧＴ２３は、シリコン基板１
上に形成されたゲート酸化膜２と、ゲート酸化膜２上に
形成されたポリシリコンで構成されるゲート電極３と、
ゲート電極３上に形成された上部窒化膜４と、上部窒化
膜４、ゲート電極３、ゲート酸化膜２の側面に接するよ
うに形成されたサイドウォール窒化膜５とを有して構成
されている。
【００６７】ゲート構造体ＧＴ２４は、ＳＴＩ膜ＳＴ上
に形成されたゲート酸化膜２と、ゲート酸化膜２上に形
成されたポリシリコンで構成されるゲート電極３と、ゲ
ート電極３上に、コバルトシリサイドで形成されたシリ
サイド層６と、シリサイド層６、ゲート電極３、ゲート
酸化膜２の側面に接するように形成されたサイドウォー
ル窒化膜５とで構成されている。
【００６８】そして、ゲート構造体ＧＴ２３の両サイド
のシリコン基板１の表面内にはソース・ドレイン層７が
形成され、ソース・ドレイン層７の表面にはコバルトシ
リサイドで形成されたシリサイド層６１が形成されてい
る。
【００６９】そして、ゲート構造体ＧＴ２３およびＧＴ
２４を覆うようにシリコン酸化膜で構成される層間絶縁
膜１０が形成され、ゲート構造体ＧＴ２３およびＧＴ２
４間のソース・ドレイン層７に達するように層間絶縁膜
１０を貫通するコンタクトホールＣＨ４が形成され、コ
ンタクトホールＣＨ４内には、例えばタングステンで構
成された導体層ＣＬ４が埋め込まれている。
【００７０】このように、ＳＴＩ膜ＳＴ上のゲート配線
においても、ゲート電極３の上部にシリサイド層６を形
成することで、ゲート構造体ＧＴ２４の抵抗を下げるこ
とができ、また、ゲート構造体ＧＴ２３の両サイドのソ
ース・ドレイン層７の表面にもシリサイド層６１を形成
することで導体層ＣＬ４とソース・ドレイン層７との接
触抵抗を下げることができ、図１に示したＳＡＣ構造お
よびサリサイド構造と組み合わせて用いることで、適用
範囲をより広げることができる。
【００７１】ここで、ゲート構造体ＧＴ２４のゲート電
極３の上部にはシリサイド層６が形成されているので、
コンタクトホールＣＨ４がシリサイド層６に係合する
と、導体層ＣＬ４とゲート電極３とが短絡することにな
り、動作上の不具合が発生するので、ゲート構造体ＧＴ
２３とゲート構造体ＧＴ２４の配設間隔はコンタクトホ
ールの重ね合わせマージンを考慮して設定され、また、
コンタクトホールＣＨ４の形成位置は、ゲート構造体Ｇ
Ｔ２３寄りとなるように設定される。
【００７２】＜Ａ−６．変形例３＞図１に示したサリサ
イド構造のゲート構造体ＧＴ１４においては、コンタク
トホールＣＨ２がシリサイド層６に係合せず、導体層Ｃ
Ｌ２とゲート電極３とが短絡しないようにレイアウトが
設定されていたが、図８に示すようにゲート電極３をソ
ース・ドレイン層７に電気的に接続するような構成もあ
る。
【００７３】すなわち、図８において、ゲート構造体Ｇ
Ｔ３１およびＧＴ３２がシリコン基板１上に所定の間隔
を開けて配設されている。
【００７４】ゲート構造体ＧＴ３１は、シリコン基板１
上に形成されたゲート酸化膜２と、ゲート酸化膜２上に
形成されたポリシリコンで構成されるゲート電極３と、
ゲート電極３上に形成された上部窒化膜４と、上部窒化
膜４、ゲート電極３、ゲート酸化膜２の側面に接するよ
うに形成されたサイドウォール窒化膜５とを有して構成
されている。
【００７５】ゲート構造体ＧＴ３２は、シリコン基板１
上に形成されたゲート酸化膜２と、ゲート酸化膜２上に
形成されたポリシリコンで構成されるゲート電極３と、
ゲート電極３上に、コバルトシリサイドで形成されたシ
リサイド層６と、シリサイド層６、ゲート電極３、ゲー
ト酸化膜２の側面に接するように形成されたサイドウォ
ール窒化膜５とで構成されている。
【００７６】そして、ゲート構造体ＧＴ３１およびＧＴ
３２の両サイドのシリコン基板１の表面内にはソース・
ドレイン層７が形成され、ソース・ドレイン層７の表面
にはコバルトシリサイドで形成されたシリサイド層６１
が形成されている。
【００７７】そして、ゲート構造体ＧＴ３１およびＧＴ
３２を覆うようにシリコン酸化膜で構成される層間絶縁
膜１０が形成され、ゲート構造体ＧＴ３１およびＧＴ３
２間のソース・ドレイン層７に達するように層間絶縁膜
１０を貫通するコンタクトホールＣＨ５が形成され、コ
ンタクトホールＣＨ５内には、例えばタングステンで構
成された導体層ＣＬ５が埋め込まれている。
【００７８】コンタクトホールＣＨ５はゲート構造体Ｇ
Ｔ３２のシリサイド層６に係合するように配設され、導
体層ＣＬ５がシリサイド層６、すなわちゲート電極３
と、シリサイド層６１、すなわちソース・ドレイン層７
を電気的に接続する構成となっている。
【００７９】ここで、コンタクトホールＣＨ５と導体層
ＣＬ５とで構成されるコンタクトのように、複数のパタ
ーンを同時に接続するコンタクトをシェアードコンタク
トと呼称する。なお、ゲート電極３とソース・ドレイン
層７とを電気的に接続することで、ゲート構造体ＧＴ３
２とソース・ドレイン層７とで構成されるＭＯＳトラン
ジスタを常時ＯＮ状態、あるいは常時ＯＦＦ状態とする
ダイオード接続の構成が得られる。
【００８０】このように、サリサイド構造のゲート構造
体ＧＴ１４を設けることで、シェアードコンタクトによ
りゲート電極３とソース・ドレイン層７とを電気的に接
続することが可能となり、ゲート電極３とソース・ドレ
イン層７との接続のための工程が簡略化できる。
【００８１】また、この場合、コンタクトホールＣＨ５
の開口寸法は、ゲート構造体ＧＴ３１およびＧＴ３２の
配置間隔によって自己整合的に決定され、コンタクトホ
ールＣＨ５の重ね合わせマージンに規制されずにゲート
構造体ＧＴ３１およびＧＴ３２を配設することができ、
ゲート間隔を短縮して高集積化を達成できる。なお、ゲ
ート間隔を短縮するということは、ソース・ドレイン層
の面積が小さくなるということであり、接合容量を低減
して動作の高速化につながる。
【００８２】なお、図１に示したＳＡＣ構造およびサリ
サイド構造と組み合わせて用いることで、適用範囲をよ
り広げることができることは言うまでもない。
【００８３】＜Ａ−７．変形例４＞図８に示した変形例
３のゲート構造体ＧＴ３１においては、ゲート電極３が
窒化膜で覆われ、シリサイド層を有さない構成であった
が、図９に示すようにシリサイド層を有したゲート構造
体であっても良い。
【００８４】図９において、ゲート構造体ＧＴ３３およ
びＧＴ３４がシリコン基板１上に所定の間隔を開けて配
設されている。
【００８５】ゲート構造体ＧＴ３３およびＧＴ３４は、
シリコン基板１上に形成されたゲート酸化膜２と、ゲー
ト酸化膜２上に形成されたポリシリコンで構成されるゲ
ート電極３と、ゲート電極３上に形成されたシリサイド
層６と、シリサイド層６、ゲート電極３、ゲート酸化膜
２の側面に接するように形成されたサイドウォール窒化
膜５とを有して構成されている。
【００８６】そして、ゲート構造体ＧＴ３３およびＧＴ
３４の両サイドのシリコン基板１の表面内にはソース・
ドレイン層７が形成され、ソース・ドレイン層７の表面
にはコバルトシリサイドで形成されたシリサイド層６１
が形成されている。
【００８７】そして、ゲート構造体ＧＴ３３およびＧＴ
３４を覆うようにシリコン酸化膜で構成される層間絶縁
膜１０が形成され、ゲート構造体ＧＴ３３およびＧＴ３
４間のソース・ドレイン層７に達するように層間絶縁膜
１０を貫通するコンタクトホールＣＨ６が形成され、コ
ンタクトホールＣＨ６内には、例えばタングステンで構
成された導体層ＣＬ６が埋め込まれている。
【００８８】コンタクトホールＣＨ６はゲート構造体Ｇ
Ｔ３４のシリサイド層６に係合するように配設され、導
体層ＣＬ６がシリサイド層６、すなわちゲート電極３
と、シリサイド層６１、すなわちソース・ドレイン層７
を電気的に接続するシェアードコンタクトとなってい
る。
【００８９】このように、サリサイド構造のゲート構造
体ＧＴ１４を設けることで、シェアードコンタクトによ
りゲート電極３とソース・ドレイン層７とを電気的に接
続することが可能となり、ゲート電極３とソース・ドレ
イン層７との接続のための工程が簡略化できる。
【００９０】なお、図１に示したＳＡＣ構造およびサリ
サイド構造と組み合わせて用いることで、適用範囲をよ
り広げることができることは言うまでもない。
【００９１】ここで、ゲート構造体ＧＴ３３のゲート電
極３の上部にもシリサイド層６が形成されているので、
コンタクトホールＣＨ６がシリサイド層６に係合する
と、導体層ＣＬ６とゲート電極３とが短絡することにな
り、動作上の不具合が発生するので、ゲート構造体ＧＴ
３３とゲート構造体ＧＴ３４の配設間隔はコンタクトホ
ールの重ね合わせマージンを考慮して設定され、また、
コンタクトホールＣＨ６の形成位置は、ゲート構造体Ｇ
Ｔ３４寄りとなるように設定される。
【００９２】＜Ａ−８．変形例５＞図８に示したシェア
ードコンタクトで接続されたゲート構造体ＧＴ３２はシ
リコン基板１上に形成され、ＭＯＳトランジスタを構成
する例を示したが、図１０に示すように、ゲート配線と
して機能する構成であっても良い。
【００９３】すなわち、図１０において、ゲート構造体
ＧＴ４１がシリコン基板１上に、ゲート構造体ＧＴ４２
がＳＴＩ膜ＳＴ上に所定の間隔を開けて配設されてい
る。
【００９４】ゲート構造体ＧＴ４１は、シリコン基板１
上に形成されたゲート酸化膜２と、ゲート酸化膜２上に
形成されたポリシリコンで構成されるゲート電極３と、
ゲート電極３上に形成された上部窒化膜４と、上部窒化
膜４、ゲート電極３、ゲート酸化膜２の側面に接するよ
うに形成されたサイドウォール窒化膜５とを有して構成
されている。
【００９５】ゲート構造体ＧＴ４２は、ＳＴＩ膜ＳＴ上
に形成されたゲート酸化膜２と、ゲート酸化膜２上に形
成されたポリシリコンで構成されるゲート電極３と、ゲ
ート電極３上に、コバルトシリサイドで形成されたシリ
サイド層６と、シリサイド層６、ゲート電極３、ゲート
酸化膜２の側面に接するように形成されたサイドウォー
ル窒化膜５とで構成されている。
【００９６】そして、ゲート構造体ＧＴ４１の両サイド
のシリコン基板１の表面内にはソース・ドレイン層７が
形成され、ソース・ドレイン層７の表面にはコバルトシ
リサイドで形成されたシリサイド層６１が形成されてい
る。
【００９７】そして、ゲート構造体ＧＴ４１およびＧＴ
４２を覆うようにシリコン酸化膜で構成される層間絶縁
膜１０が形成され、ゲート構造体ＧＴ４１およびＧＴ４
２間のソース・ドレイン層７に達するように層間絶縁膜
１０を貫通するコンタクトホールＣＨ７が形成され、コ
ンタクトホールＣＨ７内には、例えばタングステンで構
成された導体層ＣＬ７が埋め込まれている。
【００９８】コンタクトホールＣＨ７はゲート構造体Ｇ
Ｔ４２のシリサイド層６に係合するように配設され、導
体層ＣＬ７がシリサイド層６、すなわちゲート電極３
と、シリサイド層６１、すなわちソース・ドレイン層７
を電気的に接続するシェアードコンタクトとなってい
る。
【００９９】ここで、ゲート構造体ＧＴ４２はゲート配
線として機能するので、シェアードコンタクトによりゲ
ート電極３とソース・ドレイン層７とが接続されても、
ダイオード接続のトランジスタは構成されない。
【０１００】このように、ＳＴＩ膜ＳＴ上のゲート配線
においても、ゲート電極３の上部にシリサイド層６を形
成することで、ゲート構造体ＧＴ４２の抵抗を下げるこ
とができ、また、シェアードコンタクトによりゲート電
極３とソース・ドレイン層７とを接続することが可能と
なり、ゲート電極３とソース・ドレイン層７との接続の
ための工程が簡略化できる。
【０１０１】また、この場合、コンタクトホールＣＨ７
の開口寸法は、ゲート構造体ＧＴ４１およびＧＴ４２の
配置間隔によって自己整合的に決定され、コンタクトホ
ールＣＨ７の重ね合わせマージンに規制されずにゲート
構造体ＧＴ４１およびＧＴ４２を配設することができ、
ゲート間隔を短縮して高集積化を達成できる。なお、ゲ
ート間隔を短縮するということは、ソース・ドレイン層
の面積が小さくなるということであり、接合容量を低減
して動作の高速化につながる。
【０１０２】なお、図１に示したＳＡＣ構造およびサリ
サイド構造と組み合わせて用いることで、適用範囲をよ
り広げることができることは言うまでもない。
【０１０３】＜Ａ−９．変形例６＞図９に示したシェア
ードコンタクトで接続されたゲート構造体ＧＴ３４はシ
リコン基板１上に形成され、ＭＯＳトランジスタを構成
する例を示したが、図１１に示すように、ゲート配線と
して機能する構成であっても良い。
【０１０４】すなわち、図１１において、ゲート構造体
ＧＴ４３がシリコン基板１上に、ゲート構造体ＧＴ４４
がＳＴＩ膜ＳＴ上に所定の間隔を開けて配設されてい
る。
【０１０５】ゲート構造体ＧＴ４３およびＧＴ４４は、
シリコン基板１上に形成されたゲート酸化膜２と、ゲー
ト酸化膜２上に形成されたポリシリコンで構成されるゲ
ート電極３と、ゲート電極３上に形成されたシリサイド
層６と、シリサイド層６、ゲート電極３、ゲート酸化膜
２の側面に接するように形成されたサイドウォール窒化
膜５とを有して構成されている。
【０１０６】そして、ゲート構造体ＧＴ４３の両サイド
のシリコン基板１の表面内にはソース・ドレイン層７が
形成され、ソース・ドレイン層７の表面にはコバルトシ
リサイドで形成されたシリサイド層６１が形成されてい
る。
【０１０７】そして、ゲート構造体ＧＴ４３およびＧＴ
４４を覆うようにシリコン酸化膜で構成される層間絶縁
膜１０が形成され、ゲート構造体ＧＴ４３およびＧＴ４
４間のソース・ドレイン層７に達するように層間絶縁膜
１０を貫通するコンタクトホールＣＨ８が形成され、コ
ンタクトホールＣＨ８内には、例えばタングステンで構
成された導体層ＣＬ８が埋め込まれている。
【０１０８】コンタクトホールＣＨ８はゲート構造体Ｇ
Ｔ４４のシリサイド層６に係合するように配設され、導
体層ＣＬ８がシリサイド層６、すなわちゲート電極３
と、シリサイド層６１、すなわちソース・ドレイン層７
を電気的に接続するシェアードコンタクトとなってい
る。
【０１０９】ここで、ゲート構造体ＧＴ４４はゲート配
線として機能するので、シェアードコンタクトによりゲ
ート電極３とソース・ドレイン層７とが接続されても、
ダイオード接続のトランジスタは構成されない。
【０１１０】このように、ＳＴＩ膜ＳＴ上のゲート配線
においても、ゲート電極３の上部にシリサイド層６を形
成することで、ゲート構造体ＧＴ２４の抵抗を下げるこ
とができ、また、シェアードコンタクトによりゲート電
極３とソース・ドレイン層７とを接続することが可能と
なり、ゲート電極３とソース・ドレイン層７との接続の
ための工程が簡略化できる。
【０１１１】なお、図１に示したＳＡＣ構造およびサリ
サイド構造と組み合わせて用いることで、適用範囲をよ
り広げることができることは言うまでもない。
【０１１２】ここで、ゲート構造体ＧＴ４３のゲート電
極３の上部にもシリサイド層６が形成されているので、
コンタクトホールＣＨ８がシリサイド層６に係合する
と、導体層ＣＬ８とゲート電極３とが短絡することにな
り、動作上の不具合が発生するので、ゲート構造体ＧＴ
４３とゲート構造体ＧＴ４４の配設間隔はコンタクトホ
ールの重ね合わせマージンを考慮して設定され、また、
コンタクトホールＣＨ８の形成位置は、ゲート構造体Ｇ
Ｔ４４寄りとなるように設定される。
【０１１３】＜Ａ−１０．変形例７＞図８〜図１１を用
いて説明した変形例３〜６においては、シェアードコン
タクトにより、サリサイド構造のゲートのゲート電極と
ソース・ドレイン層を電気的に接続する構成について説
明したが、シェアードコンタクトによって接続されるの
はゲート電極とソース・ドレイン層とに限定されるもの
ではない。以下、シェアードコンタクトの適用例につい
てさらに説明する。
【０１１４】図１２は、異なる活性領域間を接続するシ
ェアードコンタクトの構成を示す断面図である。
【０１１５】図１２において、シリコン基板１上に、Ｓ
ＴＩ膜ＳＴで分離されたＭＯＳトランジスタＱ１および
Ｑ２が配設されている。
【０１１６】ＭＯＳトランジスタＱ１およびＱ２は、ゲ
ート構造体ＧＴ５１およびＧＴ５２と、ゲート構造体Ｇ
Ｔ５１およびＧＴ５２の両サイドのシリコン基板１の表
面内に形成されたソース・ドレイン層７を有している。
また、ソース・ドレイン層７の表面にはコバルトシリサ
イドで形成されたシリサイド層６１が形成されている。
【０１１７】ゲート構造体ＧＴ５１およびＧＴ５２は、
シリコン基板１上に形成されたゲート酸化膜２と、ゲー
ト酸化膜２上に形成されたポリシリコンで構成されるゲ
ート電極３と、ゲート電極３上に形成されたシリサイド
層６と、シリサイド層６、ゲート電極３、ゲート酸化膜
２の側面に接するように形成されたサイドウォール窒化
膜５とを有して構成されている。
【０１１８】なお、ゲート構造体ＧＴ５１およびＧＴ５
２の上部には、その輪郭に沿うように形成された酸化膜
８および窒化膜９が部分的に残存している。窒化膜９は
後に説明するようにエッチングストッパとして機能す
る。
【０１１９】そして、窒化膜９を含めてゲート構造体Ｇ
Ｔ５１およびＧＴ５２を覆うようにシリコン酸化膜で構
成される層間絶縁膜１０が形成され、ＳＴＩ膜ＳＴを挟
んで併設されたＭＯＳトランジスタＱ１およびＱ２のソ
ース・ドレイン層７およびＳＴＩ膜ＳＴに達するよう
に、層間絶縁膜１０を貫通するコンタクトホールＣＨ９
が形成され、コンタクトホールＣＨ９内には、例えばタ
ングステンで構成された導体層ＣＬ９が埋め込まれ、Ｍ
ＯＳトランジスタＱ１およびＱ２の併設されたソース・
ドレイン層７を同時に接続するシェアードコンタクトを
構成している。
【０１２０】なお、コンタクトホールＣＨ９は、ゲート
構造体ＧＴ５１およびＧＴ５２のシリサイド層６には係
合しないように配設されている。
【０１２１】このような構成とすることで、分離絶縁膜
を挟んで併設され、電気的に分離された活性領域間を電
気的に接続するための工程が簡略化できる。
【０１２２】なお、図１に示したＳＡＣ構造およびサリ
サイド構造と組み合わせて用いることで、適用範囲をよ
り広げることができることは言うまでもない。
【０１２３】また、ゲート構造体ＧＴ５１およびＧＴ５
２が、ゲート電極３上に上部窒化膜を有する構成であっ
ても良いことは言うまでもない。その場合、ゲート構造
体はＳＡＣ構造を構成するので、ゲート構造体の配設間
隔を短縮することができる。
【０１２４】次に、製造工程を順に示す図１３〜図１７
を用いて、図１２に示す構成の半導体装置の製造方法に
ついて説明する。
【０１２５】まず、ＳＴＩ膜ＳＴで第１の領域Ｒ１およ
び第２の領域Ｒ２に分離されたシリコン基板１を準備
し、図１３に示す工程においてシリコン基板１上に、酸
化膜ＯＸ１を形成し、酸化膜ＯＸ１上にポリシリコン層
ＰＳ１を形成する。そして、写真製版によりポリシリコ
ン層ＰＳ１上に選択的に、例えばＴＥＯＳ酸化膜ＯＸ２
を形成する。
【０１２６】ここで、酸化膜ＯＸ２を形成する位置は、
図１２に示したゲート構造体ＧＴ５１およびＧＴ５２の
形成位置に対応する。
【０１２７】次に、図１４に示す工程において、ＴＥＯ
Ｓ酸化膜ＯＸ２をマスクとしてポリシリコン層ＰＳ１を
エッチングして酸化膜ＯＸ１を露出させる。その後、Ｔ
ＥＯＳ酸化膜ＯＸおよび酸化膜ＯＸ１２をエッチングに
より除去して、ゲート電極３およびゲート酸化膜２を成
形する。
【０１２８】次に、ゲート電極３をマスクとしてシリコ
ン基板１に不純物イオンを注入し、低ドープドレイン層
７１を形成する。
【０１２９】次に、全面的に窒化膜を形成した後、異方
性エッチングによりサイドウォール窒化膜５を形成す
る。このとき、電極３の表面が露出するようにエッチン
グする。
【０１３０】その後、サイドウォール窒化膜５、ゲート
電極３をマスクとしてシリコン基板１に不純物イオンを
注入し、ソース・ドレイン層７を形成することで図１５
に示す構成を得る。
【０１３１】次に、図１６に示す工程において、全面的
にコバルト層を形成し、ランプ加熱炉を用いたＲＴＡ処
理により、シリコン基板１表面およびポリシリコン表面
にコバルトシリサイドを形成した後、未反応のコバルト
層を除去することで、ゲート電極３上およびソース・ド
レイン層７上に、シリサイド層６および６１を形成し、
ゲート構造体ＧＴ５１およびＧＴ５２が形成される。
【０１３２】次に、図１７に示す工程において、ゲート
構造体ＧＴ５１およびＧＴ５２の輪郭に沿うとともに、
ソース・ドレイン層７上を覆うように酸化膜８を形成し
た後、酸化膜８上に窒化膜９を形成する。なお、酸化膜
８はシリコン基板１等の保護膜として機能する。
【０１３３】次に、窒化膜９を含めてゲート構造体ＧＴ
５１およびＧＴ５２を覆うように酸化膜を形成し、平坦
化することで層間絶縁膜１０を形成する。その後、ＳＴ
Ｉ膜ＳＴを挟んで併設されたソース・ドレイン層７およ
びＳＴＩ膜ＳＴ上に対応する窒化膜９に達するように、
層間絶縁膜１０を貫通するコンタクトホールＣＨ９を形
成する。このとき、窒化膜９はエッチングストッパとし
て機能し、コンタクトホールＣＨ９のエッチングは窒化
膜９上に達すると、エッチング速度が低下し実質的に停
止する。これは、窒化膜９と層間絶縁膜１０とでエッチ
ング選択比が大きく異なるからである。
【０１３４】このようなエッチングストッパを設ける理
由は、オーバーエッチングを低減してＳＴＩ膜ＳＴの削
り過ぎを防ぐためである。なお、これまで説明した実施
の形態１および変形例１〜６の構成においては、エッチ
ングストッパについては記載していないが、これはＳＴ
Ｉ膜ＳＴに係合するコンタクトホールを形成する構成が
なかったためである。しかし、本変形例の構成と併せて
使用するのであれば、エッチングストッパを設けること
になる。
【０１３５】次に、コンタクトホールＣＨ９の底部の窒
化膜９および、その下の酸化膜８を除去することでコン
タクトホールＣＨ９をソース・ドレイン層７およびＳＴ
Ｉ膜ＳＴ上に到達させる。最後に、コンタクトホールＣ
Ｈ９内に、タングステンで構成された導体層ＣＬ９を埋
め込むことで、図１２に示す構成が得られる。
【０１３６】＜Ａ−１１．変形例８＞図１２を用いて説
明した変形例７においては、異なる活性領域間を接続す
るシェアードコンタクトの構成を示したが、図１８に示
すように異なる活性領域間およびゲートを接続するよう
にシェアードコンタクトを形成することもできる。
【０１３７】図１８において、シリコン基板１上に、Ｓ
ＴＩ膜ＳＴで分離されたＭＯＳトランジスタＱ３および
Ｑ４が配設されている。
【０１３８】ＭＯＳトランジスタＱ３およびＱ４は、ゲ
ート構造体ＧＴ５３およびＧＴ５４と、ゲート構造体Ｇ
Ｔ５３およびＧＴ５４の両サイドのシリコン基板１の表
面内に形成されたソース・ドレイン層７を有している。
また、ソース・ドレイン層７の表面にはコバルトシリサ
イドで形成されたシリサイド層６１が形成されている。
【０１３９】ゲート構造体ＧＴ５３は、シリコン基板１
上に形成されたゲート酸化膜２と、ゲート酸化膜２上に
形成されたポリシリコンで構成されるゲート電極３と、
ゲート電極３上に形成された上部窒化膜４と、上部窒化
膜４、ゲート電極３、ゲート酸化膜２の側面に接するよ
うに形成されたサイドウォール窒化膜５とを有して構成
されている。
【０１４０】ゲート構造体ＧＴ５４は、シリコン基板１
上に形成されたゲート酸化膜２と、ゲート酸化膜２上に
形成されたポリシリコンで構成されるゲート電極３と、
ゲート電極３上に形成されたシリサイド層６と、シリサ
イド層６、ゲート電極３、ゲート酸化膜２の側面に接す
るように形成されたサイドウォール窒化膜５とを有して
構成されている。
【０１４１】なお、ゲート構造体ＧＴ５３およびＧＴ５
４の輪郭に沿うように、酸化膜８が形成され、酸化膜８
上には窒化膜９が形成されている。
【０１４２】そして、窒化膜９を含めてゲート構造体Ｇ
Ｔ５３およびＧＴ５４を覆うようにシリコン酸化膜で構
成される層間絶縁膜１０が形成され、ＳＴＩ膜ＳＴを挟
んで併設されたＭＯＳトランジスタＱ３およびＱ４のソ
ース・ドレイン層７およびＳＴＩ膜ＳＴに達するように
層間絶縁膜１０を貫通するとともに、ゲート構造体ＧＴ
５４のシリサイド層６に係合するコンタクトホールＣＨ
１０が形成され、コンタクトホールＣＨ１０内には、例
えばタングステンで構成された導体層ＣＬ１０が埋め込
まれ、ＭＯＳトランジスタＱ３およびＱ４のそれぞれの
ソース・ドレイン層７と、ゲート構造体ＧＴ５４のゲー
ト電極３を同時に接続するシェアードコンタクトを構成
している。
【０１４３】このような構成とすることで、分離絶縁膜
を挟んで併設され、電気的に分離された活性領域と、Ｍ
ＯＳトランジスタのゲートを電気的に接続するための工
程が簡略化できる。
【０１４４】なお、図１に示したＳＡＣ構造およびサリ
サイド構造と組み合わせて用いることで、適用範囲をよ
り広げることができることは言うまでもない。
【０１４５】＜Ａ−１２．変形例９＞図１２および図１
８を用いて説明した変形例７および８においては、シェ
アードコンタクトが２つのゲート間に配設される構成を
示したが、図１９に示すようにゲート配線を跨ぐシェア
ードコンタクトを形成することもできる。
【０１４６】図１９において、シリコン基板１上に配設
されたＳＴＩ膜ＳＴの上に、ゲート構造体ＧＴ６１、Ｇ
Ｔ６２およびＧＴ６３がゲート配線として配設されてい
る。
【０１４７】ゲート構造体ＧＴ６１およびＧＴ６３は、
ＳＴＩ膜ＳＴ上に形成されたゲート酸化膜２と、ゲート
酸化膜２上に形成されたポリシリコンで構成されるゲー
ト電極３と、ゲート電極３上に形成されたシリサイド層
６と、シリサイド層６、ゲート電極３、ゲート酸化膜２
の側面に接するように形成されたサイドウォール窒化膜
５とを有して構成されている。
【０１４８】ゲート構造体ＧＴ６１およびＧＴ６３の間
に配設されるゲート構造体ＧＴ６２は、ＳＴＩ膜ＳＴ上
に形成されたゲート酸化膜２と、ゲート酸化膜２上に形
成されたポリシリコンで構成されるゲート電極３と、ゲ
ート電極３上に形成された上部窒化膜４と、上部窒化膜
４、ゲート電極３、ゲート酸化膜２の側面に接するよう
に形成されたサイドウォール窒化膜５とを有して構成さ
れている。
【０１４９】なお、ゲート構造体ＧＴ６１およびＧＴ６
３の上部には、その輪郭に沿うように形成された酸化膜
８および窒化膜９が部分的に残存している。
【０１５０】そして、窒化膜９を含めてゲート構造体Ｇ
Ｔ６１〜ＧＴ６３を覆うようにシリコン酸化膜で構成さ
れる層間絶縁膜１０が形成され、層間絶縁膜１０を貫通
してＳＴＩ膜ＳＴ上に達するとともに、ゲート構造体Ｇ
Ｔ６１およびＧＴ６３のシリサイド層６に係合し、ゲー
ト構造体ＧＴ６２を露出させるコンタクトホールＣＨ１
１が形成され、コンタクトホールＣＨ１１内には、例え
ばタングステンで構成された導体層ＣＬ１１が埋め込ま
れ、ゲート構造体ＧＴ６１およびＧＴ６３のゲート電極
３を同時に接続するシェアードコンタクトを構成してい
る。
【０１５１】ゲート構造体ＧＴ６２は、ゲート電極３が
窒化膜で覆われているため、層間絶縁膜１０のエッチン
グによって露出することが防止でき、ゲート構造体ＧＴ
６１およびＧＴ６３のゲート電極３と電気的に接続され
ることはない。
【０１５２】このように、電気的に接続したい配線の間
に、電気的に分離したい配線がある場合でも、当該電気
的に分離したい配線を窒化膜で覆い、これを覆うように
導体層を配設することで、電気的に接続したい配線間の
接続を容易に行うことができる。
【０１５３】従来はこのような場合、電気的に接続した
い配線上に個々にコンタクトを設け、当該コンタクトを
層間絶縁膜上に配設した配線層を介して接続する構成と
していたので製造工程が複雑となり、また、レイアウト
にも規制が多かったが、上述した構成とすることで、製
造工程が簡略化できるとともに、レイアウトの自由度が
上がり、高集積化も可能となる。
【０１５４】なお、図１に示したＳＡＣ構造およびサリ
サイド構造と組み合わせて用いることで、適用範囲をよ
り広げることができることは言うまでもない。
【０１５５】＜Ａ−１３．変形例１０＞図１９を用いて
説明した変形例９においては、ゲート配線どうしを接続
するシェアードコンタクトの構成を示したが、図２０に
示すように、ゲート配線を跨いで、電気的に分離された
２つのＭＯＳトランジスタのソース・ドレイン層を接続
するシェアードコンタクトを形成することもできる。
【０１５６】図２０において、シリコン基板１上に、Ｓ
ＴＩ膜ＳＴで分離されたＭＯＳトランジスタＱ５および
Ｑ６が配設されている。また、ＳＴＩ膜ＳＴ上にはゲー
ト構造体ＧＴ６４がゲート配線として配設されている。
【０１５７】ＭＯＳトランジスタＱ５およびＱ６は、ゲ
ート構造体ＧＴ６５およびＧＴ６６と、ゲート構造体Ｇ
Ｔ６５およびＧＴ６６の両サイドのシリコン基板１の表
面内に形成されたソース・ドレイン層７を有している。
また、ソース・ドレイン層７の表面にはコバルトシリサ
イドで形成されたシリサイド層６１が形成されている。
【０１５８】ゲート構造体ＧＴ６４は、ＳＴＩ膜ＳＴ上
に形成されたゲート酸化膜２と、ゲート酸化膜２上に形
成されたポリシリコンで構成されるゲート電極３と、ゲ
ート電極３上に形成された上部窒化膜４と、上部窒化膜
４、ゲート電極３、ゲート酸化膜２の側面に接するよう
に形成されたサイドウォール窒化膜５とを有して構成さ
れている。
【０１５９】ゲート構造体ＧＴ６５は、シリコン基板１
上に形成されたゲート酸化膜２と、ゲート酸化膜２上に
形成されたポリシリコンで構成されるゲート電極３と、
ゲート電極３上に形成された上部窒化膜４と、上部窒化
膜４、ゲート電極３、ゲート酸化膜２の側面に接するよ
うに形成されたサイドウォール窒化膜５とを有して構成
されている。
【０１６０】ゲート構造体ＧＴ６６は、シリコン基板１
上に形成されたゲート酸化膜２と、ゲート酸化膜２上に
形成されたポリシリコンで構成されるゲート電極３と、
ゲート電極３上に形成されたシリサイド層６と、シリサ
イド層６、ゲート電極３、ゲート酸化膜２の側面に接す
るように形成されたサイドウォール窒化膜５とを有して
構成されている。
【０１６１】なお、ゲート構造体ＧＴ６５およびＧＴ６
６の上部には、その輪郭に沿うように形成された酸化膜
８および窒化膜９が部分的に残存している。
【０１６２】そして、窒化膜９を含めてゲート構造体Ｇ
Ｔ６４〜ＧＴ６６を覆うようにシリコン酸化膜で構成さ
れる層間絶縁膜１０が形成され、層間絶縁膜１０を貫通
してＳＴＩ膜ＳＴを挟んで併設されたソース・ドレイン
層７に達するとともに、ゲート構造体ＧＴ６４を露出す
るコンタクトホールＣＨ１２が形成され、コンタクトホ
ールＣＨ１２内には、例えばタングステンで構成された
導体層ＣＬ１２が埋め込まれ、ＭＯＳトランジスタＱ５
およびＱ６のソース・ドレイン層７を同時に接続するシ
ェアードコンタクトを構成している。
【０１６３】ゲート構造体ＧＴ６４は、ゲート電極３が
窒化膜で覆われているため、層間絶縁膜１０のエッチン
グによって露出することが防止でき、ゲート構造体ＧＴ
６５およびＧＴ６６のソース・ドレイン層７と電気的に
接続されることはない。
【０１６４】このように、分離絶縁膜を挟んで併設さ
れ、電気的に接続したい活性領域間に電気的に分離した
い配線がある場合でも、当該電気的に分離したい配線を
窒化膜で覆い、これを覆うように導体層を配設すること
で、活性領域間の接続を容易に行うことができる。
【０１６５】従来はこのような場合、電気的に接続した
い活性領域上に個々にコンタクトを設け、当該コンタク
トを層間絶縁膜上に配設した配線層を介して接続する構
成としていたので製造工程が複雑となり、また、レイア
ウトにも規制が多かったが、上述した構成とすること
で、製造工程が簡略化できるとともに、レイアウトの自
由度が上がり、高集積化も可能となる。
【０１６６】なお、図１に示したＳＡＣ構造およびサリ
サイド構造と組み合わせて用いることで、適用範囲をよ
り広げることができることは言うまでもない。
【０１６７】また、図２０においてはゲートＧＴ６６の
ゲート電極３の上部にシリサイド層６が形成されている
ので、コンタクトホールＣＨ１２がシリサイド層６に係
合すると、導体層ＣＬ１２とゲート電極３とが短絡する
ことになり、動作上の不具合が発生するので、ゲート構
造体ＧＴ６５とゲート構造体ＧＴ６６の配設間隔はコン
タクトホールの重ね合わせマージンを考慮して設定され
ていたが、ゲート構造体ＧＴ６６がゲート構造体ＧＴ６
５と同様に、ゲート電極３が窒化膜で覆われた構成であ
る場合は、ゲート構造体ＧＴ６６およびゲート構造体Ｇ
Ｔ６５でＳＡＣ構造を形成でき、コンタクトホールＣＨ
１２の開口寸法は、ゲート構造体ＧＴ６５およびＧＴ６
６の配置間隔によって自己整合的に決定され、コンタク
トホールＣＨ１２の重ね合わせマージンに規制されずに
ゲート構造体ＧＴ６５およびＧＴ６６を配設することが
でき、ゲート間隔を短縮して高集積化を達成できる。な
お、ゲート間隔を短縮するということは、ソース・ドレ
イン層の面積が小さくなるということであり、接合容量
を低減して動作の高速化につながる。
【０１６８】＜Ａ−１４．変形例１１＞図２０を用いて
説明した変形例１０においては、活性領域どうしを接続
するシェアードコンタクトの構成を示したが、図２１に
示すように、ゲート配線を跨いで、ＭＯＳトランジスタ
の活性領域とゲート配線を接続するシェアードコンタク
トを形成することもできる。
【０１６９】図２１において、シリコン基板１上に、Ｍ
ＯＳトランジスタＱ７が配設され、シリコン基板１上に
配設されたＳＴＩ膜ＳＴの上に、ゲート構造体ＧＴ６８
およびＧＴ６９がゲート配線として配設されている。
【０１７０】ＭＯＳトランジスタＱ７は、ゲート構造体
ＧＴ６７と、ゲート構造体ＧＴ６７の両サイドのシリコ
ン基板１の表面内に形成されたソース・ドレイン層７を
有している。また、ソース・ドレイン層７の表面にはコ
バルトシリサイドで形成されたシリサイド層６１が形成
されている。
【０１７１】ゲート構造体ＧＴ６７は、シリコン基板１
上に形成されたゲート酸化膜２と、ゲート酸化膜２上に
形成されたポリシリコンで構成されるゲート電極３と、
ゲート電極３上に形成されたシリサイド層６と、シリサ
イド層６、ゲート電極３、ゲート酸化膜２の側面に接す
るように形成されたサイドウォール窒化膜５とを有して
構成されている。
【０１７２】ゲート構造体ＧＴ６８は、ＳＴＩ膜ＳＴ上
に形成されたゲート酸化膜２と、ゲート酸化膜２上に形
成されたポリシリコンで構成されるゲート電極３と、ゲ
ート電極３上に形成されたシリサイド層６と、シリサイ
ド層６、ゲート電極３、ゲート酸化膜２の側面に接する
ように形成されたサイドウォール窒化膜５とを有して構
成されている。
【０１７３】ゲート構造体ＧＴ６７とＧＴ６８との間に
配設されるゲート構造体ＧＴ６９は、ＳＴＩ膜ＳＴ上に
形成されたゲート酸化膜２と、ゲート酸化膜２上に形成
されたポリシリコンで構成されるゲート電極３と、ゲー
ト電極３上に形成された上部窒化膜４と、上部窒化膜
４、ゲート電極３、ゲート酸化膜２の側面に接するよう
に形成されたサイドウォール窒化膜５とを有して構成さ
れている。
【０１７４】なお、ゲート構造体ＧＴ６７およびＧＴ６
８の上部には、その輪郭に沿うように形成された酸化膜
８および窒化膜９が部分的に残存している。
【０１７５】そして、窒化膜９を含めてゲート構造体Ｇ
Ｔ６７〜ＧＴ６９を覆うようにシリコン酸化膜で構成さ
れる層間絶縁膜１０が形成され、層間絶縁膜１０を貫通
してＳＴＩ膜ＳＴに隣接するＭＯＳトランジスタＱ７の
ソース・ドレイン層７に達するとともに、ゲート構造体
ＧＴ６８のゲート電極３に係合するとともに、ゲート構
造体ＧＴ６９を露出させるコンタクトホールＣＨ１３が
形成され、コンタクトホールＣＨ１３内には、例えばタ
ングステンで構成された導体層ＣＬ１３が埋め込まれ、
ＭＯＳトランジスタＱ７のソース・ドレイン層７および
ゲート構造体ＧＴ６８のゲート電極３を同時に接続する
シェアードコンタクトを構成している。
【０１７６】ゲート構造体ＧＴ６９は、ゲート電極３が
窒化膜で覆われているため、層間絶縁膜１０のエッチン
グによって露出することが防止でき、ゲート構造体ＧＴ
６８のゲート電極３およびＭＯＳトランジスタＱ７のソ
ース・ドレイン層７と電気的に接続されることはない。
【０１７７】このように、電気的に接続したい配線と活
性領域との間に、電気的に分離したい配線がある場合で
も、当該電気的に分離したい配線を窒化膜で覆い、これ
を覆うように導体層を配設することで、電気的に接続し
たい配線と活性領域との接続を容易に行うことができ
る。
【０１７８】従来はこのような場合、電気的に接続した
い配線および活性領域上に個々にコンタクトを設け、当
該コンタクトを層間絶縁膜上に配設した配線層を介して
接続する構成としていたので製造工程が複雑となり、ま
た、レイアウトにも規制が多かったが、上述した構成と
することで、製造工程が簡略化できるとともに、レイア
ウトの自由度が上がり、高集積化も可能となる。
【０１７９】なお、図１に示したＳＡＣ構造およびサリ
サイド構造と組み合わせて用いることで、適用範囲をよ
り広げることができることは言うまでもない。
【０１８０】また、図２１においてはゲートＧＴ６７が
サリサイド構造となっているので、コンタクトホールＣ
Ｈ１３がシリサイド層６に係合すると、導体層ＣＬ１３
とゲート電極３とが短絡することになり、動作上の不具
合が発生するので、ゲート構造体ＧＴ６７とゲート構造
体ＧＴ６８の配設間隔はコンタクトホールの重ね合わせ
マージンを考慮して設定されていたが、ゲート構造体Ｇ
Ｔ６７がゲート構造体ＧＴ６９と同様に、ゲート電極３
が窒化膜で覆われた構成である場合は、コンタクトホー
ルＣＨ１３の開口寸法は、ゲート構造体ＧＴ６７および
ＧＴ６８の配置間隔によって自己整合的に決定され、コ
ンタクトホールＣＨ１３の重ね合わせマージンに規制さ
れずにゲート構造体ＧＴ６７およびＧＴ６８を配設する
ことができ、ゲート間隔を短縮して高集積化を達成でき
る。なお、ゲート間隔を短縮するということは、ソース
・ドレイン層の面積が小さくなるということであり、接
合容量を低減して動作の高速化につながる。
【０１８１】＜Ａ−１５．変形例１２＞図２２に、電気
的に分離されたＭＯＳトランジスタの活性領域どうしを
ゲート配線を跨いで接続するとともに、ＭＯＳトランジ
スタのゲート電極も併せて接続するシェアードコンタク
トの構成を示す。
【０１８２】図２２において、シリコン基板１上に、Ｓ
ＴＩ膜ＳＴで分離されたＭＯＳトランジスタＱ１１およ
びＱ１２が配設されている。また、ＳＴＩ膜ＳＴ上には
ゲート構造体ＧＴ７３がゲート配線として配設されてい
る。
【０１８３】ＭＯＳトランジスタＱ１１およびＱ１２
は、ゲート構造体ＧＴ７１およびＧＴ７２と、ゲート構
造体ＧＴ７１およびＧＴ７２の両サイドのシリコン基板
１の表面内に形成されたソース・ドレイン層７を有して
いる。また、ソース・ドレイン層７の表面にはコバルト
シリサイドで形成されたシリサイド層６１が形成されて
いる。
【０１８４】ゲート構造体ＧＴ７３は、ＳＴＩ膜ＳＴ上
に形成されたゲート酸化膜２と、ゲート酸化膜２上に形
成されたポリシリコンで構成されるゲート電極３と、ゲ
ート電極３上に形成された上部窒化膜４と、上部窒化膜
４、ゲート電極３、ゲート酸化膜２の側面に接するよう
に形成されたサイドウォール窒化膜５とを有して構成さ
れている。
【０１８５】ゲート構造体ＧＴ７１およびＧＴ７２は、
シリコン基板１上に形成されたゲート酸化膜２と、ゲー
ト酸化膜２上に形成されたポリシリコンで構成されるゲ
ート電極３と、ゲート電極３上に形成されたシリサイド
層６と、シリサイド層６、ゲート電極３、ゲート酸化膜
２の側面に接するように形成されたサイドウォール窒化
膜５とを有して構成されている。
【０１８６】ゲート構造体ＧＴ６６は、シリコン基板１
上に形成されたゲート酸化膜２と、ゲート酸化膜２上に
形成されたポリシリコンで構成されるゲート電極３と、
ゲート電極３上に形成されたシリサイド層６と、シリサ
イド層６、ゲート電極３、ゲート酸化膜２の側面に接す
るように形成されたサイドウォール窒化膜５とを有して
構成されている。
【０１８７】なお、ゲート構造体ＧＴ７１およびＧＴ７
２の上部には、その輪郭に沿うように形成された酸化膜
８および窒化膜９が部分的に残存している。
【０１８８】そして、窒化膜９を含めてゲート構造体Ｇ
Ｔ７１〜ＧＴ７３を覆うようにシリコン酸化膜で構成さ
れる層間絶縁膜１０が形成され、層間絶縁膜１０を貫通
してＳＴＩ膜ＳＴを挟んで併設されたソース・ドレイン
層７に達するとともに、ゲート構造体ＧＴ７１およびＧ
Ｔ７２のシリサイド層６とゲート構造体ＧＴ７３に係合
するコンタクトホールＣＨ１４が形成され、コンタクト
ホールＣＨ１４内には、例えばタングステンで構成され
た導体層ＣＬ１４が埋め込まれ、ゲート構造体ＧＴ７１
およびＧＴ７２のゲート電極３と、ＭＯＳトランジスタ
Ｑ１１およびＱ１２のソース・ドレイン層７を同時に接
続するシェアードコンタクトを構成している。
【０１８９】ゲート構造体ＧＴ７２は、ゲート電極３が
窒化膜で覆われているため、層間絶縁膜１０のエッチン
グによって露出することが防止でき、ゲート構造体ＧＴ
７１およびＧＴ７２のゲート電極３およびソース・ドレ
イン層７と電気的に接続されることはない。
【０１９０】このように、分離絶縁膜を挟んで併設さ
れ、その活性領域どうし、ゲート電極どうしを電気的に
接続したい２つのＭＯＳトランジスタの間に、電気的に
分離したい配線がある場合でも、当該電気的に分離した
い配線を窒化膜で覆い、これを覆うように導体層を配設
することで、活性領域間およびゲート電極間の接続を容
易に行うことができる。
【０１９１】従来はこのような場合、電気的に接続した
い活性領域上、およびゲート電極上に個々にコンタクト
を設け、当該コンタクトを層間絶縁膜上に配設した配線
層を介して接続する構成としていたので製造工程が複雑
となり、また、レイアウトにも規制が多かったが、上述
した構成とすることで、製造工程が簡略化できるととも
に、レイアウトの自由度が上がり、高集積化も可能とな
る。
【０１９２】また、コンタクトホールＣＨ１４の開口寸
法は、ゲート構造体ＧＴ７１およびＧＴ７２の配置間隔
によって自己整合的に決定され、コンタクトホールＣＨ
１４の重ね合わせマージンに規制されずにゲート構造体
ＧＴ７１およびＧＴ７２を配設することができ、ゲート
間隔を短縮して高集積化を達成できる。なお、ゲート間
隔を短縮するということは、ソース・ドレイン層の面積
が小さくなるということであり、接合容量を低減して動
作の高速化につながる。
【０１９３】なお、図１に示したＳＡＣ構造およびサリ
サイド構造と組み合わせて用いることで、適用範囲をよ
り広げることができることは言うまでもない。
【０１９４】また、以上説明した実施の形態１およびそ
の変形例においては、上部窒化膜４は窒化膜だけの構成
としたが、例えば酸化膜と窒化膜の２層構造としても良
く、層間絶縁膜１０のエッチングに際してエッチングさ
れず、またシリサイド層が形成されない構成であれば良
い。
【０１９５】また、分離絶縁膜としてＳＴＩ膜ＳＴを例
示したが、これに限定されるものではなく、ＬＯＣＯＳ
膜であっても良い。
【０１９６】＜Ｂ．実施の形態２＞ ＜Ｂ−１．装置構成＞図１に示したゲート構造体ＧＴ１
１およびＧＴ１２で構成されるＳＡＣ構造は、コンタク
トホールＣＨ１の重ね合わせマージンに規制されずにゲ
ート構造体ＧＴ１１およびＧＴ１２を配設することがで
き、ゲート間隔を短縮して高集積化を達成できるという
点で有効であるが、ゲート電極３上にシリサイド層を有
さないので、ゲート電極３の低抵抗化は望めない。
【０１９７】しかしながら、ＳＡＣ構造を、セルフアラ
インコンタクトであるコンタクトホールＣＨ１の近傍だ
けに限定することで、ゲート電極３の低抵抗化を図るこ
とは可能である。
【０１９８】以下、本発明に係る実施の形態２として、
ＳＡＣ構造を、セルフアラインコンタクトの近傍だけに
限定した構成について図２３および図２４を用いて説明
する。
【０１９９】図２３は、セルフアラインコンタクトの近
傍の構成を示す平面図であり、活性領域ＡＲ上に平行に
配設されたゲート構造体ＧＴ１１およびＧＴ１２と、ゲ
ート構造体ＧＴ１１とＧＴ１２との間に配設されたコン
タクトホールＣＨ１と、ゲート構造体ＧＴ１１およびＧ
Ｔ１２の外側の活性領域ＡＲ上に配設されたコンタクト
ホールＣＨ２１およびＣＨ２２を示している。なお、コ
ンタクトホールＣＨ１、ＣＨ２１およびＣＨ２２は図２
３に示すような溝状のものであっても、通常の円形状で
あっても良い。
【０２００】そして、コンタクトホールＣＨ１のごく近
傍の領域Ｘ内のゲート構造体ＧＴ１１およびＧＴ１２が
上部窒化膜４を有し、領域Ｘ外のゲート構造体ＧＴ１１
およびＧＴ１２はシリサイド層６を有する構成となって
いる。
【０２０１】図２３におけるＡ−Ａ線での断面図を図２
４に示す。図２４に示すようにシリコン基板１上には、
ゲート構造体ＧＴ１１およびＧＴ１２が所定の間隔を開
けて配設され、ゲート構造体ＧＴ１１およびＧＴ１２の
両サイドのシリコン基板１の表面内にはソース・ドレイ
ン層７が形成され、ソース・ドレイン層７の表面にはコ
バルトシリサイドで形成されたシリサイド層６１が形成
されている。
【０２０２】なお、ゲート構造体ＧＴ１１およびＧＴ１
２の構成は図１を用いて説明しているので重複する説明
は省略する。
【０２０３】そして、ゲート構造体ＧＴ１１およびＧＴ
１２を覆うようにシリコン酸化膜で構成される層間絶縁
膜１０が形成され、ゲート構造体ＧＴ１１およびＧＴ１
２間のソース・ドレイン層７に達するように層間絶縁膜
１０を貫通するコンタクトホールＣＨ１が形成され、ま
た、ゲート構造体ＧＴ１１およびＧＴ１２の外側のソー
ス・ドレイン層７に達するようにコンタクトホールＣＨ
２１およびＣＨ２２が形成されている。なお、活性領域
はＳＴＩ膜ＳＴによって規定されている。
【０２０４】＜Ｂ−２．作用効果＞このように、ＳＡＣ
構造を、セルフアラインコンタクトであるコンタクトホ
ールＣＨ１の近傍だけに限定し、その他の部分のゲート
上にシリサイド層６を設けることで、ゲート電極３の低
抵抗化を図ることができ、高速動作を維持しつつ高集積
化も可能となる。
【０２０５】＜Ｂ−３．レイアウト設計の一例＞図２３
に示すように、ＳＡＣ構造を、セルフアラインコンタク
トであるコンタクトホールＣＨ１の近傍だけに限定する
には、レイアウト設計の段階で、セルフアラインコンタ
クトの大きさを示すデータに所定の係数を掛けて、オー
バーサイズデータを作成し、それを領域Ｘの大きさとす
る手法を採れば良い。なお、所定の係数は、セルフアラ
インコンタクトとゲートまでの距離や、ゲート長に合わ
せて種々に準備しておく。
【０２０６】このように、領域Ｘの大きさを自動的に設
定することでマスクデータの作成等が容易となる。
【０２０７】＜Ｂ−４．変形例１＞図２３を用いて説明
したように、ＳＡＣ構造を、セルフアラインコンタクト
であるコンタクトホールＣＨ１の近傍だけに限定する構
成は、ゲート電極３の低抵抗化を図るという観点だけで
なく、デュアルポリシリコンゲートにおいてはＰＮ接合
境界部での寄生ダイオードの形成を防止するという点に
おいても有効である。
【０２０８】すなわち、図２５に示すように活性領域Ｎ
ＲにＮチャネル型ＭＯＳトランジスタ（ＮＭＯＳトラン
ジスタと呼称）Ｎ１およびＮ２が形成され、活性領域Ｐ
ＲにＰチャネル型ＭＯＳトランジスタ（ＰＭＯＳトラン
ジスタと呼称）Ｐ１およびＰ２が形成され、ＮＭＯＳト
ランジスタＮ１のゲート構造体ＧＴＮ１とＰＭＯＳトラ
ンジスタＰ１のゲート構造体ＧＴＰ１と、ＮＭＯＳトラ
ンジスタＮ２のゲート構造体ＧＴＮ２とＰＭＯＳトラン
ジスタＰ２のゲート構造体ＧＴＰ２とが接続された構成
において、ＮＭＯＳトランジスタＮ１、Ｎ２およびＰＭ
ＯＳトランジスタＰ１、Ｐ２のゲートに、それぞれ、Ｎ
型不純物およびＰ型不純物が比較的高濃度に注入され
て、デュアルポリシリコンゲートとなっている場合、各
トランジスタのゲートの接合部分はＰＮ接合となり、そ
こに寄生ダイオードが形成される可能性がある。
【０２０９】そこで、ＮＭＯＳトランジスタＮ１、Ｎ２
およびＰＭＯＳトランジスタＰ１、Ｐ２のゲートの接合
部分近傍の領域Ｗにおいてはゲート上にシリサイド層を
形成することで、寄生ダイオードの形成を防止すること
ができる。なお、セルフアラインコンタクトであるコン
タクトホールＣＨ３１およびＣＨ４１の近傍の領域Ｙお
よび領域ＺのゲートはＳＡＣ構造とし、シリサイド層は
形成しないようにすることで、ゲート間隔を短くできる
ことは言うまでもない。
【０２１０】＜Ｂ−５．変形例２＞以上の説明では、コ
ンタクトホールＣＨ３１およびＣＨ４１の近傍の領域Ｙ
および領域ＺではゲートをＳＡＣ構造としていたが、一
方のコンタクトホールの近傍のゲートだけをＳＡＣ構造
とすることで、以下に説明するような効果を得ることが
できる。
【０２１１】図２６は、活性領域ＮＲに形成されるＮＭ
ＯＳトランジスタＮ３およびＮ４、活性領域ＰＲに形成
されるＰＭＯＳトランジスタＰ３およびＰ４の形成途中
の状態を示す図であり、ＮＭＯＳトランジスタＮ３のゲ
ート構造体ＧＴＮ３とＰＭＯＳトランジスタＰ３のゲー
ト構造体ＧＴＰ３と、ＮＭＯＳトランジスタＮ４のゲー
ト構造体ＧＴＮ４とＰＭＯＳトランジスタＰ４のゲート
構造体ＧＴＰ４とが接続された構成において、領域Ｙの
ゲートはＳＡＣ構造となり、領域Ｖのゲート上にはシリ
サイド層も窒化膜も形成されていない。なお、領域Ｗに
おいてはゲート上にシリサイド層６を形成することで、
寄生ダイオードの形成を防止することができる。
【０２１２】図２６のＢ−Ｂ線およびＣ−Ｃ線における
断面図を図２７および図２８に示す。図２７において、
ゲート構造体ＧＴＮ３およびＧＴＮ４は、シリコン基板
１上に形成されたゲート酸化膜２と、ゲート酸化膜２上
に形成されたポリシリコンで構成されるゲート電極３
と、ゲート電極３上に形成された上部窒化膜４と、上部
窒化膜４、ゲート電極３、ゲート酸化膜２の側面に接す
るように形成されたサイドウォール窒化膜５とを有して
構成されている。
【０２１３】図２８において、ゲート構造体ＧＴＰ３お
よびＧＴＰ４は、シリコン基板１上に形成されたゲート
酸化膜２と、ゲート酸化膜２上に形成されたポリシリコ
ンで構成されるゲート電極３と、ゲート電極３、ゲート
酸化膜２の側面に接するように形成されたサイドウォー
ル窒化膜５とを有して構成されている。
【０２１４】ＮＭＯＳトランジスタＮ３およびＮ４にお
いては、ゲート構造体ＧＴＮ３およびＧＴＮ４をマスク
としてＮ型不純物（リンあるいはヒ素等）を比較的高濃
度に注入してソース・ドレイン層７を形成し、ＰＭＯＳ
トランジスタＰ３およびＰ４においては、ゲート構造体
ＧＴＰ３およびＧＴＰ４をマスクとしてＰ型不純物（ボ
ロン等）を比較的高濃度に注入してソース・ドレイン層
７を形成するが、このとき、それぞれのゲート電極３に
も不純物を注入することで、デュアルポリシリコンゲー
トを形成できる。
【０２１５】デュアルポリシリコンゲートでは、ゲート
中の不純物の濃度と、活性化率で仕事関数が設定でき、
しきい値を調整することができる。そして、ゲート上に
シリサイド層を形成するか否かで、ゲートに注入される
不純物濃度を変えることができるので、不純物量を多く
したいトランジスタのゲート上にはゲート構造体ＧＴＰ
３およびＧＴＰ４のようにシリサイド層も窒化膜も形成
せず、不純物量を少なくし、かつＳＡＣ構造にしたいト
ランジスタのゲート上にはゲート構造体ＧＴＮ３および
ＧＴＮ４のように上部窒化膜４を形成する。つまり、ソ
ース・ドレイン層を形成する際、上部窒化膜の有無によ
ってゲート電極内に導入する不純物量を制御する。
【０２１６】このような構成とすることで、例えば、ゲ
ート構造体ＧＴＮ３およびＧＴＮ４におけるゲート電極
３中の不純物濃度は、ゲート構造体ＧＴＰ３およびＧＴ
Ｐ４の８０％程度とし、ＮＭＯＳトランジスタＮ３およ
びＮ４のしきい値を、ＰＭＯＳトランジスタＰ３および
Ｐ４よりも高くすることができる。もちろん、不純物濃
度はＮＭＯＳトランジスタとＰＭＯＳトランジスタとで
独立に設定可能である。
【０２１７】＜Ｃ．実施の形態３＞以上説明した実施の
形態１および２において、ＳＡＣ構造を採ることでゲー
ト間隔を短縮して高集積化を達成できることを説明し
た。そこで、ＳＡＣ構造を採用した場合のレイアウトの
一例を図２９に示す。
【０２１８】図２９において、活性領域ＡＲに複数のゲ
ート構造体ＧＴ９０が平行に配列され、各ゲート間に複
数のコンタクトホールＣＨ９０が配設されている。
【０２１９】活性領域ＡＲ内においてはゲート構造体Ｇ
Ｔ９０はシリサイド化されておらずＳＡＣ構造となって
おり、活性領域ＡＲの外部のゲート構造体ＧＴ９０上に
はシリサイド層６が形成されている。
【０２２０】このような構成を採ることで、ゲート間隔
（ピッチ）を短縮して高集積化を達成できる。例えば、
従来、０．７μｍピッチで形成していたトランジスタ
を、ＳＡＣ構造の採用により例えば、０．５６umピッチ
程度にできるが、コンタクトホールＣＨ９０を各ゲート
構造体ＧＴ９０間に同数で、同じように配置すると、コ
ンタクトホールＣＨ９０が密集し、コンタクトホールＣ
Ｈ９０の形成時に、写真製版技術を用いてレジストのパ
ターニングを行う際に、近接効果等によりパターン解像
に不具合が生じる可能性がある。
【０２２１】これを解消するためには、図３０に示すよ
うにコンタクトホールＣＨ９０の配列個数と、配列パタ
ーンをゲート間ごとに変えるようにすれば良い。
【０２２２】図３０においては、３個のコンタクトホー
ルＣＨ９０が配列されたゲート間と、２個のコンタクト
ホールＣＨ９０が配列されたゲート間が交互になるよう
に構成され、コンタクトホールＣＨ９０の密集度を下げ
るようになっている。
【０２２３】このような構成を採ることで、近接効果等
による影響を軽減して、さらにゲート間隔を短縮でき、
例えば０．５０μｍピッチ程度にまで縮小することが可
能となる。
【０２２４】なお、コンタクトホールＣＨ９０の個数が
減っても、ゲート間、すなわちソース・ドレイン層上に
は実施の形態１およびその変形例において説明したよう
に、シリサイド層６と同時に形成されたシリサイド層が
存在するので、コンタクト抵抗が極端に大きくなるよう
なことが防止できる。
【０２２５】
【発明の効果】本発明に係る請求項１記載の半導体装置
によれば、構成の異なる複数の回路部、例えばＳＲＡＭ
などのメモリ部と、ロジック部とを備える半導体装置に
おいて、メモリ部で第１のゲート構造体に基づくセルフ
アラインコンタクト構造と、第２のゲート構造体に基づ
くサリサイド構造とを併設することで、高集積化を達成
できるとともに、動作の高速化も達成できる。また、ロ
ジック部で上述したようなセルフアラインコンタクト構
造とサリサイド構造とを併設することで、高速動作を維
持しつつ高集積化も可能となる。
【０２２６】本発明に係る請求項２記載の半導体装置に
よれば、並列配置された第１のゲート構造体に基づいて
セルフアラインコンタクト構造を得ることができ、ゲー
ト間隔を短縮して高集積化を達成できる。
【０２２７】本発明に係る請求項３記載の半導体装置に
よれば、第２のゲート構造体に基づいてシェアードコン
タクトを構成でき、第２のゲート構造体のシリサイド
層、すなわちゲート電極と半導体基板、すなわち活性領
域との接続のための構成が単純化できる。
【０２２８】本発明に係る請求項４記載の半導体装置に
よれば、並列配置された第２のゲート構造体のうちの一
方に基づいてシェアードコンタクトを構成でき、第２の
ゲート構造体のシリサイド層、すなわちゲート電極と半
導体基板、すなわち活性領域との接続のための構成が単
純化できる。
【０２２９】本発明に係る請求項５記載の半導体装置に
よれば、ゲート配線となる分離絶縁膜上の第２のゲート
構造体においてシリサイド層を配設することで、第２の
ゲート構造体の抵抗を下げることができる。
【０２３０】本発明に係る請求項６記載の半導体装置に
よれば、分離絶縁膜を挟んで併設され、電気的に分離さ
れたソース・ドレイン層と、第２のゲート構造体のシリ
サイド層、すなわちゲート電極を電気的に接続するため
の構成が単純化できる。
【０２３１】本発明に係る請求項７記載の半導体装置に
よれば、導体層が中央ゲート構造体を覆うことになる
が、第１のゲート構造体のゲート電極は絶縁膜で覆われ
ているので、第１サイドおよび第２サイドのゲート構造
体とは電気的に独立して存在でき、レイアウトの自由度
が上がり、高集積化も可能となる。
【０２３２】本発明に係る請求項８記載の半導体装置に
よれば、電気的に接続したい配線の間に、電気的に分離
したい配線がある場合でも、当該電気的に分離したい配
線を絶縁膜で覆い、これを覆うように導体層を配設する
ことで、電気的に接続したい配線間の接続を容易に行う
ことができる。従来はこのような場合、電気的に接続し
たい配線上に個々にコンタクトを設け、当該コンタクト
を層間絶縁膜上に配設した配線層を介して接続する構成
としていたので製造工程が複雑となり、また、レイアウ
トにも規制が多かったが、本発明の構成とすることで、
製造工程が簡略化できるとともに、レイアウトの自由度
が上がり、高集積化も可能となる。
【０２３３】本発明に係る請求項９記載の半導体装置に
よれば、分離絶縁膜を挟んで併設され、電気的に接続し
たいソース・ドレイン層間に電気的に分離したい配線が
ある場合でも、当該電気的に分離したい配線を絶縁膜で
覆い、これを覆うように導体層を配設することで、ソー
ス・ドレイン層間の接続を容易に行うことができる。従
来はこのような場合、電気的に接続したいソース・ドレ
イン層上に個々にコンタクトを設け、当該コンタクトを
層間絶縁膜上に配設した配線層を介して接続する構成と
していたので製造工程が複雑となり、また、レイアウト
にも規制が多かったが、本発明の構成とすることで、製
造工程が簡略化できるとともに、レイアウトの自由度が
上がり、高集積化も可能となる。
【０２３４】本発明に係る請求項１０記載の半導体装置
によれば、電気的に接続したい配線とソース・ドレイン
層との間に、電気的に分離したい配線がある場合でも、
当該電気的に分離したい配線を絶縁膜で覆い、これを覆
うように導体層を配設することで、電気的に接続したい
配線とソース・ドレイン層との接続を容易に行うことが
できる。従来はこのような場合、電気的に接続したい配
線およびソース・ドレイン層上に個々にコンタクトを設
け、当該コンタクトを層間絶縁膜上に配設した配線層を
介して接続する構成としていたので製造工程が複雑とな
り、また、レイアウトにも規制が多かったが、本発明の
構成とすることで、製造工程が簡略化できるとともに、
レイアウトの自由度が上がり、高集積化も可能となる。
【０２３５】本発明に係る請求項１１記載の半導体装置
によれば、分離絶縁膜を挟んで併設され、ソース・ドレ
イン層どうし、ゲート電極どうしを電気的に接続したい
２つのＭＯＳトランジスタの間に、電気的に分離したい
配線がある場合でも、当該電気的に分離したい配線を絶
縁膜で覆い、これを覆うように導体層を配設すること
で、ソース・ドレイン層間およびゲート電極間の接続を
容易に行うことができる。従来はこのような場合、電気
的に接続したいソース・ドレイン層上、およびゲート電
極上に個々にコンタクトを設け、当該コンタクトを層間
絶縁膜上に配設した配線層を介して接続する構成として
いたので製造工程が複雑となり、また、レイアウトにも
規制が多かったが、本発明の構成とすることで、製造工
程が簡略化できるとともに、レイアウトの自由度が上が
り、高集積化も可能となる。
【０２３６】本発明に係る請求項１２記載の半導体装置
によれば、並列配置された第１のゲート構造体で構成さ
れるセルフアラインコンタクト構造をセルフアラインコ
ンタクトの近傍だけに限定し、セルフアラインコンタク
トの近傍領域外においては、並列配置された第１のゲー
ト構造体に連続して第２のゲート構造体、すなわちシリ
サイド層を備えたゲートを配設することで、ゲート電極
の低抵抗化を図ることができ、高速動作を維持しつつ高
集積化も可能となる。
【０２３７】本発明に係る請求項１３記載の半導体装置
によれば、第１のゲート構造体がデュアルポリシリコン
ゲートである場合に、導電型の異なるＭＯＳトランジス
タのゲートどうしを接続した構成であっても、セルフア
ラインコンタクトの近傍領域外においては、並列配置さ
れた第１のゲート構造体に連続して第２のゲート構造
体、すなわちシリサイド層を備えたゲートを配設するこ
とで、導電型の異なる不純物が注入された２種類のゲー
トの接合部において寄生ダイオードの形成を防止するこ
とができる。
【０２３８】本発明に係る請求項１４記載の半導体装置
によれば、セルフアラインコンタクト構造を採用した場
合のコンタクトホールの平面的な配設パターンを、ソー
ス・ドレイン層のうち、隣り合うものどうしでは、互い
違いの配列となるように設定することで、コンタクトホ
ールの密集度が低下し、コンタクトホールの形成時に、
写真製版技術を用いてレジストのパターニングを行う際
に、近接効果等によりパターン解像に不具合が生じるこ
とを低減でき、ゲート間隔をさらに短縮できる。
【０２３９】本発明に係る請求項１５記載の半導体装置
によれば、ソース・ドレイン層の上部に、シリサイド層
をさらに有することで、ソース・ドレイン層とコンタク
ト部とのコンタクト抵抗を低減できる。
【０２４０】本発明に係る請求項１６記載の半導体装置
の製造方法によれば、シリサイド層の形成を防止する上
部窒化膜となる窒化膜を、予め、ゲート電極層上に選択
的に形成し、その上に酸化膜のマスクを形成すること
で、シリサイド層が形成されないゲートを任意の位置に
選択的に、比較的簡単な工程で形成できる。
【０２４１】本発明に係る請求項１７記載の半導体装置
の製造方法によれば、ソース・ドレイン層上にもシリサ
イド層が同時に形成でき、ソース・ドレイン層とコンタ
クト部とのコンタクト抵抗を低減した構成を容易に得る
ことができる。
【図面の簡単な説明】
【図１】 本発明に係る実施の形態１の半導体装置の構
成を説明する図である。
【図２】 本発明に係る実施の形態１の半導体装置の製
造工程を説明する図である。
【図３】 本発明に係る実施の形態１の半導体装置の製
造工程を説明する図である。
【図４】 本発明に係る実施の形態１の半導体装置の製
造工程を説明する図である。
【図５】 本発明に係る実施の形態１の半導体装置の製
造工程を説明する図である。
【図６】 本発明に係る実施の形態１の半導体装置の変
形例１の構成を説明する図である。
【図７】 本発明に係る実施の形態１の半導体装置の変
形例２の構成を説明する図である。
【図８】 本発明に係る実施の形態１の半導体装置の変
形例３の構成を説明する図である。
【図９】 本発明に係る実施の形態１の半導体装置の変
形例４の構成を説明する図である。
【図１０】 本発明に係る実施の形態１の半導体装置の
変形例５の構成を説明する図である。
【図１１】 本発明に係る実施の形態１の半導体装置の
変形例６の構成を説明する図である。
【図１２】 本発明に係る実施の形態１の半導体装置の
変形例７の構成を説明する図である。
【図１３】 本発明に係る実施の形態１の半導体装置の
変形例７の製造工程を説明する図である。
【図１４】 本発明に係る実施の形態１の半導体装置の
変形例７の製造工程を説明する図である。
【図１５】 本発明に係る実施の形態１の半導体装置の
変形例７の製造工程を説明する図である。
【図１６】 本発明に係る実施の形態１の半導体装置の
変形例７の製造工程を説明する図である。
【図１７】 本発明に係る実施の形態１の半導体装置の
変形例７の製造工程を説明する図である。
【図１８】 本発明に係る実施の形態１の半導体装置の
変形例８の構成を説明する図である。
【図１９】 本発明に係る実施の形態１の半導体装置の
変形例９の構成を説明する図である。
【図２０】 本発明に係る実施の形態１の半導体装置の
変形例１０の構成を説明する図である。
【図２１】 本発明に係る実施の形態１の半導体装置の
変形例１１の構成を説明する図である。
【図２２】 本発明に係る実施の形態１の半導体装置の
変形例１２の構成を説明する図である。
【図２３】 本発明に係る実施の形態２の半導体装置の
構成を説明する平面図である。
【図２４】 本発明に係る実施の形態２の半導体装置の
構成を説明する図である。
【図２５】 本発明に係る実施の形態２の半導体装置の
変形例１の構成を説明する平面図である。
【図２６】 本発明に係る実施の形態２の半導体装置の
変形例２の構成を説明する平面図である。
【図２７】 本発明に係る実施の形態２の半導体装置の
変形例２の構成を説明する図である。
【図２８】 本発明に係る実施の形態２の半導体装置の
変形例２の構成を説明する図である。
【図２９】 本発明に係る実施の形態３の半導体装置の
構成を説明する平面図である。
【図３０】 本発明に係る実施の形態３の半導体装置の
構成を説明する平面図である。
【図３１】 従来の半導体装置の構成を説明する図であ
る。
【図３２】 従来の半導体装置の構成を説明する図であ
る。
【符号の説明】
２ ゲート酸化膜、３ ゲート電極、４ 上部窒化膜、
６ シリサイド層、１０ 層間絶縁膜、ＧＴ１１〜ＧＴ
１４，ＧＴ２１〜ＧＴ２４，ＧＴ３１〜ＧＴ３４，ＧＴ
４１〜ＧＴ４４，ＧＴ５１〜ＧＴ５４，ＧＴ６１〜ＧＴ
６９，ＧＴ７１〜ＧＴ７３ ゲート構造体。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 東谷 恵市 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 4M104 AA01 BB01 BB20 CC01 CC05 DD04 DD07 DD32 DD72 DD80 DD84 EE05 EE09 EE17 FF13 FF14 FF21 FF30 GG09 GG10 GG14 GG16 HH14 5F033 HH04 HH19 HH25 JJ01 JJ19 KK04 KK25 LL04 MM01 MM07 NN01 NN40 QQ08 QQ09 QQ10 QQ25 QQ28 QQ59 QQ65 QQ70 QQ73 QQ82 RR06 TT08 VV06 VV16 XX03 XX10 XX33 5F048 AA01 AA09 AB01 AB03 AC01 AC03 BA01 BB06 BB07 BB08 BC06 BF06 BF07 BF15 BF16 BF19 BG01 BG14 DA04 DA18 DA19 DA27 5F083 BS00 GA01 JA35 JA53 MA02 MA15 PR07 PR29 PR34 PR36 ZA12

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に形成され、それぞれ構成
    の異なる複数の回路部を備えた半導体装置であって、 前記複数の回路部は、それぞれが、 前記半導体基板上および前記半導体基板上に配設された
    分離絶縁膜上の少なくとも一方に配設された第１および
    第２のゲート構造体と、 前記第１および第２のゲート構造体を覆う層間絶縁膜
    と、 前記層間絶縁膜を貫通して、前記半導体基板上および前
    記分離絶縁膜上の少なくとも一方に達する複数のコンタ
    クトとを備え、 前記第１のゲート構造体は、 第１のゲート酸化膜と、 前記第１のゲート酸化膜上に形成された第１のゲート電
    極と、 前記第１のゲート電極上に形成された上部絶縁膜と、 前記上部絶縁膜、前記第１のゲート電極、前記第１のゲ
    ート酸化膜の側面に形成された第１のサイドウォール絶
    縁膜と、を備え、 前記第２のゲート構造体は、 第２のゲート酸化膜と、 前記第２のゲート酸化膜上に形成された第２のゲート電
    極と、 前記第２のゲート電極上に形成されたシリサイド層と、 前記シリサイド層、前記第２のゲート電極、前記第２の
    ゲート酸化膜の側面に形成された第２のサイドウォール
    絶縁膜と、を備える、半導体装置。
  2. 【請求項２】 前記第１のゲート構造体は複数であっ
    て、 前記複数のコンタクトは、 並列に配設された前記第１のゲート構造体の間に配設さ
    れ、前記層間絶縁膜を貫通し、前記半導体基板上に達す
    るコンタクトホールを有し、前記第１のゲート構造体の
    配置間隔によって、前記コンタクトホールの開口寸法が
    自己整合的に決定されるセルフアラインコンタクトを備
    える、請求項１記載の半導体装置。
  3. 【請求項３】 前記複数のコンタクトは、 並列に配設された前記第１および第２のゲート構造体の
    間に配設され、前記層間絶縁膜を貫通し、前記半導体基
    板上に達するとともに、前記第２のゲート構造体の前記
    シリサイド層に達するコンタクトホールを有した、シェ
    アードコンタクトを備える、請求項１記載の半導体装
    置。
  4. 【請求項４】 前記第２のゲート構造体は複数であっ
    て、 前記複数のコンタクトは、 並列に配設された前記第２のゲート構造体の間に配設さ
    れ、前記層間絶縁膜を貫通し、前記半導体基板上に達す
    るとともに、少なくとも一方の前記第２のゲート構造体
    の前記シリサイド層にも達するコンタクトホールを有し
    た、シェアードコンタクトを備える、請求項１記載の半
    導体装置。
  5. 【請求項５】 前記コンタクトホールが係合する前記第
    ２のゲート構造体は前記分離絶縁膜上に配設される、請
    求項３または４記載の半導体装置。
  6. 【請求項６】 前記第１および第２のゲート構造体は、
    前記分離絶縁膜を挟んで前記半導体基板上に併設され、 前記第１および第２のゲート構造体の両サイドの前記半
    導体基板の表面内にそれぞれソース・ドレイン層を有
    し、 前記複数のコンタクト部は、 前記第１および第２のゲート構造体の間に配設され、前
    記層間絶縁膜を貫通し、前記分離絶縁膜を挟んで併設さ
    れた前記ソース・ドレイン層上および前記分離絶縁膜上
    に達するとともに、前記第２のゲート構造体の前記シリ
    サイド層に達するコンタクトホールを有する、シェアー
    ドコンタクトを備える、請求項１記載の半導体装置。
  7. 【請求項７】 前記第１のゲート構造体に相当し、相対
    的に中央に位置するように配設された中央ゲート構造体
    と、 それぞれ前記第１および第２のゲート構造体の何れかに
    相当し、前記中央ゲート構造体の両サイドに配設された
    第１サイドおよび第２サイドのゲート構造体と、 前記複数のコンタクトは、 前記第１サイドおよび第２サイドのゲート構造体の間に
    配設され、前記層間絶縁膜を貫通し、前記半導体基板上
    および前記分離絶縁膜上の少なくとも一方に達するとと
    もに、前記中央ゲート構造体を露出させるように配設さ
    れたコンタクトホールと、 前記コンタクトホールに埋め込まれ、前記中央ゲート構
    造体を覆う導体層とを有する、請求項１記載の半導体装
    置。
  8. 【請求項８】 前記中央ゲート構造体、前記第１サイド
    および第２サイドのゲート構造体は前記分離絶縁膜上に
    配設され、 前記第１サイドおよび第２サイドのゲート構造体は、と
    もに前記第２のゲート構造体に相当し、 前記コンタクトホールは、前記第１サイドおよび第２サ
    イドのゲート構造体の前記シリサイド層にも達するよう
    に配設される、請求項７記載の半導体装置。
  9. 【請求項９】 前記中央ゲート構造体は前記分離絶縁膜
    上に配設され、 前記第１サイドおよび第２サイドのゲート構造体は前記
    分離絶縁膜を挟んで前記半導体基板上に配設され、 前記第１サイドおよび第２サイドのゲート構造体の両サ
    イドの前記半導体基板の表面内にソース・ドレイン層を
    有し、 前記コンタクトホールは、前記第１サイドおよび第２サ
    イドのゲート構造体の前記分離絶縁膜を挟んで併設され
    た前記ソース・ドレイン層上に達するように配設され
    る、請求項７記載の半導体装置。
  10. 【請求項１０】 前記中央ゲート構造体および前記第１
    サイドのゲート構造体は前記分離絶縁膜上に配設され、
    前記第１サイドのゲート構造体は前記第２のゲート構造
    体に相当し、 前記第２サイドのゲート構造体は前記半導体基板上に配
    設され、その両サイドの前記半導体基板の表面内にソー
    ス・ドレイン層を有し、 前記コンタクトホールは、 前記第２サイドのゲート構造体の前記分離絶縁膜側の前
    記ソース・ドレイン層上に達するとともに、第１サイド
    のゲート構造体の前記シリサイド層にも達するように配
    設される、請求項７記載の半導体装置。
  11. 【請求項１１】 前記中央ゲート構造体は前記分離絶縁
    膜上に配設され、 前記第１サイドおよび第２サイドのゲート構造体は前記
    分離絶縁膜を挟んで前記半導体基板上に配設され、 前記第１サイドおよび第２サイドのゲート構造体の両サ
    イドの前記半導体基板の表面内にソース・ドレイン層を
    有し、 前記第１サイドおよび第２サイドのゲート構造体は、と
    もに前記第２のゲート構造体に相当し、 前記コンタクトホールは、前記第１サイドおよび第２サ
    イドのゲート構造体の前記分離絶縁膜を挟んで併設され
    た前記ソース・ドレイン層上に達するように配設される
    とともに、 第１サイドおよび第２サイドのゲート構造体の前記シリ
    サイド層にも達するように配設される、請求項７記載の
    半導体装置。
  12. 【請求項１２】 前記第１のゲート構造体の両サイドの
    前記半導体基板の表面内にソース・ドレイン層を有し、 前記第１のゲート構造体の形成領域は、前記セルフアラ
    インコンタクトの近傍領域であって、 前記セルフアラインコンタクトの近傍領域外において
    は、前記第１のゲート構造体に連続して前記第２のゲー
    ト構造体が配設される、請求項２記載の半導体装置。
  13. 【請求項１３】 前記第１のゲート構造体の前記ゲート
    電極は、前記ソース・ドレイン層と同じ導電型の不純物
    を有する、請求項１２記載の半導体装置。
  14. 【請求項１４】 前記第１のゲート構造体の両サイドの
    前記半導体基板の表面内にソース・ドレイン層を有し、 前記コンタクトホールは、前記ソース・ドレイン層上に
    複数個配設され、 前記コンタクトホールの平面的な配設パターンは、 前記ソース・ドレイン層のうち、隣り合うものどうしで
    は、互い違いの配列となるように設定される、請求項２
    記載の半導体装置。
  15. 【請求項１５】 前記ソース・ドレイン層の上部に、シ
    リサイド層をさらに有する請求項６、請求項９ないし請
    求項１２の何れかに記載の半導体装置。
  16. 【請求項１６】 半導体基板上に形成され、それぞれ構
    成の異なる複数の回路部を備え、前記複数の回路部が、
    それぞれ、前記半導体基板上および前記半導体基板上に
    配設された分離絶縁膜上の少なくとも一方に配設された
    第１および第２のゲート構造体を備えた半導体装置の製
    造方法であって、 (ａ)半導体基板上に酸化膜を形成する工程と、 (ｂ)前記酸化膜上にゲート電極層を形成する工程と、 (ｃ)前記第１のゲート構造体の形成位置に対応した前記
    ゲート電極層上に、選択的に窒化膜を形成する工程と、 (ｄ)前記窒化膜および、前記第２のゲート構造体の形成
    位置に対応した前記ゲート電極層上に、選択的に酸化膜
    のマスクを形成する工程と、 (ｅ)前記酸化膜のマスクを用いて、前記窒化膜、前記ゲ
    ート電極層をエッチングした後、前記酸化膜のマスクお
    よび前記酸化膜を選択的に除去して、前記第１のゲート
    構造体の形成位置に対応して、第１のゲート酸化膜と、
    前記第１のゲート酸化膜上に形成された第１のゲート電
    極と、前記第１のゲート電極上に形成された上部窒化膜
    とを形成するとともに、前記第２のゲート構造体の形成
    位置に対応して、第２のゲート酸化膜と、前記第２のゲ
    ート酸化膜上に形成された第２のゲート電極とを形成す
    る工程と、 (ｆ)前記上部窒化膜、前記第１のゲート電極、前記第１
    のゲート酸化膜の側面に第１のサイドウォール窒化膜を
    形成して前記第１のゲート構造体を形成するとともに、
    前記第２のゲート電極および前記第２のゲート酸化膜の
    側面に第２のサイドウォール窒化膜を形成する工程と、 (ｇ)前記第２のゲート電極の上部にシリサイド層を形成
    して前記第２のゲート構造体を形成する工程とを備え
    る、半導体装置の製造方法。
  17. 【請求項１７】 前記工程(ｇ)に先だって、 前記半導体基板の表面内にソース・ドレイン層を形成す
    る工程をさらに備え、 前記工程(ｇ)は、 前記ソース・ドレイン層上にもシリサイド層を同時に形
    成するサリサイド工程を含む、請求項１６記載の半導体
    装置の製造方法。
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