TW507329B - Semiconductor device - Google Patents

Semiconductor device Download PDF

Info

Publication number
TW507329B
TW507329B TW089109648A TW89109648A TW507329B TW 507329 B TW507329 B TW 507329B TW 089109648 A TW089109648 A TW 089109648A TW 89109648 A TW89109648 A TW 89109648A TW 507329 B TW507329 B TW 507329B
Authority
TW
Taiwan
Prior art keywords
gate
mentioned
layer
gate structure
film
Prior art date
Application number
TW089109648A
Other languages
English (en)
Inventor
Motoshige Igarashi
Hiroyuki Amishiro
Keiichi Higashitani
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Application granted granted Critical
Publication of TW507329B publication Critical patent/TW507329B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823443—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

507329
五、發明說明（1) [發明所屬之技術領域] 尤其有關於包含助8電晶體 本發明有關於半導體裝置 之半導體裝置。 [習知之技術] j著半導體裝置之微細化’在製 =偏ί之容許值餘裕㈣變小，成為;：ΐ;體 體元件發生重合偏差之問題慮到構成丰導體裝置之半導 其一實例是在半導體裝置中之特別要求積體化之記憶器 構：使M0S電晶體成為自行調正接觸部構造(以下稱為sac 傅k )之方法。 圖31表示SAC構造之一實例。在圖31中，於矽基板ι〇ι上 -己，2個之閘GT互相隔開指定之間隔。閘口之構成包含有： ，氧，膜102，形成在矽基板1〇1上；閘極電極丨⑽，形成· 閘氧化膜102上；上部氮化膜1〇4，形成在閘極電極ι〇3 ^，和側壁氮化膜105，形成接合在上部氮化賴4，閑極 電極103，和P甲 1氧化膜102之侧面。另夕卜，在閘心兩側之 矽基板101之表面内形成有源極·汲極層SD。 另外，以覆蓋在該2個閘GT之方式，形成由矽氧化膜構 成之層間絕緣膜IZ，以達到閘GT間之源極·汲極層邡之方 式，形成穿通層間絕緣膜12之接觸孔⑶。在該接^孔CH 埋入導體層CL。 閘極電極103因為被上部氮化膜1〇4和侧壁氮化膜1〇5覆
i ί 1觸孔CH之形成時，口防止上部氮化膜104 士 ！ 土氮 、1 0 5被除去，即使接觸孔CH發生位置偏移 ^亦可以防止閘極電極丨〇 3露出，因此導體層cl和閘極 成i觸03孔不a會發Λ短路，可以不會受重合餘裕之限制的形 這日守’接觸孔CH之開口尺寸可以依昭閘gt之 [發明所欲解決之問題] 依照此種方式，經由使用SAC構造，不會受 之限制’戶斤以在進行積體化，使間間隔變狹之一方口餘: 用鳴造非常有效，但是在邏輯部會有不能採5 用SAC構造之問題。 ♦ 亦即，在邏輯部於M〇s電晶體之閘極電極上 曰上自仃调正的形成矽化物層，利用此種自對準砂 物2造用來使電阻值降低藉以使動作高速化，但是在 ，造中，因為在間極電極上部形成上部氮化膜，所以不能 閘極電極上形成矽化物層，在邏輯部不能形成 之MOS電晶體。 丹心 _ 德另外，在習知技術中所使用之方法是形成以矽氧化膜 構成之矽化物保護膜，用來防止在保護電路（用以保護主 電路不會受到突波電壓）等之閘極電極上和閘極電極近傍 之源極汲極層上，形成矽化物層，和防止由於矽化物声 之結晶粒之凹凸造成電流集中。 θ 圖32表示矽化膜保護膜之形成例。如圖32所示，在石夕美 板SB上配置閘GT1和GT2使其隔開指定之間隔。 土
507329 五、發明說明（3) 閘GT1之構成包含有：閘氧化膜0X，形成在矽美 成接合在閘極電極GE和閘氧化膜οχ之侧面。 構成开包Λ有：閑氧化膜〇X ’形成在石夕基板別上； 閘極電極GE，形成在閘氧化賴上；♦化物物，在 閘極電極GE上；和侧壁氧化膜sw，形成接合在閘極電極 GE，矽化物層SF，和閘氧化膜οχ之侧面。 另外，在閘GT1和GT2之兩側之石夕基板別之表面内形成有 H .汲極層SD ’在源極.汲極層邡之表面形成有矽化物 屬S F 〇 其中在閘GH和該閘GT1之近傍之源極.汲極層別之表 面上，形成有矽化物保護膜卯，但是在閘gti和該閘Mi之 近傍之源極.汲極層SD之表面上，則未形成有矽化 SF 〇 二二這種Λ式，利用矽化物保護膜sp之形成，可以阻止 在閘GT1上和在閘GT1之近傍之源極.汲極層汕上，形成矽 化，層，因此將SAC構造和自對準妙化物構造之職電晶體 f在一起不是不可能，但是選擇性形成矽化物保護膜SP之 衣每步驟不僅變成很複雜，而且需要形成矽化物保護膜 S羅短I:”配置間隔受到限制，因此不能在記憶器部和 ^軏郤起5又置SAC構造之M0S電晶體和自對準矽構造之 M0S電Ba體。對於記憶器部或邏輯部以外之電路部亦同。 =滿二近年來之半導體裂置之高積體化和高速動作化 二，本發明人者認為有需要提供一起設置SAC構造和
五、發明說明（4) 自f準；5夕化物構造之M〇s電晶體之技術，該技術思想之達 成疋根據在記憶ϋ部採用自對準矽構造之M〇s電晶體，在 邏輯部採用SAC構造之MOS電晶體之思想。 本發明用來解決上述之問題，其目的是提供一起設有 SAC構造和自對準矽化物構造之M〇s電晶體之體裝 置。 [發明之解決手段] 2明是-種半導體裝置，形成在半導體基板上，具備 le互不相同之多個電路部；其中上述之多個電路部分 別具備有：第1和第2閑構造體，被配置在上述之半導體基 板和設於該半導體基板上之分離絕緣膜上 間絕緣膜，覆蓋在上述之第1知楚9 M7 乃 ^ ^ ^ ^牡上述之弟1和第2閘構造體；和多個接觸 口 P，牙L述之層間絕緣膜，達到上述之半導體基板上和 上述之分離絕緣膜上之？少一 士 · L i千导體暴板上和 ^ ^ ^ 1 FI -f ^ J 方，上述之第1閘構造體具 備：·第1閘乳化膜；扪閘極電極 化膜上；上部絕緣膜，形成在上述之第 極電極，和上緣膜，上述之第1間 體具備有··第2閘氧化膜· t ρ φ 4上过之弟2閘構以 ρ…卜膜卜· J 第閘極電極，形成在上述之第2 閘乳化Μ上，矽化物層，形成在上述之 和第2側壁絕緣膜，开彡忐为μ、+， 弟2閘極電極上， 形成在上述之矽化物層，卜π夕發〇糾 極電極，和上述之第2閘氧化膜之側面。 4之㈣1 本發明之半導體裝置是使 ，·上述之多個接έ 罘1閘構造體具有多個 觸^具備有自仃調正接觸部，被配置在# 89109648.ptd 第9頁 507329
五、發明說明（5) 排設置之上述第1閘構造體之間，設有穿通上述之層間絕 緣膜達到上述之半導體基板上之接觸孔，依照上述之第1 閘構造體之配置間隔用來自行調正的決定上^之接 開口尺寸。 本發明之半導體裝置是使上述之多個接觸部具備有此用 接觸部，被配置在並排設置之上述第丨和第2閘構造體ς間 ，具有接觸孔穿通上述之層間絕緣膜達到上述之半導體基 板上，和達到上述之第2閘構造體之上述矽化物層。 土
本發明之半導體裝置是使上述之第2閘構造體具有多個 ，上述之多個接觸部具備有共用接觸部，被配置在並排設 置之上述第2閘構造體之間，設有接觸孔穿通上述之層間 絕緣膜達到上述之半導體基板上，和達到至少一方之上述 第2閘構造體之上述矽化物層。 導體裴 置在上 導體裝 膜的一 造體之 汲極層 上述之 間絕緣 和上述 化物層 導體裝 本發明之半 閘構造體被配 本發明之半 上述分離絕緣 第1和第2閘構 別具有源極· 部，被配置在 穿通上述之層 極·汲極層上 造體之上述石夕 本發明之半 置是使接合上 述之分離絕緣 置是使上述之 起設在上述之 兩側之上述半 ;上述之多個 第1和第2閘構 膜達到包夾上 分離絕緣膜上 述之接觸孔之上述第2 膜上。 第1和第2閘構造體包夾 半導體基板上；在上述 導體基板之表面内’分 接觸部具備有共用接觸 造體之間，具有接觸孔 述分離絕緣膜之上述源 ，和達到上述第2閘構
置是更包含有中央閘構造體，對應到
發明說明（6) 上述之第1閘構造體，被配 和第2側之閘構造體，分別對：：：相對，中央；和第"則 體之任何一個，被配置在、α 述之第1和第2閘構造 之多個接觸部具有.接 ，L央閘構造體之兩侧；上述 侧之閑構造體之I接穿觸通孔上、十被配置 體基板上和上述分離=緣；達到上述半導 使上述之中央閘構造體露出 7:二,被配置成 觸匕用來覆蓋上述之中央閑=層，埋入到上述之接 本發明之半導體裝置， 之第1側和第2侧之閘構造體被配置=體’上述 上；上述之第1側和第2侧之門椹2 士述之刀離絕緣膜 閘構造體；_L $ U ^ "構&體均對應到上述之第2 第2侧之間構造體之Λ J置成亦達到上述之第1側和 〜W偁k體之上述矽化物層。 本發明之半導體梦罟，0 在上述之分離絕緣；上.：：之中央閘構造體被配置 卜汁夕势"V 的被置在上述之半導體基板上；在 " 库和第2侧之閘構造體之兩側之上述半導體基板 ：；有源極.沒極層；上述之接觸孔被配置成達 上述第1側和第2侧之閘構造體之上述分離絕緣膜之 上述源極·汲極層上。 ^ lx明之半導體裝置，是使上述之中央閘構造體和上述 之，1側之閘構造體被配置在上述之分離絕緣膜上，上述 之第1侧之閘構造體對應到上述之第2閘構造體；上述之第 2侧之閘構造體被配置在上述之半導體基板上，在其兩侧
之上述半導體基板之表面内，具有源極·汲極層；上述之 接觸孔被配置成達到上述第2侧之閘構造體之上述分離絕 彖膜側之上述源極·没極層上，和達到第1側之閘構造體 之上述矽化物層。
本毛明之半導體裝置，是使上述之中央閘構造體被配置 在上述之分離絕緣膜上；上述之第1側和第2側之閘構造體 包夾上述之分離絕緣膜的被配置在上述之半導體基板上，· 在上述之第1側和第2側之閘構造體之兩側之上述半導體基 板之表面内，具有源極·汲極層；上述之第丨侧和第2侧之 閘構造體均對應到上述之第2侧之閘構造體；上述之接觸 孔被配置成達到上述第丨側和第2側之閘構造體之包夾上述 分離絕緣膜之上述源極·汲極層上；和被配置成亦 ί側和第2侧之閘構造體之上述矽化物層。 本發明之半導體裝置，是在上述第丨閘構造體之兩 上述半導體基板之表面内，具有源極·汲極層；上 1閘構造體之形成區域是上述自行調正接觸部之近倏L 域，在上述之自行調正接觸部之近傍之區域外，配品 上述之第1閘構造體之上述第2閘構造體。 罝連、、、貝 本發明之半導體裝置，是使上述之第丨閘構造體 電極具有與上述之源極·汲極層相同導電型之不 n 本發明之半導體裝置是使在上述第丨閘構造體之 述半導體基板之表面内，具有源極·汲極層；上 孔之平面配置圖型是使上述源極·沒極層中之相鄰 ’被ό又疋成為互不相同之排列。 閘
上 觸 間 507329 五、發明說明（8) " ---- 本發明之半導體裝置是在上述之源極·汲極層上更具有 矽化物層。 _ 本發明是一種半導體裝置之製造方法，其中之半導體裝 ^形成在半導體基板上，具備有構造互不相同之多個電路 口 P上述之多個電路部分別具有第1和第2閘構造體，被配 置在上述之半導體基板和設於該半導體基板上之分離絕緣 膜之至少 >一方，上述之製造方法所包含之步驟有：步驟 (a 在半導體基板上形成氧化膜；步驟“），在上述之氧 化膜上形成閘極電極；步驟（c )，在與上述第i閘構造體之 升y成位置對應之上述閘極電極層上，選擇性的形成氮化 膜，步驟（d)，在上述之氮化膜上和在與上述之第2閘構造 體之形成位置對應之上述閘極電極層上，選擇性的形成氧 化膜之遮罩；步驟（e)，使用上述之氧化膜之遮罩，在蝕 刻上，之氮化膜和上述之閘極電極層之後，選擇性的除 上述氧化膜之遮罩和上述之氧化膜，對應到上述第丨 造體之形成位置的形成第”甲，氧化膜，位於上述第霉 膜上之第1閘極電極，和位於上述第丨閘極電極上之上 化膜，和對應到上述第2閘構造體之形成位置的形成^門 氧化膜，位於上述第2閘氧化膜上之第2閘極電極；步驟的 (f )，在上述之上部氮化膜，上述之第丨閘極電極，和第2 之第1閘極氧化膜之側面，形成第j側壁氮化膜藉以形 述之第1閘構造體，和在上述之第2閘電極和上述之 氧化膜之側面形成第2侧壁氮化膜；和步驟（g)，在上甲 第2閘極電極之上部形成矽化物層藉以形成上述之第2閘構
89109648.ptd 第13頁 507329 五、發明說明（9) 造體。 本發明之半導體裝置之製造方法是在上述之步驟（§)之 細’更具備有在上述半導體基板之表面内形成源極·汲極 層之步驟’上述之步驟（g)包含有自對準矽化物工程，用 來在上述之源極·汲極層上亦同時形成矽化物層。 [發明之實施形態] <A•實施形態1 > <A- 1·裝置構造〉 &圖1是剖面圖，用來表示本發明之半導體裝置之實施形 態1之構造。如圖1所示，在矽基板】上配置閘構造體以工工 和GT12，及閘構造體GT13和GT14，分別隔開指定之間隔。 閘構造體GT11〜GT1 3之構成包含有··閘氧化膜2，形成在 矽基板1上；閘極電極3，形成在閘氧化膜2上，由聚矽構 成；上部氮化膜4，形成在閘極電極3上；和側壁氧化膜 5，形成連接在上部氮化膜4，閘極電極3和閘氧化膜2之 面。 閘構造體GT14之構成包含有：閘氧化膜2，形成在矽基板 1上；閘極電極3，形成在閘氧化膜2上，由聚矽構成；矽 化物層6，例如由鈷矽化物（c〇Si2)形成；和侧壁氮化膜 5，形成連接在矽化物層6，閘極電極3，閘氧化膜2之 面。 、 另外，在閘構造體GT11〜GT14之兩側之矽基板1之表面 内，形成有源極·汲極層7，閘構造體GT11〜G14具有作為 構成M0S電晶體之閘之功能。另外，在源極·汲極層7之表 507329 五、發明說明（ίο) 面，形成有例如以姑石夕化物構成之石夕化物層6 1。 另外，以覆蓋在閘構造體GT11〜GT14之方式，形成有由 矽氧化膜構成之層間絕緣膜1 0，以達到閘構造體GT11和 GT 1 2間之源極·汲極層7之方式，形成穿通該層間絕緣膜 10之接觸孔CH1，另外，以達到閘構造體GT13和GT14間之 源極·汲極層7之方式，形成穿通該層間絕緣膜1 〇之接觸 孔CH2。 在接觸孔CH1和CH2内，例如埋入由鎢（W)構成之導體層 CL1 和CL2 。
閘構造體GT11〜GT13之閘極電極3，因為被上部氮化膜4 和側壁氮化膜5覆蓋，所以當選擇性的除去氧化膜之層間 絕緣膜10藉以形成接觸孔CH1和CH2時，上部氮化膜4和侧 壁氮化膜5不會被除去，可以防止閘極電極3露出。特別是 在閘構造體GT11和GT12，即使接觸孔CH1之形成位置偏移 到任何一側時，導體層CL 1和閘極電極3亦不會發生短路， 不會父到接觸孔CH1之重合餘裕之限制，可以將閘構造體 GT11和GT12配置在-起，用來縮短閘間隔藉以達成高積體 化。另外，縮短閘間隔是指使源極.汲極層之面積減小， 用來減小接合電容藉以使動作高速化。
另外，接觸孔CH1之開口尺寸因為可以依照閘構造體 GT11*GT12之配置間隔自行調正的決定，所以由接觸孔 CH1和導體層CL1構成之接觸部可以稱為自行調正接觸部 閘構造體GT11和GT1 2之接觸孔CH1之重合即使發生偏差 時，亦可以成為不至於發生問題之自行調正接X觸構造（s
五、發明說明（11) 構造）。 另外方面，在閘構造體GT1 4之閘極電極3之上部形成 體Gm之電阻降低對二：:匕：構造。因此’可以使閘構造 M'W ^ #使源極.汲極層7與導體層CL2之接 觸電阻降低’肖以獲得可高速動
It 形成在閘構造⑽11和⑺2之兩侧之源L 化Hfi’因所為在：構造體GT14之閘極電極3之上部形成矽 接觸孔CH2接合在石夕化物層6時，導體層 =2和閘極電極3變成短路，會發生動作上 此， 體G:13和GT“之配置間隔之設定必需考慮到接觸孔 近閘構造體Gm。纟觸·2之形成位置被設定成靠 <A-2.製造方法〉 下面將使用用以順序表示製造步驟之圖2〜圖5，用來說 3 -起設有SAC構造和自對準矽化物構造之置之 製造方法。 首先，/圖2所示之步驟，於矽基板1上形成氧化膜 0X1，在乳化膜0X1上形成聚石夕層PS1。然後，利用照相製 版在水石夕層PS 1上選擇性的形成氮化膜SN i後，利用照相製 版在氮化膜SN1上和聚秒層PS1上選擇性的形成例如 TE0S(tetra ethyl orth〇silicate)氧化膜〇χ2。另外，氮 507329 五、發明說明（12) 化膜SN1在考慮到與TE0S氧化膜〇χ2之重合時，最好形成比 TE0S膜0X2稍大。 其中，氮化膜sni之形成位置對應到圖示之閘構造體 GT11〜GT13之形成位置，直接接合到聚矽層以丨之^㈧氧 化膜0X2之形成位置對應到閘構造體GTU之形成位置。 其次，在圖3所示之步驟中，以τ·氧化膜〇χ2作為遮 罩^對氮化膜SN1和聚石夕層PS1進行㈣，用來使氧化膜 露出。然後，利用蝕刻除去了挪氧化膜〇χ2和氧化膜 1 ’用來形成上部氮化膜4，間極電極3和閘氧化膜2。 /、人’以閘極電極3作為遮罩，對石夕基板1注入不純物離 于’用來形成低摻雜汲極層71。 成_人二在全面形成氮化膜之後，利用異方性蝕刻用來形 成侧壁氮化膜5。這時，飾歹丨占你土 ^ 蝕刻成使未具有上部氮化膜4之閘 極3之表面路出，和使上部氮化膜4殘留。然後，以側 ，化膜5 ’上部氮化膜4 ’和閘極電極3作為遮罩，對矽 L戶:注入物離子1來形成源極.汲極層7藉以獲得 =所不之構造。另外’亦可以在形成低掺雜沒極層71之 後，於形成氮化膜之前，在+而你士、γ θ 氮化瞪 ^ , t 在王面形成氧化膜，於其上形成 阻柃芦’：二貝1壁氮化膜5時，j吏用該氧化膜作為蝕刻 阻桉層，用來防止矽基板丨被蝕刻。 用二：Λ ί:5所不之步驟’在全面形成鈷(Co)層，以使
Thermal AnneaUn,)^ ^ ^ 應：ΪΙ Λ 夕之表面形成銘石夕化物後，除去未反 «在閘極電極3上和源極.汲極層7上，形成矽化 507329 五、發明說明（13) 物層6和61，藉以形成閑構造體Gm〜GT14 蓋間構造體Gm〜gti4之方式形成氧化膜，經由進行Λ 化用來形成層間絕緣膜1 0。 q Τ* 一 然，，以，閘構造體gt11^gt12Fb1之源極 之方式形成穿通層間絕緣膜10之接觸孔cm，和以達到閘 構造體Gm和GT14間之源極·汲極層?之 以 間絕緣膜1〇之接觸孔CH2，在接觸孔CH1和CH2内埋入以^ 構成之導體層CL1和CL2，藉以獲得圖j所示之構造。… < A _ 3 ·作用和效果> 依照以上所說明之實施形態丨之半導體裝置時， 具備有靜態RAMCSRM)等之記憶器部和邏輯部之半導體 置中，經由在記憶器部一起設置上述之SAC構造和自對準 矽化物構造，可以達成高積體化和可以達成古 化。另外，經由在邏輯部一起設置上述;s成:以^ 準石夕化物構造，可以維持尚速動作和可以高積體化。另 外’本發明之應用並不只限於記憶器部或邏輯部，對於需 要高積體化和動作之高速化之半導體裝置亦非常有效。'而 另外，製造步驟之特徵如使用圖2所說明之方式，預先 在聚珍層PS1上選擇性的形成氮化膜SN1(作為上部氮化膜4 用來防止矽化物層之形成），然後在其上形成作為聚矽層 PS1之蝕刻遮罩之TEOS氧化膜0X2，可以以比較簡單之步曰驟 使未形成有石夕化物層之閘選擇性的形成在任意之位置。 另外，使用未具有以氮化膜覆蓋閘極電極之石夕化物層之 閘’和使用具有矽化物層之閘之構造並不只限於圖i所胃示
89109648.ptd 507329 五、發明說明（14) 之構造。下面將說明實施形態1之變化例。 < A-4.變化例1 > 圖1所示之SAC構造是使閘構造體GT11和GT12均形 基板1上，均用來構成M0S電晶體，但是亦可以如圖^所矽 示，使其一方具有作為閘配線之功能。 回 亦=，在圖6巾，於石夕基板i之表面内形成sn(shan⑽ Trench Isolation)膜ST，在矽基板1上配置閘構、告 GT21，在STI膜ST上配置閘構造體GT22，成為隔^ ^ 間隔。3^膜^是溝道分離膜之一種，從微細化二 看’構成為在更淺之溝道内埋入絕緣膜（_般 膜 問構造體GT21和GT22之構成包含有：閑氧化^ $ 極3 ’形成在閘氧化膜2上，由聚石夕構成；上部氮化丄桎電 形成在閘極電極3上；和侧壁氮化膜5，形成接人、泣斤 化膜4，閘極電極3，和閘氧化膜2之側面。 σ在上邛氮 另外，在閘構造體GT21之兩側之矽基板丨之表 有源極•汲極層7，在源極.汲極層7 ^办成 化物構成之石夕化物層61。 表面开^成有由鈷石夕 另外，以覆蓋在閘構造體GT21和GT22之方式，y占古山 :二=Λ?7广’形成穿通層間絕緣膜1 ο 心接觸孔CH3，在接觸孔CH3内埋入例如由鶴構成之導體層 接觸孔CH3之開口尺寸可以依照閘構造體GTn和以。之 配置間隔自行調正的決定，不會受到接觸孔ch3之重合餘
89!〇%48· ptd 第19頁 ί號 89109648 年 月 修正一 90. 10, 19 五、發明說明（15) 裕之限制，可以將閘構造體GT21和GT22配置在一起，藉以 縮短閘間隔用來達成高積體化。另外，縮短閘間隔是指使 源極·汲極層之面積變小，用來減小接合電容藉以使動作 南速化。 另外，形成在閘構造體GT21之兩側之源極·汲極層7之 表面之矽化物層6 1是在形成於圖中未顯示之部份之自對準 矽化物構造之形成過程中形成，可以使導體層CL3和源 極·汲極層7之接觸電阻減小。 依照此種方式，即使在ST I膜ST上之閘配線’利用以氮 化膜覆蓋在閘電極之構造可以用來構成SAC構造’經由使 用圖1所示之SAC構造和自對準矽化物構造之組合，可以使 適用範圍變為更廣。 < A-5·變化例2 > 圖1所示之自對準矽化物構造之閘構造體GT14之實例是 形成在石夕基板1上用來構成M〇s電晶體，但是亦可以構建成 如凰J所不’併用具有作為閘配線之功能之構造。 亦即’在圖7中’於矽基板1上配置閘構造體GT23，在 sti膜st上配置閘構造體口24，使其隔開指定之間隔。 閘構造體GT23之構成包含有：閘氧化膜2，形成在矽基板 邱- π間f電極3 ’ ％成在閑氧化膜2上，*聚石夕構成；上 部虱化膜4，形成在閱把^ 妓入六叫# a 閑極電極3上；和側壁氮化膜5 ’形成 接合在閘乳化膜2之側面之 閘構造體G T 2 4之構点—a ST P ·門托帝权〇 成包含有：閘氧化膜2 ’形成在STI膜 bl上，閘極電極3，形 心成閘氧化膜2上，由聚矽構成；矽化
第20頁 507329
物層6，形成在閘極電極3上，由鈷矽化物形成；和侧壁氮 化膜5，形成接合在矽化物層6，閘極電極3，和閘極氧化 膜2之侧面。 另外，在閘構造體GT23之兩侧之矽基板1之表面内形成 有源極.汲極層7，在源極.汲極層7之表面形成有矽化物 層6 1由鈷矽化物形成。 ”另外，以覆蓋在閘構造體GT23和以24之方式形成有層間 乡巴緣膜1 0，由矽氧化膜構成，以達到閘構造體GT23和6丁24 間之源極.汲極層7之方式，形成穿通層間絕緣膜1〇之接 觸孔CH4，在接觸孔CH4内埋入以鎢構成之導體層cu。 依照這種方式，即使在STI膜31>上之閘配線，經由在閘 電極3之上部形成矽化物層6，可以用來使閘構造體以^之 電阻降低，另外，經由在閘構造體GT23之兩側之源極.汲 極層7之表面亦形成矽化物層6丨，可以用來 構造和自對準矽化物構造之組合，可以使適用範圍變為更 廣0 其中，因為在閘構造體GT24之閘極電極3之上部形成矽 _ 化物層6，所以當接觸孔CH4接合在矽化物層6時°，導體声 CL4和閘極電極3變成短路，在動作上會產生問曰 構造體GT23和GT24之配置間隔之設定需要者廢 甲 而受亏慮到接觸孔之 重合餘裕，和將接觸孔CH4之形成位置設定成 造體GT23。 -、罪近閘構
507329 五、發明說明（17) ' ---------- 在圖1所示之自對準碎化物構造之閑構造體gt ίίί:3置不"Λ觸孔CH2不接合在石夕化物層，導體層CL2和 閘極電和T ,知路’但是亦可以構建成如圖8所示 極電極3電連接在源極.汲極層7。 〃 亦即，在圖8中，閘構造體GT31 #σ(;τ 的被配置在矽基板1上。 刊相疋之間1¾ 1上’閘極電極3，形成在閘氧化膜2上，由聚石夕構成；上 部氮化膜4，形成在閘極電極3上；和側壁氮化膜5，形成
接合在上部鼠化膜4，閘極電極3，和問氧化膜2之側面。 閘構造體GT32之構成包含有：閘氧化膜2，形成在矽基板 1上；閘極電極3，形成在閉氧化膜2上，由聚矽構成；矽 ?物層6，形成在閘極電極3上，由鈷矽化物形成；和側壁 氮化膜5，形成接合在矽化物層6，閘極電極3，閘氧化膜2 之側面。 ' 另外，在閘構造體GT31和GT32之兩側之矽基板1之表面 内側形成有源極·汲極層7，在該源極.汲極層7之表面形 成有由鈷矽化物構成之矽化物層β J。
，外]以覆蓋在閘構造體GT31*GT32之方式，形成有由 矽氧化膜構成之層間絕緣膜丨〇，以達到閘構造體”3丨和 GT32間之源極·汲極層7之方式，形成穿通層間絕緣膜^^ 〇 之接觸孔CH5，在接觸孔CH5内，例如埋入由鎢構成之導 層CL5。 接觸孔CH5被配置成接合在閘構造體GT32之矽化物層6
507329 導體層CL5被構建成用來電連接矽化物層6 (亦即閘極電極 3)和石夕化物層61 (亦即源極·汲極層7)。 、其中’如同以接觸孔CH5和導體層以5構成接觸部之方 式，同時連接多個圖型之接觸部稱為共用接觸部。另外， 使閘極電極3和源極·汲極層7電連接，可以獲得二極體連 接之構造，使閘構造體GT32和源極·汲極層7構成之m〇s電 晶體在正常時為0N狀態或〇FF狀態。
,坆種方式經由設置自對準矽化物構造之閘構造體 ^ 利用/、用接觸部可以使閘極電極3和源極·汲極層7 電連接了以使閘極3和源極·汲極層7之連接用之步驟簡 迭情況接觸孔CH5之開口尺寸可以依照閑構 W體GT31和GT32之配置間隔自行調正的決定，所以不合4
gH m之重合餘裕之限制’ ▼以將閑構造體GT31V 夕卜，短間間隔是指使源極·沒極層之=來; 小接合電容藉以使動作高速化。 用來 另外，經由使用圖！所示之SAC構造和自 之組合’可以使適用範圍變為更廣。 ”化物構丄
< A - 7 ·變化例4 > 在圖8所示之變化例3之閘構造體GT31中是以 ^極電極3 :成為未具有矽化物層之構造，但是亦可以晃成』 :、、、如圖9所示之具有矽化物層之閘構造體。 在圖9中，閘構造體GT33*GT34被配置在矽基板丨上，
507329 案號 89109648 9〇· 10· 19
五、發明說明（19) 開指定之間隔。 閘構造體GT33和GT34之構成包含有··閘氧化膜2，形成在 矽基板1上；閘極電極3，形成在矽氧化膜2上，由聚石夕構 成；矽化物層6，形成在閘極電極3上；和側壁氮化膜5， 形成接合在矽化物層6，閘極電極3，和閘氧化膜2之侧 面0 另外，在閘構造體GT33和GT34之兩側之矽基板1之表面 内形成有源極.汲極層7，在該源極·汲極層7之表面形成 有矽化物層6 1，由鋁矽化物構成。 另外，以覆蓋在閘構造體GT33和GT34之方式形成由石夕氧 化膜構成之層間絕緣膜1〇，以達到閘構造體(^33和口34間 之源極·汲極層7之方式’形成穿通層間絕緣層1 〇之接觸 孔CH6 ’在接觸孔CH6内埋入例如由鎢構成之導體層(^6。 接觸孔CH6被配置成接合在閘構造體GT34之矽化物層6， 導體層CL 6作為共用接觸部用來電連接石夕化物層6 (亦即閘 極電極3 )和矽化物層6 1 (亦即源極·汲極層7)。 依照此種方式，經由設置自對準矽化物構造之閘構造體 £114 ’可以利用共用接觸部使閘極電極3和源極·汲極層7 電連接，因此閘極電極3和源極汲極層7之連接用之步驟可 以簡化。 另外’使用圖1所示之SAC構造和自對準矽化物構造之組 合可以使適用範圍變為更廣。 其中’因為在閘構造體(^33之閘電極3之上部亦形成有 石夕化物層，所以當接觸孔邙6接合在矽化物層6時，導體層
507329 五、發明說明（20) CL6和閘極電極3變成短路，在動作上會發生問題，因此閘 構造體GT33和GT34之配置間隔之設定需要考慮到接觸孔之 重合餘裕，另外，接觸孔CH6之形成位置被設定成靠近閘 構造體GT34。 < A - 8 ·變化例5 > 圖8所不之以共用接觸部連接之閘構造體g 了 3 2所示之實 成切基板1上，用來控制M0S電晶體，但是亦可以 構建成如第1G圖所示，使其具有作為閘配線之功能。 亦即，在圖10中，閘構造體„41被配置在 閘構造體GT42被配置在STI膜μ ^ , 土板1上 隔。 隹，互相隔開指定之間 閘構造體GT41之構成包含有··閘氧化膜2，形 1上，閘極電極3，形成在閘氧化膜2上， 土 部氮化膜4，形成在閘極電極3上；和侧壁W石夕，成；上 接合在上部氮化膜4，閘極電極3，和閘氧化膣9形成 閘構造體GT42之構成包含有：閘氧化膜2，/之側面。 ST上，閘極電極3，形成在閑氧化膜2上 〖成在STI膜 化物層6，由鈷矽化物形成；和側壁氮化膜火矽構成，矽 石夕化物層6，閘極電極3，和閘氧化膜2之側形成接合在 另外，在閘構造體GT41之兩側之矽基板1二 有源極·汲極層7，在源極·汲極層7之表表面内形成 化物構成之矽化物層6丨。 ％成有由鈷石夕 另外，以覆蓋在構造體GT41 *GT42之方式， 办成由石夕氧
^υ/329 五、發明說明（21) 化膜構成之層間絕緣膜1 0，以達到閘構造體GT4丨和GT42間 之源極·汲極層7之方式，形成穿通層間絕緣膜丨〇之接觸 孔CH7 ’在該接觸孔CH7内埋入例如由鎢構成之導體層 CL7 〇 接觸孔CH7被配置成接合在閘構造體GT42之矽化物層6， 成為共用接觸部，其導體層CL7用來電連接矽化物層6(亦 即閘極電極3)和矽化物層61(亦即源極.汲極層7)。 其中，因為閘構造體GT42具有作為閘配線之功能，所以 :使利用共用接觸部連接閘極電極3和源極·汲極層7時， 亦不會構成二極體連接之電晶體。 雷ΪΓΛ種方式，即使在犯膜上之閘配線，經由在閘極 阻降低，* °卩形成矽化物層6可以用來使閘構造體gt42之電 層7，用共用接觸部可以連接閑極3和源極.汲極 以簡化。？ &電極3和源極.汲極層7之連接用之工程可 構^以^況’接觸孔⑴之開口尺寸可以依照閘 受到接觸孔CH7之重之人配餘置間隔自行整合的決定’所以不會 和GT42配置在一 餘裕之限制，可以將閘構造體GT41 另外，縮短閘間J ::以縮短閘間隔藉以達成高積體化。 減小接人雷办—明疋私使源極.汲極層之面積減小，用來 另外猎以使動作高速化。 造，可以構造和自對準石夕化物構 <Α~9.變化例6>楚為更廣。
507329
所不h之以共用接觸部連接之閘構造體GT34，在所示 之貫例中是形成在矽基板1上，用來構成M0S電晶體，但是 亦可以構建成如圖11所示，使其具有作為閘配線之功能。 亦即’在圖11中，閘構造體GT43被配置在矽基板1上， 閘構造體GT44被配置在STI膜ST上，隔開指定之間隔。 閘構造體GT43和GT44之構成包含有：閘氧化膜2，形成在 矽基板1上，閘極電極3，形成在閘氧化膜2上，由聚矽構 成；矽化物層6，形成在閘極電極3上；和侧壁氮化膜5， 形成接合在石夕化物層6，閘極電極3和閘氧化膜2之侧面。 另外’在閘構造體GT43之兩侧之矽基板1之表面内形成 有源極·汲極層7，在該源極·汲極層7之表面形成有由鈷 矽化物構成之矽化物層6 1。 另外，以覆蓋在閘構造體GT43和GT44之方式，形成由石夕 氧化膜構成之層間絕緣膜1 〇，以達到閘構造體口43和〇丁44 間之源極·汲極層7之方式，形成穿通層間絕緣膜丨〇之接 觸孔CH8，在該接觸孔CH8内埋入例如鎢構成之導體層 CL8。 θ
接觸孔CH8被配置成接合在閘構造體GT44之矽化物層6， 成為共用接觸部，其導體層CL8用來電連接矽化物層6 (亦 即閘極電極3 )和矽化物層6 1 (亦即源極·汲極層7)。 其中’因為閘構造體GT44具有作為閘配線之功能，所以 即使利用共用接觸部連接閘極電極3和源極·汲極層7時， 亦不會構成二極體連接之電晶體。 依照此種方式，即使在STI膜ST上之閘極配線，經由在
89109648.ptd 第27頁 507329 五、發明說明（23) 閘極電極3之上部形成石夕化物層6 ’可以使閘構造體GT2 電阻降低’和可以利用共用接觸部用來連接閘極電極 源極.汲極層7，因此閘極電極3和源極·汲極層7 口 用之步驟可以簡化。 设 另外使用圖1所示之SAC構造和自對準矽化物構造 合可以使適用範圍變為更廣。 其中’因為在閘構造體GT43之閘極電極3之上部亦來 有石夕化物層6，所以當接觸孔CH8接合在矽化物層6時f 體層CL8和閘極電極3變成短路，在動作上會發生問題， 以閘構造體GT43和GT44之配置間隔之設定需要考慮到接觸 孔之重合餘裕，另外，接觸孔CH8之形成位置被設定 閘構造體GT44。 < A -1 0 ·變化例7 > 在使用圖8〜圖11所說明之變化例3〜6中，所說明之構 造是利用共用接觸部用來電連接自對準矽化物構造之閘之 閘極電極和源極.沒極層，但是利用共用接觸部連接者不 只限於閘極電極和源極.汲極層。下面將說明共用接觸部 之另一適用例。 圖ϋ剖面圖，用來表示連接不同活性區域之共用接觸 口F之構造。 曰中，於矽基板1上配置有被STI膜ST分離之M0S電 晶體Q1和Q2。 虡M0S電晶體qi和q2具有··閘構造體以51和以“，·和源 亟·汲極層7，形成在閘構造體GT51和GT52之兩側之矽基
第28頁 507329
汲極層7之表面形成有由鈷 板1之表面内。另外，在源極 矽化物構成之矽化物層6 1。 閘構造體GT51和GT52之；I# 士、、人+ H ^ ,# , , L . 之構成包含有··閘氧化膜2，形成在 二土反’閘極電極3 ’形成在閘氧化膜2上，由聚石夕構 ί I、： ϊ ΐ層6 ’形成在閘極電極3上；和側壁氮化膜5， 形成接合在石夕化物層6，閙；φ H Q j日日尸 θ ϋ閑極電極3，和閘氧化膜2之侧 面。 ^外在閘構ϋ體GT51和„52之上部，部份的殘留有沿 U形形成之氧化膜8和氮化膜9。該氮化膜9如後面之 說明，具有作為蝕刻阻擋層之功能。 包含氮化膜9，以覆蓋在閘構造體GT51*GT52之方式， 形成有由矽氧化膜構成之層間絕緣膜1〇，達到M〇s電晶體 Q1和Q2(被設置成包夾STI膜ST)之源極·汲極層7和sTi膜 st之方式，形成穿通該層間絕緣膜1〇之接觸孔CHg，在該 接觸孔CH9内埋入例如由鎢構成之導體層CL9，用來構成共 用接觸部藉以同時連接設有M〇s電晶體Q1和⑽之源極•汲 極層7。 另外，接觸孔CH9亦可以被配置成不接合在閘構造體 GT51和GT52之石夕化物層6之方式。 利用此種構造，包夾有分離絕緣膜藉電分離之活性區域 之間之電連接用之步驟可以簡化。 °° 另外，經由使用圖1所示之SAC構造和自對準矽化物構造 之組合，可以使適用範圍變為更寬。 也 另外’閘構造體GT51和GT52亦可以構建成在閘極電極3
89109648.ptd 第29頁 507329 90· 10. 19 —索號 89109648 五、發明說明（25) 上具有上部氮化膜4此種情況，因為閘構造體構成sac 構造’所以閘構造體之配置間隔可以縮短。- 下面將使用順序表示製造步驟之圖13〜圖17，用來說明 圖12所示之構造之半導體裝置之製造方法。 ί先，>準備矽基板1，其中被STI膜分離成為第〗區域R1 和弟2區域Ί’所示之步驟’於石夕基板^，形成氧 化膜0X1，在氧化膜0X1上形成聚矽層P1。然後，利用照相 製版在聚矽層PS1上選擇性的形成例如TE〇s氧化膜〇χ2。
其中，形成氧化膜0X2之位置對應到圖丨2所示之 體GT51和GT52之形成位置。 其次，在圖14所示之步，驟，以TE〇s氧化膜〇χ2作為遮 罩，對聚矽層PS1進行蝕刻用來使氧化膜〇χι露出。然後， 利用蝕刻除去TE0S氧化膜以[1和氧化膜_，藉以形成閘極 電極3和閘氧化膜2。 其次，以閘極電極3作為遮罩，對矽基板丨注入不純物離 子，藉以形成低摻雜汲極層71。 产其次，在全面形成氮化膜後，利用異方性蝕刻形成側壁 氮化膜5。這時，蝕刻成使電極3之表面露出。
然後，以侧壁氮化膜5和閘極電極3作為遮罩對矽基板J 注入不純物離子，用來形成源極•汲極層7藉以獲得圖j 5 所示之構造。 其次，在圖1 6所示之步驟，於全面形成鈷層，使用燈泡 加熱爐進行R T A處理’用來在石夕基板1之表面和聚石夕表面形 成姑矽化物後，除去未反應之鈷層，藉以在閘極電極3上
89l〇9648.ptc 第30頁 ^07329 案號 89109648 五、發明說明（26) 修正 80. I0o 1 9 和源極·汲極層7上，形成矽化物層6和6丨，用來形成閘構-造體GT51和GT52。 其次’在圖17所示之步驟，沿著閘構造體GT51和口52之 外形、，和以覆蓋在源極·汲極層7上之方式，形成氧化膜 · 8 ’然後在氧化膜8上形成氮化膜9。另外，氧化膜8具有作· 為石夕基板1等之保護膜之功能。 包含氮化膜以覆蓋在閘構造體GT51 *GT52之方式形成氧 化膜，然後進行平坦化藉以形成層間絕緣膜1〇。然後，以 達到包夾sti膜st之源極·汲極層7和”1膜^上之對應氮 化膜9之方式，形成穿通層間絕緣膜1〇之接觸孔_。這 書 時，氮化膜9具有作為蝕刻阻擋層之功能，當接觸孔CH9之 =刻達到氮，膜9上時，蝕刻速度就降低，成為實質上的 停止。因為氮化膜9和層間絕緣膜丨〇之蝕刻選擇比具有很 大之不同。
設置此種蝕刻阻擋層之理由用來減小過度蝕刻，藉以段 ，STI膜ST之過度削除。另夕卜，在至目前所說明之實施形 態1之變化例1〜6之構造中，未說明該蝕刻阻擋層，因為 其構造未形成有接合在STI膜ST2接觸孔。但是，假如合 併使用本變化例之構造時變成要設置蝕刻阻擋層。 其次，除去接觸孔CH9之底部之氮化膜和其下之氧化膜 8，使接觸孔CH9達到源極·汲極層7和STI膜ST上。最後雀 接觸孔CH9内埋入由鎢構成之導體層CL9，藉以獲得圖12所 示之構造。 <Α-11·變化例8 >
507329 _案號8910QfUR_生月 日 修正 90. 1〇β 1 9 五、發明說明（27) * ~ - 在使用圖1 2所說明之變化例7中，所示之構造是用以連 接不同之活性區域之共用接觸部之構造，但是亦可以形成 如圖1 8所示之共用接觸部用來連接不同之活性區域和閘。 在圖18中，於矽基板1上，配置被sn MST分離之M〇s電 晶體Q3和Q4。 M0S電晶體Q3和Q4具有：閘構造體GT53和GT54 ;和源極· 汲極層7，形成在閘構造體(^53和口54之兩側之矽基板工之 表面内。另外，在源極·汲極層7之表面形成有由二矽化 物構成之矽化物層61。 閘構造體GT53之構成包含有··閘絕緣膜2，形成在矽基板 1上；閘極電極3，形成在矽氧化膜2上，由聚矽構成；上 部氮化膜4，形成在閘極電極3上；和側壁氮化膜5，形成 接合在上部氮化膜4，閘極電極3，和側氧化膜2之側面。 閘構造體GT54之構成包含有：閘氧化膜2，形成在矽基板 1上；閘極電極3，形成在閘氧化膜2上，由聚矽構成；矽 化物層6，形成在閘極電極3上；和側壁氮化膜5，形成接 合在閘氧化膜2之側面。 另外，沿著閘構造體GT53和GT54之外形形成氧化膜8， 在氧化膜8上形成氮化膜9。 另外，包含氮化膜9，以覆蓋在閘構造體GT53和以54之 方式，形成由石夕氧化膜構成之層間絕緣膜丨〇，以達到包含 STI膜ST之M0S電晶體Q3和Q4之源極·汲極層7和STI膜ST之 方式’形成接觸孔CH1 0，使其穿通層間絕緣膜1 〇和接合在 閘構造體GT54之矽化物層6，在該接觸孔CH1〇内埋入例如
89109648.ptc 第32頁 507329
由鎢構成之導體層CLIO 接M0S電晶體Q3和Q4之各 GT54之閘極電極3。 ，用來構成共用接觸部藉以同時連 個之源極·汲極層7和閘構造體 利用此種構造，用以雷】查妓a +七八 冤連接包夾有刀離絕緣膜藉以電分 離之活性區域和M0S電晶體之閘極之步驟可以簡化。 另外’使用圖1所示之SAC構造和自對準矽化物構造之组 合，可以使適用範圍變為更廣。 、 <Α-12·變化例9 >
在使用圖1 2和圖1 8所說明之變化例7和8中，所示之構造 是將共用接觸部配置在2個閘之間，但是亦可以如圖19所 不的形成跨越閘配線之共用接觸部。 在圖19中，於配置在矽基板1上之ST][膜§7之上，配置閘 構造體GT61，GT62和GT63作為閘配線。 閘構造體GT61和GT63之構成包含有：閘氧化膜2，形成在 STI膜ST上；閘極電極3，形成在閘氧化膜2上，由聚矽構 成’石夕化物層6 ’形成在閘極電極3上；和侧壁氮化膜5， 形成接合在矽化物層6，閘極電極3，和閘氧化膜2之侧 面。
、被配置在閘構造體GT61和GT63之間之閘構造體GT62之構 成包含有：閘氧化膜2，形成在STI膜ST上；閘極電極3，形 成在閘氧化膜2上，由聚矽構成；上部氮化膜4，形成在閘 極電極3上；和側壁氮化膜5，形成接合在上部氮化膜4， 閑極電極3，和閘氧化膜2之侧面。 另外’在閘構造體G T 61和G T 6 3之上部，部份的殘留沿著
)υ/329 五、發明說明（29) 其外形形成之氧化膜8和氮化膜9。 另外，包含氮化膜9，以覆蓋閘構造體Gt61〜GT63之方 式，形成由矽氧化膜構成之層間絕緣膜丨〇，接觸孔丨丨形 成穿通層間絕緣膜10，達到STI膜3了上，和接合在閘構造 體GT61和GT63之矽化物層，以及使閘構造體GT62露出，在 接觸孔CH11内埋入例如由鎢構成之導體層CL丨丨，構成同時 連接閘構造體GT61和GT63之閘極電極3之共用接觸部。 在閘構造體GT62，閘極電極3因為被氮化膜覆蓋，所以 I以防止由於層間絕緣膜丨〇之蝕刻而使閘極電極3露出， 藉以不會與閘極構造體GT61和以㈢之閘極電極3產 接。 依照這種方式，在所欲電連接之配線之間，即使存在 戶;欲分離之配ί之情況時，以氮化膜覆蓋所欲電分離之配 I ’以對其覆蓋之方式配置導體層，則可 欲電連接之配線間之連接。 η 習知技術之此種情況，因為在所欲 設置接觸部，構成經由設在層】二巧 很多之限制，但是在：另/’在布置上亦受到 驟14 1 切一這之只例之構造中’可以使製造步 驟間化，和可以提咼布置之白 高積體化。 印之自由進灯之程度，亦可以進行 另外，使用圖1所示之SAC構造和自對準矽化物構造之組 合可以使適用範圍變為更廣。 <Α-13·變化例1〇 >
89109648.ptd 第34頁 507329 五、發明說明（30) 在使用圖1 9所說明之春4卜办丨0 士 的二 夂化例9中，所示者是用以使閘配 ^ 3 ,仃 之共用接觸部之構造，但是亦可以如圖2 0 ”二:：ΐ ί用接觸部用來連接跨越閘配線之被電分離之 2個MOS電晶體之源極·汲極層。 曰H20中，於矽基板1上配置有被sti膜^分離之m〇s電 ;;=r4:另外，湖膜st上配置有作為閘配線之閘 M〇S電晶體Q5和㈧具有：閘構造體GT65和GT66 ;和源極. 汲極層7，形成在閘構造體„65和口66之兩側之矽基板丨之 =。另外’在源極.汲極層7之表面形成有以録石夕化 物構成之石夕化物層6 1。 ST:構广構成包含有:閘氧化膜2，形成在STI膜 ST亡，閘極電極3 ’形成在閘氧化膜2上，由聚矽構成；上 成在閑極電極3上；和側壁氮化膜5，形成 接a f上#虱化膜4，閘極電極3，和閘氧化臈2之側面。 閘構造體GT65之構成包含有··閘氧化膜2，形成在 1上；閘極電極3，形成在閘氧化膜2上，由聚石夕構成土上 部亂化膜4，形成在閘極電極3上；和側壁氮化膜5成开 接合在上部氮化膜4，閘極電極3和閉氧化膜2之侧。^成 閘構造體GT66之構成包含有··閘氧化膜2， 化物層6 ’形成在閘極電極3上，·和側壁氮化獏$ 合在矽化物層6，閘極電極3，和閘氧化膜2之側广 另外’在閘構造體GT65和GT66之上部，部份的殘留沿著 507329 五、發明說明（31) 其外形形成之氧化膜8和氮化膜9。 另外’包含氮化膜9，以覆蓋在閘構造GT64 〜GT66之方 式形成由石夕氧化膜構成之層間絕緣膜丨〇，接觸孔CH丨2形成 穿通層間絕緣膜10，達成包夾灯1膜^之源極·汲極層7， 和使閘構造體GT64露出，在接觸孔CH12内埋入例如由鎢構 成之導體層CL12，用來構成同時連接M〇s電晶體Q5和⑽之 源極·汲極層7之共用接觸部。
在閘構造體GT64，閘極電極3因為被氮化膜覆蓋，所以 可以防止由於層間絕緣膜丨〇之蝕刻而露出，藉以不會與閘 構造體G T 6 5和G T 6 6之源極·汲極層7電連接。 依照此種方式，即使在包夾有分離絕緣膜之所欲電連接 之活性區域之間’存在有所欲電分離之配線之情況時，以 氮化膜覆蓋所欲電分離之配線，以對其覆蓋之方式配置半 導體層，則可以很容易進行活性區域之間之連接。 習知技術之此種情況，因為在所欲電連接之活性區域上 各個設置接觸部，構成經由設在層間絕緣膜上之配線層連 接該接觸部，所以製造步驟變為複雜，另外，在布置上亦 受到很多限制，但是，在上述之實例之構造中，可以使製
造步驟簡化，和可以提高布置之自由進行之程度，亦可以 進行高積體化。 另外，使用圖1所示之SAC構造和自對準矽化物構造之组 合可以使適用範圍變廣。 、 另外，在圖20中，因為在閘GT66之閘極電極3之上部形 成有矽化物層6，所以當接觸孔CH12接合在矽化物層6時'
507329 五、發明說明（32) 導體層C L 1 2和閘極電極3變成短路，在動作上會發生問 題，所以閘構造體G T 6 5和G T 6 6之配置間隔之設置需要考慮 到接觸孔之重合餘裕，但是閘構造體GT66與閘構造體GT65 同樣的，在閘極電極3被氮化膜覆蓋之構造之情況時，可 以以閘構造體GT66和GT65形成SAC構造，接觸孔CH1 2之開 口尺寸可以依照閘構造體GT65和GT66之配置間隔自行調正 的決定，不會受到接觸孔CH1 2之重合餘裕之限制，可以將 閘構造體G T 6 5和G T 6 6配置在一起，可以縮短閘極之間隔藉 以達成高積體化。另外，縮短閘極之間隔是指使源極·汲 極層之面積減小，用來減小接合電容藉以使動作高速化。 < A-14.變化例11 > 在使用圖2 0所說明之變化例1 〇中，所示者是用以進行活 性區域間之連接之共用接觸部之構造，但是亦可以如圖2 i 所示的形成共用接觸部，跨越閘配線的連接M0S電晶體之 活性區域和閘配線。 在圖21中’於矽基板1上配置M〇s電晶體q7，在位於石夕基 板1上之STI膜ST之上，配置作為閘配線之閘構造體以“和 GT69。 M0S電晶體Q7具有：閘構造體67 ;和源極·汲極層7，形
成在閘構造體GT67之兩側之矽基板1之表面内。另外，在 源極·沒極層7之表面形成有由鈷矽化物構成之矽化物層 61。 閘構造體GT67之構成包含有：閘氧化膜2，形成在矽基板 上；閑極電極3，形成在閘氧化膜2上，由聚矽構成；石夕
五、發明說明（33) " ' B一-—- =物層6，形成在閘極電極3上；和側壁氮化膜5，形成接 合在矽化物層6，閘極電極3，和閘氧化膜2之側面。 閘構造體GT68之構成包含有：閘氧化膜2，形成在STI膜 ST上，閘極電極3，形成在閘氧化膜2上，由聚矽構成；矽 $物層6，形成在閘極電極3上；和側壁氮化膜5，形成接 合在矽化物層6，閘極電極3，和閘氧化膜2之側面。 被配置在閘構造體GT67 *GT68之間之閘構造體以69，其 構成包含有：閘氧化膜2，形成在STI膜^上；閘極電極3 ' 形成在閘氧化膜2上，由聚矽構成；上部氮化膜4，形成在 閘極電極3上；和侧壁氮化膜5 ,形成接合在上部氮化膜 4，閘極電極3，和閘氧化膜2之侧面。 #另外，在閘構造體GT67和GT68之上部，部份的殘留有沿 著其外形形成之氧化膜8和氮化膜9。 另外，包含氮化膜9，以覆蓋在閘構造體GT67〜口㈢之 方式形成由矽氧化膜構成之層間絕緣層1〇，接觸孔⑶^形 成穿通層間絕緣膜10達到鄰接STI膜ST之肋8電晶體Q?之源 極·汲極層7，和接合在閘構造體GT68之閘極電極3，以及 用來使閘構造體GT69露出，在接觸孔CH13内埋入例如由鎢 構成之導體層CL13，構成共用接觸部用來同時連接M〇s電 晶體Q7之源極·汲極層7和閘構造體GT68之閘極電極3。 在閘構造體GT69，閘極電極3因為被氮化膜覆蓋，所以 可以防止由於層間絕緣㈣之"而露出，因此不會電連 接到閑構造體GT68之閘極電極3和M〇s電晶體Q7之源極·没 極層7。
507329
五'發明說明（34) 依照這種方式，在所欲電連接之配線和活性區域之間， 即使存在有所欲電分離之配線之情況時，以氮化膜覆蓋所 欲電分離之配線，以對其覆蓋之方式配置導體層，因此可 以报容易進行所欲電連接之配線和活性區域之連接。 習知技術在此種情況是在所欲電連接之配線和活性區域 上分別設置接觸部，構成經由被配置在層間絕緣膜上之酉3己 線層連接該接觸部，所以製造步驟變為複雜，另外，布置 亦受到很多之限制，但是利用上述之實例之構造則可以使 製造步驟簡化，和可以提高自由布置之程度，成為可以 高積體化。 退 另外，使用圖1所示之SAC構造和自對準矽化物構造之 合可以使適用範圍變為更廣。 、、' 另外，在圖21中因為閘GT67成為 …”對準矽化物構造 觸孔CH13接合在石夕化物層1時，導體層CL13和閘極 電極3變成短路，在動作上會發生問題，因此閘構
1 …=之配置間隔之設定需要考慮到接觸孔之/合 餘裕，但是閘構造體GT67，與閘構谇髀π以 σ， 問極電極3被氮化膜覆蓋之情況時“接體 寸可以依照閘構造體GT67和以68之配 W之開口尺 定，所以不會受到接觸孔CH13之重人間隔自仃調正的； 閘構造體GT67和GT68配置在一起，:餘=之限制，可以； 成高積體化。另外’縮短閘間隔是：：：=閘間隔藉以i 積變小，用來減小接合電容萨二源極·汲極層之（ <Α_15·變化例12 > " 動作高速化。 507329 案號 89109648 曰 修正 90. 10. 19 五、發明說明（35) 圖22表示共用接觸部之構造，該共同接觸部跨越閘配線 的進行電分離之M0S電晶體之活性區域間之連接，和連接 M〇S電晶體之閘極電極。 在圖22中，於矽基板1上配置被STI膜ST分離之M0S電晶 體Q11和Q12。另外，在STI膜ST上配置作為閘配線之閘構 造體GT73。 M0S電晶體Ql 1和Q12具有：閘構造體GT71和GT72 ;和源 極·汲極層7 ’形成在閘構造體(^71和GT72之兩侧之矽基 板1之表面内。另外，在源極·汲極層7之表面形成有由鈷 石夕化物構成之石夕化物層6 1。 閘構造體GT73之構成包含有：閘氧化膜2，形成在STi膜 ST上；閘極電極3，形成在閘氧化膜2上，由聚矽構成；上 部氮化膜4 ’形成在閘極電極3上；和側壁氮化膜5，形成 接合在上。卩氮化膜4，閘極電極3，和閘氧化膜2之側面。 面 閘構造體GT71和GT72之構成包含有··閘氧化膜2，形成在 矽基板1上，閘極電極3，形成在閘氧化膜2上，由聚矽構 成；矽化物層6，形成在閘極電極3上；和侧壁氮化膜5， 形成接合在矽化物層6，閘極電極3，和閘氧化膜2之側 另外，在閘構造體GT71和GT72之上部，部份的殘留沿著
507329 五、發明說明（36) 其外形形成之氧化膜8和氮化膜9 另外，包含氮化膜9，以覆蓋閘構造體GTn〜口73之方 成由矽氧化膜構成之層間絕緣膜10，接觸孔CH14形成 為穿通層間絕緣膜10達到包夾^1膜3了之源極·汲極層7， 和接合在閘構造體GT71和GT72之矽化物層6和閘構造體 GT73 ’、在接觸孔CH14内埋入例如由鎢構成之導體層^4， 構建成為共用接觸部用來同時連接閘構造 間極電極3，和M0S電晶體Q11和Q12之源極·沒極;^了。72之 在閘溝造體GT72，閘極電極3因為被氮化膜覆蓋，所以 ^以防止由於層間絕緣膜1〇之蝕刻而露出，因此不合 接到閘構造體GT71和GT72之閘極3和源極.汲極層7 : 之：，在包夾分離絕緣膜之用以進行曰活性區域 在ί 之電連接之2個M〇S電晶體之間，即使存 線之情況時，以氮化膜覆蓋該所欲電 活性區域間和閘極電極間之連接。 易々進灯 習知技術在此種情況是在所欲電連接之活性 極電極上分別設置接觸冑，因為構建成經置二 m配線層連接該接觸部，所以製造步驟ί;:間 =以：製造步驟簡化，和可以提述 成為可以進行高積體化。 置之私度 另外，接觸孔C Η1 4夕Γ? p 4 1 t GT72之配置間隔自行：：可以：照閘構造體GT7i和 仃凋正的決定，不會受到接觸孔CH14之
^7329 五、發明說明（37) 重合餘裕之限制，可以將閘構造體G T 7 1和G T 7 2配置在一 起，可以縮短閘間隔藉以達成高積體化。另外，縮短閘間 隔是指使源極·沒極層之面積變小，減小接合電容藉以使 動作高速化。 另外，使用圖1所示之SAC構造和自對準矽化物構造之組 合可以使適用範圍變為更廣。 另外，在以上所說明之實施形態1及其變化例中，上部 氮化膜4只由氮化膜構成，但是亦可以成為例如氧化膜和 氮化膜之2層構造’在層間絕緣膜1 〇之餘刻時不會被|虫 刻，和成為未形成有矽化物層之構造。 另外，所示之實例是以ST I膜ST作為分離絕緣膜，但是 不只限於此種方式，亦可以使用LOCOS膜。 <B.實施形態2 > <β-1·裝置構造〉 由圖1所示之閘構造體GT11和GT1 2構成之SAC構造，可以 不受接觸孔CH1之重合餘裕之限制，將閘構造體GTU和 GT12配置在一起，可以有效的縮短閘間隔藉以達成高積體 化，但是因為在閘極電極3上未具有矽化物層，所以不能 使閘極電極3低電阻化。 因此，經由將SAC構造限定在自行調正接觸部之接觸孔 CH1之近傍，可以使閘極電極3低電阻化。 下面將使用圖23和圖24用來說明本發明之實施形綠2之 將SAC構造限定在自行調正揍觸部之近傍之構造。“ 圖23是平面圖，用來表示自行調正接觸部之近傍之構
11M 89109648.ptd 第42頁 五、發明說明（38) ί配有構造體GT11W2，在活性區域AR上 外：？；孔__2 ’被配置在閘構造體— 和CH22成為朽23斯性區域AR上。另外，接觸孔CH1，CH21 f成為圖23所示之溝狀，亦可以成為通常之圓形形 阳另2 :有i=LCH1之近傍之區域x内之問構造體Gm和 成為i有故二2 4，在區域X外之閘構造體GT11和GT12 成為具有矽化物層6之構造。 圖24表示圖23之A-A線之剖面圖。如圖 板1上配置有閘構造體G τ 11和◦ τ 1 2成為II- p ,、 土 :閘構&體GT11和GT12之兩側之石夕基板】之表面内形成有 源極.汲極層7，在源極.汲極層7 物構成之矽化物層61。 之表面形成有以鈷矽化 ::卜，問構造體GT11和GT12之構造因為與使用圖i之說 月者相同，所以其重複之說明在此加以省略。 另外，以覆蓋閘構造體GTU*GT12之方式，形成由矽氧 化膜構成之層間絕緣膜10，接觸孔CH1形成為穿通層間絕 緣膜10達到閘構造體GT11和GT12間之源極.汲極層7，另 外，接觸孔CH21和CH22形成為達到閘構造體GT1丨和以丨2之 外側之源極.汲極層7。另外，活性區域由371膜”規定。 <B-2·作用和效果> 依照這種方式，經由將SAC構造限定在自行調正接觸部 之接觸孔CH1之近傍，在其他部份之閘上設置矽化物層6，
507329
可以維持高速動作和高積體 五、發明說明（39) 可以使閘極電極3低電阻化 化0 < B - 3 ·布置設計之一實例〉 觸=3之所;V為著要將SAC構造限制在自行調正部之接 觸孔CH1之近傍，可採用之方法是在布置設計之階浐， 表示自行調正接觸部之大小之資料，乘以指定之又 ^製成外圍尺寸資料，以其作為區域χ之大小。另’外，該 私疋之係數可以根據自行調正接觸部與閘之距， 度，用來準備各種係數。 或閑長 _ 利用此種方式之自動設定區域X之大小使遮 成等變成非常容易。 貝1·十之衣 <B-4·變化例1 > 依照使用圖23所說明之方式，將SAC構造限制在自行調 正接觸部CH1之近傍之構造，從有效性之觀點來看不僅可 以使閘極電極3低電阻化，而且在雙聚矽閘中可以防止在 PN接合境界部形成寄生二極體。 亦即，如圖25所示，在活性區域NR形成N通道型M〇s電晶 體（稱為NM0S電晶體）N1和N2，在活性區域PR形成p通道型曰曰
M〇S電晶體（稱為PM〇S電晶體）P1和P2，使NM0S電晶體N1之 間構造體GTN1與PM0S電晶體P1之閘構造體GTP1連接，和使 NM0S電晶體N2之閘極構造體GTN2與PM0S電晶體P2之閘構造 體GTP2連接，在此種構造中，當對NM〇s電晶體N1，…和 PM0S電晶體pi，p2之閘極，分別以較高濃度注入n型不純 物和P型不純物，藉以形成雙聚矽閘時，各個電晶體之間
507329 五、發明說明（40) "一" 之接合部變成為PN接合，可能在該處形成寄生二極體。 經由在NMOS電晶體N1，N2和PM0S電晶體PI，P2之閘之接 否°卩近彳方之區域f，於閘上形成碎化物層，可以防止寄生 二極體之形成。另外，使自行調正接觸部之接觸孔(：{13丨和 CH41之近傍之區域γ和區域z之閘成為SAC構造，以不形成 石夕化物層之方式，可以縮短閘間隔。 <β-5·變化例2 > 在以上之說明中是在接觸孔CH31和CH41之近傍之區域γ 和區域Ζ使該閘成為SAC構造，但是亦可以只使一方之接觸 孔之近傍之閘成為SAC構造，可以獲得下面所說明之效 果。 圖26表示形成在活性區域⑽之仙^電晶體N3*N4，和形 成在活性區域PR之PM0S電晶體P3和以之形成途中之狀態， 其中NM0S電晶體N3之閘構造體GTN3與PM0S電晶體P3之閘構 造體GTP3連接，和NM0S電晶體N4之閘構造體GTN4盥PM0S電 晶體P4之閘構造體GTP4連接，在此種構造中區域γ之閘成 為SAC構造，在區域V之閘上未形成有矽化物層和氮化膜。 另外，在區域W，經由在閘上形成矽化物層6，可以防止寄 生二極體之形成。 圖27和圖28表不圖26之B-B線和C-C線之剖面圖。在圖27 中，閘構造體GTN3和GTN4之構成包含有··閘氧化膜2，形成 在矽基板1上；閘極電極3，形成在閘氧化膜2上，由聚矽 構成；上部氮化膜4，形成在閘極電極3上；和侧壁氮化膜 5，形成接合在上部氮化膜4，閑極電極3，和閑氧化膜2之
507329
五、發明說明（41) 侧面。 ★在圖28中，閘構造體GTP3和GTP4之構成包含有··閘氧化 膜2 ’形成在矽基板丨上；閘極電極3，形成在閘氧化膜2 上，由聚矽構成；和侧壁氮化膜5，形成接合在閘極電極3 和閘氧化膜2之側面。 在NM0S電晶體N3和“，以閘構造體GTN3和以以作為遮 罩’注入較高濃度之N型不純物（磷或砷等），藉以形成源 極·沒極層7 ’在PM0S電晶體P3和P4，以閘構造體GTp3和 GTP4作為遮罩，注入較高濃度之p型不純物（硼等），藉以
形成源極·汲極層7，但是在這時對各個閘極電極3亦注入 不純物，藉以形成雙聚矽閘。 在雙聚矽閘可以利用閘中之不純物濃度和活性化率用來 設定工作函數，和調整臨界值。另外，因為可以依照在閘 上疋否幵> 成有石夕化物層用來變化注入到該閘之不純物濃 度，所以在希望不純物量較多之電晶體之閘上，如同閘構 造體GTP3和GTP4，不形成矽化物層和氮化膜，在希望不純 物量較少而且具有SAC構造之電晶體之閘上，如同閘構造 體GTN3和GTN4的形成有上部氮化膜4。亦即，在形成源 極·汲極層時，依照上部氮化膜之有無用來控制導入到閘 極電極内之不純物量。 利用此種構造，例如，將閘構造體GTN3 *GTN4之閘極電 極3中之不純物濃度設定成為閘構造體GTp3和口“之8〇%程 度，可以用來使NM0S電晶體N3和N4之臨界值高於PM0S電晶 體P3和P4者。NM0S電晶體和pM〇s電晶體之可以不純物濃度
89109648.ptd
第46頁 507329 五、發明說明（42) 獨立的設定。 <C.實施形態3 > 在以上所說明之實施形態1和2中，所說 構造可以縮短閘間隔藉以達成高積體化。 J = SAC構造時之布置之一實例。 口 u表不抹用 在圖29: ’於活性區域AR平行的排列多 GT90，在各個閘間配置多個之接觸孔^^。 在活性區域AR内’閑構造體GT9〇未被石夕化物化，成 SAC構造’在活性區域AR之外部之閘構造體GTg 有矽化物層6。 取 經由採用此種構造’可以縮短閘間隔（間距）藉以達成高 ㈣化。例如’對於習知之以〇. 7心間距形成之電晶體， 經由採用SAC構造，例如可以成為〇56um間距之程度， 各個閘構造體GT90間’以相同之數目和相同之方式配置接 觸孔90，和使接觸孔90密集，當接觸孔^⑽之形成時，於 使用照相製版技術進行抗蝕刻之圖型製作之情況，由於接 近效應會使圖型解像發生問題。 、 為著消除此種問題，可以如圖3〇所示的在各個閘間變化 接觸孔C Η 9 0之排列個數和排列圖型。 在圖30中，構成使排列3個接觸孔“㈣之閘間，和排列2 個接觸孔CH90之閘間成為交替之方式，用來降低接觸孔9〇 之密集度。 經由採用此種構造，可以減輕由於接近效應受到之影 Ί和可以縮紐閘間隔，例如可以縮短至〇. 5 // m間距之程
^07329 五、發明說明（43) 度。 另外’即使減少接觸孔⑶9 〇之個數時，因為在閘間（亦 即在源極·及極層上），如實施形態1和其變化例中所說明 之方式’存在有與矽化物層6同時形成之矽化物層，所以 可以防止接觸電阻變成很大。 [發明之效果] 依照本發明之半導體裝置時，具備有構造不同之多個電 路部（例如SRAM等之記憶器部）和邏輯部，在記憶器部一起 e又置與第1閘構造體對應之自行調正接觸部構造，和與第2 閘構造體對應之自對準石夕化物構造，彳以用來達成高積體 化，和動作之高速化。另外，在邏輯部，經由一起設置上 自们周正接觸部構造和自對準砍化物構造，可以維持 南速動作和進行高積體化。 1門忙槿、:告本辦Ά之半導體裝置時，可以獲得與並排配置之第 藉甲以達Y高積:之化自行調正接觸部構造，可以縮短閘間隔 對：導體裝置時’可以構成與第2閘構造體 門朽雷二、~ σ ，可以使第2閘構造體之矽化物層（亦卽 閘極電極）與半導#其 似尽、耶即 單純化。 基板（亦即活性區域）之連接用之構造 依照本發明之半導靜获 2閘構造體中之一方對應、：’可以構成與並排配置之第 體之矽化物層（亦即閘：雷;;久'觸部，可以使第2間構造 域)之連接用之構極)和半導體基板(亦即活性區
507329 五、發明說明（44) 依照本發明之半導另 絕緣膜上之第2閘構$气置時，：由在成為閘配線之分離 閘構造體之電阻。頫配置矽化物層，可以用來降低第2 依照本發明之半導 被電分離之源極.、方托:置，，可以使包夾分離絕緣膜之 閘極電極)之電連接之曰和閘構造體之矽化物層（亦即 依照本發明之半導體H早純化。、 央閘構造體，第^守，因為導體層成為覆蓋在中 ' ^弟1閑構造體之 以第1側和第2側之閘椹1^ 电位破絕緣膜覆盍，所 自由布置之程声，】Ϊ造體可以電的獨立存在’可以提高 成為可以進行高積體化。 之體裝置時，即使在所欲電連接之配線 所欲電八離之配绩刀離之配線之情況時，以絕緣膜覆蓋該 經由以對其覆蓋之方式配置導體層， 此種情況，在所欲電連ϊ =後連接。習知技術在 :建：經由被：置在層間絕緣膜上之配線層連接該接觸 ;::衣 驟變為複雜，另夕卜’其布置亦受到很多之 =制丄但是在本發明之構造中’可以使製造步驟簡化，和 可以提高自由布置之程度’成為可以進行高積體化。 依照本發明之半導體裝置時，即使在包夾分離絕緣膜之 所欲電連接之源極.汲極層間，存在有所欲電分離之配線 之情況時，以絕緣膜覆蓋所欲電分離之配線，經由以對豆 覆蓋之方式配置導體層，可以很容易進行源極·汲極層間 之連接。習知技術在此種情況，在所欲電連接之源極.汲
89109648.ptd 第49頁 507329 五、發明說明（45) 極層上設置接觸部，因為構建成經由被配置在層間絕緣膜 上之配線層連接該接觸部，所以製造步驟變為複雜，另、 外其布置亦受到很多之限制，但是在本發明之構造ψ 可以使製造步驟簡化，和可以提高自由布置：m為 可以進行高積體化。 &為 依照本發明之半導體裝置時，即使在所欲電連接之配 和源極.汲極層之間存在有所欲電分離之配線之情況時， 蓋所欲電分離之配線，經由以對其覆蓋之方式 1 ’可⑽容易進行所欲電連接之配線與源極. 唆：習知技術在此種情況，在所欲電連接之配 間分別設置接觸部，因為構建成經由被 驟Ui巧配線層連接該接觸部，所以製造步 發明之構造中，可以接m2很多之限制’但是在本 w ^ ,, 吏I&步驟間化，和可以提高自由布 置之耘度，成為可以進行高積體化。 依照本發明之半導體褽置時，即 欲電連接源極·汲；1¾馬叫 < 仕匕又刀離、、、邑、，彖Μ之 間，存在# $ ~ t \曰間和閘極電極間之2個M0S電晶體之 欲電分離之配線，經由以對絕緣膜覆盍所 以很容易進行源極.汲極覆，之方式配置導體層’可 技術在此種情況，在所=間和閉極電極間之連接。習知 朽f β μ八 在所奴電連接之源極.汲極層上，和閘 極電極上分別設置接觸部 〖：層I矛閉 絕緣膜之配線層連接兮接^構建成經由被配置在層間 雜，另外，其布置亦受，所以製造步驟變為複 很夕之限制，但是在本發明之構 五 發明說明（46) 造中，可以使製造 度’成為可以高積 依照本發明之半 造體構成之自行調 在自行調正接觸部 具備有矽化物層之 可以用來使閘極電 進行高積體化。 依照本發明之半 間之情況，構成用 在自行調正接觸部 具體有矽化物層之 可以防止在注入有 形成寄生二極體。 依照本發明之半 時之接觸孔之平面 之相鄰者成為互不 度，在接觸孔之形 之圖型製作之情況 型解像之問題，可 依照本發明之半 具有石夕化物層，可 之接觸電阻。 依照本發明之半 步驟簡化，和可以提高自由布 體化。 夏之私 2裝置時’將由並排配置之約閘構 正構造限制在自行調正接觸部之近产， =近傍區域外，酉己置第2閘構造體^即 甲1)用來連續並排配置之第丨閘構迕體， 極低電阻化，維持高速動作和成為可以 導體裝置時’在第1閘構造體為雙聚石夕 來連接導電型不同之MOS電晶體之閑， 之近傍區域外，配置第2閘構造體（f亦即 閘）用來連續並排配置之第1閘構造體， 導電型不同之不純物之2種閘之接合部 導體裝置時，將採用自行調正接觸構造 之配置圖型’設定為在源極·汲極層中 相同之排列，藉以降低接觸孔之密集 成時，於使用照相製版技術進行抗蝕劑 ’可以減小由於接近效應等所產生之圖 以使閘間隔更進一步的縮短。 導體裝置時’在源極·沒極層之上部更 以用來減小源極·汲極層與接觸部之間 導體裝置之製造方法時，在閘極電極層 _
507329 五、發明說明（47) 上，選擇性的預先形成作為上部氮化膜之氮化膜用來防止 矽化物層之形成，再在其上形成氧化膜之遮罩，可以以比 較簡單之工程，使未形成有石夕化物層之閘，選擇性的形成 在任意之位置。 依照本發明之半導體裝置之製造方法時，可以在源極· 汲極層上亦同時形成矽化物層，所以可以很容易獲得源 極·汲極層與接觸部之間之接觸電阻被減小之構造。 [元件編號之說明] 2 閘氧化膜 3 閘極電極 4 上部氮化膜 6 矽化物層 10 層間絕緣膜 GT11 -GT14，GT21 〜GT24，GT31 〜GT34 ，GT41 〜GT44 ， GT 51〜 GT54 ， GT61 〜GT69 ， GT71 〜GT73 閘構造體 _
89109648.ptd 第52頁 507329 圖式簡單說明 態1之半導體裝置之製造步 態1之半導體裝置之製造步 態1之半導體裝置之製造步 圖1用來說明本發明之實施形態1之半導體裝置之構造 圖2用來說明本發明之實施形 驟。 圖3用來說明本發明之實施形 驟。 圖4用來說明本發明之實施形 驟。 圖5用來說明本發明之實施形態1之半導體裝置之製造步 驟。 態1之半導體裝置之變化例 圖6用來說明本發明之實施形 1之構造。 態1之半導體裝置之變化例 圖7用來說明本發明之實施形 2之構造。 圖8用來說明本發明之實施形態1之半導體裝置之變化例 3之構造。 圖9用來說明本發明之實施形 4之構造。 圖1 0用來說明本發明之實施形態1之半導體裝置之變化 例5之構造。 圖11用來說明本發明之實施形態1之半導體裝置之變化 例6之構造。 圖1 2用來說明本發明之實施形態1之半導體裝置之變化 例7之構造。 圖1 3用來說明本發明之實施形態1之半導體裝置之變化
89109648.ptd 第53頁 507329 圖式簡單說明 例7之製造步驟。 圖1 4用來說明本發明之實施形態1之半導體裝置之變化 例7之製造步驟。 圖1 5用來說明本發明之實施形態1之半導體裝置之變化 例7之製造步驟。 圖1 6用來說明本發明之實施形態1之半導體裝置之變化 例7之製造步驟。 圖1 7用來說明本發明之實施形態1之半導體裝置之變化 例7之製造步驟。 圖1 8用來說明本發明之實施形態1之半導體裝置之變化 例8之構造。 圖1 9用來說明本發明之實施形態1之半導體裝置之變化 例9之構造。 圖2 0用來說明本發明之實施形態1之半導體裝置之變化 例1 0之構造。 圖2 1用來說明本發明之實施形態1之半導體裝置之變化 例11之構造。 圖2 2用來說明本發明之實施形態1之半導體裝置之變化 例1 2之構造。 圖2 3是平面圖，用來說明本發明之實施形態2之半導體 裝置之構造。 圖24用來說明本發明之實施形態2之半導體裝置之構 造。 圖2 5是平面圖，用來說明本發明之實施形態2之半導體
89109648.ptd 第54頁 507329 圖式簡單說明 裝置之變化例1之構造。 圖2 6是平面圖，用來說明本發明之實施形態2之半導體 裝置之變化例2之構造。 圖2 7用來說明本發明之實施形態2之半導體裝置之變化 例2之構造。 圖2 8用來說明本發明之實施形態2之半導體裝置之變化 例2之構造。 圖2 9是平面圖，用來說明本發明之實施形態3之半導體 裝置之構造。 圖3 0是平面圖，用來說明本發明之實施形態3之半導體 裝置之構造。 圖3 1用來說明習知之半導體裝置之構造。 圖32用來說明習知之半導體裝置之構造。 _
89109648.ptd 第55頁

Claims (1)

  1. ^/529 六、申請專利範圍 1. -種半導體裝置，形成在半導 互不相同之多個電路部；其特徵是： /、備有構造 上述之多個電路部分別具備有： 第1和第2閘構造體，被配置在上 該半導體基板上之分離絕緣膜上之至少體基板和設於 f間絕緣膜，覆蓋在上述之第！和第2閘構造體；和 接觸部’穿通±述之層間絕緣膜 體基板上和上述之分離絕緣膜上之至少一方；】迂之+導 上述之第1閘構造體具備有·· 第1閘氧化膜； _ 和 上述之第1 第1閘極電極’形成在上述之第！閘氧化膜上 上部絕緣膜，形成在上述之第丨閘極電極上； 側壁絕緣膜’形成在上述之上部絕緣膜， 甲°電極’和上述之第1閘氧化膜之側面； 上述之第2閘構造體具備有： 第2閘氧化膜； 第2閘極電極，形成在上述之第2閘氧化膜上； f化物層，形成在上述之第2閘極電極上；和 瞻 極ί 2極側壁和絕上緣十膜’形成在上述之矽化物層’上述之第2閘 萍上返之第2閘氧化膜之側面。 2·如申請專利範圍第1項之半導體裝置，其中 上，之，1閘構造體具有多個； 排設置之11Ϊ觸部具備有自行調正接觸部，被配置在並 " ^第1閘構造體之間，設有穿通上述之層間絕
    六、申請專利範圍 緣膜達到上述之半導體基板 閘構造體之配置間隔用來自 開口尺寸。 上之接觸孔，依照上述之第1 行調正的決定上述之接觸孔之 3·如申f專利範圍第1項之半導體裝置，其中 上述之^個接觸部具備有共用接觸部，被配置在並排設 置之上述第1和第2閘構造體之間，具有接觸孔穿通上述之 層間絕緣膜達到上述之半導體基板上，和達到上述之第2 閘構造體之上述矽化物層。 4.如申請專利範圍第1項之半導體裝置，其中 上述之第2閘構造體具有多個； 上述之=個接觸部具備有共用接觸部，被配置在並排 絕ί ί ϊ ί \閘十構造體之間，設有接觸孔穿通上述之層間 第2二Λ 半導體基板上，和達到至少-方之上 弟2閘構把體之上述矽化物層。 述5之範圍第3或4項之半導體裝置，其中接合 膜上 上述第2閘構造體被配置在上述之分離絕續 6·如申請專利範圍第 上述之第1和第2閘構 在上述之半導體基板上 在上述第1和第2閘構 面内’分別具有源極· 上述之多個接觸部具 弟1和第2閘構造體之間 1項之半導體裝置，其中 造體包夾上述分離絕緣膜的一起設 造體之兩側之上述半導體基板之表 汲極層； 備有共用接觸部，被配置在上述之 ，具有接觸孔穿通上述之層間絕緣
    六、申請專利範圍 膜達到包夾上述分離 分離絕緣膜上，和達 層0 7 ·如申請專利範圍 中央閘構造體，璧子 位於相對之中央；和 第1侧和第2側之閘 閘構造體之任何一個 侧； 上述之多個接觸部 接觸孔，被配置在 間’穿通上述之層間 分離絕緣膜上之至少 構造體露出；和 導體層，埋入到上 構造體。 8·如申請專利範圍 上述之中央閘構造 被配置在上述之分離 上述之第1侧和第2 構造體； 上述之接觸孔被配 構造體之上述；5夕化物 9 ·如申請專利範圍 89109648.ptd 絕緣膜之上述源極·汲極層上和上述 到上述第2閘構造體之上述矽化物 第1項之半導體裝置，其中更包含有 應到上述之第1閘構造體，被配置成 構造體，分別對應到上述之第1和第2 ’被配置在上述中央閘構造體之兩 具有： 上述之第1侧和第2側之閘構造體之 絕緣膜達到上述半導體基板上和上述 之一方，和被配置成使上述之中央閘 述之接觸孔，用來覆蓋上述之中央閘 第7項之半導體裝置，其中 體’上述之第1侧和第2側之閘構造體 絕緣膜上； 侧之閘構造體均對應到上述之第2閘 置成亦達到上述之第1側和第2侧之閘 層。 第7項之半導體裝置，其中 第58 1 斯329
    上述之中央閘構造體被配置在上述 上述之第1側和第2側之閘構造體包 被配置在上述之半導體基板上； 在上述之第1侧和第2側之閘構造體 基板之表面内，具有源極·汲極層； 之分離絕緣膜上； 夾上述分離絕緣膜的 之兩側之上述半導體 述之接觸孔被配置成達到包夾上述第1側和第2侧 構造體之上述分離絕緣膜之上述源極·汲極層上。 甲 10·如申請專利範圍第7項之半導體裝置，^中 上述之中央閘構造體和上述之第丨側之閘構造體被配置
    在上述之分離絕緣膜上，上述之第1側之閘構造體對應到 上述之第2閘構造體； 上述之第2侧之閘構造體被配置在上述之半導體基板 上’在其兩侧之上述半導體基板之表面内，具有源極·汲 極層； 上述之接觸孔被配置成達到上述第2侧之閘構造體之上 述分離絕緣膜侧之上述源極•汲極層上，和亦達到第1側 之閘構造體之上述矽化物層。 11 ·如申請專利範圍第7項之半導體裝置，其中 上述之中央閘構造體被配置在上述之分離絕緣膜上；
    上述之第1侧和第2側之閘構造體包夾上述之分離絕緣膜 的被配置在上述之半導體基板上； 在上述之第1側和第2側之閘構造體之兩侧之上述半導體 基板之表面内，具有源極·汲極層； 上述之第1侧和第2侧之閘構造體均對應到上述之第2側
    丨丨丨丨丨丨丨· 丨_ 六、申請專利範圍 之閘構造體 體之1^ T巧孔被配置成達到上述第1側和第2側之閘構 絕緣膜之上述源極.没極層上J 層被配置成亦達到第丨側和第2側之閑構造體之上述發化物 η 青專利範圍第2項之半 在上述第丨閘構造體之兩侧之上 某板 内，具有源極.汲極層；疋牛導體基板之表面 上述之第1閘構造體之形成 3 之近傍之區域； ασ 3疋上述自行調正接觸部 在上述之自行調正接觸部之 述之第1 ^冓造體之上述第2 =區域外，酉己置連續上 13.如申請專利範圍第12 0 上述之第1閘構造體之上述2導體裝置’其中 汲極層相同導電型之不純物。電極具有與上述之源極· 14·如申請專利範圍第2 在上述第丄閑構造體之兩;么'導體裝置’其中 内，具有源極·汲極層； 上述半導體基板之表面 上述之接觸孔之平面配置圖 、… 、 之相鄰者之間，被設定成 定使上述源極· >及極層中 15.如申請專利範圍第6：；、9互不相同之排列。 置，其中在上述之源極.、方4^12項中任一項之半導體裝 '極層上更具有矽化物層。 的1〇%48.ptd 第60頁
TW089109648A 1999-08-02 2000-05-19 Semiconductor device TW507329B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP11218503A JP2001044294A (ja) 1999-08-02 1999-08-02 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
TW507329B true TW507329B (en) 2002-10-21

Family

ID=16720957

Family Applications (1)

Application Number Title Priority Date Filing Date
TW089109648A TW507329B (en) 1999-08-02 2000-05-19 Semiconductor device

Country Status (4)

Country Link
US (2) US6299314B1 (zh)
JP (1) JP2001044294A (zh)
KR (1) KR100362336B1 (zh)
TW (1) TW507329B (zh)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4618914B2 (ja) * 2001-03-13 2011-01-26 ルネサスエレクトロニクス株式会社 半導体装置
JP4911838B2 (ja) * 2001-07-06 2012-04-04 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US6524938B1 (en) * 2002-02-13 2003-02-25 Taiwan Semiconductor Manufacturing Company Method for gate formation with improved spacer profile control
JP4094376B2 (ja) * 2002-08-21 2008-06-04 富士通株式会社 半導体装置及びその製造方法
JP4294298B2 (ja) 2002-11-18 2009-07-08 株式会社ルネサステクノロジ 半導体装置の製造方法
JP2005064127A (ja) * 2003-08-08 2005-03-10 Renesas Technology Corp 半導体装置およびその製造方法
US20060108616A1 (en) * 2004-11-22 2006-05-25 Himax Technologies, Inc. High-voltage metal-oxide-semiconductor transistor
US20060157819A1 (en) * 2005-01-20 2006-07-20 Bing-Chang Wu Efuse structure
US20070048076A1 (en) * 2005-08-31 2007-03-01 To Chun Y Fastening system for a ring binder mechanism
US7485934B2 (en) * 2005-10-25 2009-02-03 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated semiconductor structure for SRAM cells
JP2007214538A (ja) * 2006-01-11 2007-08-23 Renesas Technology Corp 半導体装置およびその製造方法
JP2008311457A (ja) * 2007-06-15 2008-12-25 Renesas Technology Corp 半導体装置の製造方法
US20090142915A1 (en) * 2007-12-04 2009-06-04 Weize Xiong Gate structure and method of forming the same
DE102008012858B4 (de) * 2008-03-06 2016-08-04 Infineon Technologies Austria Ag Halbleiterbauelement mit einem das Halbleiterbauelement durchdringenden Isoliergraben und metallischen Bahnen zur galvanisch getrennten Signalübertragung und Verfahren zu dessen Herstellung
JP2010067645A (ja) * 2008-09-08 2010-03-25 Renesas Technology Corp 半導体装置およびその製造方法
JP2012064854A (ja) * 2010-09-17 2012-03-29 Toshiba Corp 半導体装置
KR101797964B1 (ko) * 2010-10-01 2017-11-15 삼성전자주식회사 반도체 장치의 제조 방법 및 그 방법으로 제조된 반도체 장치
JP2013098374A (ja) * 2011-11-01 2013-05-20 Fujitsu Semiconductor Ltd 半導体装置の製造方法
US9748232B2 (en) * 2014-12-31 2017-08-29 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
KR102320047B1 (ko) 2017-07-05 2021-11-01 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US11764225B2 (en) * 2021-06-10 2023-09-19 Globalfoundries U.S. Inc. Field effect transistor with shallow trench isolation features within source/drain regions
US20230141681A1 (en) 2021-11-11 2023-05-11 Taiwan Semiconductor Manufacturing Company, Ltd. Cmos image sensors and manufacturing methods thereof

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0923005A (ja) 1995-07-06 1997-01-21 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6917083B1 (en) * 1995-07-27 2005-07-12 Micron Technology, Inc. Local ground and VCC connection in an SRAM cell
JPH0955440A (ja) 1995-08-17 1997-02-25 Sony Corp 半導体装置及び半導体装置の製造方法
JPH09326440A (ja) 1996-06-04 1997-12-16 Sony Corp 半導体装置の製造方法
JP3781136B2 (ja) 1996-06-17 2006-05-31 富士通株式会社 半導体装置及びその製造方法
US5849621A (en) * 1996-06-19 1998-12-15 Advanced Micro Devices, Inc. Method and structure for isolating semiconductor devices after transistor formation
US5792684A (en) * 1997-04-21 1998-08-11 Taiwan Semiconductor Manufacturing Company Ltd Process for fabricating MOS memory devices, with a self-aligned contact structure, and MOS logic devices with salicide, both on a single semiconductor chip
US5863820A (en) * 1998-02-02 1999-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Integration of sac and salicide processes on a chip having embedded memory
US6037222A (en) * 1998-05-22 2000-03-14 Taiwan Semiconductor Manufacturing Company Method for fabricating a dual-gate dielectric module for memory embedded logic using salicide technology and polycide technology

Also Published As

Publication number Publication date
US6299314B1 (en) 2001-10-09
KR100362336B1 (ko) 2002-11-23
JP2001044294A (ja) 2001-02-16
KR20010020858A (ko) 2001-03-15
US6468857B2 (en) 2002-10-22
US20020028569A1 (en) 2002-03-07

Similar Documents

Publication Publication Date Title
TW507329B (en) Semiconductor device
JP3324702B2 (ja) Ｍｏｓトランジスタにおいてセルフアラインソース／ドレインコンタクトを形成する方法
TW408469B (en) A semiconductor device and a manufacturing process therefor
US20060099755A1 (en) Semiconductor memory integrated circuit and its manufacturing method
KR930011232A (ko) 불휘발성 반도체메모리장치 및 그 제조방법
JPS59148369A (ja) Ｍｏｓトランジスタの製造方法
JP2921468B2 (ja) 半導体メモリ装置
US20100308397A1 (en) Semiconductor device and method for manufacturing the same
JP2000058800A (ja) サリサイド接合をもつｌｖトランジスタ及び不揮発性メモリセルを有する電子装置及びその製造方法
KR20110030353A (ko) 반도체 장치
TW533596B (en) Semiconductor device and its manufacturing method
KR950034731A (ko) 비휘발성 반도체 메모리장치의 제조방법
US5913122A (en) Method of making high breakdown voltage twin well device with source/drain regions widely spaced from FOX regions
US20030155613A1 (en) Semiconductor device and method of manufacturing the same
JP2006500759A (ja) 基板への相互接続を有する集積回路およびその製造方法
JPH0527267B2 (zh)
JP2001044393A (ja) 半導体装置の製造方法及び半導体装置
JPH02101747A (ja) 半導体集積回路とその製造方法
TW200414520A (en) Nonvolatile semiconductor memory device
JP2004297044A (ja) 半導体装置及びその製造方法
KR100294775B1 (ko) 반도체장치및그의제조방법
JPH03169022A (ja) 半導体集積回路装置
JP3845238B2 (ja) 半導体装置の製造方法
JPH09107038A (ja) Ｃｍｏｓトランジスターの製造方法
JP2007194266A (ja) 半導体装置の製造方法および半導体装置

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees