KR950034731A - 비휘발성 반도체 메모리장치의 제조방법 - Google Patents

비휘발성 반도체 메모리장치의 제조방법 Download PDF

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Abstract

트랜지스터간의 절연특성 및 동작열화를 방지할 수 있는 비휘발성 반도체 메모리 장치의 제조방법에 관하여 개시한다. 메모리 셀 배령부과 주변회로부를 갖는 비휘발성 메모리 장치의 제조방법에 있어서, 상기 반도체 기판상에 필드산화막을 형성하여 소자형성 영역 및 소자분리 영역을 형성하는 단계와, 상기 필드산화막이 형성된 기판의 저면에 제1 유전체층을 형성하는 단계와, 상기 제1 유전층상에 제1 도전층을 형성하는 단계와, 상기 제1 도전층을 패터닝하여 상기 메모리 셀 배열부 및 상기 주변회로부에 제1 도전 패턴을 형성하는 단계와, 상기 제1 도전패턴이 형성된 기판의 전면에 제2 유전체층을 형성하는 단계와, 상기 주변회로 영역에 형성된 상기 제2 유전체층, 제1 도전패턴 및 제1 유전체층을 선택적으로 식각하여 주변회로 영역의 기판 표면을 노출시키는 단계와, 상기 노출된 주변회로 영역의 기판 및 셀 배열부의 제2 유전체층위에 제3 유전체층을 형성한느 단계와, 상기; 제3 유정체층이 형성되어 있는 기판의 전면에 제2 도전층을 형성하는 단계와, 및 상기 제2 도전층, 제2 유전체층, 제3 유전체층 및 제1 도전 패턴을 소정패턴으로 패터닝하여 주변회로부의 게이트 전극과 셀 배열부의 제어 게이드, 부유 게이트 및 상부 유전층을 형성하는 단계를 포함한다. 본 발명에 의한 비휘발성 메모리장치의 필드산화막의 감소 현성 및 실리콘 표면의 핏팅 형상을 억제할 수 있다.

Description

비휘발성 반도체 메모리장치의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제10도는 본 발명의 비휘발성 반도체 메모리 장치의 제조방법을 설명하기 위한 셀 배열부 및 주변회로부의 레이아웃도이다. 제11도 내지 제12도는 본 발명에 의한 비휘발성 반도체 메모리 장치의 제조방법으로 공정순서대로 상기 10도의 X-Y에 따란 도시한 단면도이다.

Claims (15)

  1. 메모리 셀 배열부과 주변회로부를 갖는 비휘발성 메모리 장치의 제조방법에 있어서, 상기 반도체 가판상에 필드산화막을 형성하여 소자형성 영역 및 소자분리 영역을 형성하는 단계; 상기 필드산화막이 형성된 기판의 전면에 제1 유전체층을 형성하는 단계; 상기 제1 유전층상에 제1 도전층을 형성하는 단계; 상기 제1 도전층을 패터닝하여 상기 메모리 셀 배열부 및 상기 주변회로부에 제1 도전 패턴을 형성하는 단계; 상기 제1 도전패턴이 형성된 기판의 전면에 제2 유전체층을 형성하는 단계; 상기 주변회로영역에 형성된 상기 제2 유전체층, 제1도전패턴 및 제1 유전체층을 선택적으로 식각하여 주변회로 영역의 기판 표면을 노출시키는 단계; 상기 노출된 주변회로 영역의 기판 및 셀 배열부의 제2 유전체층 위에제3 유전체층을 형성하는 단계; 상기 제3 유전체층이 형성되어 있는 기판의 전면에 제2 도전층을 형성하는 단계; 및 사익 제2 도전층, 제2 유전체층, 제3 유전체층 및 제1 도전 패턴을 소정패턴으로 페터닝하여 주변회로부의 게이트 전극과 셀 배열부의 제어 게이트, 부유 게이트 및 상부 유전층을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 제조방법.
  2. 제1항에 있어서, 상기 부유게이트 및 제어게이트를 형성하는 단계후에 상기 반도체기판과 반대 도전형의 불순물을 주입하여 반도체기판의 소정부분에 소오스 및 드레인영역을 형성하는 단계와, 금속공정 및 콘택공정을 통해 상기 제어게이트와 상기 소오스 및 드레인영역을 연결시키는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 제조방법.
  3. 제1항에 있어서, 상기 주변회로 영역의 기판 표면을 노출시키는 단계는, 주변회로부에 형성된 상기 제2 유전체층과 상기 제1 도전 패턴을 고선택비를 이용하여 선택적으로 식각하는 단계 및 주변회로부에 형성된상기 제1 도전층과 상기 제1 유전체층을 고선택비를 이용하여 선택적으로 식각하는 단계로 이루어진 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 제조방법.
  4. 제1항에 있어서, 상기 제1 도전 패턴은 상기 제1 유전체층과 제2 유전체층을 이용하여 상기 제2 도전층 및 실리콘 기판과 절연되게 형성하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 제조방법.
  5. 제1항에 있어서, 상기 제1 유전체층은 산화막 또는 산질화막으로 형성하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 제조방법.
  6. 제1항에 있어서, 상기 제2 유전체층은 산화막/질화막/산화막의 복합막으로 형성하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 제조방법.
  7. 제6항에 있어서, 상기 제2 유전층은 40-70A이 두께의 산화막에 100-200A이ㅡ 질화막을 적층시킨 후, 열산화시켜 전체막의 두께는 산화막으로 환산하여 130-200A인 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 제조방법.
  8. 제1항에 있어서, 상기 제1 도전층은 폴리실리콘으로 형성하며, 상기 제2 도전층은 폴리실리콘과 금속-실리콘 화합무르이 복합막으로 형성하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 제조방법.
  9. 제8항에 있어서, 상기 금속-실리콘계 화합물은 텅스텐-실리콘으로 형성하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 제조방법.
  10. 제1항에 있어서, 상기 제3 유전체층은 200∼300A의 두께의 산화막으로 형성하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 제조방법.
  11. 스택 게이트 구조의 셀 트랜지스터와 단층 게이트 구조의 주변회로 트랜지스터를 가진 비휘발성 메모리 장치의 제조방법에 있어서, 반도체 기판상에 필드산화막을 형성하여 소자형성영역 및 소자분리영역을 형성하는 단계; 상기 필드산화막이 형성된 기판의 전면데 제1 유전체층을 형성하는 단계; 상기 셀 트랜지스터 및 주변회로 트랜지스터가 형성되는 반도체 기판의 소정영역에 제1 도전 패턴을 형성하는 단계; 상기 제1 도전패턴이 형성된 기판이 전면에 제2 유전체층을 형성하는 단계; 상기 주변회로 트랜지스터가 형성되는 영역에 형성된 상기 제2 유전체층과 상기 제1 도전 패턴을 고선택비를 이용하여 선택적으로 식각하는 단계; 상기 주변회로 트랜지스터가 형성되는 영역에 형성된 사익 제1 도전패턴과 상기 제1 유전체층을 고선택비를 이용하여 선택적으로 식각하여 기판을 노출시키는 단계; 상기 노출된 기판의 표면 및 셀 트랜지스터가 형성되는 영역의 제2 유전체 위에 제3 유전체층을 형성하는 단계; 상기 제2 유전체층이 형성되어 있는 기판의 전면에 제2 도전층을 형성하는 단계; 및 상기 제2 도전층, 제2 유전체층, 제3 유전체층 및 제1 도전 패턴을 소정패턴으로 패터닝하여 제어 게이트, 상부 유전층 및 부유 게이트를 형성하는 단계를 포함하는 비휘발성 반도체 메모리 장치의 제조방법.
  12. 제11항에 있어서, 상기 제1도전 패턴은 상기 스택 게이트의 하부전극으로 사용되며, 폴리실리콘으로 형성하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 제조방법.
  13. 제11항에 있어서, 상기 제2 유전체층은 상기 스택 게이트의 상부유전층으로 사용되며, 산화막/질화막/산화막의 복합막으로 형성하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 제조방법.
  14. 제11항에 있어서, 산화막 제1 유전체층은 상기 스택 게이트의 하부유전층으로 사용되며, 산화막 또는 산질화막으로 형성하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 제조방법.
  15. 제11항에 있어서, 상기 제3 유전체층은 200∼300A의 두께의 산화막으로 형성하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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