JPH11330430A - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
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- JPH11330430A JPH11330430A JP10135589A JP13558998A JPH11330430A JP H11330430 A JPH11330430 A JP H11330430A JP 10135589 A JP10135589 A JP 10135589A JP 13558998 A JP13558998 A JP 13558998A JP H11330430 A JPH11330430 A JP H11330430A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
(57)【要約】
【課題】本発明は、半導体基板上に周辺回路部とセル部
とを備え、素子分離特性の良好な不揮発性半導体記憶装
置の製造方法に関する。 【解決手段】周辺回路部に形成された、セル部浮遊電極
−制御電極間に配置される絶縁膜２０５を除去する工程
において、周辺回路部の分離酸化膜２０１と絶縁膜２０
５の間に浮遊電極材料のポリシリコン２０２を介在させ
た積層構造とした後に、これらをエッチング除去する。
とを備え、素子分離特性の良好な不揮発性半導体記憶装
置の製造方法に関する。 【解決手段】周辺回路部に形成された、セル部浮遊電極
−制御電極間に配置される絶縁膜２０５を除去する工程
において、周辺回路部の分離酸化膜２０１と絶縁膜２０
５の間に浮遊電極材料のポリシリコン２０２を介在させ
た積層構造とした後に、これらをエッチング除去する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板上に周
辺回路部とセル部とを備え、素子分離特性の良好な不揮
発性半導体記憶装置の製造方法に関する。
辺回路部とセル部とを備え、素子分離特性の良好な不揮
発性半導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】従来のフラッシュメモリの製造方法につ
いて、図面を参照して説明する。
いて、図面を参照して説明する。
【０００３】図９は、従来のフラッシュメモリにおける
セル部配線工程前の平面図である。拡散層領域３０１に
は、ソースおよびドレインが形成される。また、図中の
ハッチングを付した領域には浮遊ゲート３０３が形成さ
れている。この浮遊ゲート３０３の上には制御電極を兼
ねるワード線３０４が形成されている。また、左右の拡
散層領域３０１に挟まれた領域には、分離酸化膜領域３
０２が設けられている。浮遊ゲート３０３の直下の領域
であって分離酸化膜領域３０２以外の領域には、トンネ
ル酸化膜が設けられ、チャネル領域を形成する。
セル部配線工程前の平面図である。拡散層領域３０１に
は、ソースおよびドレインが形成される。また、図中の
ハッチングを付した領域には浮遊ゲート３０３が形成さ
れている。この浮遊ゲート３０３の上には制御電極を兼
ねるワード線３０４が形成されている。また、左右の拡
散層領域３０１に挟まれた領域には、分離酸化膜領域３
０２が設けられている。浮遊ゲート３０３の直下の領域
であって分離酸化膜領域３０２以外の領域には、トンネ
ル酸化膜が設けられ、チャネル領域を形成する。
【０００４】以下、工程断面図（図１０〜１７）を用い
て製造方法を説明する。これらの図中、分図（ａ）は周
辺回路部、分図（ｂ）はセル部Ａ−Ａ’断面を示す。周
辺回路部では適当なトランジスタが形成されるが、セル
部ではトランジスタが形成されない。
て製造方法を説明する。これらの図中、分図（ａ）は周
辺回路部、分図（ｂ）はセル部Ａ−Ａ’断面を示す。周
辺回路部では適当なトランジスタが形成されるが、セル
部ではトランジスタが形成されない。
【０００５】まず、半導体基板上に４０００〜５０００
Å程度の膜厚の分離酸化膜４０１をＬＯＣＯＳ法などに
より形成した後、素子領域に、１００Åまたはそれ以下
の厚みのトンネル酸化膜４０３を形成する。次いで全面
にポリシリコン４０２を堆積する（図１０）。このポリ
シリコン４０２は、次工程にて浮遊ゲートとなる。ポリ
シリコン４０２は通常リンがドープされ、厚さは１５０
０Å程度である。
Å程度の膜厚の分離酸化膜４０１をＬＯＣＯＳ法などに
より形成した後、素子領域に、１００Åまたはそれ以下
の厚みのトンネル酸化膜４０３を形成する。次いで全面
にポリシリコン４０２を堆積する（図１０）。このポリ
シリコン４０２は、次工程にて浮遊ゲートとなる。ポリ
シリコン４０２は通常リンがドープされ、厚さは１５０
０Å程度である。
【０００６】次に通常のフォトリソグラフィ工程によ
り、不図示のフォトレジストをパターニングした後、ポ
リシリコン４０２をエッチングし、浮遊ゲート４０４を
形成する（図１１（ｂ））。この際、周辺回路部はレジ
ストで覆わず、この領域のポリシリコン４０２を同時に
除去する（図１１（ａ））。
り、不図示のフォトレジストをパターニングした後、ポ
リシリコン４０２をエッチングし、浮遊ゲート４０４を
形成する（図１１（ｂ））。この際、周辺回路部はレジ
ストで覆わず、この領域のポリシリコン４０２を同時に
除去する（図１１（ａ））。
【０００７】つづいて、全面に絶縁膜４０５を堆積す
る。この絶縁膜４０５は、浮遊ゲートと制御ゲートとの
間の絶縁膜となる。絶縁膜４０５は、通常、シリコン酸
化膜／シリコン窒化膜／シリコン酸化膜の多層構造と
し、酸化膜換算膜厚にして１８０Åもしくはそれ以下程
度とする。次に、周辺回路部の絶縁膜を除去するため、
セル部全域にレジスト４０６を塗布する（図１２
（ｂ））。
る。この絶縁膜４０５は、浮遊ゲートと制御ゲートとの
間の絶縁膜となる。絶縁膜４０５は、通常、シリコン酸
化膜／シリコン窒化膜／シリコン酸化膜の多層構造と
し、酸化膜換算膜厚にして１８０Åもしくはそれ以下程
度とする。次に、周辺回路部の絶縁膜を除去するため、
セル部全域にレジスト４０６を塗布する（図１２
（ｂ））。
【０００８】この状態で周辺回路部の絶縁膜４０５をエ
ッチングする。この際、分離酸化膜４０１の存在しない
領域にはゲート酸化膜を設けるため、この領域上に形成
された絶縁膜４０５を完全に除去しなければならず、一
定程度のオーバーエッチが必要となる。ところが、絶縁
膜４０５と、その下に位置する分離酸化膜４０１との間
のエッチング選択比を高くすることができないため、図
１３（ａ）に示すように、周辺回路部の分離酸化膜４０
１に目減りが生じる。
ッチングする。この際、分離酸化膜４０１の存在しない
領域にはゲート酸化膜を設けるため、この領域上に形成
された絶縁膜４０５を完全に除去しなければならず、一
定程度のオーバーエッチが必要となる。ところが、絶縁
膜４０５と、その下に位置する分離酸化膜４０１との間
のエッチング選択比を高くすることができないため、図
１３（ａ）に示すように、周辺回路部の分離酸化膜４０
１に目減りが生じる。
【０００９】その後、周辺回路を形成するトランジスタ
のゲート酸化膜４０７を熱酸化によって形成する。
のゲート酸化膜４０７を熱酸化によって形成する。
【００１０】さらにレジスト４０６を除去後、基板全面
に、リンがドープされたポリシリコン４０８、シリサイ
ド層４０９を順次堆積する。膜厚はいずれも１５００Å
程度とする。ポリシリコン４０８、シリサイド層４０９
は、周辺回路部のトランジスタのゲート電極になり、同
時にセル部トランジスタの制御電極となる。その後、セ
ルゲートを形成するためのエッチング（以後「セルゲー
トエッチング」と記す）を行うため、周辺回路部全域お
よびセル部の所定箇所をレジスト４１０で覆う（図１
４）。なお、図１４に示される断面には、セル部の電極
が形成されない。このため、図１４（ｂ）には、レジス
ト４１０が設けられていないのである。
に、リンがドープされたポリシリコン４０８、シリサイ
ド層４０９を順次堆積する。膜厚はいずれも１５００Å
程度とする。ポリシリコン４０８、シリサイド層４０９
は、周辺回路部のトランジスタのゲート電極になり、同
時にセル部トランジスタの制御電極となる。その後、セ
ルゲートを形成するためのエッチング（以後「セルゲー
トエッチング」と記す）を行うため、周辺回路部全域お
よびセル部の所定箇所をレジスト４１０で覆う（図１
４）。なお、図１４に示される断面には、セル部の電極
が形成されない。このため、図１４（ｂ）には、レジス
ト４１０が設けられていないのである。
【００１１】つづいて、セル部の電極を形成するための
セルゲートエッチングを行う。エッチング後の状態を図
１５に示す。なお、図１５（ｂ）は図９中のＡ−Ａ’断
面図であるため、この領域にはセルゲートが示されてい
ない。
セルゲートエッチングを行う。エッチング後の状態を図
１５に示す。なお、図１５（ｂ）は図９中のＡ−Ａ’断
面図であるため、この領域にはセルゲートが示されてい
ない。
【００１２】その後、セル部のソース／ドレイン（不図
示）を形成し、次にセル部全域と周辺回路部のゲートが
形成される部分とをレジスト４１１で覆う（図１６）。
この状態でエッチングを行い、周辺回路部のゲート電極
を形成する（図１７（ａ））。
示）を形成し、次にセル部全域と周辺回路部のゲートが
形成される部分とをレジスト４１１で覆う（図１６）。
この状態でエッチングを行い、周辺回路部のゲート電極
を形成する（図１７（ａ））。
【００１３】その後、周辺回路部のトランジスタのソー
ス／ドレイン領域を形成して周辺回路部のトランジスタ
を完成させ、コンタクト、配線工程を経てフラッシュメ
モリを完成する。
ス／ドレイン領域を形成して周辺回路部のトランジスタ
を完成させ、コンタクト、配線工程を経てフラッシュメ
モリを完成する。
【００１４】
【発明が解決しようとする課題】ところが上記従来技術
は、周辺回路部の浮遊ゲートポリシリの除去を、セル部
の浮遊ゲートポリシリの除去と同時に行っている（図１
１）。このため、周辺回路部の分離酸化膜に直接絶縁膜
が堆積することとなる（図１２（ａ））。このため、そ
の後の周辺回路部の絶縁膜除去のエッチングにおいて、
分離酸化膜とのエッチングの選択比を大きくとることが
できず、絶縁膜のオーバエッチング時間で周辺回路部の
分離酸化膜が目減りすることとなる（図１３（ａ））。
この目減りにより、周辺回路部の分離膜上を走るポリシ
リコン配線に対しての分離特性が劣化するだけでなく、
その後の周辺回路部のトランジスタのソース／ドレイン
形成のイオン注入が分離酸化膜を突き抜け、分離酸化膜
直下でチャネルを形成し易くし、さらなる分離特性の劣
化をもたらすことがあった。
は、周辺回路部の浮遊ゲートポリシリの除去を、セル部
の浮遊ゲートポリシリの除去と同時に行っている（図１
１）。このため、周辺回路部の分離酸化膜に直接絶縁膜
が堆積することとなる（図１２（ａ））。このため、そ
の後の周辺回路部の絶縁膜除去のエッチングにおいて、
分離酸化膜とのエッチングの選択比を大きくとることが
できず、絶縁膜のオーバエッチング時間で周辺回路部の
分離酸化膜が目減りすることとなる（図１３（ａ））。
この目減りにより、周辺回路部の分離膜上を走るポリシ
リコン配線に対しての分離特性が劣化するだけでなく、
その後の周辺回路部のトランジスタのソース／ドレイン
形成のイオン注入が分離酸化膜を突き抜け、分離酸化膜
直下でチャネルを形成し易くし、さらなる分離特性の劣
化をもたらすことがあった。
【００１５】本発明は、このような問題のない素子分離
特性が良好な不揮発性半導体記憶装置の製造方法を提供
することを目的とする。
特性が良好な不揮発性半導体記憶装置の製造方法を提供
することを目的とする。
【００１６】
【課題を解決するための手段】上記課題を解決する本発
明は、以下の［１］〜［４］の事項により特定される。 ［１］ 半導体基板上に周辺回路部とセル部とを備えた
不揮発性半導体記憶装置の製造方法であって、前記周辺
回路部の所定箇所および前記セル部の所定箇所に素子分
離膜を形成後、基板全面に浮遊電極材料を堆積する工程
と、前記セル部の所定箇所および前記周辺回路部全域に
レジスト膜を形成した後、前記セル部に形成された前記
浮遊電極材料の堆積膜をエッチングして浮遊電極を形成
する工程と、基板全面に絶縁膜を形成する工程と、前記
周辺回路部に形成された、前記絶縁膜および前記浮遊電
極材料の堆積膜を、この順に除去する工程と、基板全面
に電極材料を堆積した後、前記セル部に形成された前記
電極材料の堆積膜および前記絶縁膜をエッチングして前
記セル部に制御電極を形成する工程と、前記周辺回路部
に形成された前記電極材料からなる膜をエッチングして
前記周辺回路部にゲート電極を形成する工程とを有する
ことを特徴とする不揮発性半導体記憶装置の製造方法。 ［２］ 前記浮遊電極材料がポリシリコンである［１］
に記載の不揮発性半導体記憶装置の製造方法。 ［３］ 前記素子分離膜がシリコン酸化膜である［１］
または［２］に記載の不揮発性半導体記憶装置の製造方
法。 ［４］ ［１］乃至［３］いずれかに記載の不揮発性半
導体記憶装置の製造方法により製造された不揮発性半導
体記憶装置。
明は、以下の［１］〜［４］の事項により特定される。 ［１］ 半導体基板上に周辺回路部とセル部とを備えた
不揮発性半導体記憶装置の製造方法であって、前記周辺
回路部の所定箇所および前記セル部の所定箇所に素子分
離膜を形成後、基板全面に浮遊電極材料を堆積する工程
と、前記セル部の所定箇所および前記周辺回路部全域に
レジスト膜を形成した後、前記セル部に形成された前記
浮遊電極材料の堆積膜をエッチングして浮遊電極を形成
する工程と、基板全面に絶縁膜を形成する工程と、前記
周辺回路部に形成された、前記絶縁膜および前記浮遊電
極材料の堆積膜を、この順に除去する工程と、基板全面
に電極材料を堆積した後、前記セル部に形成された前記
電極材料の堆積膜および前記絶縁膜をエッチングして前
記セル部に制御電極を形成する工程と、前記周辺回路部
に形成された前記電極材料からなる膜をエッチングして
前記周辺回路部にゲート電極を形成する工程とを有する
ことを特徴とする不揮発性半導体記憶装置の製造方法。 ［２］ 前記浮遊電極材料がポリシリコンである［１］
に記載の不揮発性半導体記憶装置の製造方法。 ［３］ 前記素子分離膜がシリコン酸化膜である［１］
または［２］に記載の不揮発性半導体記憶装置の製造方
法。 ［４］ ［１］乃至［３］いずれかに記載の不揮発性半
導体記憶装置の製造方法により製造された不揮発性半導
体記憶装置。
【００１７】本発明によれば、周辺回路部において、分
離酸化膜の設けられた基板上に浮遊電極材料の堆積膜
と、セル部の制御電極と浮遊電極の間に設けられる絶縁
膜とをこの順で形成した後、これらの膜をエッチングす
る。すなわち、従来技術では、図１２（ａ）のように、
周辺回路部の分離酸化膜４０１上に直接、絶縁膜４０５
が形成されていたが、本発明では、図４のように、周辺
回路部の分離酸化膜２０１と絶縁膜２０５の間に浮遊電
極材料からなる膜（ポリシリコン２０２）が介在する。
この浮遊電極材料からなる膜（ポリシリコン等）と、分
離酸化膜との間の選択比を大きくとることができるの
で、周辺回路部の分離酸化膜の目減りを防止し、分離特
性を向上することができる。
離酸化膜の設けられた基板上に浮遊電極材料の堆積膜
と、セル部の制御電極と浮遊電極の間に設けられる絶縁
膜とをこの順で形成した後、これらの膜をエッチングす
る。すなわち、従来技術では、図１２（ａ）のように、
周辺回路部の分離酸化膜４０１上に直接、絶縁膜４０５
が形成されていたが、本発明では、図４のように、周辺
回路部の分離酸化膜２０１と絶縁膜２０５の間に浮遊電
極材料からなる膜（ポリシリコン２０２）が介在する。
この浮遊電極材料からなる膜（ポリシリコン等）と、分
離酸化膜との間の選択比を大きくとることができるの
で、周辺回路部の分離酸化膜の目減りを防止し、分離特
性を向上することができる。
【００１８】
【発明の実施の形態】以下、本発明の実施形態につい
て、図１および工程断面図（図２〜８）を用いて製造方
法を説明する。図２〜８中、分図（ａ）は周辺回路部、
分図（ｂ）はセル部を示す。
て、図１および工程断面図（図２〜８）を用いて製造方
法を説明する。図２〜８中、分図（ａ）は周辺回路部、
分図（ｂ）はセル部を示す。
【００１９】まず、周辺回路部の所定箇所およびセル部
の所定箇所に素子分離膜２０１を形成した後、基板全面
に浮遊電極材料（図中のポリシリコン２０２）を堆積す
る（図２）。素子分離膜は、たとえばシリコン酸化膜と
する。浮遊電極材料としては、導電性を有する半導体材
料または金属材料が用いられ、具体的には、ポリシリコ
ン、Ａｌ、ＴｉＮ、Ｃｕなどが用いられる。
の所定箇所に素子分離膜２０１を形成した後、基板全面
に浮遊電極材料（図中のポリシリコン２０２）を堆積す
る（図２）。素子分離膜は、たとえばシリコン酸化膜と
する。浮遊電極材料としては、導電性を有する半導体材
料または金属材料が用いられ、具体的には、ポリシリコ
ン、Ａｌ、ＴｉＮ、Ｃｕなどが用いられる。
【００２０】次に、セル部の所定箇所および周辺回路部
全域にレジスト膜を形成した後、セル部に形成された浮
遊電極材料の堆積膜をエッチングして浮遊電極を形成す
る。たとえば図３（ｂ）のように、セル部の素子分離膜
上に設けられた浮遊電極材料の堆積膜の全部または一部
をエッチングにより除去して溝を形成する。これによ
り、浮遊電極材料の堆積膜に所定のパターンが形成さ
れ、セル部に浮遊ゲート２０４が形成される。
全域にレジスト膜を形成した後、セル部に形成された浮
遊電極材料の堆積膜をエッチングして浮遊電極を形成す
る。たとえば図３（ｂ）のように、セル部の素子分離膜
上に設けられた浮遊電極材料の堆積膜の全部または一部
をエッチングにより除去して溝を形成する。これによ
り、浮遊電極材料の堆積膜に所定のパターンが形成さ
れ、セル部に浮遊ゲート２０４が形成される。
【００２１】ついで、基板全面に絶縁膜２０５を形成す
る（図４）。絶縁膜２０５を構成する材料としては、シ
リコン酸化膜、シリコン窒化膜などが用いられ、これら
の多層膜としてもよい。つづいてセル部全域にレジスト
膜を形成する（図４（ｂ））。このとき、周辺回路部に
はレジスト膜を設けない。この状態で、周辺回路部に形
成された、絶縁膜２０５および浮遊ゲート２０４を、こ
の順に除去する（図５（ａ））。ここで、分図（ｂ）に
示される周辺回路部の分離酸化膜２０１が形成されてい
ない領域には、この後の工程でゲート酸化膜を形成す
る。このため、この領域上に形成されたポリシリコン２
０２は完全に除去されなければならず、一定程度のオー
バーエッチが必要となる。本実施形態では、ポリシリコ
ン２０２と、その下に位置する分離酸化膜２０１との間
のエッチング選択比を高くすることができるため、ポリ
シリコン２０２のオーバーエッチングを行っても、周辺
回路部の分離酸化膜２０１に実質的に目減りが生じない
（図５（ａ））。このため良好な分離特性が維持され
る。従来技術ではこの段階で図１３（ａ）のように分離
酸化膜４０１に目減りが生じており、本発明の製造方法
はこの点が異なる。
る（図４）。絶縁膜２０５を構成する材料としては、シ
リコン酸化膜、シリコン窒化膜などが用いられ、これら
の多層膜としてもよい。つづいてセル部全域にレジスト
膜を形成する（図４（ｂ））。このとき、周辺回路部に
はレジスト膜を設けない。この状態で、周辺回路部に形
成された、絶縁膜２０５および浮遊ゲート２０４を、こ
の順に除去する（図５（ａ））。ここで、分図（ｂ）に
示される周辺回路部の分離酸化膜２０１が形成されてい
ない領域には、この後の工程でゲート酸化膜を形成す
る。このため、この領域上に形成されたポリシリコン２
０２は完全に除去されなければならず、一定程度のオー
バーエッチが必要となる。本実施形態では、ポリシリコ
ン２０２と、その下に位置する分離酸化膜２０１との間
のエッチング選択比を高くすることができるため、ポリ
シリコン２０２のオーバーエッチングを行っても、周辺
回路部の分離酸化膜２０１に実質的に目減りが生じない
（図５（ａ））。このため良好な分離特性が維持され
る。従来技術ではこの段階で図１３（ａ）のように分離
酸化膜４０１に目減りが生じており、本発明の製造方法
はこの点が異なる。
【００２２】次に、基板全面に電極材料を堆積する。本
実施形態では、ポリシリコン２０７、シリサイド層２０
８を堆積している（図６）。ポリシリコン２０７には、
導電性を向上させるため、リンなどの不純物をドープす
ることが好ましい。
実施形態では、ポリシリコン２０７、シリサイド層２０
８を堆積している（図６）。ポリシリコン２０７には、
導電性を向上させるため、リンなどの不純物をドープす
ることが好ましい。
【００２３】その後、セル部に形成された電極材料の堆
積膜および絶縁膜をエッチングしてセル部に制御電極を
形成する工程と、周辺回路部に形成された電極材料から
なる膜をエッチングして周辺回路部にゲート電極を形成
する工程とを行う。これらの工程を行う順番は、いずれ
が先であってもよい。
積膜および絶縁膜をエッチングしてセル部に制御電極を
形成する工程と、周辺回路部に形成された電極材料から
なる膜をエッチングして周辺回路部にゲート電極を形成
する工程とを行う。これらの工程を行う順番は、いずれ
が先であってもよい。
【００２４】本実施形態では、セル部の制御電極形成を
先に行っている。まず周辺回路部全域およびセル部の所
定箇所にレジスト２０９を形成する（図６）。この図
は、図１中のＡ−Ａ’断面を示すものであり、セル部の
電極が形成されない領域の断面を示す。このため、図６
（ｂ）にはレジスト２０９が形成されていないのであっ
て、セル部の他の領域にはレジスト２０９が形成され、
これをマスクをしてエッチングを行うことにより、制御
電極が形成される。このとき、セル部の電極が形成され
ない領域では、図７（ｂ）のような形状となる。
先に行っている。まず周辺回路部全域およびセル部の所
定箇所にレジスト２０９を形成する（図６）。この図
は、図１中のＡ−Ａ’断面を示すものであり、セル部の
電極が形成されない領域の断面を示す。このため、図６
（ｂ）にはレジスト２０９が形成されていないのであっ
て、セル部の他の領域にはレジスト２０９が形成され、
これをマスクをしてエッチングを行うことにより、制御
電極が形成される。このとき、セル部の電極が形成され
ない領域では、図７（ｂ）のような形状となる。
【００２５】つづいて、セル部全域および周辺回路部の
所定箇所にレジスト２１０を形成する（図７）。これを
マスクをしてエッチングを行うことにより、周辺回路部
のゲート電極が形成される（図８）。
所定箇所にレジスト２１０を形成する（図７）。これを
マスクをしてエッチングを行うことにより、周辺回路部
のゲート電極が形成される（図８）。
【００２６】その後、周辺回路部のトランジスタのソー
ス／ドレイン領域を形成して周辺回路部のトランジスタ
を完成させ、コンタクト、配線工程を経てフラッシュメ
モリを完成する。
ス／ドレイン領域を形成して周辺回路部のトランジスタ
を完成させ、コンタクト、配線工程を経てフラッシュメ
モリを完成する。
【００２７】
【実施例】以下、本発明の実施例について、図面を参照
して説明する。
して説明する。
【００２８】図１は、本実施例のフラッシュメモリにお
けるセル部配線工程前の平面図である。拡散層領域１０
１には、ソースおよびドレインが形成される。また、図
中のハッチングを付した領域には浮遊ゲート１０３が形
成されている。この浮遊ゲート１０３の上には制御電極
を兼ねるワード線１０４が形成されている。また、左右
の拡散層領域１０１に挟まれた領域には、分離酸化膜領
域１０２が設けられている。浮遊ゲート１０３の直下の
領域であって分離酸化膜領域１０２以外の領域には、ト
ンネル酸化膜が設けられ、チャネル領域を形成する。
けるセル部配線工程前の平面図である。拡散層領域１０
１には、ソースおよびドレインが形成される。また、図
中のハッチングを付した領域には浮遊ゲート１０３が形
成されている。この浮遊ゲート１０３の上には制御電極
を兼ねるワード線１０４が形成されている。また、左右
の拡散層領域１０１に挟まれた領域には、分離酸化膜領
域１０２が設けられている。浮遊ゲート１０３の直下の
領域であって分離酸化膜領域１０２以外の領域には、ト
ンネル酸化膜が設けられ、チャネル領域を形成する。
【００２９】以下、工程断面図（図２〜８）を用いて製
造方法を説明する。これらの図中、分図（ａ）は周辺回
路部、分図（ｂ）はセル部Ａ−Ａ’断面を示す。周辺回
路部では適当なトランジスタが形成されるが、セル部で
はトランジスタが形成されない。
造方法を説明する。これらの図中、分図（ａ）は周辺回
路部、分図（ｂ）はセル部Ａ−Ａ’断面を示す。周辺回
路部では適当なトランジスタが形成されるが、セル部で
はトランジスタが形成されない。
【００３０】まず、半導体基板上に４０００〜５０００
Å程度の膜厚の分離酸化膜２０１をＬＯＣＯＳ法などに
より形成した後、素子領域に、１００Åまたはそれ以下
の厚みのトンネル酸化膜２０３を形成する。次いで全面
にポリシリコン２０２を堆積する（図２）。このポリシ
リコン２０２は、後に浮遊ゲートとなる。ポリシリコン
２０２は通常リンがドープされ、厚さは１５００Å程度
である。
Å程度の膜厚の分離酸化膜２０１をＬＯＣＯＳ法などに
より形成した後、素子領域に、１００Åまたはそれ以下
の厚みのトンネル酸化膜２０３を形成する。次いで全面
にポリシリコン２０２を堆積する（図２）。このポリシ
リコン２０２は、後に浮遊ゲートとなる。ポリシリコン
２０２は通常リンがドープされ、厚さは１５００Å程度
である。
【００３１】次に通常のフォトリソグラフィ工程によ
り、不図示のフォトレジストをパターニングした後、ポ
リシリコン２０２をエッチングし、浮遊ゲート２０４を
形成する（図３（ｂ））。この際、周辺回路部全域をレ
ジストで覆う。従来技術では周辺回路部全域をレジスト
で覆わず、本実施例の方法はこの点で異なる。
り、不図示のフォトレジストをパターニングした後、ポ
リシリコン２０２をエッチングし、浮遊ゲート２０４を
形成する（図３（ｂ））。この際、周辺回路部全域をレ
ジストで覆う。従来技術では周辺回路部全域をレジスト
で覆わず、本実施例の方法はこの点で異なる。
【００３２】つづいて、全面に絶縁膜２０５を堆積す
る。この絶縁膜２０５は、浮遊ゲートと制御ゲートとの
間の絶縁膜となる。絶縁膜２０５は、たとえば、シリコ
ン酸化膜／シリコン窒化膜／シリコン酸化膜の多層構造
とし、酸化膜換算膜厚にして１８０Åもしくはそれ以下
程度とする。この際、前の工程で、従来技術と異なり周
辺回路部にポリシリコン２０２を残しており、絶縁膜２
０５は、このポリシリコン２０２上に形成されることと
なる。次に、周辺回路部の絶縁膜を除去するため、セル
部全域にレジスト２０６を塗布する（図４（ｂ））。
る。この絶縁膜２０５は、浮遊ゲートと制御ゲートとの
間の絶縁膜となる。絶縁膜２０５は、たとえば、シリコ
ン酸化膜／シリコン窒化膜／シリコン酸化膜の多層構造
とし、酸化膜換算膜厚にして１８０Åもしくはそれ以下
程度とする。この際、前の工程で、従来技術と異なり周
辺回路部にポリシリコン２０２を残しており、絶縁膜２
０５は、このポリシリコン２０２上に形成されることと
なる。次に、周辺回路部の絶縁膜を除去するため、セル
部全域にレジスト２０６を塗布する（図４（ｂ））。
【００３３】この状態で周辺回路部の絶縁膜２０５およ
びポリシリコン２０２をエッチングする。この際、周辺
回路部における分離酸化膜２０１の存在しない領域に
は、この後の工程でゲート酸化膜を形成する。このた
め、この領域上に形成されたポリシリコン２０２は完全
に除去されなければならず、一定程度のオーバーエッチ
が必要となる。本実施例では、ポリシリコン２０２と、
その下に位置する分離酸化膜２０１との間のエッチング
選択比を高くすることができるため、オーバーエッチン
グを行っても、周辺回路部の分離酸化膜２０１に実質的
に目減りが生じない（図５（ａ））。
びポリシリコン２０２をエッチングする。この際、周辺
回路部における分離酸化膜２０１の存在しない領域に
は、この後の工程でゲート酸化膜を形成する。このた
め、この領域上に形成されたポリシリコン２０２は完全
に除去されなければならず、一定程度のオーバーエッチ
が必要となる。本実施例では、ポリシリコン２０２と、
その下に位置する分離酸化膜２０１との間のエッチング
選択比を高くすることができるため、オーバーエッチン
グを行っても、周辺回路部の分離酸化膜２０１に実質的
に目減りが生じない（図５（ａ））。
【００３４】その後、周辺回路を形成するトランジスタ
のゲート酸化膜２１１を熱酸化によって形成する。ゲー
ト酸化膜２０６の膜厚は、トランジスタの種類により異
なる。すなわち、フラッシュメモリの周辺回路のトラン
ジスタは、大別して、低電圧用および高電圧用の２種類
がある。低電圧用トランジスタのゲート酸化膜の膜厚は
１００Å程度であり、高電圧用トランジスタのゲート酸
化膜の膜厚は２５０Å程度である。
のゲート酸化膜２１１を熱酸化によって形成する。ゲー
ト酸化膜２０６の膜厚は、トランジスタの種類により異
なる。すなわち、フラッシュメモリの周辺回路のトラン
ジスタは、大別して、低電圧用および高電圧用の２種類
がある。低電圧用トランジスタのゲート酸化膜の膜厚は
１００Å程度であり、高電圧用トランジスタのゲート酸
化膜の膜厚は２５０Å程度である。
【００３５】次に、基板全面に、リンがドープされたポ
リシリコン２０７、シリサイド層２０８を順次堆積す
る。膜厚はいずれも１５００Å程度とする。ポリシリコ
ン２０７、シリサイド層２０８は、周辺回路部のトラン
ジスタのゲート電極になり、同時にセル部トランジスタ
の制御電極となる。その後、セルゲートエッチングを行
うため、周辺回路部全域およびセル部の所定箇所をレジ
スト２０９で覆う（図６）。
リシリコン２０７、シリサイド層２０８を順次堆積す
る。膜厚はいずれも１５００Å程度とする。ポリシリコ
ン２０７、シリサイド層２０８は、周辺回路部のトラン
ジスタのゲート電極になり、同時にセル部トランジスタ
の制御電極となる。その後、セルゲートエッチングを行
うため、周辺回路部全域およびセル部の所定箇所をレジ
スト２０９で覆う（図６）。
【００３６】つづいてセルゲートエッチングを行い、セ
ル部の所定箇所に制御電極を形成する。なお、図７
（ｂ）は図１中のＡ−Ａ’断面図であるため、この領域
にはセルゲートが示されていない。
ル部の所定箇所に制御電極を形成する。なお、図７
（ｂ）は図１中のＡ−Ａ’断面図であるため、この領域
にはセルゲートが示されていない。
【００３７】その後、セル部所定箇所にソース／ドレイ
ン（不図示）を形成し、次にセル部全域と周辺回路部の
ゲートが形成される部分をレジスト２１０で覆う（図
７）。この状態でエッチングを行い、周辺回路部のゲー
トを形成する（図８（ａ））。
ン（不図示）を形成し、次にセル部全域と周辺回路部の
ゲートが形成される部分をレジスト２１０で覆う（図
７）。この状態でエッチングを行い、周辺回路部のゲー
トを形成する（図８（ａ））。
【００３８】その後、周辺回路部のトランジスタのソー
ス／ドレイン領域を形成して周辺回路部のトランジスタ
を完成させ、コンタクト、配線工程を経てフラッシュメ
モリを完成する。
ス／ドレイン領域を形成して周辺回路部のトランジスタ
を完成させ、コンタクト、配線工程を経てフラッシュメ
モリを完成する。
【００３９】
【発明の効果】本発明によれば、周辺回路部において、
分離酸化膜の設けられた基板上に浮遊電極材料の堆積膜
と、セル部の制御電極と浮遊電極の間に設けられる絶縁
膜とをこの順で形成した後、これらの膜をエッチングす
る。このため、浮遊電極材料の堆積膜エッチング時に、
分離酸化膜との選択比を大きくとることができ、周辺回
路部の分離酸化膜の目減りを防止することができ、分離
特性を向上させることができる。
分離酸化膜の設けられた基板上に浮遊電極材料の堆積膜
と、セル部の制御電極と浮遊電極の間に設けられる絶縁
膜とをこの順で形成した後、これらの膜をエッチングす
る。このため、浮遊電極材料の堆積膜エッチング時に、
分離酸化膜との選択比を大きくとることができ、周辺回
路部の分離酸化膜の目減りを防止することができ、分離
特性を向上させることができる。
【図１】本発明に係るフラッシュメモリのセル部の平面
図
図
【図２】本発明のフラッシュメモリの製造方法を示す工
程断面図である。
程断面図である。
【図３】本発明のフラッシュメモリの製造方法を示す工
程断面図である。
程断面図である。
【図４】本発明のフラッシュメモリの製造方法を示す工
程断面図である。
程断面図である。
【図５】本発明のフラッシュメモリの製造方法を示す工
程断面図である。
程断面図である。
【図６】本発明のフラッシュメモリの製造方法を示す工
程断面図である。
程断面図である。
【図７】本発明のフラッシュメモリの製造方法を示す工
程断面図である。
程断面図である。
【図８】本発明のフラッシュメモリの製造方法を示す工
程断面図である。
程断面図である。
【図９】従来のフラッシュメモリのセル部の平面図であ
る。
る。
【図１０】従来のフラッシュメモリの製造方法を示す工
程断面図である。
程断面図である。
【図１１】従来のフラッシュメモリの製造方法を示す工
程断面図である。
程断面図である。
【図１２】従来のフラッシュメモリの製造方法を示す工
程断面図である。
程断面図である。
【図１３】従来のフラッシュメモリの製造方法を示す工
程断面図である。
程断面図である。
【図１４】従来のフラッシュメモリの製造方法を示す工
程断面図である。
程断面図である。
【図１５】従来のフラッシュメモリの製造方法を示す工
程断面図である。
程断面図である。
【図１６】従来のフラッシュメモリの製造方法を示す工
程断面図である。
程断面図である。
【図１７】従来のフラッシュメモリの製造方法を示す工
程断面図である。
程断面図である。
１０１ 拡散層領域 １０２ 分離酸化膜領域 １０３ 浮遊ゲート １０４ ワード線（制御電極） ２０１ 分離酸化膜 ２０２ ポリシリコン ２０３ トンネル酸化膜 ２０４ 浮遊ゲート ２０５ 絶縁膜 ２０６ レジスト ２０７ ポリシリコン ２０８ シリサイド層 ２０９ レジスト ２１０ レジスト ２１１ ゲート酸化膜 ３０１ 拡散層領域 ３０２ 分離酸化膜領域 ３０３ 浮遊ゲート ３０４ ワード線（制御電極） ４０１ 分離酸化膜 ４０２ ポリシリコン ４０３ トンネル酸化膜 ４０４ 浮遊ゲート ４０５ 絶縁膜 ４０６ レジスト ４０７ ゲート酸化膜 ４０８ ポリシリコン ４０９ シリサイド層 ４１０ レジスト ４１１ レジスト
Claims (4)
- 【請求項１】 半導体基板上に周辺回路部とセル部とを
備えた不揮発性半導体記憶装置の製造方法であって、前
記周辺回路部の所定箇所および前記セル部の所定箇所に
素子分離膜を形成後、基板全面に浮遊電極材料を堆積す
る工程と、前記セル部の所定箇所および前記周辺回路部
全域にレジスト膜を形成した後、前記セル部に形成され
た前記浮遊電極材料の堆積膜をエッチングして浮遊電極
を形成する工程と、基板全面に絶縁膜を形成する工程
と、前記周辺回路部に形成された、前記絶縁膜および前
記浮遊電極材料の堆積膜を、この順に除去する工程と、
基板全面に電極材料を堆積した後、前記セル部に形成さ
れた前記電極材料の堆積膜および前記絶縁膜をエッチン
グして前記セル部に制御電極を形成する工程と、前記周
辺回路部に形成された前記電極材料からなる膜をエッチ
ングして前記周辺回路部にゲート電極を形成する工程と
を有することを特徴とする不揮発性半導体記憶装置の製
造方法。 - 【請求項２】 前記浮遊電極材料がポリシリコンである
請求項１に記載の不揮発性半導体記憶装置の製造方法。 - 【請求項３】 前記素子分離膜がシリコン酸化膜である
請求項１または２に記載の不揮発性半導体記憶装置の製
造方法。 - 【請求項４】 請求項１乃至３いずれかに記載の不揮発
性半導体記憶装置の製造方法により製造された不揮発性
半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10135589A JPH11330430A (ja) | 1998-05-18 | 1998-05-18 | 不揮発性半導体記憶装置の製造方法 |
| US09/311,731 US6326267B1 (en) | 1998-05-18 | 1999-05-14 | Method of forming non-volatile semiconductor memory |
| KR1019990017730A KR19990088353A (ko) | 1998-05-18 | 1999-05-18 | 불휘발성반도체메모리형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10135589A JPH11330430A (ja) | 1998-05-18 | 1998-05-18 | 不揮発性半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11330430A true JPH11330430A (ja) | 1999-11-30 |
Family
ID=15155367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10135589A Pending JPH11330430A (ja) | 1998-05-18 | 1998-05-18 | 不揮発性半導体記憶装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6326267B1 (ja) |
| JP (1) | JPH11330430A (ja) |
| KR (1) | KR19990088353A (ja) |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58137259A (ja) | 1982-02-09 | 1983-08-15 | Nec Corp | 半導体装置の製造方法 |
| KR0138312B1 (ko) | 1994-05-13 | 1998-04-28 | 김광호 | 비휘발성 반도체 메모리장치의 제조방법 |
| JPH07335738A (ja) | 1994-06-06 | 1995-12-22 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH08167705A (ja) * | 1994-12-15 | 1996-06-25 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| DE69528970D1 (de) * | 1995-06-30 | 2003-01-09 | St Microelectronics Srl | Herstellungsverfahren eines Schaltkreises, der nichtflüchtige Speicherzellen und Randtransistoren enthält, und entsprechender IC |
| JP2734433B2 (ja) * | 1995-10-31 | 1998-03-30 | 日本電気株式会社 | 不揮発性半導体記憶装置の製造方法 |
| JP3523746B2 (ja) | 1996-03-14 | 2004-04-26 | 株式会社東芝 | 半導体記憶装置の製造方法 |
| US5908311A (en) * | 1996-07-25 | 1999-06-01 | National Semiconductor Corporation | Method for forming a mixed-signal CMOS circuit that includes non-volatile memory cells |
| JPH10232454A (ja) | 1997-02-21 | 1998-09-02 | Fuji Photo Film Co Ltd | 放射線画像読取装置 |
| JP3556079B2 (ja) | 1997-10-02 | 2004-08-18 | 旭化成マイクロシステム株式会社 | 半導体装置の製造方法 |
-
1998
- 1998-05-18 JP JP10135589A patent/JPH11330430A/ja active Pending
-
1999
- 1999-05-14 US US09/311,731 patent/US6326267B1/en not_active Expired - Lifetime
- 1999-05-18 KR KR1019990017730A patent/KR19990088353A/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990088353A (ko) | 1999-12-27 |
| US6326267B1 (en) | 2001-12-04 |
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