KR20050002416A - 플래쉬 메모리 소자의 제조방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 컨트롤 게이트용 폴리실리콘층을 언도프트 아몰포스실리콘층과 도프트 폴리실리콘층이 적층된 2중 폴리 구조로 형성하되, 언도프트 아몰포스실리콘층을 플로팅 게이트용 폴리실리콘층의 높이보다 높게 형성하므로, 플로팅 게이트용 폴리실리콘층의 단차부에 남아있는 언도프트 아몰포스실리콘층이 부도체이기 때문에 컨트롤 게이트 식각 공정시 플로팅 게이트용 폴리실리콘층의 단차부와 컨트롤 게이트 측벽이 전기적으로 단락 되므로 컨트롤 게이트 측벽 부분은 높은 포텐셜을 가지는 반면 유전체막 위의 컨트롤 게이트 부분은 포텐셜 피크를 갖지 않아 컨트롤 게이트의 언더컷 현상을 방지할 수 있다.
Description
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 특히 컨트롤 게이트를 형성할 때 발생되는 컨트롤 게이트의 언더컷(under cut) 현상 및 게이트 브릿지(bridge) 현상을 방지할 수 있는 플래쉬 메모리 소자의 제조방법에 관한 것이다.
플래쉬 메모리 소자는 스택 게이트(stack gate)로 플로팅 게이트와 컨트롤 게이트로 이루어진다. 스택 게이트 구조상 플로팅 게이트용 폴리실리콘층의 높은 단차로 인하여 컨트롤 게이트용 도전층을 형성할 때 충분한 과도 식각을 진행해야한다. 그런데, 컨트롤 게이트를 형성하기 위해 충분한 과도 식각을 진행할 경우 유전체막과 접하는 컨트롤 게이트의 부분에 언더컷이 발생된다. 이러한 언더컷 현상을 방지하기 위해 과도 식각 타겟을 부족하게 할 경우 유전체막 팬스(fence)가 남고 이로 인하여 플로팅 게이트용 폴리실리콘층이 기판 상에 잔류(residue)하게 되어 이웃하는 게이트 간에 브릿지 현상을 발생시킨다. 언더컷 현상과 게이트 브릿지 현상 모두를 만족시키기 위한 식각 조건을 설정하기가 매우 어려우며, 이와 같은 현상은 소자가 고집적화 되어 갈수록 심화되어 소자의 고집적화 실현을 불가능하게 한다.
따라서, 본 발명은 컨트롤 게이트 식각 공정시 충분한 과도 식각을 진행하더라도 컨트롤 게이트에 언더컷 현상이 발생되지 않도록 하므로, 소자의 전기적 특성 및 신뢰성을 향상시킬 뿐만 아니라 소자의 고집적화를 실현시킬 수 있는 플래쉬 메모리 소자의 제조방법을 제공함에 그 목적이 있다.
도 1은 플래쉬 메모리 소자의 레이아웃도이다.
도 2 내지 도 5는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조방법을 설명하기 위한 소자의 단면도로, 각 도의 a는 도 1의 X-X선을 따라 절단한 소자의 단면도이고, 각 도의 b는 도 1의 Y1-Y1선을 따라 절단한 소자의 단면도이고, 각 도의 c는 도 1의 Y2-Y2선을 따라 절단한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
11: 반도체 기판 12: 터널 산화막
13: 제 1 폴리실리콘층 14: 소자 격리막
15: 제 2 폴리실리콘층 16: 유전체막
17A: 언도프트 아몰포스실리콘층 17B: 도프트 폴리실리콘층
18: 금속-실리사이드층 19: 하드 마스크층
이러한 목적을 달성하기 위한 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조방법 소정의 공정을 진행하여 패터닝된 플로팅 게이트용 폴리실리콘층이 형성된 반도체 기판이 제공되는 단계; 상기 플로팅 게이트용 폴리실리콘층을 포함한 전체 구조상에 유전체막을 형성하는 단계; 상기 유전체막 상에 컨트롤 게이트용으로 언도프트 아몰포스실리콘층, 도프트 폴리실리콘층 및 금속-실리사이드층을 형성하는 단계; 컨트롤 게이트 식각 공정을 실시하여 컨트롤 게이트를 형성하는 단계; 및 상기 유전체막 및 상기 플로팅 게이트용 폴리실리콘층을 식각하여 플로팅 게이트를 형성하는 단계를 포함한다.
상기에서, 언도프트 아몰포스실리콘층은 상기 패터닝된 플로팅 게이트용 폴리실리콘층의 단차부를 충분히 매립할 수 있도록 1000 ~ 3000 Å의 두께로 형성하고, 에치백 공정을 실시하여 상기 패터닝된 플로팅 게이트용 폴리실리콘층 상단의 상기 유전체막으로 부터 100 ~ 900 Å의 두께를 가지도록 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세하게 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1은 플래쉬 메모리 소자의 레이아웃도이다. 도 2 내지 도 5는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조방법을 설명하기 위한 소자의 단면도로, 각 도의 a는 도 1의 X-X선을 따라 절단한 소자의 단면도이고, 각 도의 b는 도 1의 Y1-Y1선을 따라 절단한 소자의 단면도이고, 각 도의 c는 도 1의 Y2-Y2선을 따라 절단한 소자의 단면도이다.
도 1, 도 2a, 도 2b 및 도 2c를 참조하면, 자기정렬 소자 격리(SA-STI) 공정으로 반도체 기판(11)의 필드 영역에는 소자 격리막(14)을 형성하고, 소자 격리막(14) 사이의 액티브 영역에는 터널 산화막(12) 및 플로팅 게이트용 제 1 폴리실리콘층(13)을 형성한다. 액티브 영역의 제 1 폴리실리콘층(13)을 덮으면서 소자 격리막(14)에 일부가 중첩되도록 플로팅 게이트 마스크를 사용한 식각 공정에 의해 패터닝된 플로팅 게이트용 제 2 폴리실리콘층(15)을 형성한다. 패터닝된 제 2 폴리실리콘층(15)을 포함한 전체 구조상에 유전체막(16)을 형성한다. 유전체막(16) 상에 컨트롤 게이트용으로 언도프트(undoped) 아몰포스실리콘층(17A), 도프트 폴리실리콘층(17B) 및 금속-실리사이드층(18)을 형성한다. 금속-실리사이드층(18) 상에 하드 마스크층(19)을 형성한다. 컨트롤 게이트 마스크를 사용하여 포토레지스트패턴(도시 않음)을 형성한 후, 포토레지스트 패턴을 식각 마스크로 한 식각 공정으로 하드 마스크층(19)을 패터닝한다. 이후, 포토레지스트 패턴을 제거(strip)하고 웨이퍼 클리닝 공정을 수행한다.
상기에서, 컨트롤 게이트용 폴리실리콘층으로 언도프트 아몰포스실리콘층(17A)과 도프트 폴리실리콘층(17B)이 적층된 2중 폴리 구조로 형성한다. 언도프트 아몰포스실리콘층(17A)은 패터닝된 제 2 폴리실리콘층(15)의 높이보다 높게 형성한다. 즉, 언도프트 아몰포스실리콘층(17A)은 패터닝된 제 2 폴리실리콘층(15)의 단차부를 충분히 매립할 수 있을 정도, 예를 들어, 13 ㎛ 이하의 플래쉬 메모리의 경우 1000 ~ 3000 Å의 두께로 형성한 후, 에치백 공정을 실시하여 패터닝된 제 2 폴리실리콘층(15) 상단의 유전체막(16)으로 부터 100 ~ 900 Å의 두께를 가지도록 형성한다. 에치백 공정은 Cl 가스나 F 가스를 베이스로 한 건식 식각 방식이나 습식 화학제(wet chemical)를 이용한 습식 식각 방식으로 진행한다. 도프트 폴리실리콘층(17B)은 500 ~ 1000 Å의 두께로 형성한다.
도 1, 도 3a, 도 3b 및 도 3c를 참조하면, 패터닝된 하드 마스크층(19)을 식각 마스크로 하여 금속-실리사이드층(18)을 패터닝하고, 계속해서 도프트 폴리실리콘층(17B) 및 언도프트 아몰포스실리콘층(17A)을 주 식각 공정으로 1차 패터닝한다. 도프트 폴리실리콘층(17B) 및 언도프트 아몰포스실리콘층(17A)의 주 식각 공정은 액티브 영역에 형성된 언도프트 아몰포스실리콘층(17A)이 제거되도록 식각 타겟을 설정하여 실시하며, 이로 인하여 액티브 영역에는 유전체막(16)이 노출되고, 필드 영역에는 언도프트 아몰포스실리콘층(17A)이 패터닝된 제 2 폴리실리콘층(15)의높이 만큼 남게된다.
도 1, 도 4a, 도 4b 및 도 4c를 참조하면, 패터닝된 하드 마스크층(19)을 식각 마스크로 한 과도 식각 공정으로 필드 영역에 남아있는 언도프트 아몰포스실리콘층(17A)을 완전히 제거하여 컨트롤 게이트를 형성한다.
일반적으로, 컨트롤 게이트 식각 공정은 주 식각 공정 및 과도 식각 공정으로 이루어지는데, 기존에는 컨트롤 게이트용 폴리실리콘층을 도프트 폴리실리콘층으로만 형성하였기 때문에 컨트롤 게이트 식각 공정시 플로팅게이트용 폴리실리콘층의 단차부에 남아있는 도프트 폴리실리콘층이 컨트롤 게이트와 전기적으로 연결되어 컨트롤 게이트 측벽 부분과 유전체막에 접촉된 컨트롤 게이트 부분이 동일 포텐셜값(전자의 유입으로 낮은 포텐셜값을 가짐)을 갖는다. 이로 인하여 기존에는 유전체막에 접촉된 컨트롤 게이트 부분에서 언더컷이 발생하였으며, 언더컷 발생을 방지하기 위해 과도 식각 공정을 부족하게 실시할 경우에는 게이트 브릿지 현상이 발행하였다. 이러한 언더컷 발생 원리는 잘 알려져 있다. 본 발명에서는 컨트롤 게이트용 폴리실리콘층을 언도프트 아몰포스실리콘층(17A)과 도프트 폴리실리콘층(17B)이 적층된 2중 폴리 구조로 형성하되, 언도프트 아몰포스실리콘층(17A)을 플로팅 게이트용 폴리실리콘층(15)의 높이보다 높게 형성하므로, 플로팅 게이트용 폴리실리콘층(15)의 단차부에 남아있는 언도프트 아몰포스실리콘층(17A)이 부도체이기 때문에 컨트롤 게이트 식각 공정(주 식각 공정과 과도 식각 공정)시 플로팅 게이트용 폴리실리콘층(15)의 단차부와 컨트롤 게이트 측벽이 전기적으로 단락 되므로 컨트롤 게이트 측벽 부분은 높은 포텐셜을 가지는 반면 유전체막(16)위의 컨트롤 게이트 부분은 포텐셜 피크(potential peak)를 갖지 않아, 즉 컨트롤 게이트 측벽 부분과 유전체막(16)에 접촉된 컨트롤 게이트 부분이 다른 포텐셜값을 갖기 때문에 컨트롤 게이트의 언더컷 현상이 방지된다.
본 발명에서는 부도체인 언도프트 아몰포스실리콘층(17A)이 도체화 되지 않도록 하기 위하여, 언도프트 아몰포스실리콘층(17A) 형성 공정부터 컨트롤 게이트 식각 공정이 완료될 때까지 450 ℃ 이상의 열처리 공정을 억제하여 결정화 및 전기적 활성화(activation)가 일어나지 않도록 해야한다. 언도프트 아몰포스실리콘층(17A)은 후속 공정중의 고온 열처리나 별도의 고온 열처리에 의해 결정화되면서 상부층인 도프트 폴리실리콘층(17B)에 도핑된 불순물 이온이 확산됨에 따라 도체화 된다.
도 1, 도 5a, 도 5b 및 도 5c를 참조하면, 하드 마스크층(19)을 식각 마스크로 한 게이트 식각 공정으로 유전체막(16), 제 2 폴리실리콘층(15) 및 제 1 폴리실리콘층(13)을 패터닝하여 제 1 및 제 2 폴리실리콘층(15)으로 된 플로팅 게이트가 형성된다.
한편, 상기에서는 자기정렬 소자 격리 공정을 적용하는 낸드 플래쉬 메모리 소자의 구성을 실시예로서 설명하였지만, 본 발명은 이에 한정하지 않고 플로팅 게이트와 컨트롤 게이트로 이루어진 스택 게이트 구조를 갖는 모든 반도체 소자에 적용된다.
상술한 바와 같이, 본 발명은 컨트롤 게이트 식각 공정시 충분한 과도 식각을 진행하더라도 컨트롤 게이트에 언더컷 현상이 발생되지 않도록 하므로, 게이트 브릿지 현상을 방지할 수 있고, 게이트 식각 공정 마진을 확보할 수 있어 식각 공정을 용이하게 하며, 소자의 전기적 특성 및 신뢰성을 향상시킬 뿐만 아니라 소자의 고집적화를 실현시킬 수 있다.
Claims (6)
- 소정의 공정을 진행하여 패터닝된 플로팅 게이트용 폴리실리콘층이 형성된 반도체 기판이 제공되는 단계;상기 플로팅 게이트용 폴리실리콘층을 포함한 전체 구조상에 유전체막을 형성하는 단계;상기 유전체막 상에 컨트롤 게이트용으로 언도프트 아몰포스실리콘층, 도프트 폴리실리콘층 및 금속-실리사이드층을 형성하는 단계;컨트롤 게이트 식각 공정을 실시하여 컨트롤 게이트를 형성하는 단계; 및상기 유전체막 및 상기 플로팅 게이트용 폴리실리콘층을 식각하여 플로팅 게이트를 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 언도프트 아몰포스실리콘층은 상기 패터닝된 플로팅 게이트용 폴리실리콘층의 높이보다 높게 형성하는 플래쉬 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 언도프트 아몰포스실리콘층은 상기 패터닝된 플로팅 게이트용 폴리실리콘층의 단차부를 충분히 매립할 수 있도록 1000 ~ 3000 Å의 두께로 형성하고, 에치백 공정을 실시하여 상기 패터닝된 플로팅 게이트용 폴리실리콘층 상단의 상기 유전체막으로 부터 100 ~ 900 Å의 두께를 가지도록 형성하는 플래쉬 메모리 소자의 제조방법.
- 제 3 항에 있어서,상기 에치백 공정은 Cl 가스나 F 가스를 베이스로 한 건식 식각 방식이나 습식 화학제를 이용한 습식 식각 방식으로 진행하는 플래쉬 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 도프트 폴리실리콘층은 500 ~ 1000 Å의 두께로 형성하는 플래쉬 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 언도프트 아몰포스실리콘층 형성 공정부터 상기 컨트롤 게이트 식각 공정이 완료될 때까지 450 ℃ 이상의 열처리 공정을 실시하지 않는 플래쉬 메모리 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0043794A KR100523919B1 (ko) | 2003-06-30 | 2003-06-30 | 플래쉬 메모리 소자의 제조방법 |
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| Publication Number | Publication Date |
|---|---|
| KR20050002416A true KR20050002416A (ko) | 2005-01-07 |
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Family
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2003-0043794A KR100523919B1 (ko) | 2003-06-30 | 2003-06-30 | 플래쉬 메모리 소자의 제조방법 |
Country Status (1)
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|---|---|
| KR (1) | KR100523919B1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100773848B1 (ko) * | 2005-06-07 | 2007-11-06 | 가부시키 가이샤 아미노 | 박판 성형 방법 및 장치 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101044017B1 (ko) * | 2008-12-26 | 2011-06-24 | 주식회사 하이닉스반도체 | 불휘발성 메모리 소자의 제조방법 |
-
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- 2003-06-30 KR KR10-2003-0043794A patent/KR100523919B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100773848B1 (ko) * | 2005-06-07 | 2007-11-06 | 가부시키 가이샤 아미노 | 박판 성형 방법 및 장치 |
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|---|---|
| KR100523919B1 (ko) | 2005-10-25 |
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