JP4283763B2 - スプリットゲート型フラッシュメモリー素子の製造方法 - Google Patents

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Description

本発明はスプリットゲート型フラッシュメモリー素子の製造方法に関し、特にスプリットゲート型フラッシュメモリー素子を製造するにおいて、一対のスプリットゲート領域間の空間にストリンガが発生することを防止すると同時に、フラッシュメモリー素子の電気的特性を向上させることができるスプリットゲート型フラッシュメモリー素子の製造方法に関するものである。
フラッシュメモリー素子は電源が供給されなくともそのメモリーセルに保存されている情報を維持するばかりでなく、回路基板に装着されている状態で高速の電気的な消去が可能な不揮発性メモリー素子である。
フラッシュメモリー技術はセル構造を多様な形態で改善させながら継続的に発展してきた。このような多様なセルの種類ではスタックゲートセル(stacked gate cell)、スプリットゲートセル(split gate cell)などの構造がある。
スタックゲートセル構造は、フローティングゲートとコントロールゲートが順次に堆積されている形態である。スタックゲートセルの短所として過消去(over erase)の問題がある。過消去の問題は、フローティングゲートの過度な放電時に発生する。過度に放電したセルのしきい電圧は負(−)の値を表す。これにより、セルが選択されていない、即ちコントロールゲートにリード電圧を加えていない状態でも、電流が流れる問題が発生する。このような過消去の問題を解決するためにスプリットゲートセル構造が提案された。
従来のスプリットゲートセル構造のフラッシュメモリー素子の製造方法を以下説明する。
図1a〜図1dは、従来技術のスプリットゲートフラッシュメモリー素子の製造方法を説明する概略断面図である。
まず、図1aに示すように、半導体基板101上に、ONO(Oxide-Nitride-Oxide)層102、第1導電層、酸化膜104及び窒化膜105を順次に堆積する。
次いで、酸化膜104、窒化膜105及び第1導電層を選択的にパターニングして、第1ゲートパターン103を形成する。
引続いて、半導体基板101を熱処理して、第1ゲートパターン103の左右の側壁に熱酸化膜106を成長させる。
図1bに示すように、第1ゲートパターン103で覆われていないONO層の露出部分をエッチングして除去する。
次いで、熱酸化工程を用いて、半導体基板の露出表面上にゲート絶縁膜107を成長させる。
次いで、第1ゲートパターン103を含む半導体基板上に、第2導電層108を堆積させる。
図1cに示すように、第2導電層108を選択的にパターニングして、第2導電層108を第1ゲートパターン103の片側にだけ残す。
これにより、第1ゲートパターン103の一方の側に第2ゲートパターン108aが形成され、第1ゲートパターン103と第2ゲートパターン108aを具備するスプリットゲートの形態が形成される。
引続いて、第2ゲートパターン108aの表面に熱酸化膜を形成する。
次いで、半導体基板101上を対象に低濃度の不純物イオンを注入して、スプリットゲート左右の基板の内部に、LDD構造のための低濃度の不純物イオン領域(n−)を形成する。
図1dに示すように、第2ゲートパターン108aの側壁にスペーサ110を形成する。
最後に、低濃度の不純物イオン領域近傍の基板に、ソース/ドレイン形成のための高濃度の不純物イオンを注入すると、従来技術によるスプリットゲート型フラッシュメモリー素子の製造方法は完了する。
従来のスプリットゲート型フラッシュメモリー素子の製造方法によれば、メモリーセル領域に対称形状を持つスプリットゲートが形成される。しかしながら、スプリットゲートの第2ゲートパターンの形成のための第2導電層堆積時、半導体基板上の所定の一対の領域に第1ゲートパターンと酸化膜及び窒化膜が既に堆積された状態であるため、酸化膜、窒化膜及び第1ゲートパターンの互いの段差により、一対のスプリットゲート領域間の空間にが窪みが生じてしまう。
これにより、引続いて行われる第2導電層のパターニングによる第2ゲートパターンの形成時、一対のスプリットゲート領域間の空間に存在する第2導電層は、スプリットゲート領域上の第2導電層に比べて不完全にエッチングされる。
具体的には、第2導電層の選択的なドライエッチング時、エッチング副産物であるポリマーが発生する。このポリマーは、第1ゲートパターンの間に堆積し、エッチングガスを一対のスプリットゲート領域間の空間に充分に供給することを妨げ、それにより、エッチングが不完全になる。
その結果、一対のスプリットゲート領域間の空間に、第2導電層のエッチング残留物であるストリンガ120(図3参照)が発生する。その上、一対のスプリットゲート領域間の空間は、非か続いて行われる工程によって、上部配線と連結されるコンタクトホールが形成される部位2対応する。したがって、コンタクトホールが形成される部位にストリンガが発生することにより、接触抵抗等の電気的な特性を悪化させる。
従来の技術において、ストリンガの発生を防止するために、第1ゲートパターン上に堆積する絶縁膜の厚さを減らすなどの方法が使用された。
しかしながら、第1ゲートパターン上に堆積する絶縁膜の厚さを減らすこの方法は、第1ゲートパターンと第2ゲートパターンの間の寄生静電容量を増加させるなどの問題点がある。
本発明は上記のような問題点を解決するために案出したもので、本発明の目的は、スプリットゲート型フラッシュメモリー素子を製造するにおいて、一対のスプリットゲート領域間の空間にストリンガが発生することを防止すると共に、フラッシュメモリー素子の電気的な特性を向上させることができるスプリットゲート型フラッシュメモリー素子の製造方法を提供することにある。
上記目的を達成するための本発明に係るスプリットゲート型フラッシュメモリー素子の製造方法は、半導体基板のアクティブ領域上に誘電体膜を形成する工程と、誘電体膜上に、キャップ膜でカバーされた第1ゲートを形成する工程と、第1ゲートのパターンの側壁に絶縁膜を形成する工程と、キャップ層と絶縁膜とを含む第1ゲートパターンの側壁にダミースペーサを形成する工程と、ダミースペーサでカバーされていない誘電体膜を、半導体基板の一部を露出させるように除去する工程と、半導体基板の露出部分にゲート絶縁膜を形成する工程と、第1ゲートの一方の側においてオーバラップする又は重なる第2ゲートを形成し、第1ゲート及び第2のゲートでスプリットゲートを構成する。
本発明において、好ましくは、更に、ダミースペーサ及び第2ゲートのそれぞれに整列した半導体基板のアクティブ領域内に、一対のドープ領域を形成する工程を有する。
また、本発明において、好ましくは、キャップ層は、酸化膜及び窒化膜を含む。
また、本発明において、好ましくは、第2ゲートを形成するために、ダミースペーサ及びキャップ膜を含む半導体基板上に堆積させた導電膜を異方性エッチングする。
また、本発明において、好ましくは、ドープ領域を形成する工程は、ダミースペーサ及び第2ゲートのそれぞれに整列した半導体基板内に、低濃度のドープ領域を形成する工程と、スプリットゲートの側壁にスペーサを形成する工程と、ダミースペーサと整列する基板内に、高濃度のドープ領域を形成する工程と、を有する。
本発明に係るスプリットゲート型フラッシュメモリー素子の製造方法には次のような効果がある。
第1ゲートパターンと第2ゲートパターンで構成されるスプリットゲートを形成する際、第2ゲートパターンの形成前、第1ゲートパターンの左右の側部に所定の厚さを持つダミースペーサを予め形成する。第1ゲートパターンを含む半導体基板の面に堆積させた第2ゲートパターンのための第2導電層が、ダミースペーサの形成によって、スプリットゲート領域と半導体基板のと間の段差にもかかわらず、緩い傾斜を持つ。第2ゲートパターンのパターニング時にエッチングガスを均一に供給することにより、引続いて行われる工程によってコンタクトホールが形成される部位である一対のスプリットゲート領域間の空間にストリンガが発生することを防止することができる。
以下、本発明に係るスプリットゲート型フラッシュメモリー素子の製造方法を添付の図面に基づいて詳細に説明する。
図2a〜図2eは、本発明によるスプリットゲート型フラッシュメモリー素子の製造工程を説明する断面図である。
まず、図2aに示すように、単結晶シリコンなどの材質からなる半導体基板201に対してアクティブ領域を構成又は規定するために、アイソレーション工程、例えばSTI(Shallow Trench Isolation、STI)工程を用いて、半導体基板201のフィールド領域に素子分離膜202を形成する。
次いで、半導体基板201の誘電体膜203を形成する。誘電体膜203は、酸化膜(oxide)−窒化膜(nitride)−酸化膜(oxide)の構造で形成することが好ましい。
次いで、誘電体膜203上に、第1導電層及び絶縁膜を順次に堆積させる。ここで、第1導電層は、ポリシリコン層で形成することが好ましく、キャップ層としての絶縁膜は、酸化膜205と窒化膜206の二重層で形成することが好ましい。
その後、絶縁膜上に感光膜を塗布し、通常のフォトリソグラフィ工程を用いて、第1ゲートパターン領域を規定する感光膜パターン(図示せず)を形成する。
次いで、感光膜パターンをエッチングマスクとして用い、絶縁膜及び第1導電層を順次エッチングし、絶縁膜でカバーされた第1ゲートパターン204を形成する。そのようにすると、第1ゲートパターン204と同一構造を有し且つそれと隣接した別の第1ゲートパターンが、誘電体膜203の同一のアクティブ領域上に同時に形成され、その間に所定のスペースを残す。
次いで、感光膜パターン即ちホトレジストマスクを除去する。
図2bに示すように、半導体基板に熱酸化工程を施し、第1ゲートパターン204及びそれと隣接した別の第1ゲートパターンの側壁に熱酸化膜207を成長させる。この場合、第1ゲートパターン204上の絶縁膜とその側壁上の熱酸化膜は、この第1ゲートパターン204と、引続いて行われる工程で形成される第2ゲートパターン210aとの間に介在し、第1のゲートパターンと第2のゲートパターンとの間の寄生静電容量を減らす役割を果たす。同時に、第1のゲートパターン204と隣接した別の第1ゲートパターンにも、第1のゲートパターン204と同一の構造が形成される。
引続いて、絶縁膜パターン206を含む半導体基板201の上に酸化膜を堆積させる。次いで、反応性イオンエッチング(RIE)等の異方性ドライエッチングを用いて、酸化膜を、絶縁膜パターンと誘電体膜203が露出するまでエッチングする。これによって、絶縁膜パターンを含む第1ゲートパターン204の側壁に、ダミースペーサ208が形成される。同時に、同様のダミースペーサが、隣接した別の第1ゲートパターンの側壁にも形成される。
引続いて、第1ゲートパターン204でもそれと隣接した別の第1ゲートパターンでもダミースペーサ208でもカバーされていない誘電体膜203をエッチングして除去する。かくして、誘電体膜パターン203が、第1ゲートパターン204、それと隣接した別の第1ゲートパターン及びダミースペーサ208の下に残り、誘電体膜203でカバーされていないアクティブ領域内の半導体基板の表面を露出させる。
次いで、アクティブ領域内の半導体基板201の露出表面に、ゲート酸化膜209を熱酸化処理によって形成する。
図2cに示すように、第1ゲートパターン204を含む半導体基板201の上に、第2ゲートパターン及びそれと隣接した別の第2ゲートパターン用の第2導電層210を堆積させる。この時、一対のスプリットゲート領域の間、即ち、第1ゲートパターン204とそれと隣接した別の第1ゲートパターンとの間に堆積される第2導電層210は、スプリットゲート領域と半導体基板201との間の段差にもかかわらず、ダミースペーサ208によって緩やかな傾斜をもつ。
図2dに示すように、第2導電層210を選択的にパターニングして、それを第2ゲートパターン領域とそれと隣接した別の第2ゲートパターン領域の上に残し、第2ゲートパターン210aと、それと隣接し且つそれと対称な構造を有する別の第2ゲートパターン210aを形成する。第1ゲートパターンとそれと隣接した別の第1ゲートパターンとの間に堆積した第2導電層210が緩い傾斜を有しているので、第2導電層210をエッチングする際、一対のスプリットゲート領域の間の空間にエッチングガスが十分に供給され、その空間に対応する領域にストリンガが発生することを防止することができる。
引続いて、熱酸化工程によって、第2ゲートパターン210aの表面上に熱酸化膜を形成する。これにより、第1ゲートパターン204及び第2ゲートパターン210aを含むスプリットゲートを完成させる。当然のことながら、このスプリットゲートの構造と対称な構造を有する隣接し、且つ、隣接した別の第1のゲートパターン及び隣接した別の第2のゲートパターンを含む別のスプリットゲートも、別のスプリットゲート領域に同時に形成される。
図2eに示すように、半導体基板201に低濃度の不純物イオンを注入して、スプリットゲートのダミースペーサ208及び第2ゲートパターン201aのそれぞれと整列した、LDD構造用の低濃度不純物イオン領域(n−)を形成する。
引続いて、スプリットゲートを含む半導体基板201上に、酸化膜及び窒化膜を順次に堆積させた後、異方性エッチングして、スプリットゲートの側壁にスペーサ212を形成する。
引続いて、半導体基板201上にソース/ドレイン形成のための高濃度不純物イオン注入工程を実施する。
その後、図示していないが、スプリットゲートを含む基板201の上に、層間絶縁膜を堆積させる。層間絶縁膜を、一対のスプリットゲートの間の空間を露出させるように選択的にエッチングして、コンタクトホールを形成する。一対のスプリットゲートの間の空間に従来のようなストリンガが発生しなくなる為、接触抵抗が悪化することがない。
従って、本発明によれば、第2ゲートパターンを形成する前に、所定の厚さを有するダミースペーサが第1ゲートパターンの側壁に形成され、第2導電膜と半導体基板との間の段差を低くする。これにより、ストリンガが一対のスプリットゲート領域間のスペースに生じることを阻止する。
その為、本発明は、メモリー素子の電気的特性を改善出来る。
従来技術のスプリットゲート型フラッシュメモリー素子の製造工程を説明する断面図である。 従来技術のスプリットゲート型フラッシュメモリー素子の製造工程を説明する断面図である。 従来技術のスプリットゲート型フラッシュメモリー素子の製造工程を説明する断面図である。 従来技術のスプリットゲート型フラッシュメモリー素子の製造工程を説明する断面図である。 本発明によるスプリットゲート型フラッシュメモリー素子の製造工程を説明する断面図である。 本発明によるスプリットゲート型フラッシュメモリー素子の製造工程を説明する断面図である。 本発明によるスプリットゲート型フラッシュメモリー素子の製造工程を説明する断面図である。 本発明によるスプリットゲート型フラッシュメモリー素子の製造工程を説明する断面図である。 本発明によるスプリットゲート型フラッシュメモリー素子の製造工程を説明する断面図である。 従来技術のスプリットゲート型フラッシュメモリー素子の製造過程で発生するストリンガを示すSEM写真である。
符号の説明
201 半導体基板
202 素子分離膜
203 誘電体膜
204 第1ゲートパターン
205 酸化膜
206 窒化膜
207 熱酸化膜
208 ダミースペーサ
209 ゲート絶縁膜
210a 第2ゲートパターン
211 熱酸化膜
212 スペーサ

Claims (5)

  1. 半導体基板のアクティブ領域上に、酸化膜−窒化膜−酸化膜の構造を有する誘電体膜を形成する工程と、
    前記誘電体膜上に、キャップでカバーされた第1ゲートを形成する工程と、
    前記第1ゲートの側壁の上全体に絶縁膜を形成する工程と、
    前記絶縁膜を含む前記半導体基板の上に酸化膜を堆積させ、前記酸化膜をエッチングすることによって、前記キャップ層と前記絶縁膜とを含む前記第1ゲートの側壁に、前記絶縁膜を包囲するダミースペーサを形成する工程と、
    前記ダミースペーサでカバーされていない前記誘電体膜を、前記半導体基板の一部を露出させるように除去する工程と、
    前記半導体基板の露出部分にゲート絶縁膜を形成する工程と、
    前記ダミースペーサ及び前記キャップを含む半導体基板上に堆積させた導電膜を、エッチングによりパターニングして、前記第1ゲートの一方の側においてオーバラップする第2ゲートを形成し、前記第1ゲート及び前記第2のゲートでスプリットゲートを構成する工程と、
    を有することを特徴とするスプリットゲート型フラッシュメモリー素子の製造方法。
  2. 更に、前記ダミースペーサ及び前記第2ゲートのそれぞれに整列した半導体基板のアクティブ領域内に、一対のドープ領域を形成する工程を有する、請求項1に記載の製造方法。
  3. 前記キャップ層は、酸化膜及び窒化膜を含む、請求項1に記載の製造方法。
  4. 前記第2ゲートを形成するために、前記ダミースペーサ及び前記キャップを含む半導体基板上に堆積させた導電膜を異方性エッチングする、請求項1に記載の製造方法。
  5. 前記ドープ領域を形成する工程は、
    前記ダミースペーサ及び前記第2ゲートのそれぞれに整列した半導体基板内に、第1のドープ領域を形成する工程と、
    前記スプリットゲートの側壁にスペーサを形成する工程と、
    前記スペーサと整列する基板内に、第1のドープ領域よりも高濃度の第2のドープ領域を形成する工程と、を有する、請求項2に記載の製造方法。
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