JP4283763B2 - スプリットゲート型フラッシュメモリー素子の製造方法 - Google Patents
スプリットゲート型フラッシュメモリー素子の製造方法 Download PDFInfo
- Publication number
- JP4283763B2 JP4283763B2 JP2004376942A JP2004376942A JP4283763B2 JP 4283763 B2 JP4283763 B2 JP 4283763B2 JP 2004376942 A JP2004376942 A JP 2004376942A JP 2004376942 A JP2004376942 A JP 2004376942A JP 4283763 B2 JP4283763 B2 JP 4283763B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- semiconductor substrate
- forming
- film
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 29
- 239000000758 substrate Substances 0.000 claims description 41
- 239000004065 semiconductor Substances 0.000 claims description 36
- 125000006850 spacer group Chemical group 0.000 claims description 28
- 238000000034 method Methods 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 12
- 150000004767 nitrides Chemical class 0.000 claims description 9
- 239000010410 layer Substances 0.000 description 27
- 239000012535 impurity Substances 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 5
- 238000002955 isolation Methods 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229920000642 polymer Polymers 0.000 description 2
- 239000006227 byproduct Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
- H01L29/7885—Hot carrier injection from the channel
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
本発明はスプリットゲート型フラッシュメモリー素子の製造方法に関し、特にスプリットゲート型フラッシュメモリー素子を製造するにおいて、一対のスプリットゲート領域間の空間にストリンガが発生することを防止すると同時に、フラッシュメモリー素子の電気的特性を向上させることができるスプリットゲート型フラッシュメモリー素子の製造方法に関するものである。
フラッシュメモリー素子は電源が供給されなくともそのメモリーセルに保存されている情報を維持するばかりでなく、回路基板に装着されている状態で高速の電気的な消去が可能な不揮発性メモリー素子である。
フラッシュメモリー技術はセル構造を多様な形態で改善させながら継続的に発展してきた。このような多様なセルの種類ではスタックゲートセル(stacked gate cell)、スプリットゲートセル(split gate cell)などの構造がある。
フラッシュメモリー技術はセル構造を多様な形態で改善させながら継続的に発展してきた。このような多様なセルの種類ではスタックゲートセル(stacked gate cell)、スプリットゲートセル(split gate cell)などの構造がある。
スタックゲートセル構造は、フローティングゲートとコントロールゲートが順次に堆積されている形態である。スタックゲートセルの短所として過消去(over erase)の問題がある。過消去の問題は、フローティングゲートの過度な放電時に発生する。過度に放電したセルのしきい電圧は負(−)の値を表す。これにより、セルが選択されていない、即ちコントロールゲートにリード電圧を加えていない状態でも、電流が流れる問題が発生する。このような過消去の問題を解決するためにスプリットゲートセル構造が提案された。
従来のスプリットゲートセル構造のフラッシュメモリー素子の製造方法を以下説明する。
図１ａ〜図１ｄは、従来技術のスプリットゲートフラッシュメモリー素子の製造方法を説明する概略断面図である。
まず、図１ａに示すように、半導体基板１０１上に、ＯＮＯ(Oxide-Nitride-Oxide)層１０２、第１導電層、酸化膜１０４及び窒化膜１０５を順次に堆積する。
次いで、酸化膜１０４、窒化膜１０５及び第１導電層を選択的にパターニングして、第１ゲートパターン１０３を形成する。
引続いて、半導体基板１０１を熱処理して、第１ゲートパターン１０３の左右の側壁に熱酸化膜１０６を成長させる。
図１ａ〜図１ｄは、従来技術のスプリットゲートフラッシュメモリー素子の製造方法を説明する概略断面図である。
まず、図１ａに示すように、半導体基板１０１上に、ＯＮＯ(Oxide-Nitride-Oxide)層１０２、第１導電層、酸化膜１０４及び窒化膜１０５を順次に堆積する。
次いで、酸化膜１０４、窒化膜１０５及び第１導電層を選択的にパターニングして、第１ゲートパターン１０３を形成する。
引続いて、半導体基板１０１を熱処理して、第１ゲートパターン１０３の左右の側壁に熱酸化膜１０６を成長させる。
図１ｂに示すように、第１ゲートパターン１０３で覆われていないＯＮＯ層の露出部分をエッチングして除去する。
次いで、熱酸化工程を用いて、半導体基板の露出表面上にゲート絶縁膜１０７を成長させる。
次いで、第１ゲートパターン１０３を含む半導体基板上に、第２導電層１０８を堆積させる。
次いで、熱酸化工程を用いて、半導体基板の露出表面上にゲート絶縁膜１０７を成長させる。
次いで、第１ゲートパターン１０３を含む半導体基板上に、第２導電層１０８を堆積させる。
図１ｃに示すように、第２導電層１０８を選択的にパターニングして、第２導電層１０８を第１ゲートパターン１０３の片側にだけ残す。
これにより、第１ゲートパターン１０３の一方の側に第２ゲートパターン１０８ａが形成され、第１ゲートパターン１０３と第２ゲートパターン１０８ａを具備するスプリットゲートの形態が形成される。
引続いて、第２ゲートパターン１０８ａの表面に熱酸化膜を形成する。
次いで、半導体基板１０１上を対象に低濃度の不純物イオンを注入して、スプリットゲート左右の基板の内部に、ＬＤＤ構造のための低濃度の不純物イオン領域(ｎ−)を形成する。
これにより、第１ゲートパターン１０３の一方の側に第２ゲートパターン１０８ａが形成され、第１ゲートパターン１０３と第２ゲートパターン１０８ａを具備するスプリットゲートの形態が形成される。
引続いて、第２ゲートパターン１０８ａの表面に熱酸化膜を形成する。
次いで、半導体基板１０１上を対象に低濃度の不純物イオンを注入して、スプリットゲート左右の基板の内部に、ＬＤＤ構造のための低濃度の不純物イオン領域(ｎ−)を形成する。
図１ｄに示すように、第２ゲートパターン１０８ａの側壁にスペーサ１１０を形成する。
最後に、低濃度の不純物イオン領域近傍の基板に、ソース／ドレイン形成のための高濃度の不純物イオンを注入すると、従来技術によるスプリットゲート型フラッシュメモリー素子の製造方法は完了する。
最後に、低濃度の不純物イオン領域近傍の基板に、ソース／ドレイン形成のための高濃度の不純物イオンを注入すると、従来技術によるスプリットゲート型フラッシュメモリー素子の製造方法は完了する。
従来のスプリットゲート型フラッシュメモリー素子の製造方法によれば、メモリーセル領域に対称形状を持つスプリットゲートが形成される。しかしながら、スプリットゲートの第２ゲートパターンの形成のための第２導電層堆積時、半導体基板上の所定の一対の領域に第１ゲートパターンと酸化膜及び窒化膜が既に堆積された状態であるため、酸化膜、窒化膜及び第１ゲートパターンの互いの段差により、一対のスプリットゲート領域間の空間にが窪みが生じてしまう。
これにより、引続いて行われる第２導電層のパターニングによる第２ゲートパターンの形成時、一対のスプリットゲート領域間の空間に存在する第２導電層は、スプリットゲート領域上の第２導電層に比べて不完全にエッチングされる。
具体的には、第２導電層の選択的なドライエッチング時、エッチング副産物であるポリマーが発生する。このポリマーは、第１ゲートパターンの間に堆積し、エッチングガスを一対のスプリットゲート領域間の空間に充分に供給することを妨げ、それにより、エッチングが不完全になる。
その結果、一対のスプリットゲート領域間の空間に、第２導電層のエッチング残留物であるストリンガ１２０（図３参照）が発生する。その上、一対のスプリットゲート領域間の空間は、非か続いて行われる工程によって、上部配線と連結されるコンタクトホールが形成される部位２対応する。したがって、コンタクトホールが形成される部位にストリンガが発生することにより、接触抵抗等の電気的な特性を悪化させる。
これにより、引続いて行われる第２導電層のパターニングによる第２ゲートパターンの形成時、一対のスプリットゲート領域間の空間に存在する第２導電層は、スプリットゲート領域上の第２導電層に比べて不完全にエッチングされる。
具体的には、第２導電層の選択的なドライエッチング時、エッチング副産物であるポリマーが発生する。このポリマーは、第１ゲートパターンの間に堆積し、エッチングガスを一対のスプリットゲート領域間の空間に充分に供給することを妨げ、それにより、エッチングが不完全になる。
その結果、一対のスプリットゲート領域間の空間に、第２導電層のエッチング残留物であるストリンガ１２０（図３参照）が発生する。その上、一対のスプリットゲート領域間の空間は、非か続いて行われる工程によって、上部配線と連結されるコンタクトホールが形成される部位２対応する。したがって、コンタクトホールが形成される部位にストリンガが発生することにより、接触抵抗等の電気的な特性を悪化させる。
従来の技術において、ストリンガの発生を防止するために、第１ゲートパターン上に堆積する絶縁膜の厚さを減らすなどの方法が使用された。
しかしながら、第１ゲートパターン上に堆積する絶縁膜の厚さを減らすこの方法は、第１ゲートパターンと第２ゲートパターンの間の寄生静電容量を増加させるなどの問題点がある。
しかしながら、第１ゲートパターン上に堆積する絶縁膜の厚さを減らすこの方法は、第１ゲートパターンと第２ゲートパターンの間の寄生静電容量を増加させるなどの問題点がある。
本発明は上記のような問題点を解決するために案出したもので、本発明の目的は、スプリットゲート型フラッシュメモリー素子を製造するにおいて、一対のスプリットゲート領域間の空間にストリンガが発生することを防止すると共に、フラッシュメモリー素子の電気的な特性を向上させることができるスプリットゲート型フラッシュメモリー素子の製造方法を提供することにある。
上記目的を達成するための本発明に係るスプリットゲート型フラッシュメモリー素子の製造方法は、半導体基板のアクティブ領域上に誘電体膜を形成する工程と、誘電体膜上に、キャップ膜でカバーされた第１ゲートを形成する工程と、第１ゲートのパターンの側壁に絶縁膜を形成する工程と、キャップ層と絶縁膜とを含む第１ゲートパターンの側壁にダミースペーサを形成する工程と、ダミースペーサでカバーされていない誘電体膜を、半導体基板の一部を露出させるように除去する工程と、半導体基板の露出部分にゲート絶縁膜を形成する工程と、第１ゲートの一方の側においてオーバラップする又は重なる第２ゲートを形成し、第１ゲート及び第２のゲートでスプリットゲートを構成する。
本発明において、好ましくは、更に、ダミースペーサ及び第２ゲートのそれぞれに整列した半導体基板のアクティブ領域内に、一対のドープ領域を形成する工程を有する。
また、本発明において、好ましくは、キャップ層は、酸化膜及び窒化膜を含む。
また、本発明において、好ましくは、第２ゲートを形成するために、ダミースペーサ及びキャップ膜を含む半導体基板上に堆積させた導電膜を異方性エッチングする。
また、本発明において、好ましくは、ドープ領域を形成する工程は、ダミースペーサ及び第２ゲートのそれぞれに整列した半導体基板内に、低濃度のドープ領域を形成する工程と、スプリットゲートの側壁にスペーサを形成する工程と、ダミースペーサと整列する基板内に、高濃度のドープ領域を形成する工程と、を有する。
また、本発明において、好ましくは、キャップ層は、酸化膜及び窒化膜を含む。
また、本発明において、好ましくは、第２ゲートを形成するために、ダミースペーサ及びキャップ膜を含む半導体基板上に堆積させた導電膜を異方性エッチングする。
また、本発明において、好ましくは、ドープ領域を形成する工程は、ダミースペーサ及び第２ゲートのそれぞれに整列した半導体基板内に、低濃度のドープ領域を形成する工程と、スプリットゲートの側壁にスペーサを形成する工程と、ダミースペーサと整列する基板内に、高濃度のドープ領域を形成する工程と、を有する。
本発明に係るスプリットゲート型フラッシュメモリー素子の製造方法には次のような効果がある。
第１ゲートパターンと第２ゲートパターンで構成されるスプリットゲートを形成する際、第２ゲートパターンの形成前、第１ゲートパターンの左右の側部に所定の厚さを持つダミースペーサを予め形成する。第１ゲートパターンを含む半導体基板の面に堆積させた第２ゲートパターンのための第２導電層が、ダミースペーサの形成によって、スプリットゲート領域と半導体基板のと間の段差にもかかわらず、緩い傾斜を持つ。第２ゲートパターンのパターニング時にエッチングガスを均一に供給することにより、引続いて行われる工程によってコンタクトホールが形成される部位である一対のスプリットゲート領域間の空間にストリンガが発生することを防止することができる。
第１ゲートパターンと第２ゲートパターンで構成されるスプリットゲートを形成する際、第２ゲートパターンの形成前、第１ゲートパターンの左右の側部に所定の厚さを持つダミースペーサを予め形成する。第１ゲートパターンを含む半導体基板の面に堆積させた第２ゲートパターンのための第２導電層が、ダミースペーサの形成によって、スプリットゲート領域と半導体基板のと間の段差にもかかわらず、緩い傾斜を持つ。第２ゲートパターンのパターニング時にエッチングガスを均一に供給することにより、引続いて行われる工程によってコンタクトホールが形成される部位である一対のスプリットゲート領域間の空間にストリンガが発生することを防止することができる。
以下、本発明に係るスプリットゲート型フラッシュメモリー素子の製造方法を添付の図面に基づいて詳細に説明する。
図２ａ〜図２ｅは、本発明によるスプリットゲート型フラッシュメモリー素子の製造工程を説明する断面図である。
図２ａ〜図２ｅは、本発明によるスプリットゲート型フラッシュメモリー素子の製造工程を説明する断面図である。
まず、図２ａに示すように、単結晶シリコンなどの材質からなる半導体基板２０１に対してアクティブ領域を構成又は規定するために、アイソレーション工程、例えばＳＴＩ(Shallow Trench Isolation、ＳＴＩ)工程を用いて、半導体基板２０１のフィールド領域に素子分離膜２０２を形成する。
次いで、半導体基板２０１の誘電体膜２０３を形成する。誘電体膜２０３は、酸化膜(oxide)−窒化膜(nitride)−酸化膜(oxide)の構造で形成することが好ましい。
次いで、誘電体膜２０３上に、第１導電層及び絶縁膜を順次に堆積させる。ここで、第１導電層は、ポリシリコン層で形成することが好ましく、キャップ層としての絶縁膜は、酸化膜２０５と窒化膜２０６の二重層で形成することが好ましい。
その後、絶縁膜上に感光膜を塗布し、通常のフォトリソグラフィ工程を用いて、第１ゲートパターン領域を規定する感光膜パターン（図示せず）を形成する。
次いで、感光膜パターンをエッチングマスクとして用い、絶縁膜及び第１導電層を順次エッチングし、絶縁膜でカバーされた第１ゲートパターン２０４を形成する。そのようにすると、第１ゲートパターン２０４と同一構造を有し且つそれと隣接した別の第１ゲートパターンが、誘電体膜２０３の同一のアクティブ領域上に同時に形成され、その間に所定のスペースを残す。
次いで、感光膜パターン即ちホトレジストマスクを除去する。
次いで、半導体基板２０１の誘電体膜２０３を形成する。誘電体膜２０３は、酸化膜(oxide)−窒化膜(nitride)−酸化膜(oxide)の構造で形成することが好ましい。
次いで、誘電体膜２０３上に、第１導電層及び絶縁膜を順次に堆積させる。ここで、第１導電層は、ポリシリコン層で形成することが好ましく、キャップ層としての絶縁膜は、酸化膜２０５と窒化膜２０６の二重層で形成することが好ましい。
その後、絶縁膜上に感光膜を塗布し、通常のフォトリソグラフィ工程を用いて、第１ゲートパターン領域を規定する感光膜パターン（図示せず）を形成する。
次いで、感光膜パターンをエッチングマスクとして用い、絶縁膜及び第１導電層を順次エッチングし、絶縁膜でカバーされた第１ゲートパターン２０４を形成する。そのようにすると、第１ゲートパターン２０４と同一構造を有し且つそれと隣接した別の第１ゲートパターンが、誘電体膜２０３の同一のアクティブ領域上に同時に形成され、その間に所定のスペースを残す。
次いで、感光膜パターン即ちホトレジストマスクを除去する。
図２ｂに示すように、半導体基板に熱酸化工程を施し、第１ゲートパターン２０４及びそれと隣接した別の第１ゲートパターンの側壁に熱酸化膜２０７を成長させる。この場合、第１ゲートパターン２０４上の絶縁膜とその側壁上の熱酸化膜は、この第１ゲートパターン２０４と、引続いて行われる工程で形成される第２ゲートパターン２１０ａとの間に介在し、第１のゲートパターンと第２のゲートパターンとの間の寄生静電容量を減らす役割を果たす。同時に、第１のゲートパターン２０４と隣接した別の第１ゲートパターンにも、第１のゲートパターン２０４と同一の構造が形成される。
引続いて、絶縁膜パターン２０６を含む半導体基板２０１の上に酸化膜を堆積させる。次いで、反応性イオンエッチング（ＲＩＥ）等の異方性ドライエッチングを用いて、酸化膜を、絶縁膜パターンと誘電体膜２０３が露出するまでエッチングする。これによって、絶縁膜パターンを含む第１ゲートパターン２０４の側壁に、ダミースペーサ２０８が形成される。同時に、同様のダミースペーサが、隣接した別の第１ゲートパターンの側壁にも形成される。
引続いて、第１ゲートパターン２０４でもそれと隣接した別の第１ゲートパターンでもダミースペーサ２０８でもカバーされていない誘電体膜２０３をエッチングして除去する。かくして、誘電体膜パターン２０３が、第１ゲートパターン２０４、それと隣接した別の第１ゲートパターン及びダミースペーサ２０８の下に残り、誘電体膜２０３でカバーされていないアクティブ領域内の半導体基板の表面を露出させる。
次いで、アクティブ領域内の半導体基板２０１の露出表面に、ゲート酸化膜２０９を熱酸化処理によって形成する。
引続いて、絶縁膜パターン２０６を含む半導体基板２０１の上に酸化膜を堆積させる。次いで、反応性イオンエッチング（ＲＩＥ）等の異方性ドライエッチングを用いて、酸化膜を、絶縁膜パターンと誘電体膜２０３が露出するまでエッチングする。これによって、絶縁膜パターンを含む第１ゲートパターン２０４の側壁に、ダミースペーサ２０８が形成される。同時に、同様のダミースペーサが、隣接した別の第１ゲートパターンの側壁にも形成される。
引続いて、第１ゲートパターン２０４でもそれと隣接した別の第１ゲートパターンでもダミースペーサ２０８でもカバーされていない誘電体膜２０３をエッチングして除去する。かくして、誘電体膜パターン２０３が、第１ゲートパターン２０４、それと隣接した別の第１ゲートパターン及びダミースペーサ２０８の下に残り、誘電体膜２０３でカバーされていないアクティブ領域内の半導体基板の表面を露出させる。
次いで、アクティブ領域内の半導体基板２０１の露出表面に、ゲート酸化膜２０９を熱酸化処理によって形成する。
図２ｃに示すように、第１ゲートパターン２０４を含む半導体基板２０１の上に、第２ゲートパターン及びそれと隣接した別の第２ゲートパターン用の第２導電層２１０を堆積させる。この時、一対のスプリットゲート領域の間、即ち、第１ゲートパターン２０４とそれと隣接した別の第１ゲートパターンとの間に堆積される第２導電層２１０は、スプリットゲート領域と半導体基板２０１との間の段差にもかかわらず、ダミースペーサ２０８によって緩やかな傾斜をもつ。
図２ｄに示すように、第２導電層２１０を選択的にパターニングして、それを第２ゲートパターン領域とそれと隣接した別の第２ゲートパターン領域の上に残し、第２ゲートパターン２１０ａと、それと隣接し且つそれと対称な構造を有する別の第２ゲートパターン２１０ａを形成する。第１ゲートパターンとそれと隣接した別の第１ゲートパターンとの間に堆積した第２導電層２１０が緩い傾斜を有しているので、第２導電層２１０をエッチングする際、一対のスプリットゲート領域の間の空間にエッチングガスが十分に供給され、その空間に対応する領域にストリンガが発生することを防止することができる。
引続いて、熱酸化工程によって、第２ゲートパターン２１０ａの表面上に熱酸化膜を形成する。これにより、第１ゲートパターン２０４及び第２ゲートパターン２１０ａを含むスプリットゲートを完成させる。当然のことながら、このスプリットゲートの構造と対称な構造を有する隣接し、且つ、隣接した別の第１のゲートパターン及び隣接した別の第２のゲートパターンを含む別のスプリットゲートも、別のスプリットゲート領域に同時に形成される。
引続いて、熱酸化工程によって、第２ゲートパターン２１０ａの表面上に熱酸化膜を形成する。これにより、第１ゲートパターン２０４及び第２ゲートパターン２１０ａを含むスプリットゲートを完成させる。当然のことながら、このスプリットゲートの構造と対称な構造を有する隣接し、且つ、隣接した別の第１のゲートパターン及び隣接した別の第２のゲートパターンを含む別のスプリットゲートも、別のスプリットゲート領域に同時に形成される。
図２ｅに示すように、半導体基板２０１に低濃度の不純物イオンを注入して、スプリットゲートのダミースペーサ２０８及び第２ゲートパターン２０１ａのそれぞれと整列した、ＬＤＤ構造用の低濃度不純物イオン領域（ｎ−）を形成する。
引続いて、スプリットゲートを含む半導体基板２０１上に、酸化膜及び窒化膜を順次に堆積させた後、異方性エッチングして、スプリットゲートの側壁にスペーサ２１２を形成する。
引続いて、半導体基板２０１上にソース／ドレイン形成のための高濃度不純物イオン注入工程を実施する。
引続いて、スプリットゲートを含む半導体基板２０１上に、酸化膜及び窒化膜を順次に堆積させた後、異方性エッチングして、スプリットゲートの側壁にスペーサ２１２を形成する。
引続いて、半導体基板２０１上にソース／ドレイン形成のための高濃度不純物イオン注入工程を実施する。
その後、図示していないが、スプリットゲートを含む基板２０１の上に、層間絶縁膜を堆積させる。層間絶縁膜を、一対のスプリットゲートの間の空間を露出させるように選択的にエッチングして、コンタクトホールを形成する。一対のスプリットゲートの間の空間に従来のようなストリンガが発生しなくなる為、接触抵抗が悪化することがない。
従って、本発明によれば、第２ゲートパターンを形成する前に、所定の厚さを有するダミースペーサが第１ゲートパターンの側壁に形成され、第２導電膜と半導体基板との間の段差を低くする。これにより、ストリンガが一対のスプリットゲート領域間のスペースに生じることを阻止する。
その為、本発明は、メモリー素子の電気的特性を改善出来る。
その為、本発明は、メモリー素子の電気的特性を改善出来る。
２０１ 半導体基板
２０２ 素子分離膜
２０３ 誘電体膜
２０４ 第１ゲートパターン
２０５ 酸化膜
２０６ 窒化膜
２０７ 熱酸化膜
２０８ ダミースペーサ
２０９ ゲート絶縁膜
２１０ａ 第２ゲートパターン
２１１ 熱酸化膜
２１２ スペーサ
２０２ 素子分離膜
２０３ 誘電体膜
２０４ 第１ゲートパターン
２０５ 酸化膜
２０６ 窒化膜
２０７ 熱酸化膜
２０８ ダミースペーサ
２０９ ゲート絶縁膜
２１０ａ 第２ゲートパターン
２１１ 熱酸化膜
２１２ スペーサ
Claims (5)
- 半導体基板のアクティブ領域上に、酸化膜−窒化膜−酸化膜の構造を有する誘電体膜を形成する工程と、
前記誘電体膜上に、キャップ層でカバーされた第１ゲートを形成する工程と、
前記第１ゲートの側壁の上全体に絶縁膜を形成する工程と、
前記絶縁膜を含む前記半導体基板の上に酸化膜を堆積させ、前記酸化膜をエッチングすることによって、前記キャップ層と前記絶縁膜とを含む前記第１ゲートの側壁に、前記絶縁膜を包囲するダミースペーサを形成する工程と、
前記ダミースペーサでカバーされていない前記誘電体膜を、前記半導体基板の一部を露出させるように除去する工程と、
前記半導体基板の露出部分にゲート絶縁膜を形成する工程と、
前記ダミースペーサ及び前記キャップ層を含む半導体基板上に堆積させた導電膜を、エッチングによりパターニングして、前記第１ゲートの一方の側においてオーバラップする第２ゲートを形成し、前記第１ゲート及び前記第２のゲートでスプリットゲートを構成する工程と、
を有することを特徴とするスプリットゲート型フラッシュメモリー素子の製造方法。 - 更に、前記ダミースペーサ及び前記第２ゲートのそれぞれに整列した半導体基板のアクティブ領域内に、一対のドープ領域を形成する工程を有する、請求項１に記載の製造方法。
- 前記キャップ層は、酸化膜及び窒化膜を含む、請求項１に記載の製造方法。
- 前記第２ゲートを形成するために、前記ダミースペーサ及び前記キャップ層を含む半導体基板上に堆積させた導電膜を異方性エッチングする、請求項１に記載の製造方法。
- 前記ドープ領域を形成する工程は、
前記ダミースペーサ及び前記第２ゲートのそれぞれに整列した半導体基板内に、第１のドープ領域を形成する工程と、
前記スプリットゲートの側壁にスペーサを形成する工程と、
前記スペーサと整列する基板内に、第１のドープ領域よりも高濃度の第２のドープ領域を形成する工程と、を有する、請求項２に記載の製造方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030101393A KR100549269B1 (ko) | 2003-12-31 | 2003-12-31 | 스플릿 게이트형 플래쉬 메모리 소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005197708A JP2005197708A (ja) | 2005-07-21 |
| JP4283763B2 true JP4283763B2 (ja) | 2009-06-24 |
Family
ID=34698878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004376942A Expired - Fee Related JP4283763B2 (ja) | 2003-12-31 | 2004-12-27 | スプリットゲート型フラッシュメモリー素子の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7208371B2 (ja) |
| JP (1) | JP4283763B2 (ja) |
| KR (1) | KR100549269B1 (ja) |
| DE (1) | DE102004063624A1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7071063B2 (en) * | 2004-09-01 | 2006-07-04 | United Microelectronics Corp. | Dual-bit non-volatile memory cell and method of making the same |
| US20070085129A1 (en) * | 2005-10-14 | 2007-04-19 | Macronix International Co., Ltd. | Nitride read only memory device with buried diffusion spacers and method for making the same |
| KR100660283B1 (ko) * | 2005-12-28 | 2006-12-20 | 동부일렉트로닉스 주식회사 | 스플리트 게이트형 비휘발성 기억 장치 및 그 제조방법 |
| KR100745957B1 (ko) * | 2006-02-07 | 2007-08-02 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조 방법 |
| US8017997B2 (en) * | 2008-12-29 | 2011-09-13 | International Business Machines Corporation | Vertical metal-insulator-metal (MIM) capacitor using gate stack, gate spacer and contact via |
| WO2010082328A1 (ja) * | 2009-01-15 | 2010-07-22 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| US20120153373A1 (en) * | 2010-12-16 | 2012-06-21 | Nanya Technology Corporation | Gate structure |
| US9397176B2 (en) * | 2014-07-30 | 2016-07-19 | Freescale Semiconductor, Inc. | Method of forming split gate memory with improved reliability |
| US9660106B2 (en) * | 2014-08-18 | 2017-05-23 | United Microelectronics Corp. | Flash memory and method of manufacturing the same |
| CN111799164B (zh) * | 2020-07-20 | 2022-11-04 | 上海华力微电子有限公司 | 一种sonos存储器及其制造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5597751A (en) * | 1995-12-20 | 1997-01-28 | Winbond Electronics Corp. | Single-side oxide sealed salicide process for EPROMs |
| US6121087A (en) | 1996-06-18 | 2000-09-19 | Conexant Systems, Inc. | Integrated circuit device with embedded flash memory and method for manufacturing same |
| KR100224701B1 (ko) * | 1996-07-16 | 1999-10-15 | 윤종용 | 불휘발성 메모리장치 및 그 제조방법 |
| US6046086A (en) * | 1998-06-19 | 2000-04-04 | Taiwan Semiconductor Manufacturing Company | Method to improve the capacity of data retention and increase the coupling ratio of source to floating gate in split-gate flash |
| US5950087A (en) * | 1998-09-10 | 1999-09-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method to make self-aligned source etching available in split-gate flash |
| US6114723A (en) * | 1998-09-18 | 2000-09-05 | Windbond Electronic Corp | Flash memory cell using poly to poly tunneling for erase |
| US6174771B1 (en) * | 1998-11-17 | 2001-01-16 | Winbond Electronics Corp. | Split gate flash memory cell with self-aligned process |
| TW504841B (en) | 2001-09-27 | 2002-10-01 | Nanya Technology Corp | Manufacture method of memory cell of flash memory |
-
2003
- 2003-12-31 KR KR1020030101393A patent/KR100549269B1/ko not_active IP Right Cessation
-
2004
- 2004-12-27 DE DE102004063624A patent/DE102004063624A1/de not_active Withdrawn
- 2004-12-27 JP JP2004376942A patent/JP4283763B2/ja not_active Expired - Fee Related
- 2004-12-30 US US11/024,745 patent/US7208371B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US7208371B2 (en) | 2007-04-24 |
| DE102004063624A1 (de) | 2005-09-08 |
| KR20050070862A (ko) | 2005-07-07 |
| JP2005197708A (ja) | 2005-07-21 |
| KR100549269B1 (ko) | 2006-02-03 |
| US20050142758A1 (en) | 2005-06-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100720232B1 (ko) | 핀 구조의 반도체 소자의 형성방법 | |
| JP4027446B2 (ja) | 不揮発性メモリ製造方法 | |
| KR100694973B1 (ko) | 플래쉬 메모리 소자의 제조방법 | |
| JP4283763B2 (ja) | スプリットゲート型フラッシュメモリー素子の製造方法 | |
| KR100946056B1 (ko) | 반도체 메모리 소자의 제조 방법 | |
| JP4564646B2 (ja) | フラッシュメモリ素子の製造方法 | |
| JP4184337B2 (ja) | スプリットゲートフラッシュメモリデバイスの製造方法 | |
| US7005355B2 (en) | Method for fabricating semiconductor memories with charge trapping memory cells | |
| KR100343471B1 (ko) | 반도체 소자 제조방법 | |
| KR100642383B1 (ko) | 개선된 소거효율을 갖는 플래시 메모리소자 및 그 제조방법 | |
| KR100223277B1 (ko) | 플래쉬 메모리 소자의 제조 방법 | |
| KR100641922B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR100339420B1 (ko) | 반도체 메모리 소자의 제조 방법 | |
| KR100412143B1 (ko) | 삼중 게이트 산화막을 적용한 반도체 소자의 제조방법 | |
| KR100635193B1 (ko) | 플래쉬 메모리 소자의 제조 방법 및 소거 방법 | |
| KR100316527B1 (ko) | 플래시 메모리 제조방법 | |
| KR100209719B1 (ko) | 마스크롬 셀 제조방법 | |
| KR100376270B1 (ko) | 스플리트 게이트형 플래쉬 메모리 소자의 제조방법 | |
| KR100244498B1 (ko) | 모스 트랜지스터 제조방법 | |
| KR100277892B1 (ko) | 플래쉬 메모리 소자의 제조방법 | |
| KR100624947B1 (ko) | 플래시 메모리 소자 및 그 제조 방법 | |
| KR100917056B1 (ko) | 반도체 메모리 소자의 셀 게이트 형성 방법 | |
| KR20000044878A (ko) | 플래쉬 메모리 셀의 제조 방법 | |
| KR20050002416A (ko) | 플래쉬 메모리 소자의 제조방법 | |
| KR20000044877A (ko) | 플래쉬 메모리 셀의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070419 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080507 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080806 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080916 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090114 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20090122 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090316 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090319 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120327 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120327 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120327 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120327 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130327 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |