JP4184337B2 - スプリットゲートフラッシュメモリデバイスの製造方法 - Google Patents
スプリットゲートフラッシュメモリデバイスの製造方法 Download PDFInfo
- Publication number
- JP4184337B2 JP4184337B2 JP2004376947A JP2004376947A JP4184337B2 JP 4184337 B2 JP4184337 B2 JP 4184337B2 JP 2004376947 A JP2004376947 A JP 2004376947A JP 2004376947 A JP2004376947 A JP 2004376947A JP 4184337 B2 JP4184337 B2 JP 4184337B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- layer
- forming
- gate pattern
- pair
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 20
- 238000000034 method Methods 0.000 title claims description 15
- 239000000758 substrate Substances 0.000 claims description 47
- 238000005530 etching Methods 0.000 claims description 36
- 239000004020 conductor Substances 0.000 claims description 21
- 150000004767 nitrides Chemical class 0.000 claims description 16
- 125000006850 spacer group Chemical group 0.000 claims description 11
- 239000004065 semiconductor Substances 0.000 claims description 7
- 238000001039 wet etching Methods 0.000 claims description 6
- 238000009792 diffusion process Methods 0.000 claims 4
- 239000012535 impurity Substances 0.000 claims 4
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 238000002955 isolation Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 2
- 229920000642 polymer Polymers 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000001878 scanning electron micrograph Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
- H01L29/7885—Hot carrier injection from the channel
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
本発明は、スプリットゲートフラッシュメモリデバイスの製造方法に関する。本方法は、一対のスプリットゲート間にストリンガーが残留することを防ぎ、メモリデバイスの電気的特性を高める。
一般的に、電力が供給されなくてもそのメモリセル内に記憶されている情報を維持することができる不揮発性メモリデバイスであるフラッシュメモリデバイスは、回路基板に実装されて高速の電気的消去が可能である。
フラッシュメモリ技術は、セル構造がさまざまに変更されながら発展し続けている。これらのさまざまなセルの種類は、スタックゲートセル、スプリットゲートセル等に分類される。
スタックゲートセルにおいては、フローティングゲート及び制御ゲートが順次にスタックされる。それでも、スタックゲートセルは過消去の問題を抱えている。過消去は、フローティングゲートが過放電された時に発生する。過放電されたセルのしきい値電圧は負の値を示す。たとえそのセルが選択されなくても、即ち、たとえその制御ゲートに読出し電圧が印加されなくても、電流が流れる。このような過消去の問題を解決するために、スプリットゲートセル構造が提案されてきた。
以下に、従来技術によるスプリットゲートフラッシュメモリデバイスの製造方法を説明する。
図１ａ乃至１ｄは、従来技術によるスプリットゲートフラッシュメモリデバイスの製造方法を説明するための断面図である。
図１ａを参照する。ＯＮＯ（酸化物−窒化物−酸化物）層１０２、第１導体層、酸化物層１０４、及び窒化物層１０５が、半導体基板１０１上に順次にスタックされる。
次に、窒化物層１０５、酸化物層１０４、及び第１導体層がパターン化され、第１ゲートパターン１０３が形成される。
次いで、基板１０１に対してアニールが行われ、第１ゲートパターン１０３の左右の側壁上に熱酸化物層を成長させる。
図１ｂを参照する。第１ゲートパターン１０３によってカバーされていないＯＮＯ層１０２の露出された部分がエッチングによって除去される。
次に、熱酸化によって、基板の露出した表面上にゲート酸化物層１０７を成長させる。
続いて、第１ゲートパターン１０３を含む基板上に、第２導体層１０８を堆積させる。
図１ｃを参照する。第２導体層１０８を、第１ゲートパターン１０３の一方の側の上だけに残すように選択的にパターン化する。
次に、第１ゲートパターン１０３の一方の側上に第２ゲートパターン１０８ａを形成し、第１ゲートパターン１０３及び第２ゲートパターン１０８ａを有するスプリットゲートを完成させる。
次いで、第２ゲートパターン１０８ａの表面上に熱酸化物層を形成する。
基板１０１に軽度のイオン注入を行い、スプリットゲートの両側の下の基板内のＬＤＤ構造のための軽度にドープされた領域ｎ−をそれぞれ形成する。
図１ｄを参照する。第２ゲートパターン１０８ａの側壁上にスペーサ１１０を形成する。
最後に、基板に重度のイオン注入を行い、軽度にドープされた領域に接する基板内にソース及びドレインのための重度にドープされた領域を形成する。
一方、従来技術によれば、一対の対称的なスプリットゲートが、メモリセル領域内に形成される。第１ゲートパターン、酸化物層、及び窒化物層が、基板の一対の所定の部分上にスタックされる。スプリットゲートの第２ゲートパターンのための第２導体層を堆積させるための凹みは、第１ゲートパターン、酸化物層、及び窒化物層の段差によって、一対のゲート領域の間に設けられる。
第２導体層をパターン化することによって第２ゲートパターンを形成する時に、一対のスプリットゲート領域間の第２導体層の一部分のエッチングは不完全になり、一方スプリットゲート領域の他の部分は完全に除去される。
詳述すれば、湿式エッチングによって第２導体層が選択的に除去される時に、エッチング残滓としてポリマーが生成される。このポリマーは第１ゲートパターン間に累積し、エッチャントガスは一対のスプリットゲート間の空間に十分に供給されなくなり、それによってエッチングは不完全に行われるようになる。
その結果、図３に示すようにストリンガー１２０が、一対のスプリットゲート間の空間に生成される。一方、一対のスプリットゲート間の空間は、上側のラインへの接続のためのコンタクトホールが形成される部分に対応する。従って、ストリンガーは、接触抵抗等のような電気的特性を劣化させるようになる。
従来技術においては、ストリンガーの生成を抑圧するために、第１ゲートパターン上にスタックされる絶縁層の厚みを薄くする。
しかしながら、もし第１ゲートパターン上にスタックされる絶縁層の厚みを薄くすれば、第１ゲートパターンと第２ゲートパターンとの間の寄生容量が増加するという問題を生ずる。
従って、本発明は、従来技術の制限及び欠陥に起因する一つ又はそれ以上の問題を実質的に解消するスプリットゲートフラッシュメモリデバイスの製造方法を指向する。
本発明の目的は、スプリットゲートフラッシュメモリデバイスの製造方法を提供し、本方法はストリンガーが一対のスプリットゲート間に残留することを防ぐ。
これらの、及び他の目的を達成するために、本発明によるスプリットゲートフラッシュメモリデバイスの製造方法は、活動領域内の半導体基板上に一対の第１ゲートパターンを形成し、両者の間に所定の空間を残すステップと、上記一対の第１ゲートパターンの対面している側壁、及び上記所定の空間に対応する上記基板の表面をカバーする耐エッチング層パターンを形成するステップと、上記一対の第１ゲートパターンの露出された表面上に絶縁層を形成するステップと、上記一対の第１ゲートパターン上に、上記耐エッチング層とそれぞれ重ならない一対の第２ゲートパターンを形成するステップと、上記耐エッチング層を除去するステップと、上記一対の第ゲートパターン及び一対の第２ゲートパターンとそれぞれ位置合わせして上記基板内にドープされた領域を形成するステップとを含む。
好ましくは、上記各第１ゲートパターンは、キャップ層によってカバーされるように形成される。
より好ましくは、上記キャップ層は、酸化物層及び窒化物層からなる。
好ましくは、上記第２ゲートパターンは、上記耐エッチング層及び上記第１ゲートパターンを含む上記基板上に堆積された導体層を異方性エッチングすることによって形成される。
好ましくは、上記耐エッチング層は、酸化物または窒化物の何れかで形成される。
好ましくは、上記耐エッチング層は、湿式エッチングによって除去する。
好ましくは、上記ドープされた領域を形成するステップは、上記一対の第１ゲートパターン及び一対の第２ゲートパターンとそれぞれ位置合わせして上記基板内に軽度にドープされた領域を形成するステップと、上記一対の第ゲートパターン及び一対の第２ゲートパターンのそれぞれの側壁上にスペーサを形成するステップと、上記スペーサとそれぞれ位置合わせして上記基板内に重度にドープされた領域を形成するステップとを含む。
本発明の別の面におけるスプリットゲートフラッシュメモリデバイスの製造方法は、活動領域内の半導体基板上にキャップ層によってカバーされた第１ゲートパターンを形成するステップと、上記第１ゲートパターンの一方の側をカバーし、上記活動領域内の近傍第１ゲートパターンの一方の対面している側をカバーするように上記基板の表面まで伸びている耐エッチング層を形成するステップと、上記第１ゲートパターンの露出された表面上に絶縁層を形成するステップと、上記第１ゲートパターン及び上記絶縁層をカバーし、上記耐エッチング層と重ならない第２ゲートパターンを形成するステップと、上記耐エッチング層を除去するステップと、上記第１ゲートパターン及び第２ゲートパターンと位置合わせして上記基板内に一対のドープされた領域を形成するステップとを含む。
好ましくは、上記キャップ層は、酸化物層及び窒化物層からなる。
好ましくは、上記第２ゲートパターンは、上記耐エッチング層及び上記第１ゲートパターンを含む上記基板上に堆積された導体層を異方性エッチングすることによって形成される。
好ましくは、上記耐エッチング層は、酸化物または窒化物の何れかで形成される。
好ましくは、上記耐エッチング層は、湿式エッチングによって除去する。
好ましくは、上記ドープされた領域を形成するステップは更に、上記第１ゲートパターン及び第２ゲートパターンと位置合わせして上記基板内に軽度にドープされた領域を形成するステップと、上記第１ゲート及び第２ゲートのそれぞれの側壁上にスペーサを形成するステップと、上記スペーサとそれぞれ位置合わせして上記基板内に重度にドープされた領域を形成するステップとを含む。
図２ａ乃至２ｅは、本発明によるスプリットゲートフラッシュメモリデバイスの製造方法を説明するための断面図である。
図２ａを参照する。単結晶シリコン等で形成された半導体基板２０１上に、ＳＴＩ（浅いトレンチ分離）のような分離プロセスによってデバイス分離層２０２を形成し、基板２０１上に活動領域を限定する。
基板２０１上に誘電体層２０３を形成する。この誘電体層２０３は、酸化物−窒化物−酸化物構造を有することができる。
誘電体層２０３上に、第１導体層及び絶縁層を順次にスタックさせる。第１導体層はポリシリコン層で形成することができる。絶縁層は酸化物層２０５及び窒化物層２０６からなる二重層を含むことができる。
絶縁膜上をフォトレジスト層でコーティングした後に、このフォトレジスト層に露光及び現像を遂行し、第１ゲートパターン領域を限定するフォトレジストパターン（図示してない）を形成する。
エッチング用マスクとしてフォトレジストパターンを使用し、絶縁層及び第１導体層を順次にエッチングして絶縁層パターンでカバーされた第１ゲートパターン２０４を形成する。それによって、第１ゲートパターン２０４と対称構造を有する近傍第１ゲートパターンを誘電体層２０３の同一活動領域上に同時に形成し、所定の空間をそれらの間に残す。
次いで、フォトレジストパターンを除去する。
図２ｂを参照する。第１ゲートパターン２０４及び近隣第１ゲートパターンを含む基板２０１上に耐エッチング層２０７を形成する。その際、耐エッチング層は、酸化物層または窒化物層で形成する。
次いで、フォトリソグラフィによって耐エッチング層を部分的に除去し、耐エッチング層パターン２０７を形成する。それによって、耐エッチング層パターン２０７は、第１ゲートパターン２０４と近傍第１ゲートパターンとの間の所定の空間上に残され、更に伸びて第１ゲートパターン２０４及び近傍第１ゲートパターンの一部分と重なる。従って、第１ゲートパターン２０４及び近傍第１ゲートパターンの残余の部分は、第２ゲートパターン領域及び近傍第２ゲートパターン領域に対応するように露出される。
次に、基板をアニールし、第１ゲートパターン２０４及び近傍第１ゲートパターンの露出された部分の上に熱酸化物層２０８を成長させる。それによって、第１ゲートパターン２０４上の絶縁層及び第１ゲートパターン２０４上に熱酸化物層が形成され、第１ゲートパターンと第２ゲートパターンとの間に挿入されて第１ゲートパターンと第２ゲートパターンとの間の寄生容量を減少させる役割を果たす。同時に、同一の構造が近傍第１ゲートパターンに対称的に設けられる。
図２ｃを参照する。第１ゲートパターン、近傍第１ゲートパターン、及び耐エッチング層パターン２０７によってカバーされていない誘電体層２０３がエッチングによって除去される。従って、誘電体層パターン２０３は、第１ゲートパターン、近傍第１ゲートパターン、及び耐エッチング層パターン２０７の下だけに残され、活動領域内の誘電体層パターン２０３によってカバーされていない基板の表面は露出する。
次に、活動領域内の基板の露出された表面上に、熱酸化によってゲート酸化物層２０９が形成される。
次いで、第２ゲートパターン及び近傍第２ゲートパターンのための第２の導体層２１０が、第１のゲートパターン２０４及び近傍第１ゲートパターンを含む基板２０１上に堆積される。その際、一対のスプリットゲート領域の間の空間、即ち、第１ゲートパターン２０４と近傍第１ゲートパターンとの間の空間内に堆積される第２導体層２１０の勾配は、耐エッチング層２０７の厚みの故に緩くなる。
図２ｄを参照する。第２導体層２１０が選択的にパターン化されて第２ゲートパターン領域及び近傍第２ゲートパターン領域上にだけ残され、第２ゲートパターン２１０ａ及び第２ゲートパターン２１０ａと対称的な近傍第２ゲートパターン２１０ａが形成される。
この場合、第１ゲートパターン２０４と近傍ゲートパターンとの間に堆積される第２導体層２１０が滑らかな勾配を有しているから、第２導体層２１０をエッチングする時には、一対のスプリットゲート領域の間の空間にはエッチャントガスが十分に供給され、対応する領域におけるストリンガーの生成は抑圧される。一方、一対のスプリットゲート間の空間内にストリンガーが生成する場合には、生成したストリンガーを除去するために、過エッチングが更に行われる。この場合、ストリンガーの下の耐エッチング層パターン２０７が、過エッチングによって基板２０１が損傷するのを防止する。
この場合、第１ゲートパターン２０４と近傍ゲートパターンとの間に堆積される第２導体層２１０が滑らかな勾配を有しているから、第２導体層２１０をエッチングする時には、一対のスプリットゲート領域の間の空間にはエッチャントガスが十分に供給され、対応する領域におけるストリンガーの生成は抑圧される。一方、一対のスプリットゲート間の空間内にストリンガーが生成する場合には、生成したストリンガーを除去するために、過エッチングが更に行われる。この場合、ストリンガーの下の耐エッチング層パターン２０７が、過エッチングによって基板２０１が損傷するのを防止する。
次いで、耐エッチング層２０７が、ＨＦ等を使用する湿式エッチングによって除去される。
熱酸化によって耐エッチング層が除去された第２ゲートパターン２１０ａの表面及び第１ゲートパターン２０４の側壁上に、熱酸化物層が形成される。それによって、第１ゲートパターン２０４及び第２ゲートパターン２１０ａを含むスプリットゲートが完成する。勿論、上述したスプリットゲートと対称的な構造を有する近傍第１及び第２ゲートパターンを含む他のスプリットゲートが、他のスプリットゲート領域に設けられる。
図２ｅを参照する。基板２０１に対してＬＤＤイオン注入が行われ、各スプリットゲートと位置合わせされたＬＤＤ構造のための軽度にドープされた領域ｎ−が形成される。
続いて、スプリットゲートを含む基板２０１上に酸化物層及び窒化物層が順次にスタックされ、次いで異方的にエッチングされてスプリットゲートの側壁上にそれぞれスペーサ２１２が形成される。
次に、基板２０１に重度のイオン注入が行われ、スプリットゲートのソース及びドレインのための重度にドープされた領域が形成される。
次いで、スプリットゲートを含む基板２０１上に絶縁中間層（図示してない）が堆積される。また、上記絶縁層が選択的にエッチングされ、一対のスプリットゲート間の空間を露出させるコンタクトホールが形成される。一対のスプリットゲート間の空間にストリンガーが生成することは回避されているから、接触抵抗は劣化しない。
以上説明したように、本発明においては、耐エッチング層を形成して第２ゲートパターンの第２導体層の段差を小さくし、それによって一対のスプリットゲート領域間の空間内にストリンガーが生成するのを防いでいる。
更に、たとえストリンガーが生成したとしても、耐エッチング層は、ストリンガーを除去するための過エッチングによって基板が損傷するのを防ぐことができる。
従って、本発明は、一対のスプリットゲート領域間の空間内にストリンガーが残留するのを防ぎ、それによってメモリデバイスの電気的特性を向上させる。
２０１ 半導体基耐
２０２ デバイス分離層
２０３ 誘電体層
２０４ 第１ゲートパターン
２０５ 酸化物層
２０６ 窒化物層
２０８ 熱酸化物層
２０９ ゲート絶縁層
２１０ａ 第２ゲートパターン
２１１ 熱酸化物層
２１２ スペーサ
２０２ デバイス分離層
２０３ 誘電体層
２０４ 第１ゲートパターン
２０５ 酸化物層
２０６ 窒化物層
２０８ 熱酸化物層
２０９ ゲート絶縁層
２１０ａ 第２ゲートパターン
２１１ 熱酸化物層
２１２ スペーサ
Claims (11)
- スプリットゲートフラッシュメモリデバイスの製造方法であって、
活動領域内の半導体基板上に一対の第１ゲートパターンを形成し、両者の間に所定の空間を残すステップと、
上記一対の第１ゲートパターンの対面している側壁、及び上記所定の空間に対応する上記基板の表面をカバーする耐エッチング層パターンを形成するステップと、
上記一対の第１ゲートパターンの露出された表面上に絶縁層を形成するステップと、
上記一対の第１ゲートパターン上に、上記耐エッチング層とそれぞれ重ならない一対の第２ゲートパターンを形成するステップと、
上記耐エッチング層を除去するステップと、
上記一対の第１ゲートパターン及び一対の第２ゲートパターンとそれぞれ位置合わせして上記基板内にドープされた領域を形成するステップと、
を含み、
上記第２ゲートパターンは、上記耐エッチング層及び上記第１ゲートパターンを含む上記基板上に堆積された導体層を異方性エッチングすることによって形成される
ことを特徴とする方法。 - 上記各第１ゲートパターンは、キャップ層によってカバーされるように形成されることを特徴とする請求項１に記載の方法。
- 上記キャップ層は、酸化物層及び窒化物層からなることを特徴とする請求項２に記載の方法。
- 上記耐エッチング層は、酸化物または窒化物の何れかで形成されることを特徴とする請求項１に記載の方法。
- 上記耐エッチング層は、湿式エッチングによって除去されることを特徴とする請求項１に記載の方法。
- 上記ドープされた領域を形成するステップは、
上記一対の第１ゲートパターン及び一対の第２ゲートパターンとそれぞれ位置合わせして上記基板内に低濃度不純物拡散領域を形成するステップと、
上記一対の第１ゲートパターン及び一対の第２ゲートパターンのそれぞれの側壁上にスペーサを形成するステップと、
上記スペーサとそれぞれ位置合わせして上記基板内に高濃度不純物拡散領域を形成するステップと、
を含むことを特徴とする請求項１に記載の方法。 - スプリットゲートフラッシュメモリデバイスの製造方法であって、
活動領域内の半導体基板上にキャップ層によってカバーされた第１ゲートパターンを形成するステップと、
上記第１ゲートパターンの一方の側をカバーし、上記活動領域内の近傍第１ゲートパターンが上記第１ゲートパターンと対面している一方の側をカバーするように上記基板の表面まで伸びている耐エッチング層を形成するステップと、
上記第１ゲートパターンの露出された表面上に絶縁層を形成するステップと、
上記第１ゲートパターン及び上記絶縁層をカバーし、上記耐エッチング層と重ならない第２ゲートパターンを形成するステップと、
上記耐エッチング層を除去するステップと、
上記第１ゲートパターン及び第２ゲートパターンと位置合わせして上記基板内に一対のドープされた領域を形成するステップと、
を含み、
上記第２ゲートパターンは、上記耐エッチング層及び上記第１ゲートパターンを含む上記基板上に堆積された導体層を異方性エッチングすることによって形成される
ことを特徴とする方法。 - 上記キャップ層は、酸化物層及び窒化物層からなることを特徴とする請求項７に記載の方法。
- 上記耐エッチング層は、酸化物または窒化物の何れかで形成されることを特徴とする請求項７に記載の方法。
- 上記耐エッチング層は、湿式エッチングによって除去されることを特徴とする請求項７に記載の方法。
- 上記ドープされた領域を形成するステップは、
上記第１ゲートパターン及び第２ゲートパターンと位置合わせして上記基板内に低濃度不純物拡散領域を形成するステップと、
上記第１ゲート及び第２ゲートのそれぞれの側壁上にスペーサを形成するステップと、 上記スペーサとそれぞれ位置合わせして上記基板内に高濃度不純物拡散領域を形成するステップと、
を含むことを特徴とする請求項７に記載の方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0101769A KR100526476B1 (ko) | 2003-12-31 | 2003-12-31 | 스플릿 게이트형 플래쉬 메모리 소자의제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005197713A JP2005197713A (ja) | 2005-07-21 |
| JP4184337B2 true JP4184337B2 (ja) | 2008-11-19 |
Family
ID=34698908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004376947A Expired - Fee Related JP4184337B2 (ja) | 2003-12-31 | 2004-12-27 | スプリットゲートフラッシュメモリデバイスの製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6958274B2 (ja) |
| JP (1) | JP4184337B2 (ja) |
| KR (1) | KR100526476B1 (ja) |
| CN (1) | CN1697159A (ja) |
| DE (1) | DE102004063139B4 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100526471B1 (ko) * | 2003-12-31 | 2005-11-08 | 동부아남반도체 주식회사 | 스플릿 게이트형 플래시 메모리 소자의 제조 방법 |
| KR100634006B1 (ko) * | 2005-09-05 | 2006-10-16 | 동부일렉트로닉스 주식회사 | 스플리트 게이트형 비휘발성 기억 장치 및 그 제조방법 |
| US7656049B2 (en) | 2005-12-22 | 2010-02-02 | Micron Technology, Inc. | CMOS device with asymmetric gate strain |
| US7473623B2 (en) * | 2006-06-30 | 2009-01-06 | Advanced Micro Devices, Inc. | Providing stress uniformity in a semiconductor device |
| US8422304B2 (en) | 2009-12-16 | 2013-04-16 | Dongbu Hitek Co., Ltd. | Flash memory device and method for manufacturing flash memory device |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5910912A (en) * | 1992-10-30 | 1999-06-08 | International Business Machines Corporation | Flash EEPROM with dual-sidewall gate |
| US6130132A (en) * | 1998-04-06 | 2000-10-10 | Taiwan Semiconductor Manufacturing Company | Clean process for manufacturing of split-gate flash memory device having floating gate electrode with sharp peak |
| US6017795A (en) * | 1998-05-06 | 2000-01-25 | Taiwan Semiconductor Manufacturing Company | Method of fabricating buried source to shrink cell dimension and increase coupling ratio in split-gate flash |
| US5879992A (en) * | 1998-07-15 | 1999-03-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of fabricating step poly to improve program speed in split gate flash |
| US6284596B1 (en) * | 1998-12-17 | 2001-09-04 | Taiwan Semiconductor Manufacturing Company | Method of forming split-gate flash cell for salicide and self-align contact |
| US6380030B1 (en) * | 1999-04-23 | 2002-04-30 | Taiwan Semiconductor Manufacturing Company | Implant method for forming Si3N4 spacer |
| US6200860B1 (en) * | 1999-05-03 | 2001-03-13 | Taiwan Semiconductor Manufacturing Company | Process for preventing the reverse tunneling during programming in split gate flash |
| US6174772B1 (en) * | 1999-07-06 | 2001-01-16 | Taiwan Semiconductor Manufacturing Company | Optimal process flow of fabricating nitride spacer without inter-poly oxide damage in split gate flash |
| TW432512B (en) * | 1999-11-16 | 2001-05-01 | Winbond Electronics Corp | Manufacturing of split-gate flash memory |
| US6436764B1 (en) * | 2000-06-08 | 2002-08-20 | United Microelectronics Corp. | Method for manufacturing a flash memory with split gate cells |
| US6468863B2 (en) * | 2001-01-16 | 2002-10-22 | Taiwan Semiconductor Manufacturing Co., Ltd | Split gate field effect transistor (FET) device employing dielectric barrier layer and method for fabrication thereof |
| US6828183B1 (en) * | 2002-04-11 | 2004-12-07 | Taiwan Semiconductor Manufacturing Company | Process for high voltage oxide and select gate poly for split-gate flash memory |
| US6706601B1 (en) * | 2003-03-19 | 2004-03-16 | Taiwan Semiconductor Manufacturing Company | Method of forming tiny silicon nitride spacer for flash EPROM by using dry+wet etching technology |
-
2003
- 2003-12-31 KR KR10-2003-0101769A patent/KR100526476B1/ko not_active IP Right Cessation
-
2004
- 2004-12-22 DE DE102004063139A patent/DE102004063139B4/de not_active Expired - Fee Related
- 2004-12-27 JP JP2004376947A patent/JP4184337B2/ja not_active Expired - Fee Related
- 2004-12-28 CN CNA2004101034957A patent/CN1697159A/zh active Pending
- 2004-12-30 US US11/024,724 patent/US6958274B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE102004063139A1 (de) | 2005-12-15 |
| JP2005197713A (ja) | 2005-07-21 |
| KR20050069573A (ko) | 2005-07-05 |
| CN1697159A (zh) | 2005-11-16 |
| DE102004063139B4 (de) | 2010-05-06 |
| US20050142761A1 (en) | 2005-06-30 |
| KR100526476B1 (ko) | 2005-11-08 |
| US6958274B2 (en) | 2005-10-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2006191004A (ja) | メモリ素子及びその製造方法 | |
| KR100694973B1 (ko) | 플래쉬 메모리 소자의 제조방법 | |
| US20050101107A1 (en) | Method for manufacturing semiconductor device | |
| US7208371B2 (en) | Method of fabricating split gate flash memory device | |
| KR20090097429A (ko) | 반도체 메모리 소자의 제조 방법 | |
| JP4184337B2 (ja) | スプリットゲートフラッシュメモリデバイスの製造方法 | |
| JP4810089B2 (ja) | 半導体素子の製造方法 | |
| US20060205152A1 (en) | Method of fabricating flash memory device | |
| KR100642383B1 (ko) | 개선된 소거효율을 갖는 플래시 메모리소자 및 그 제조방법 | |
| KR100641922B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| US7374975B2 (en) | Method of fabricating a transistor | |
| KR100412143B1 (ko) | 삼중 게이트 산화막을 적용한 반도체 소자의 제조방법 | |
| US7560770B2 (en) | MOSFET device suppressing electrical coupling between adjoining recess gates and method for manufacturing the same | |
| KR100339420B1 (ko) | 반도체 메모리 소자의 제조 방법 | |
| KR100316527B1 (ko) | 플래시 메모리 제조방법 | |
| US20080067610A1 (en) | Mask rom and fabricating method thereof | |
| KR20060079324A (ko) | 반도체 소자의 제조 방법 | |
| KR100209719B1 (ko) | 마스크롬 셀 제조방법 | |
| US7902079B2 (en) | Method for fabricating recess pattern in semiconductor device | |
| KR100624947B1 (ko) | 플래시 메모리 소자 및 그 제조 방법 | |
| KR100307536B1 (ko) | 디램의 셀트랜지스터 제조방법 | |
| KR100376270B1 (ko) | 스플리트 게이트형 플래쉬 메모리 소자의 제조방법 | |
| KR20010046068A (ko) | 반도체 메모리 제조방법 | |
| KR20100074649A (ko) | 플래시 소자 및 그의 형성 방법 | |
| KR20000027281A (ko) | 플래쉬 메모리 셀 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070419 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080507 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080801 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080825 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080903 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110912 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120912 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120912 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130912 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |