KR100526471B1 - 스플릿 게이트형 플래시 메모리 소자의 제조 방법 - Google Patents

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KR100526471B1
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Abstract

본 발명은 스플릿 게이트형 플래시 메모리 소자의 제조 방법에 관한 것으로서, 더욱 상세하게는 스플릿 게이트형 플래시 메모리 소자를 제조함에 있어서, 양측 스플릿 게이트 영역 사이의 공간에 식각 부산물(Polymer residue)이 발생하는 것을 방지함과 동시에 플래시 메모리 소자의 전기적 특성을 향상시킬 수 있는 스플릿 게이트형 플래시 메모리 소자의 제조 방법에 관한 것이다.
본 발명에서는, 제1도전층, 절연막 및 좌우 산화막이 형성되어 있는 반도체 기판상에 콘트롤 게이트 형성을 위한 제2도전층을 적층하는 단계와; 상기 적층된 제2도전층의 함몰부에 임플란트 방지막을 매입하는 단계와; 상기 제2도전층에 이온 임플란트를 수행하는 단계와; 상기 제2도전층의 함몰부에 매입된 임플란트 방지막을 제거하는 단계와; 콘트롤 게이트 형성을 위해 상기 제2도전층 상에 포토레지스트를 도포하여 노광 및 현상함으로써 포토레지스트 패턴을 형성하는 단계와; 상기 제2도전층을 식각하여 콘트롤 게이트를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 스플릿 게이트형 플래시 메모리 소자의 제조 방법이 제공 된다.

Description

스플릿 게이트형 플래시 메모리 소자의 제조 방법{Method for fabricating split gate flash memory device}
본 발명은 스플릿 게이트형 플래시 메모리 소자의 제조 방법에 관한 것으로서, 더욱 상세하게는 스플릿 게이트형 플래시 메모리 소자를 제조함에 있어서, 양측 스플릿 게이트 영역 사이의 공간에 식각 잔류물(Polymer residue)이 발생하는 것을 방지함과 동시에 플래시 메모리 소자의 전기적 특성을 향상시킬 수 있는 스플릿 게이트형 플래시 메모리 소자의 제조 방법에 관한 것이다.
플래시 메모리 소자는 전원이 공급되지 않더라도 그 메모리 셀에 저장되어 있는 정보를 유지할 뿐만 아니라, 회로기판에 장착되어 있는 상태로 고속의 전기적 소거가 가능한 비휘발성 메모리 소자이다.
플래시 메모리 기술은 셀 구조를 다양한 형태로 개선시키면서 계속적으로 발전하여 왔는데, 이러한 다양한 셀의 종류로는 스택 게이트 셀(stacked gate cell)과 스플릿 게이트 셀(split gate cell) 등의 구조가 있다.
상기 스택 게이트 셀 구조는 플로팅 게이트와 콘트롤 게이트가 순차적으로 적층되어 있는 형태이다. 상기 스택 게이트 셀은 과소거(over erase)의 문제를 가지고 있는데, 과소거의 문제는 상기 플로팅 게이트가 과도하게 방전되었을 때 발생된다. 과도하게 방전된 셀의 문턱전압은 음(-)의 값을 나타낸다. 이에 따라, 셀이 선택되지 않은 즉, 콘트롤 게이트에 리드 전압(read voltage)을 가하지 않은 상태에서도 전류가 흐르는 현상이 발생한다. 이러한 과소거 문제를 해결하기 위해 스플릿 게이트 셀 구조가 제안되었다.
첨부도면 도 1에는 일반적인 스플릿 게이트 셀 구조를 가지는 플래시 메모리 소자에 대한 단면도가 도시되어 있다.
도 1에 도시된 바와 같이, 스플릿 게이트형 셀 구조는, 반도체 기판(10) 상에 ONO(Oxide-Nitride-Oxide)층(20), 플로팅 게이트(Floating gate)로서의 제1도전층(30) 및 절연막(40, 질화막)이 순차적으로 적층되어 있고, 상기 제1도전층(30)의 좌우 측벽에 산화막(50)이 형성되어 있으며, 상기 제1도전층(30)의 일측면을 남기고 콘트롤 게이트(Control gate)로서의 제2도전층(60)이 형성된 구조를 가진다.
첨부도면 도 2에는 종래에 스플릿 게이트형 플래시 메모리 소자의 제조 과정에 있어서, 상기 제2도전층(60) 식각 공정을 나타내는 단면도가 도시되어 있다.
도 2에 도시된 바와 같이, 제1도전층(20), 질화막(40) 및 산화막(50)을 형성하고, 그 위 전체에 제2도전층(60)을 적층한다.
이어서, 상기 제2도전층(60)상의 전체에 포토 레지스트(70)를 도포하여, 사진 및 식각하게 되면, 도 2에 나타낸 바와 같이 소정의 제2도전층(60)만이 남아 콘트롤 게이트가 형성되며, 이 후 포토레지스트(70)를 제거함으로써 완성된다.
상기와 같이 하면, 메모리 셀 영역에 좌,우 대칭 형상을 갖는 스플릿 게이트가 형성되는데, 상기 콘트롤 개이트 패턴 형성을 위한 제2도전층(60)을 적층할 때에, 기판에는 이미 플로팅 게이트 패턴 즉, 제1도전층(30), 절연막(40) 및 산화막(50)이 적층되어 있는 상태가 된다. 따라서, 상기 제1도전층(30), 절연막(40) 및 산화막(50)에 의한 단차(段差, 높이차)가 발생하여 두 개의 스플릿 게이트 영역 사이의 공간부에, 도 2의 점선으로 도시된 바와 같은 움푹 패인 부분이 형성된다.
상기와 같은 상태에서, 적층된 제2도전층(60)위에 포토레지스트(70)를 도포하고 노광 및 현상하게 되면, 상기와 같이 발생된 단차에 의해 제2도전층(60)의 가운데 움푹 패인 부분에 포토레지스 찌꺼기(Ps, Photoresist scum)가 발생하게 된다. 또한, 포토레지스트(70) 패턴이 형성된 이후에 포토레지스트가 제거된 부분의 제2도전층(60) 표면에 자연 산화막(Native Oxide)이 생성되게 된다.
그렇기 때문에, 후속하는 콘트롤 게이트 식각 공정시 포토레지스트 찌꺼기와 자연 산화막이 반응하여 식각을 방해함으로써 양측 스플릿 게이트 영역 사이의 공간 상에 미식각 잔류물인 폴리머 잔류물(Pr, Polymer residue)이 생성되게 된다.
그런데, 상기한 양측 스플릿 게이트 영역 사이의 공간은 공통 드레인(Common drain)영역으로 이 위치에 잔류물이 존재할 경우 실리사이드 형성의 저해 요인이 되며, 이는 곧 콘택 저항을 증가시켜 소자의 전기적 특성을 악화시키게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위해 개발된 것으로서, 본 발명의 목적은, 스플릿 게이트형 플래시 메모리 소자를 제조함에 있어서, 양측 스플릿 게이트 영역 사이의 공간에 폴리머 잔류물이 발생하는 것을 방지하고, 그에 따라 플래시 메모리 소자의 전기적 특성을 향상시킬 수 있도록 하는데 있다.
상술한 목적을 달성하기 위하여, 본 발명에서는, 제1도전층, 절연막 및 좌우 산화막이 형성되어 있는 반도체 기판상에 콘트롤 게이트 형성을 위한 제2도전층을 적층하는 단계와; 상기 적층된 제2도전층의 함몰부에 임플란트 방지막을 매입하는 단계와; 상기 제2도전층에 이온 임플란트를 수행하는 단계와; 상기 제2도전층의 함몰부에 매입된 임플란트 방지막을 제거하는 단계와; 콘트롤 게이트 형성을 위해 상기 제2도전층 상에 포토레지스트를 도포하여 노광 및 현상함으로써 포토레지스트 패턴을 형성하는 단계와; 상기 제2도전층을 식각하여 콘트롤 게이트를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 스플릿 게이트형 플래시 메모리 소자의 제조 방법이 제공된다.
상기 제2도전층의 함몰부에 임플란트 방지막을 매입하는 단계에서는, 상기 함몰부를 포함하는 상기 제2도전층상에 임플란트 방지막으로서 포토레지스트층을 형성하는 단계와, 상기 포토레지스트층에 에싱 공정을 수행하여 상기 함몰부 이외의 포토레지스트층을 제거하는 단계를 포함할 수 있다.
상기 제2도전층의 함몰부에 임플란트 방지막을 매입하는 단계에서는, 상기 함몰부에 해당하는 영역의 상기 제2도전층 상에 임플란트 방지막으로서 포토레지스트 패턴을 형성하는 단계를 포함할 수 있다.
상기 제2도전층의 함몰부에 임플란트 방지막을 매입하는 단계에서는, 상기 함몰부를 포함하는 상기 제2도전층상에 임플란트 방지막으로서 질화막을 적층하는 단계, 상기 적층된 질화막에 에치백 공정을 수행하여 상기 함몰부 이외의 질화막을 제거하는 단계를 포함하고, 상기 제2도전층에 이온 임플란트를 수행한 후 함몰부에 매입된 임플란트 방지막을 제거하는 단계에서는 상기 함몰부에 매입된 질화막을 습식 에칭으로 제거하는 것을 특징으로 한다.
상기한 본 발명에 있어서, 상기 이온 임플란트공정은 나이트로겐(N+) 임플란트인 것을 특징으로 한다.
이하, 첨부된 예시도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다.
첨부도면 도 3a 내지 도 3g에는 본 발명의 바람직한 제1실시예에 따른 스플릿 게이트형 플래시 메모리 소자의 제조 과정을 나타내는 공정 단면도가 도시되어 있다.
먼저, 도 3a에 도시된 바와 같이, 제1도전층(130), 절연막(140) 및 좌우 산화막(150)이 형성되어 있는 반도체 기판상에 제2도전층(160)을 적층한다.
상기와 같이 제2도전층(160)을 적층하면, 양측 플로팅 게이트 즉, 상기 제1도전층(130)과, 절연막(140) 및 좌우 산화막(150)에 의한 단차가 발생함에 따라 양측 플로팅 게이트 사이에 함몰부(160a)가 발생한다.
이어서, 도 3b에 도시된 바와 같이, 상기 적층된 제2도전층(160)의 함몰부(160a)에 의한 위상차(Topology) 완화를 위해, 상기 제2도전층(160) 상에 포토레지스트층(170)을 형성한다.
이어서, 도 3c에 도시된 바와 같이, 상기 포토레지스트층(170)을 에치백(Etch back)하여, 상기 제2도전층(160)의 함몰부(160a)내에 상기 포토레지스트 잔여부(170a)가 남도록 한다.
이어서, 도 3d에 도시된 바와 같이, 상기한 제2도전층(160) 및 포토레지스트 잔여부(170a)의 상면에 이온 임플란트(Ion implant)를 수행한다. 상기 이온 임플란트는 나이트로겐(N+) 임플란트로 수행하는 것이 바람직하다.
상기와 같이, 이온 임프란트를 수행하는 경우, 상기 함몰부(160a)에 매입된 포토레지스트 잔여부(170a)는 임플란트 방지막으로서의 역할을 한다. 따라서, 나이트로겐 이온은 상기 함몰부(160a)를 제외한 제2도전층(160)에만 주입된다. 그에 따라, 상기 제2도전층(160)의 함몰부(160a) 즉, 포토레지스트 잔여부(170a)의 수직하방 영역은 비도핑 영역(Non-doping area)이 되고, 함몰부(160a)를 제외한 나머지 제2도전층(160) 부분이 도핑 영역(Doping area)이 된다.
다음, 도 3e에 도시된 바와 같이, 함몰부(170a)부로터 포토레지스트 잔여부(170a)를 제거한다.
이어서, 도 3f에 도시된 바와 같이, 상기 제2도전층(160) 상에 콘트롤 게이트 형성을 위한 포토레지스트 패턴(180)을 형성하여, 도 3g에 도시된 바와 같이 콘트롤 게이트 형성을 위한 식각 공정을 수행하여 콘트롤 게이트 형성을 완료한다.
일반적으로 식각 공정이 수행될 때에는, 도핑 영역은 식각률이 빠른 반면에 비도핑 영역은 식각률이 느린 특성을 가지고 있다. 본 발명에서는 이러한 특성을 이용해 단차가 형성된 영역 즉, 함몰부(160a)의 식각률을 떨어뜨려 식각 공정시 발생하는 미식각 잔류물의 생성을 억제할 수 있게 된다.
첨부도면 도 4a 내지 도 4f에는 본 발명의 바람직한 제2실시예에 따른 스플릿 게이트형 플래시 메모리 소자의 제조 과정을 나타내는 공정 단면도가 도시되어 있다.
본 실시예는 전술한 제1실시예와 비교하여, 임플란트 방지막의 구성 및 처리과정이 상이하고 나머지는 동일하다.
즉, 도 4a에 도시된 바와 같이, 제1도전층(230), 절연막(240) 및 좌우 산화막(250)이 형성되어 있는 반도체 기판상에 제2도전층(260)을 적층한 다음, 도 4b에 도시된 바와 같이, 상기 적층된 제2도전층(260)의 함몰부(260a)에 해당하는 영역에 임플란트 방지막으로서 포토레지스트 패턴(270)이 형성된 것이 다르다.
상기와 같이 함몰부(260a)에 포토레지스트 패턴(270)이 형성되면, 이 포토레지스트 패턴(270)에 의해 제2도전층(260)의 함몰부(260a) 영역은 도핑이 이루어지지 않게 된다.
이어서, 도 4c에 도시된 바와 같이, 상기한 제2도전층(260) 및 포토레지스트 잔여부(270a)의 상면에 이온 임플란트를 수행한다.
상기와 같이, 이온 임프란트를 수행하는 경우, 상기 함몰부(260a)상에 형성된 포토레지스트 패턴(270)은 임플란트 방지막으로서의 역할을 함으로써, 상기 제2도전층(260)은 그의 함몰부(260a)를 제외한 나머지 부분에만 도핑이 이루어진다.
상기와 같이 임플란트를 수행한 다음에는, 도 4d에 도시된 바와 같이, 포토레지스트 스트립(PR Strip) 공정을 수행하여 포토레지스트 패턴(270)을 제거한다.
이어서, 도 4e에 도시된 바와 같이, 상기 제2도전층(260) 상에 콘트롤 게이트 형성을 위한 포토레지스트 패턴(280)을 형성하여, 도 4f에 도시된 바와 같이 콘트롤 게이트 형성을 위한 식각 공정을 수행하여 콘트롤 게이트 형성을 완료한다.
첨부도면 도 5a 내지 도 4g에는 본 발명의 바람직한 제3실시예에 따른 스플릿 게이트형 플래시 메모리 소자의 제조 과정을 나타내는 공정 단면도가 도시되어 있다.
본 실시예도, 전술한 제1,2실시예와 비교하여, 임플란트 방지막의 구성 및 처리과정이 상이하고 나머지는 동일하다.
즉, 도 5a에 도시된 바와 같이, 제1도전층(330), 절연막(340) 및 좌우 산화막(350)이 형성되어 있는 반도체 기판상에 제2도전층(360)을 적층한 다음, 도 5b에 도시된 바와 같이, 사기 제2도전층(360)상에 임플란드 방지막으로서의 질화막(370)을 적층한다.
이어서, 도 5c에 도시된 바와 같이, 상기 질화막(370)을 나이트라이드 에치백(Nitride Etch back) 공정을 수행하여 상기 제2도전층(360)의 함몰부(360a)를 제외한 나머지 부분으로부터 질화막(370)을 제거함으로써, 상기 함몰부(360a) 내에만 질화막 잔여부(370a)가 남도록 한다.
이어서, 도 5d에 도시된 바와 같이, 상기한 제2도전층(360) 및 질화막 잔여부(370a)의 상면에 이온 임플란트를 수행한다.
상기와 같이, 이온 임프란트를 수행하는 경우, 상기 제2도전층(360)의 함몰부(360a)에는 상기 질화막 잔여부(370a)에 의해 도핑이 이루어지지 않게 되고, 함몰부(360a)를 제외한 나머지 부분에만 도핑이 이루어진다.
상기와 같이 임플란트를 수행한 다음에는, 도 5e에 도시된 바와 같이, 나이트라이드 습식 에칭(Nitride wet etch) 공정을 수행하여 함몰부(360a)로부터 질화막 잔여부(370a)를 제거한다.
이어서, 도 5f에 도시된 바와 같이, 상기 제2도전층(360) 상에 콘트롤 게이트 형성을 위한 포토레지스트 패턴(380)을 형성하여, 도 5g에 도시된 바와 같이 콘트롤 게이트 형성을 위한 식각 공정을 수행하여 콘트롤 게이트 형성을 완료한다.
이상 살펴본 바와 같이, 본 발명에 따른 스플릿 게이트형 플래시 메모리 소자의 제조 방법에서는, 도핑 영역과 비도핑 영영이 가지는 식각률의 차이를 이용해, 콘트롤 게이트 형성시 플로팅 게이트간의 단차로 인해 형성되는 함몰부와 그외의 영역의 식각률을 다르게 함으로써, 식각 공정시 발생하는 미식각 폴리머 잔류물이 생성되지 않게 되고, 그에 따라, 플래시 메모리 소자의 전기적 특성이 향상되게 된다.
도 1은 일반적인 스플릿 게이트 셀 구조를 나타내는 단면도
도 2는 종래에 스플릿 게이트형 플래시 메모리 소자의 제조 과정에 있어서, 콘트롤 게이트 식각 공정을 나타내는 단면도
도 3a 내지 도 3g는 본 발명의 제1실시예에 따른 스플릿 게이트형 플래시 메모리 소자의 제조 과정을 나타내는 공정 단면도
도 4a 내지 도 3f는 본 발명의 제1실시예에 따른 스플릿 게이트형 플래시 메모리 소자의 제조 과정을 나타내는 공정 단면도
도 5a 내지 도 5g는 본 발명의 제1실시예에 따른 스플릿 게이트형 플래시 메모리 소자의 제조 과정을 나타내는 공정 단면도
<도면의 주요 부분에 대한 부호의 설명>
10 : 기판 20 : ONO층
130,230,330 : 제1도전층 140,240,340 : 절연막
150,250,350 : 산화막 160,260,360 : 제2도전층
160a,260a,360a : 함몰부 170,270 : 포토레지스트 층
170a : 포토레지스트 잔여부 180,280,380 : 포토레지스트 패턴
370a : 질화막 잔여부

Claims (5)

  1. 제1도전층, 절연막 및 좌우 산화막이 형성되어 있는 반도체 기판상에 콘트롤 게이트 형성을 위한 제2도전층을 적층하는 단계와;
    상기 적층된 제2도전층의 함몰부에 임플란트 방지막을 매입하는 단계와;
    상기 제2도전층에 이온 임플란트를 수행하는 단계와;
    상기 제2도전층의 함몰부에 매입된 임플란트 방지막을 제거하는 단계와;
    콘트롤 게이트 형성을 위해 상기 제2도전층 상에 포토레지스트를 도포하여 노광 및 현상함으로써 포토레지스트 패턴을 형성하는 단계와;
    상기 제2도전층을 식각하여 콘트롤 게이트를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 스플릿 게이트형 플래시 메모리 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 제2도전층의 함몰부에 임플란트 방지막을 매입하는 단계에서는, 상기 함몰부를 포함하는 상기 제2도전층상에 임플란트 방지막으로서 포토레지스트층을 형성하는 단계와, 상기 포토레지스트층에 에싱 공정을 수행하여 상기 함몰부 이외의 포토레지스트층을 제거하는 단계를 포함하는 것을 특징으로 하는 스플릿 게이트형 플래시 메모리 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 제2도전층의 함몰부에 임플란트 방지막을 매입하는 단계에서는, 상기 함몰부에 해당하는 영역의 상기 제2도전층 상에 임플란트 방지막으로서 포토레지스트 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 스플릿 게이트형 플래시 메모리 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 제2도전층의 함몰부에 임플란트 방지막을 매입하는 단계에서는, 상기 함몰부를 포함하는 상기 제2도전층상에 임플란트 방지막으로서 질화막을 적층하는 단계, 상기 적층된 질화막에 에치백 공정을 수행하여 상기 함몰부 이외의 질화막을 제거하는 단계를 포함하고, 상기 제2도전층에 이온 임플란트를 수행한 후 함몰부에 매입된 임플란트 방지막을 제거하는 단계에서는 상기 함몰부에 매입된 질화막을 습식 에칭으로 제거하는 것을 특징으로 하는 스플릿 게이트형 플래시 메모리 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 이온 임플란트공정은 나이트로겐(N+) 임플란트인 것을 특징으로 하는 스플릿 게이트형 플래시 메모리 소자의 제조 방법.
KR10-2003-0101753A 2003-12-31 2003-12-31 스플릿 게이트형 플래시 메모리 소자의 제조 방법 KR100526471B1 (ko)

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