KR100972713B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 기판 상에 게이트 절연막, 제1 도전패턴, 유전체패턴, 제2 도전패턴 및 하드 마스크 패턴을 포함한 적층패턴을 형성하는 단계, 적층패턴의 측벽에 스페이서막을 형성하는 단계, 스페이서막의 사이에 층간 절연막을 형성하는 단계, 하드 마스크 패턴을 제거하여 트렌치를 형성하는 단계, 트렌치의 측벽에 보호패턴을 형성하는 단계, 트렌치의 내부에 금속막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법으로 이루어진다.
이상산화, 텅스텐, 재산화 공정, 패터닝, 보호막, 질화막
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 게이트 전극인 금속막의 이상 산화를 방지하여 게이트 라인의 전기적 특성 열화를 방지하는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자는 다수개의 게이트 라인들을 포함한다. 플래시 소자를 예를 들어 설명하면, 플래시 소자는 데이터가 저장되는 메모리 셀들이 전기적으로 연결된 워드라인(word line) 및 구동전압을 전달하는 셀렉트 라인(select line)을 포함한다.
워드라인 및 셀렉트 라인은 게이트 전극을 포함하는데, 일반적으로 게이트 전극은 저항이 낮은 금속물질로 형성한다. 예를 들면, 게이트 전극은 텅스텐(tungsten; W)으로 형성할 수 있다. 텅스텐은 낮은 비저항 및 높은 녹는점의 특성을 가지기 때문에 게이트 전극용 물질로 많이 사용되고 있다.
하지만, 반도체 소자의 제조 공정 중, 게이트 패턴을 형성한 후에 게이트 패 턴의 표면 손상을 보상하기 위한 산화 공정을 실시하는데, 산화 공정 시 노출된 텅스텐의 표면이 산화되어 전기적 특성이 낮아지는 경우가 발생하기도 한다. 이를 이상산화라고 한다.
또한, 게이트 패턴을 형성하기 위한 패터닝 공정 시 게이트 전극용 물질에서 발생한 부산물이 후속 클리닝 공정 시 완전히 제거되지 않는 경우, 게이트 패턴 간의 브릿지(bridge)을 유발하여 반도체 소자의 신뢰도가 낮아질 수도 있다.
본 발명이 해결하고자 하는 과제는, 게이트 전극용 금속물질을 다마신(damascene) 공정으로 형성하여 게이트 패턴 간의 브릿지(dridge) 발생을 방지하고, 이상산화의 유발을 억제하여 게이트 패턴의 전기적 특성을 향상시킬 수 있다.
본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법은, 반도체 기판 상에 게이트 절연막, 제1 도전패턴, 유전체패턴, 제2 도전패턴 및 하드 마스크 패턴을 포함한 적층패턴을 형성한다. 적층패턴의 측벽에 스페이서막을 형성한다. 스페이서막의 사이에 층간 절연막을 형성한다. 하드 마스크 패턴을 제거하여 트렌치를 형성한다. 트렌치의 측벽에 보호패턴을 형성한다. 트렌치의 내부에 금속막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법으로 이루어진다.
스페이서막은 산화막으로 형성하며, 층간 절연막을 형성하는 단계는, 스페이서막, 하드 마스크 패턴 및 게이트 절연막의 표면을 따라 식각 정지막을 형성하고, 식각 정지막의 상부에 층간 절연막을 형성한 후, 하드 마스크 패턴이 드러나도록 평탄화 공정을 실시하는 단계를 포함한다. 하드 마스크 패턴을 제거할 때, 식각 정지막의 일부도 동시에 제거된다.
본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법은, 반도체 기판 상에 제1 도전패턴, 제2 도전패턴 및 하드 마스크 패턴을 포함한 적층패턴을 형성한 다. 적층패턴을 포함한 반도체 기판에 재산화 공정을 실시한다. 적층패턴의 사이에 층간 절연막을 형성한다. 하드 마스크 패턴이 드러나도록 평탄화 공정을 실시한다. 층간 절연막의 상부가 돌출되도록 하드 마스크 패턴을 제거하여 트렌치를 형성한다. 트렌치의 내부에 금속막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법으로 이루어진다. 이때, 금속막은 텅스텐(tungsten; W)으로 형성한다.
재산화 공정은 적층패턴의 표면의 식각손상을 보상하기 위하여 산화 공정으로 실시한다.
트렌치의 측벽에 보호패턴을 형성하는 단계를 더 포함하며, 보호패턴은 질화막으로 형성한다.
제2 도전패턴 및 하드 마스크 패턴의 사이에 버퍼막을 형성하는 단계를 더 포함하며, 버퍼막은 산화막으로 형성한다.
하드 마스크 패턴은 질화막, 산화막, 비정질 카본막 및 SiON막을 적층하여 형성한다.
적층패턴을 형성하기 위하여 SiON막을 패터닝하는 식각 공정은 SF6 및 CHF3 가스의 혼합가스를 사용하여 실시한다.
적층패턴을 형성하기 위하여 비정질 카본막을 패터닝하는 식각 공정은 N2, O2 및 HBr 가스의 혼합가스를 사용하거나, N2, O2 및 CO 가스의 혼합가스를 사용하여 실시한다.
적층패턴을 형성하기 위하여 산화막 및 질화막을 패터닝하는 식각 공정은 SF6 및 CHF3 가스의 혼합가스를 사용하거나, CF4, CHF3 및 He 가스의 혼합가스를 사용하여 실시한다.
본 발명은, 게이트 전극용 금속물질을 다마신(damascene) 공정으로 형성하여 게이트 패턴 간의 브릿지(dridge) 발생을 방지하고, 이상산화의 유발을 억제하여 게이트 패턴의 전기적 특성을 향상시킬 수 있다. 이에 따라, 반도체 소자의 전기적 특성을 개선할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1k는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 플래시 소자를 예를 들어 설명하면 다음과 같다.
웰(well; 미도시)이 형성되고 문턱전압 조절용 이온주입 공정이 실시된 반도 체 기판(100)의 상부에 게이트 절연막(102), 플로팅 게이트용 제1 도전막(104), 유전체막(106) 및 콘트롤 게이트용 제2 도전막(108)을 형성한다. 게이트 절연막(102)은 산화막으로 형성할 수 있다. 제1 도전막(104)은 폴리실리콘막으로 형성할 수 있다. 예를 들면, 도프트(doped) 폴리실리콘막으로 형성할 수 있으며, 또는 도프트 폴리실리콘막과 언도프트(undoped) 폴리실리콘막을 적층하여 형성할 수도 있다. 유전체막(106)은 산화막, 질화막 및 산화막을 적층하여 형성할 수 있다. 유전체막(106)을 형성한 이후에는, 셀렉트 라인(select line) 및 주변회로 영역의 트랜지스터(미도시) 영역 상에 유전체막 콘택홀(ONC)을 형성한다. 유전체막 콘택홀(ONC)은 후속 제1 도전막(104)과 제2 도전막(108)을 전기적으로 연결시는 홀(hole)이 될 수 있다. 제2 도전막(108)은 폴리실리콘막으로 형성할 수 있다. 또한, 도면의 단면에는 도시되지 않았지만, 반도체 기판(100)에 소자 분리막(미도시)을 형성한다. 예를 들면, 소자 분리막(미도시)은 제1 도전막(104)을 형성한 후에 트렌치(trench)를 형성하고, 트렌치(trench)의 내부에 산화막을 채워 형성할 수 있다.
이어서, 제2 도전막(108)의 상부에 게이트 전극용 금속막을 형성하지 않고, 게이트 패터닝 공정을 수행하기 위한 하드 마스크막(HM)을 형성한다. 구체적으로 설명하면, 제2 도전막(108)의 상부에 제2 도전막(108)의 표면을 보호하기 위한 제1 버퍼막(110)을 형성할 수 있다. 제1 버퍼막(110)은 산화막으로 형성할 수 있다. 제1 버퍼막(110)의 상부에 하드 마스크막(HM)을 형성한다. 예를 들면, 하드 마스크막(HM)은 제1 내지 제4 하드 마스크막(112 내지 118)을 적층하여 형성할 수 있다. 구체적으로 설명하면, 제1 하드 마스크막(112)은 질화막으로 형성할 수 있다. 제2 하드 마스크막(114)은 산화막으로 형성할 수 있다. 제3 하드 마스크막(116)은 비정질 카본(amorphous carbon)막으로 형성할 수 있다. 제4 하드 마스크막(118)은 SiON막으로 형성할 수 있다. 이어서, 제4 하드 마스크막(118)의 상부에 노광 공정 시 광원의 산란을 방지하는 반사 방지막(BARC; 120)을 형성한다. 반사 방지막(120)의 상부에 게이트 라인용 패턴이 형성된 포토레지스트 패턴(122)을 형성한다.
도 1b를 참조하면, 포토레지스트 패턴(122)에 따라 반사 방지막(도 1a의 120) 및 제4 하드 마스크막(도 1a의 118)을 패터닝하여 반사방지 패턴(120a) 및 제4 하드 마스크 패턴(118a)을 형성한다. 구체적으로 설명하면, 반사방지 패턴(120a)을 형성하기 위한 식각 공정은 건식식각 공정으로 실시할 수 있다. 식각 가스는 Cl2, N2 및 O2 가스의 혼합가스를 사용할 수 있다. 제4 하드 마스크 패턴(118a)을 형성하기 위한 식각 공정은 건식식각 공정으로 실시할 수 있다. 식각 가스는 SF6 및 CHF3 가스의 혼합가스를 사용할 수 있다.
도 1c를 참조하면, 포토레지스트 패턴(도 1b의 122) 및 반사방지 패턴(120a)을 제거한다. 포토레지스트 패턴(도 1b의 122) 및 반사방지 패턴(120a)을 제거한 이후에, 패터닝 공정에 의한 잔류물(예컨대, 폴리머)을 제거하기 위한 클리닝 공정을 실시하는 것이 바람직하다.
이어서, 제4 하드 마스크 패턴(도 1b의 118a)에 따라 제3 하드 마스크막(도 1b의 116), 제2 하드 마스크막(도 1b의 114), 제1 하드 마스크막(도 1b의 112) 및 버퍼막(도 1b의 110)을 패터닝하여 제3 하드 마스크 패턴(116a), 제2 하드 마스크 패턴(114a), 제1 하드 마스크 패턴(112a) 및 버퍼패턴(110a)을 형성한다. 비정질 카본막으로 형성된 제3 하드 마스크 패턴(116a)을 형성하기 위한 식각 공정은 건식식각 공정으로 실시하는 것이 바람직하다. 이때, 식각 가스는 N2, O2 및 HBr 가스의 혼합가스를 사용하거나, N2, O2 및 CO 가스의 혼합가스를 사용할 수 있다. 제2 하드 마스크 패턴(116a), 제1 하드 마스크 패턴(112a) 및 버퍼패턴(110a)을 형성하기 위한 식각 공정은 건식식각 공정으로 실시하는 것이 바람직하다. 이때, 식각 가스는 SF6 및 CHF3 가스의 혼합가스를 사용하거나, CF4, CHF3 및 He 가스의 혼합가스를 사용할 수 있다.
도 1d를 참조하면, 제3 하드 마스크 패턴(도 1c의 116a)에 따라 제2 도전막(도 1c의 108), 유전체막(도 1c의 106) 및 제1 도전막(도 1c의 104)을 패터닝하여 제2 도전패턴(108a), 유전체패턴(106a) 및 제1 도전패턴(104a)을 형성한다. 패터닝 공정은 건식식각 공정으로 실시하는 것이 바람직하다. 구체적으로, 제2 도전패턴(108a) 및 제1 도전패턴(104a)을 형성하기 위한 패터닝 공정은 HBr 및 O2 가스의 혼합가스를 사용하거나, HBr, O2 및 He 가스의 혼합가스를 사용하거나 또는 HBr 가스를 단독으로 사용할 수 있다. 유전체패턴(106a)을 형성하기 위한 패터닝 공정은 CF4, CHF3 및 He 가스의 혼합가스를 사용하거나, CHF3, He 및 O2 가스의 혼합가스를 사용하거나 또는 CF4 가스를 단독으로 사용할 수 있다.
패터닝 공정은 게이트 절연막(102)이 노출될 때까지 실시하는 것이 바람직하 다. 또한, 패터닝 공정에 의해 제3 하드 마스크 패턴(도 1c의 116a)은 제거될 수 있다. 이로써, 워드라인(word line; WL) 및 셀렉트 라인(select line; SL)용 적층패턴을 형성할 수 있다. 이때, 도면에는 도시되지 않았지만, 주변회로 영역의 고전압(또는, 저전압) 트랜지스터용 적층패턴도 동시에 형성한다.
게이트 라인(WL 및 SL)용 적층패턴 사이의 반도체 기판(100)에 접합영역(junction; 100a)을 형성하기 위한 이온주입 공정을 실시한다.
이어서, 노출된 게이트 절연막(102), 제1 도전패턴(104a), 유전체패턴(106a) 및 제2 도전패턴(108a)의 표면의 식각 손상을 보상하기 위하여 트리트먼트(treatment) 공정을 실시한다. 트리트먼트 공정은 재산화 공정(re-oxidation)으로 실시할 수 있다. 재산화 공정을 실시하면, 게이트 패터닝 공정 시 제1 및 제2 도전패턴(104a 또는 108a)의 표면에 발생할 수 있는 격자 손상을 보상할 수 있다. 이때, 게이트 라인(WL)용 적층패턴에는 게이트 전극용 금속막(예컨대, 텅스텐막)이 형성되어 있지 않으므로 재산화 공정 시, 이상 산화가 발생하지 않는다.
도 1e를 참조하면, 게이트 라인(WL 및 SL)용 적층패턴의 사이가 채워지도록 스페이서막(124)용 절연막을 형성할 수 있다. 스페이서막(124)용 절연막은 산화막으로 형성할 수 있다. 셀렉트 라인(SL)용 적층패턴의 측벽에 스페이서막(124)을 형성하기 위한 식각 공정을 실시한다. 식각 공정은 전면 식각 공정으로 실시할 수 있다. 이때, 셀렉트 라인(SL)용 적층패턴 간의 간격이 워드라인(WL)용 적층패턴 간의 간격보다 넓다. 이에 따라, 셀렉트 라인(SL)용 적층패턴의 측벽에 스페이서막(124)이 잔류되어 게이트 절연막(102)이 드러나며, 워드라인(WL)용 적층패턴의 사이에는 스페이서막(124)이 잔류하여 게이트 절연막(102)이 드러나지 않는다. 이어서, 노출된 접합영역(100a)의 전기적 특성을 향상시키기 위한 이온주입 공정을 더 실시할 수 있다.
도 1f를 참조하면, 스페이서막(124), 제2 하드 마스크 패턴(114a) 및 노출된 게이트 절연막(102)의 표면을 따라 식각 정지막(126)을 형성한다. 식각 정지막(126)은 후속 콘택 홀(contact hole)을 형성하는 식각 공정 시 정렬(align) 오차를 줄이기 위하여 형성하는 것이 바람직하며(예컨대, SAC막), 질화막으로 형성할 수 있다. 식각 정지막(126)의 상부에 층간 절연막(128)을 형성한다. 층간 절연막(128)은 산화막으로 형성할 수 있다.
도 1g를 참조하면, 제1 하드 마스크 패턴(112a)이 드러나도록 평탄화 공정을 실시한다. 평탄화 공정은 화학적 기계적 연마(chemical mechanical polishing; CMP) 공정으로 실시할 수 있다. 평탄화 공정을 실시하면 제1 하드 마스크 패턴(112a)과 함께 층간 절연막(128) 및 식각 정지 패턴(126a)이 노출될 수 있다.
도 1h를 참조하면, 제1 하드 마스크 패턴(도 1g의 112a)을 제거하기 위한 식각 공정을 실시한다. 식각 공정은 습식 식각 공정으로 실시하는 것이 바람직하다. 습식 식각 공정은 질화막의 제1 하드 마스크 패턴(도 1g의 112a)을 제거하기에 용이한 인산 용액을 사용할 수 있다. 습식 식각 공정 시, 식각 정지 패턴(126a)의 일부도 제거될 수 있다. 예를 들면, 스페이서막(124) 상에 잔류되었던 식각 정지 패턴(도 1g의 126a)이 제거될 수 있으며, 스페이서막(124)과 층간 절연막(128) 사이의 식각 정지 패턴(126a)은 일부가 잔류될 수 있다. 또한, 식각 공정 시, 제1 하드 마스크 패턴(도 1g의 112a)을 제거하면서 버퍼패턴(110a)을 노출시키되, 후속 콘트롤 게이트(control gare)의 전기적 특성 열화를 방지하기 위하여 버퍼패턴(110a)의 하부에 형성된 제2 도전패턴(108a)은 노출시키기 않는 것이 바람직하다.
도 1i를 참조하면, 스페이서막(124), 버퍼패턴(110a), 층간 절연막(128)의 표면을 따라 보호막(130)을 형성한다. 보호막(130)을 형성하기 이전에, 이전 식각 공정에 의한 잔류물을 제거하기 위한 클리닝 공정을 실시할 수도 있다. 보호막(130)은 후속 형성할 게이트 전극용 금속막을 보호하기 위하여 형성하는 막(layer)으로써, 질화막으로 형성할 수 있다. 또한, 보호막(130)은 후속 형성할 금속막을 보호하는 역할뿐만 아니라, 스페이서막(124) 상부 및 스페이서막(124)과 층간 절연막(128) 사이의 미세한 틈세 사이로 후속 형성할 금속막이 채워지는 것을 방지하는 역할을 하기도 한다.
도 1j를 참조하면, 게이트 라인용 적층패턴의 상부 중, 노출된 스페이서막(124)의 측벽에 보호막(도 1i의 130)의 일부를 보호패턴(130a)으로 잔류시키기 위한 식각 공정을 실시한다. 식각 공정은 건식 식각 공정으로 실시하는 것이 바람직하며, 전면식각 공정으로 실시할 수 있다. 이때, 제2 도전패턴(108a) 상부의 보호막(도 1i의 130) 및 버퍼패턴(도 1i의 110a)이 제거될 수 있다. 식각 공정은, CF4, CHF3, O2 및 Ar 가스의 혼합가스를 사용할 수 있다.
이로써, 게이트 전극용 금속막이 채워질 트렌치(Tc)를 형성할 수 있다. 또한, 트렌치(Tc)의 측벽에 잔류하는 보호패턴(130a)의 하부에 버퍼패턴(도 1i의 110a)의 일부가 잔류할 수도 있다. 하지만, 제2 도전패턴(108a)이 드러나도록 식각 공정을 실시하기 때문에 버퍼패턴(도 1i의 110a)이 잔류하더라도 매우 적은 량이 잔류할 수 있다.
도 1k를 참조하면, 트렌치(Tc)의 내부에 게이트 전극용 금속막(132)을 채운다. 금속막(132)은 텅스텐(tungsten; W)으로 형성할 수 있다. 구체적으로, 금속막(132)은 트렌치(Tc)의 내부를 충분히 채우기 위해 스페이서막(124), 층간 절연막(128) 및 보호패턴(130a)의 상부가 모두 덮이도록 형성한다. 이어서, 금속막(132)을 각각의 게이트 라인 단위로 절연시키기 위하여 스페이서막(124)이 드러나도록 평탄화 공정을 실시한다. 이로써, 다수개의 게이트 라인들(예컨대, 워드라인(WL) 및 셀렉트 라인(SL))을 형성할 수 있다.
특히, 게이트 전극용 금속막(132)은 게이트 패턴의 재산화 공정(re-oxidation)을 실시한 이후에 형성하기 때문에, 이상 산화의 발생을 방지할 수 있다. 또한, 게이트 패터닝 공정에 노출되지 않으므로 금속막(132)의 식각 손상 발생을 방지할 수 있다.
이어서, 스페이서막(124), 보호패턴(103a), 층간 절연막(128) 및 금속막(132)의 상부에 제2 버퍼막(134) 및 캡핑막(134)을 형성한다. 제2 버퍼막(134)은 산화막으로 형성할 수 있으며, 캡핑막(134)은 질화막으로 형성할 수 있다.
상술한 바와 같이, 게이트 전극용 금속막(132)을 게이트 패터닝 공정을 실시한 이후에 다마신(damascene) 방법으로 형성하므로 금속막(132)의 식각 손상을 방지할 수 있다. 또한, 금속막(132)을 형성한 이후에 재산화 공정을 실시하지 않으므 로(구체적으로, 금속막(132)을 형성하기 이전에 재산화 공정을 실시하므로) 금속막(132)의 이상산화 발생을 방지할 수 있다. 이에 따라, 반도체 소자의 저항 증가를 억제할 수 있으며, 전기적 특성 열화를 방지할 수 있기 때문에, 반도체 소자의 신뢰도를 향상시킬 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1k는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 게이트 절연막
104 : 제1 도전막 106 : 유전체막
108 : 제2 도전막 110 : 제1 버퍼막
112 : 제1 하드 마스크막 114 : 제2 하드 마스크막
116 : 제3 하드 마스크막 118 : 제4 하드 마스크막
120 : 반사 방지막 122 : 포토레지스트 패턴
124 : 스페이서막 126 : 식각 정지막
128 : 층간 절연막 130 : 보호막
132 : 금속막 134 : 제2 버퍼막
136 : 캡핑막
Claims (15)
- 반도체 기판 상에 게이트 절연막, 제1 도전패턴, 유전체패턴, 제2 도전패턴, 버퍼막 및 하드 마스크 패턴을 포함한 적층패턴을 형성하는 단계;상기 적층패턴의 측벽에 스페이서막을 형성하는 단계;상기 스페이서막의 사이에 층간 절연막을 형성하는 단계;상기 하드 마스크 패턴을 제거하여 상기 버퍼막이 노출되도록 트렌치를 형성하는 단계;상기 트렌치의 표면을 따라 보호막을 형성하는 단계;상기 트렌치의 하부에 형성된 상기 보호막 및 상기 버퍼막을 제거하면서 상기 트렌치의 측벽에는 상기 보호막의 일부를 잔류시켜 보호패턴을 형성하는 단계; 및상기 트렌치의 내부에 금속막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 스페이서막 및 상기 버퍼막은 산화막으로 형성하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 층간 절연막을 형성하는 단계는,상기 스페이서막, 상기 하드 마스크 패턴 및 상기 게이트 절연막의 표면을 따라 식각 정지막을 형성하는 단계;상기 식각 정지막의 상부에 상기 층간 절연막을 형성하는 단계; 및상기 하드 마스크 패턴이 드러나도록 평탄화 공정을 실시하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 3 항에 있어서,상기 하드 마스크 패턴을 제거할 때, 상기 식각 정지막의 일부도 동시에 제거되는 반도체 소자의 제조 방법.
- 반도체 기판 상에 제1 도전패턴, 제2 도전패턴 및 하드 마스크 패턴을 포함한 적층패턴을 형성하는 단계;상기 적층패턴을 포함한 상기 반도체 기판에 재산화 공정을 실시하는 단계;상기 적층패턴의 사이에 층간 절연막을 형성하는 단계;상기 하드 마스크 패턴이 드러나도록 평탄화 공정을 실시하는 단계;상기 층간 절연막의 상부가 돌출되도록 상기 하드 마스크 패턴을 제거하여 트렌치를 형성하는 단계; 및상기 트렌치의 내부에 금속막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 5 항에 있어서,상기 재산화 공정은 상기 적층패턴의 표면의 식각손상을 보상하기 위하여 산화 공정으로 실시하는 반도체 소자의 제조 방법.
- 제 5 항에 있어서,상기 트렌치의 측벽에 보호패턴을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
- 제 1 항 또는 제 7 항에 있어서,상기 보호패턴은 질화막으로 형성하는 반도체 소자의 제조 방법.
- 제 5 항에 있어서,상기 제2 도전패턴 및 상기 하드 마스크 패턴의 사이에 버퍼막을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
- 제 9 항에 있어서,상기 버퍼막은 산화막으로 형성하는 반도체 소자의 제조 방법.
- 제 1 항 또는 제 5 항에 있어서,상기 하드 마스크 패턴은 질화막, 산화막, 비정질 카본막 및 SiON막을 적층하여 형성하는 반도체 소자의 제조 방법.
- 제 11 항에 있어서,상기 적층패턴을 형성하기 위하여 상기 SiON막을 패터닝하는 식각 공정은 SF6 및 CHF3 가스의 혼합가스를 사용하여 실시하는 반도체 소자의 제조 방법.
- 제 11 항에 있어서,상기 적층패턴을 형성하기 위하여 상기 비정질 카본막을 패터닝하는 식각 공정은 N2, O2 및 HBr 가스의 혼합가스를 사용하거나, N2, O2 및 CO 가스의 혼합가스를 사용하여 실시하는 반도체 소자의 제조 방법.
- 제 11 항에 있어서,상기 적층패턴을 형성하기 위하여 상기 산화막 및 상기 질화막을 패터닝하는 식각 공정은 SF6 및 CHF3 가스의 혼합가스를 사용하거나, CF4, CHF3 및 He 가스의 혼합가스를 사용하여 실시하는 반도체 소자의 제조 방법.
- 제 1 항 또는 제 5 항에 있어서,상기 금속막은 텅스텐(tungsten; W)으로 형성하는 반도체 소자의 제조 방법.
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| KR100340867B1 (ko) | 1999-12-22 | 2002-06-20 | 박종섭 | 반도체 소자의 게이트 전극 형성방법 |
| KR100672153B1 (ko) * | 2005-05-25 | 2007-01-19 | 주식회사 하이닉스반도체 | 텅스텐 게이트 전극을 갖는 반도체 소자의 제조방법 |
| KR100672762B1 (ko) * | 2003-10-29 | 2007-01-22 | 주식회사 하이닉스반도체 | 리버스 게이트 공정을 이용한 반도체소자의 제조 방법 |
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