KR100672762B1 - 리버스 게이트 공정을 이용한 반도체소자의 제조 방법 - Google Patents

리버스 게이트 공정을 이용한 반도체소자의 제조 방법 Download PDF

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Abstract

본 발명은 후속 고온 공정에서 하드마스크가 유발하는 스트레스를 방지할 수 있는 폴리메탈 게이트전극을 구비한 반도체소자의 제조 방법을 제공하기 위한 것으로, 본 발명은 반도체 기판 상부에 게이트유전체막, 폴리실리콘막, 금속막, 식각장벽막 및 희생막(폴리실리콘막)의 순서로 적층된 게이트스택을 형성하는 단계, 상기 금속막의 산화를 방지하는 선택산화조건하에서 게이트재산화 공정을 진행하는 단계, 상기 게이트스택의 양측벽에 접하는 측벽스페이서를 형성하는 단계, 상기 반도체 기판에 소스/드레인을 형성하기 위한 이온주입 및 어닐링을 진행하는 단계, 상기 게이트스택의 희생막을 선택적으로 제거하여 리세스 홈을 형성하는 단계, 및 상기 리세스 홈에 자기정렬콘택공정을 위한 절연성 하드마스크를 채우는 단계를 포함한다.
폴리메탈게이트전극, 게이트리세스, 희생막, 하드마스크, 자기정렬콘택

Description

리버스 게이트 공정을 이용한 반도체소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE USING REVERSE GATE PROCESS}
도 1은 종래 기술에 따른 텅스텐 폴리메탈 게이트전극을 갖는 반도체소자의제조 방법을 간략히 도시한 도면,
도 2a는 종래 기술에 따른 후속 고온 공정의 온도에 따른 열적 스트레스의 변화를 보여주는 도면,
도 2b는 종래 기술에 따른 후속 고온 공정 온도에 따른 게이트유전체막의 전하파괴 특성을 나타낸 도면,
도 2c는 종래 기술에 따른 SILC 변화를 측정한 결과를 나타낸 도면,
도 3a 내지 도 3g는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 게이트유전체막
23 : 폴리실리콘막 24 : 확산방지막
25 : 텅스텐막 26 : 식각장벽막
27 : 희생 폴리실리콘막 29 : 측벽스페이서
30 : 소스/드레인 32 : 리세스 홈
33 : 하드마스크
본 발명은 반도체 제조 기술에 관한 것으로, 특히 폴리메탈게이트전극을 구비한 트랜지스터의 제조 방법에 관한 것이다.
최근에 MOSFET의 디자인룰이 90nm급 레벨로 급속히 감소되면서 그에 대응하는 게이트전극의 선폭, 게이트유전막의 두께, 소스/드레인접합의 깊이 등도 매우 작아지고 있는 실정이다. 그 중에서도 특히 게이트전극 측면에서 볼 때, RC 지연(delay) 문제를 해결하기 위한 저저항 게이트전극 개발이 요구되고 있다.
따라서, 일반적인 폴리실리콘막 게이트전극을 대체할 수 있는 전이금속 실리사이드(Transition metal-silicide)/폴리실리콘막의 적층 게이트전극[이하 폴리사이드(polycide) 게이트전극]에 대한 연구가 진행되었고, 그 결과 현재에는 텅스텐폴리사이드[텅스텐실리사이드/폴리실리콘막 적층] 게이트전극이 양산에 적용되어 제품으로 생산되고 있다.
그러나, 텅스텐 폴리사이드 게이트전극은 비저항이 매우 크기 때문에 게이트전극의 시트저항을 낮추는데 여전히 한계가 있다.
이를 해결하기 위해 텅스텐실리사이드보다 비저항이 5배 정도 낮은 텅스텐(W) 등을 사용한 텅스텐 폴리메탈[텅스텐막/폴리실리콘막 적층] 게이트전극이 제안되었다.
도 1은 종래 기술에 따른 텅스텐 폴리메탈 게이트전극을 갖는 트랜지스터의 제조 방법을 간략히 도시한 도면이다.
도 1을 참조하면, 반도체 기판(11) 상에 게이트유전체막(12), 폴리실리콘막(13), 텅스텐막(14) 및 하드마스크(15)로 구성된 게이트스택을 형성한다.
다음으로, 게이트 재산화(Gate re-oxidation) 공정을 실시한다. 이때, 텅스텐막(14)은 산화되지 않고 폴리실리콘막(13)만 산화되는 선택산화 공정을 진행하며, 이로써 폴리실리콘막(13)의 양측벽에 실리콘산화막(16)이 형성된다.
계속해서, 게이트스택의 양측벽에 접하는 측벽 스페이서(17)를 형성하고, 후속 공정으로 이온주입 공정을 진행하여 소스/드레인접합(18)을 형성한다.
일반적으로 소스/드레인접합(18)을 형성하기 위한 이온주입공정후에 도펀트를 전기적으로 활성화시키기 위해 어닐링(Annealing) 공정을 진행하는데, 이때 어닐링 공정은 950℃∼1000℃의 고온 공정이 요구된다.
그러나, 종래 기술은 고온 공정에 의해 하드마스크(15)에서 유발되는 기계적인 스트레스(mechanical stress)가 게이트유전체막(12)의 신뢰성을 저하시키는 문제가 있다.
도 2a는 후속 고온 공정의 온도에 따른 열적 스트레스의 변화를 보여주는 도면이다. 여기서, 커브C1은 후속 고온 공정이 750℃까지 편향(sweep up)-램프업(ramp up) 및 램프다운(ramp down)-되었을 경우의 열이력커브(Thermal hysteresis curve)이고, 커브C2는 후속 고온공정이 800℃까지 편향되었을 경우의 열이력 커브이며, 커브 C3는 후속 고온공정이 850℃까지 편향되었을 경우의 열이력 커브이다.
도 2a에 따르면, 후속 고온 공정의 온도가 증가함에 따라 열적 스트레스가 현저히 증가하고 있음을 알 수 있다.
이런 열적 스트레스가 게이트유전체막의 신뢰성에 미치는 특성을 관찰한 결과가 도 2b 및 도 2c이다.
도 2b는 고온 공정 온도에 따른 게이트유전체막의 전하파괴(Charge-to-breakdown) 특성이며, 도 2c는 SILC 변화를 측정한 결과이다. 여기서, Qbd는 단위면적당 전하량이다.
도 2b 및 도 2c에서 알 수 있듯이, 고온 공정의 온도가 450℃, 710℃, 780℃, 850℃, 1000℃로 증가함에 따라 게이트유전체막의 전하파괴특성 및 SILC특성이 급격히 열화됨을 관찰 할 수 있는데, 이 원인은 도 2a에서 확인할 수 있는 것과 같이 하드마스크에서 유발된 기계적 스트레스의 크기가 커지기 때문이다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 후속 고온 공정에서 하드마스크가 유발하는 스트레스를 방지할 수 있는 폴리메탈 게이트 전극을 구비한 반도체소자의 제조 방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 제조 방법은 반도체 기판 상부에 게이트유전체막, 폴리실리콘막, 금속막, 식각장벽막 및 희생막의 순서로 적층된 게이트스택을 형성하는 단계, 상기 금속막의 산화를 방지하는 선택산화조건하에서 게이트재산화 공정을 진행하는 단계, 상기 게이트스택의 양측벽에 접하는 측벽스페이서를 형성하는 단계, 상기 반도체 기판에 소스/드레인을 형성하기 위한 이온주입 및 어닐링을 진행하는 단계, 상기 게이트스택의 희생막을 선택적으로 제거하여 리세스 홈을 형성하는 단계, 및 상기 리세스 홈에 자기정렬콘택공정을 위한 절연성 하드마스크를 채우는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3g는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 소자분리막 및 웰(도시 생략)을 위한 이온주입공정이 진행된 반도체 기판(21) 상에 게이트유전체막(22)을 형성한 후, 게이트유전체막(22) 상에 폴리실리콘막(23), 확산방지막(24), 텅스텐막(25), 식각장벽막(26), 희생 폴리실리콘막(27)을 적층 형성한다.
이때, 폴리실리콘막(23)은 특성에 맞게 n형 도펀트 또는 p형 도펀트가 도핑되어 있는 200Å∼800Å 두께이고, 확산방지막(24)은 텅스텐나이트라이드와 같은 메탈나이트라이드(metal-nitride) 계열로 10Å∼100Å 두께이며, 텅스텐막(25)은 300Å∼1000Å 두께이다. 그리고, 식각장벽막(26)은 10Å∼100Å 두께이며, 폴리실리콘막에 대해 습식식각 또는 건식식각의 선택비를 가지는 막, 예컨대 실리콘산화막(SiO2), 질화막(Si3N4) 또는 질산화막(Si-O-N)을 이용한다. 마지막으로, 희생 폴리실리콘막(27)은 500Å∼5000Å 두께이다.
다음으로, 희생 폴리실리콘막(27) 상에 게이트전극을 형성하기 위한 마스크층을 형성한 후, 마스크층을 식각마스크로 희생폴리실리콘막(27), 식각장벽막(26), 텅스텐막(25), 확산방지막(24) 및 폴리실리콘막(23)을 순차적으로 식각하여 게이트스택을 형성한다.
도 3b에 도시된 바와 같이, 게이트 재산화 공정을 진행한다. 이때, 텅스텐막(25)은 산화되지 않고 폴리실리콘막만 산화시키는 조건의 선택산화를 실시하며, 이로써 폴리실리콘막(23)과 희생폴리실리콘막(27)의 양측벽에 실리콘산화막(28)이 형성된다. 여기서, 게이트 재산화 공정시 텅스텐막(25)과 동일하게 금속물질인 확산방지막(24)과 절연막질인 식각장벽막(26)은 산화되지 않는다.
도 3c에 도시된 바와 같이, 게이트스택의 양측벽에 접하는 측벽스페이서(29)를 형성한다. 이때, 측벽스페이서(29)는 실리콘질화막을 단독으로 사용하거나 또는 실리콘산화막과 실리콘질화막의 조합으로 형성하며, 후속 자기정렬콘택 식각 공정을 위해 측벽스페이서의 최종 증착 물질은 질화막이 바람직하다.
다음으로, 트랜지스터의 소스/드레인(30)을 형성하기 위한 이온주입 및 어닐링을 진행한다.
상기한 것처럼 희생 폴리실리콘막(27)을 이용한 게이트스택은 게이트스택 형성후에 진행되는 일련의 공정들-게이트재산화 공정, 측벽스페이서(29) 공정, 소스/드레인(30)을 형성하기 위한 어닐링 공정-과 같은 고온 공정에서도 기계적 스트레스가 작기 때문에 게이트유전체막(22)의 신뢰성이 저하되는 것을 방지할 수 있다.
도 3d에 도시된 바와 같이, 소스/드레인(30)이 형성된 반도체 기판(21)의 전면에 층간절연막(31)을 증착한 후, 화학적기계적연마(CMP) 또는 에치백(Etchback) 공정을 진행하여 게이트스택 사이를 채우면서 게이트스택의 상부가 오픈되도록 평탄화시킨다. 이와 같은 층간절연막(31)의 평탄화후에 게이트스택중 최상부층인 희생폴리실리콘막(27) 표면이 노출된다.
도 3e에 도시된 바와 같이, 희생 폴리실리콘막(27)을 선택적으로 제거하여 게이트스택 상부가 리세스 홈(32)을 갖도록 한다. 위 희생 폴리실리콘막(27)은 습식식각 또는 건식식각을 통해 제거하며, 이때 식각장벽막(26)이 희생 폴리실리콘막(27) 식각시 식각장벽 역할을 하므로 희생 폴리실리콘막(27) 하부의 게이트스택은 식각 영향을 받지 않고, 희생 폴리실리콘막(27) 측벽에 형성된 실리콘산화막(28)도 선택비를 가져 식각되지 않고 잔류한다.
위와 같은 일련의 공정을 게이트리세스(Partial Gate recess) 공정이라고 하 며, 바람직하게는 리버스 게이트(Reverse gate process) 공정이라고 한다.
도 3f에 도시된 바와 같이, 후속 자기정렬콘택식각 공정을 위한 절연성의 하드마스크(33)를 증착하는데, 이때 하드마스크(33)는 실리콘질화막(Si3N4), 질산화막(Si-O-N) 및 층간절연막(31)과 선택비를 갖는 유전체막으로 형성한다. 신뢰성 있는 자기정렬콘택 식각 공정을 위해서는 측벽스페이서(29)와 동일한 물질로 형성하는 것이 바람직하며, 따라서 질화막을 주로 이용한다.
다음으로, 화학적기계적연마 또는 에치백 공정을 진행하여 리세스 홈(32)에 하드마스크(33)를 채운다.
도 3g에 도시된 바와 같이, 자기정렬콘택 식각 공정을 진행하여 일부 소스/드레인(30)이 노출되는 콘택홀을 형성하고, 이 콘택홀에 도전층을 매립시켜 콘택(34)을 형성한다.
전술한 실시예에서는 텅스텐폴리메탈 게이트전극을 갖는 반도체소자에 대해 설명하였으나, 텅스텐과 같이 금속막을 게이트전극으로 이용하는 모든 폴리메탈 게이트전극 구조에도 적용 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 기계적 스트레스가 작은 폴리실리콘막을 이용하여 게이트스택을 형성하므로써 후속 고온 공정에서도 게이트유전체막의 열화를 방지할 수 있는 효과가 있다.
그리고, 소스/드레인을 형성하기 위한 이온주입 및 어닐링 공정후에 자기정렬콘택식각을 위한 하드마스크를 형성하므로써 안정한 자기정렬콘택 식각 공정을 구현함과 동시에 소자의 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims (7)

  1. 반도체 기판 상부에 게이트유전체막, 폴리실리콘막, 금속막, 식각장벽막 및희생막의 순서로 적층된 게이트스택을 형성하는 단계;
    상기 금속막의 산화를 방지하는 선택산화조건하에서 게이트재산화 공정을 진행하는 단계;
    상기 게이트스택의 양측벽에 접하는 측벽스페이서를 형성하는 단계;
    상기 반도체 기판에 소스/드레인을 형성하기 위한 이온주입 및 어닐링을 진행하는 단계;
    상기 게이트스택의 희생막을 선택적으로 제거하여 리세스 홈을 형성하는 단계; 및
    상기 리세스 홈에 자기정렬콘택공정을 위한 절연성 하드마스크를 채우는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 희생막은 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
  3. 제2항에 있어서,
    상기 폴리실리콘막은 500Å∼5000Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
  4. 제1항에 있어서,
    상기 게이트스택의 희생막을 선택적으로 제거하는 단계는,
    습식식각 또는 건식식각을 이용하여 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  5. 제1항에 있어서,
    상기 식각장벽막은 상기 희생막에 대해 선택비를 가지는 절연막으로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
  6. 제5항에 있어서,
    상기 절연막은, 실리콘산화막, 질화막 또는 질화산화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
  7. 제1항에 있어서,
    상기 절연성 하드마스크는,
    실리콘질화막 또는 질산화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100972713B1 (ko) * 2008-04-08 2010-07-27 주식회사 하이닉스반도체 반도체 소자의 제조 방법

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060091478A1 (en) * 2004-11-04 2006-05-04 Promos Technologies Inc. Semiconductor gate structure and method for preparing the same
KR100672153B1 (ko) * 2005-05-25 2007-01-19 주식회사 하이닉스반도체 텅스텐 게이트 전극을 갖는 반도체 소자의 제조방법
CN100424827C (zh) * 2005-08-16 2008-10-08 力晶半导体股份有限公司 自行对准接触窗开口的制作方法与半导体元件
US7572704B2 (en) 2006-12-27 2009-08-11 Hynix Semiconductor Inc. Method for forming metal pattern and method for forming gate electrode in semiconductor device using the same
KR100842764B1 (ko) * 2006-12-27 2008-07-01 주식회사 하이닉스반도체 금속막 패턴 형성방법 및 이를 이용한 반도체 소자의게이트 전극 형성방법
US20090218627A1 (en) * 2008-02-28 2009-09-03 International Business Machines Corporation Field effect device structure including self-aligned spacer shaped contact
FR3011382B1 (fr) 2013-09-27 2019-03-29 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de realisation d'un circuit integre
CN104867831B (zh) * 2014-02-20 2017-12-08 中芯国际集成电路制造(上海)有限公司 一种半导体器件结构的制作方法
KR20160148795A (ko) * 2015-06-16 2016-12-27 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US9831090B2 (en) * 2015-08-19 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for semiconductor device having gate spacer protection layer
US9768070B1 (en) 2016-05-20 2017-09-19 Samsung Electronics Co., Ltd. Method for manufacturing semiconductor device
US11588030B2 (en) * 2020-09-29 2023-02-21 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit structure and manufacturing method thereof

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5811350A (en) * 1996-08-22 1998-09-22 Micron Technology, Inc. Method of forming contact openings and an electronic component formed from the same and other methods
JP2002110966A (ja) * 2000-09-26 2002-04-12 Seiko Epson Corp 半導体装置の製造方法および半導体装置
US6720630B2 (en) * 2001-05-30 2004-04-13 International Business Machines Corporation Structure and method for MOSFET with metallic gate electrode

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100972713B1 (ko) * 2008-04-08 2010-07-27 주식회사 하이닉스반도체 반도체 소자의 제조 방법

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