KR100637102B1 - 반도체 소자의 게이트 전극 형성방법 - Google Patents
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Abstract
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 게이트 전극 형성 공정에 관한 것이다. 본 발명은 게이트 측벽 실링 질화막의 적용을 배제하면서 게이트 재산화 공정시 확산 베리어 TiN막의 산화를 방지할 수 있는 반도체 소자의 게이트 전극 형성방법을 제공하는데 그 목적이 있다. 본 발명에서는 이중 게이트 마스크 공정을 통해 확산 베리어 TiN막이 게이트 폴리실리콘막 내에 매몰되도록 함으로써 후속 게이트 재산화 공정시 확산 베리어 TiN막이 산화되는 것을 방지한다.
게이트 전극, 금속/폴리실리콘 적층 구조, 게이트 재산화, 확산 베리어 TiN막, 매몰
Description
도 1은 종래기술에 따른 선택적 산화 공정 후의 게이트 전극 구조를 나타낸 단면도.
도 2a는 선택적 산화 공정 전의 TiN막의 전자현미경(SEM) 사진.
도 2b는 선택적 산화 공정 후의 TiN막의 전자현미경(SEM) 사진.
도 3은 선택적 산화 공정을 거친 웨이퍼에 대한 XPS 데이터를 나타낸 특성도.
도 4는 개선된 종래기술에 따른 선택적 산화 공정 후의 게이트 전극 구조를 나타낸 단면도.
도 5a 내지 도 5g는 본 발명의 일 실시예에 따른 금속/폴리실리콘 게이트 전극 형성 공정을 나타낸 단면도.
* 도면의 주요 부분에 대한 부호의 설명
22 : 게이트 폴리실리콘막
24 : TiN막
25 : WN막
26 : 텅스텐막
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 게이트 전극 형성 공정에 관한 것이다.
전통적인 게이트 전극 재료로서 널리 사용되어 온 도핑된 폴리실리콘은 반도체 소자의 고집적화에 따른 회로 선폭의 미세화가 진행됨에 따라 그 자체의 높은 저항값에 의한 RC 지연으로 인하여 적용 한계에 이른지 오래며, 게이트 전극의 저항을 낮추기 위한 방안으로서 실리사이드/폴리실리콘 적층 구조가 채택되었으나, 이 또한 100nm 이하의 하프 피치 사이즈를 요구하는 고집적 소자에서는 그 한계를 보이고 있다. 이에 최근에는 금속/폴리실리콘 적층 구조를 적용하게 되었다.
가장 널리 적용되고 있는 텅스텐/폴리실리콘 적층 구조를 예로 들어 설명하면, 텅스텐 박막에 대한 고온 공정(600℃ 이상)시 텅스텐막과 폴리실리콘막의 계면에서 실리사이드화가 진행되어 저항 특성이 열화된다.
이러한 문제점을 해결하기 위하여 텅스텐막과 폴리실리콘막 사이에 텅스텐(W)의 확산 베리어 역할을 하는 물질을 삽입하고 있다. 이러한 확산 베리어로서 현 공정에서 쉽게 적용이 가능한 물질인 텅스텐질화막(WN), 티타늄질화막(TiN) 등이 적용되고 있다. 초창기에는 주로 WN막이 물망에 올랐으나, WN막이 열적으로 불안정하여 질소(N)가 분해되어 W/SiN/폴리실리콘 구조로 바뀌는 문제점이 있어 최근에는 주로 TiN막을 적용하고 있다. TiN막은 WN막에 비해 저항이 1/3 정도에 지나지 않을 뿐만 아니라, Si와 반응을 일으키지 않기 때문에 고온에서도 W/TiN/폴리실리콘 구조가 유지되는 장점이 있다.
한편, 게이트 전극 패터닝을 위한 건식 식각 후에 식각시 발생한 게이트 산화막의 마이크로 트렌치 및 손상을 회복시켜 주고, 실리콘 기판 상에 잔류하는 전극 물질의 산화 및 게이트 전극 에지 부분에서의 게이트 산화막의 두께 증가를 유도하여 소자의 신뢰도를 향상시키기 위한 목적으로 게이트 재산화 공정이 널리 수행되고 있다.
특히, 게이트 전극 에지 부분의 게이트 산화막은 그 두께 및 박막의 품질에 의해 핫 캐리어 특성, 서브-문턱전압 특성(암전류, GIDL 등), 펀치-스루 특성, 소자 동작 속도(Vdsat), 신뢰성 등에 무척 큰 영향을 미치게 된다. 그렇기 때문에 게이트 재산화 공정은 거의 필수적인 공정이라 할 수 있다.
그런데, 이러한 게이트 재산화 공정에서 텅스텐막의 이상 산화에 의한 게이트 열화 현상이 발생하고 있으며, 이를 고려하여 선택적 산화 공정이 적용되고 있다. 선택적 산화 공정은 H2O/H2 분위기에서 텅스텐과 실리콘의 산화 구동력 차를 이용하여 게이트 텅스텐막의 산화 없이 실리콘만을 선택적으로 산화시키는 공정이다.
도 1은 종래기술에 따른 선택적 산화 공정 후의 게이트 전극 구조를 나타낸 단면도이다.
도 1을 참조하면, 게이트 전극은 폴리실리콘막(11), TiN막(12), 텅스텐막(13), 하드마스크 질화막(14)의 적층 구조를 이루고 있으며, 선택적 산화 공정을 거치면서 폴리실리콘막(11)과 TiN막(12)의 측벽 부분에 산화막(15)이 형성됨을 알 수 있다.
그런데, 이처럼 TiN막(12)이 산화되면 저항이 증가하고 표면 거칠기가 심화되는 문제점이 있다.
도 2a는 선택적 산화 공정 전의 TiN막의 전자현미경(SEM) 사진이며, 도 2b는 선택적 산화 공정 후의 TiN막의 전자현미경(SEM) 사진으로서, 선택적 산화 공정 후에 TiN막의 표면 거칠기가 심화됨을 확인할 수 있다.
도 3은 선택적 산화 공정을 거친 웨이퍼에 대한 XPS 데이터를 나타낸 특성도로서, TiN막의 산화에 따라 TiO2 피크가 검출됨을 확인할 수 있다.
도 4는 개선된 종래기술에 따른 선택적 산화 공정 후의 게이트 전극 구조를 나타낸 단면도이다.
도 4를 참조하면, 게이트 전극은 상기 도 1과 마찬가지로 폴리실리콘막(11), TiN막(12), 텅스텐막(13), 하드마스크 질화막(14)의 적층 구조를 이루고 있으며, 폴리실리콘막(11)의 하단부 폭을 상단부 폭보다 크게 한 후 질화막(16)으로 폴리실리콘막(11)의 상단부까지 게이트 전극 측벽 부분을 실링(sealing)한 상태에서 선택적 산화 공정을 수행한다.
이 경우, 질화막(16)의 산화 방지 작용에 의해 선택적 산화 공정을 수행하더라도 TiN막(12)이 산화되는 것을 방지할 수 있다.
그러나, 측벽 실링 물질로 사용된 질화막(16)은 산화막에 비해 계면 특성이 떨어지고, 질화막(16) 증착시 소오스 가스로 사용된 NH3에 포함된 수소(H)가 기판으로 쉽게 침투하여 기판의 소오스/드레인에 도핑된 도펀트를 비활성화시키기 때문에 캐리어의 이동도 저하에 따른 소자 특성의 열화가 우려된다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 게이트 측벽 실링 질화막의 적용을 배제하면서 게이트 재산화 공정시 확산 베리어 TiN막의 산화를 방지할 수 있는 반도체 소자의 게이트 전극 형성방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 게이트 산화막이 형성된 기판 상에 게이트 폴리실리콘막을 형성하는 단계; 게이트 전극 형성 영역의 상기 게이트 폴리실리콘막에 트렌치 - 상기 게이트 전극 형성 영역 보다 작은 선폭을 가짐 - 를 형성하는 단계; 상기 트렌치 내에 티타늄질화막을 매립하는 단계; 상기 티타늄질화막이 매립된 상기 게이트 폴리실리콘막 상에 텅스텐질화막, 게이트 금속막, 하드마스크 절연막을 형성하는 단계; 상기 하드마스크 절연막, 상기 게이트 금속막, 상기 텅스텐 질화막, 상기 게이트 폴리실리콘막을 패터닝하여 게이트 전극 패턴을 형성하는 단계; 및 상기 게이트 전극 패턴이 형성된 상기 기판에 대한 게이트 재산화 공정을 수행하는 단계를 포함하는 반도체 소자의 게이트 전극 형성방법이 제공된다.
본 발명에서는 이중 게이트 마스크 공정을 통해 확산 베리어 TiN막이 게이트 폴리실리콘막 내에 매몰되도록 함으로써 후속 게이트 재산화 공정시 확산 베리어 TiN막이 산화되는 것을 방지한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 5a 내지 도 5g는 본 발명의 일 실시예에 따른 금속/폴리실리콘 게이트 전극 형성 공정을 나타낸 단면도이다.
본 실시예에 따른 금속/폴리실리콘 게이트 전극 형성 공정은, 우선 도 5a에 도시된 바와 같이 실리콘 기판(20) 상에 게이트 산화막(21)을 성장시키고, 그 상부에 게이트 폴리실리콘막(22)을 증착한 다음, 게이트 폴리실리콘막(22) 상부에 포토레지스트 패턴(23)을 형성한다. 이때, 포토레지스트 패턴(23)은 게이트 전극 형성 영역을 원하는 게이트 전극의 선폭보다 작은 사이즈로 오픈시키도록 형성한다.
다음으로, 도 5b에 도시된 바와 같이 포토레지스트 패턴(23)을 식각 베리어 로 사용하여 노출된 게이트 폴리실리콘막(22)을 일정 두께만큼 부분 식각하여 트렌치를 형성하고, 포토레지스트 패턴(23)을 제거한다.
이어서, 도 5c에 도시된 바와 같이 전체 구조 상부에 확산 베리어 TiN막(24)을 증착한다.
계속하여, 도 5d에 도시된 바와 같이 화학적기계적연마(CMP) 공정을 실시하여 게이트 폴리실리콘막(22)이 노출되도록 TiN막(24)을 평탄화시킨다. 이렇게 되면 TiN막(24)은 게이트 폴리실리콘막(22)에 형성된 트렌치 내부에만 잔류하게 된다.
다음으로, 도 5e에 도시된 바와 같이 확산 베리어 WN막(25), 게이트 텅스텐막(26), 하드마스크 질화막(27)을 차례로 증착하고, 게이트 전극 마스크를 사용한 사진 공정을 실시하여 하드마스크 질화막(27) 상부에 포토레지스트 패턴(28)을 형성한다.
이어서, 도 5f에 도시된 바와 같이 포토레지스트 패턴(28)을 식각 베리어로 사용하여 하드마스크 질화막(27), 게이트 텅스텐막(26), WN막(25)을 차례로 식각하여 게이트 전극을 형성한다.
계속하여, 도 5g에 도시된 바와 같이 게이트 재산화 공정을 실시한다. 이때, 게이트 재산화 공정은 선택적 산화 공정으로 실시하는 것이 바람직하며, 선택적 산화 공정에 의해 게이트 폴리실리콘막(22) 측벽에만 산화막(29)이 형성된다.
상기와 같이 본 발명에서는 확산 베리어 TiN막(24)이 게이트 폴리실리콘막(22) 내에 매몰된 형태가 되어, 후속 게이트 재산화 공정시 TiN막(24)이 노출되지 않아 TiN막(24)의 산화를 방지할 수 있다.
한편, WN막(25)을 추가적으로 사용하는 이유는 구조적으로 게이트 폴리실리콘막(22)과 게이트 텅스텐막(26)의 계면 전체를 TiN막(24) 만으로 커버하기 어렵기 때문이며, 게이트 재산화 공정시 TiN막(24)이 산화되지 않는 범위에서 트렌치의 넓이를 최대화하면 WN막(25)과 폴리실리콘막(22)이 직접적으로 접하는 면적을 최소화할 수 있기 때문에 WN막(25) 자체의 열적 불안정성은 큰 문제를 야기하지 않는다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서는 게이트 금속으로 텅스텐을 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 다른 금속막을 게이트 금속으로 사용하는 경우에도 적용된다.
전술한 본 발명은 게이트 재산화 공정시 확산 베리어 TiN막의 산화를 근본적으로 방지하여 소자 특성 개선을 기대할 수 있다.
Claims (4)
- 게이트 산화막이 형성된 기판 상에 게이트 폴리실리콘막을 형성하는 단계;게이트 전극 형성 영역의 상기 게이트 폴리실리콘막에 트렌치 - 상기 게이트 전극 형성 영역 보다 작은 선폭을 가짐 - 를 형성하는 단계;상기 트렌치 내에 티타늄질화막을 매립하는 단계;상기 티타늄질화막이 매립된 상기 게이트 폴리실리콘막 상에 텅스텐질화막, 게이트 금속막, 하드마스크 절연막을 형성하는 단계;상기 하드마스크 절연막, 상기 게이트 금속막, 상기 텅스텐 질화막, 상기 게이트 폴리실리콘막을 패터닝하여 게이트 전극 패턴을 형성하는 단계; 및상기 게이트 전극 패턴이 형성된 상기 기판에 대한 게이트 재산화 공정을 수행하는 단계를 포함하는 반도체 소자의 게이트 전극 형성방법.
- 제1항에 있어서,상기 트렌치 내에 티타늄질화막을 매립하는 단계는,상기 트렌치가 형성된 전체 구조 상부에 티타늄질화막을 증착하는 단계와,상기 게이트 폴리실리콘막이 노출될 정도로 상기 티타늄질화막을 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제1항 또는 제2항에 있어서,상기 게이트 금속막은 텅스텐막인 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제3항에 있어서,상기 게이트 재산화 공정은 선택적 산화 공정으로 실시하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
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| KR1020050011632A KR100637102B1 (ko) | 2005-02-11 | 2005-02-11 | 반도체 소자의 게이트 전극 형성방법 |
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