JP4065985B2 - 半導体素子の形成方法 - Google Patents
半導体素子の形成方法 Download PDFInfo
- Publication number
- JP4065985B2 JP4065985B2 JP32760198A JP32760198A JP4065985B2 JP 4065985 B2 JP4065985 B2 JP 4065985B2 JP 32760198 A JP32760198 A JP 32760198A JP 32760198 A JP32760198 A JP 32760198A JP 4065985 B2 JP4065985 B2 JP 4065985B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- film pattern
- pattern
- wiring
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
- H10D30/0225—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate using an initial gate mask complementary to the prospective gate location, e.g. using dummy source and drain electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
- H10D64/01302—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon
- H10D64/01304—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H10D64/01322—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the conductor contacting the insulator having a lateral variation in doping, composition or deposition steps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/671—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor having lateral variation in doping or structure
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0217—Manufacture or treatment of FETs having insulated gates [IGFET] forming self-aligned punch-through stoppers or threshold implants under gate regions
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体素子の配線とその配線を用いた半導体素子及びその製造方法に係るもので、詳しくは、二つ以上の相異なる材質の膜が水平に接触配置された配線と、該配線を用いた半導体素子及びその製造方法に関する。
【０００２】
【従来の技術】
一般に、半導体素子のゲート電極は、ポリシリコン層の上面にシリサイド層又は金属層を積層して電気抵抗を低下するように形成し、電気信号を伝達する配線の役割を担うものであって、トランジスタの構成要素としてのゲート電極以外にも、半導体素子で電気信号を伝達する配線として広用されている。
【０００３】
そして、最近、自己整合法を用いてソース／ドレイン領域を形成するとき、不純物がゲート電極を通過して半導体基板内に浸透することを防止するため、ポリシリコン層とシリサイド層との間に、窒化チタニウムのような不純物拡散防止層を形成するポリシリコン/ 拡散防止層/ 金属性膜からなる多層膜ゲート電極製造技術が開発されている。
【０００４】
また、このようなポリシリコン層/ 金属性膜及びポリシリコン/ 拡散防止層/ 金属性膜等のような多層膜構造以外についても、単一の金属層構造のゲート電極の電気的特性に関する論文が発表されている。
以下、従来の半導体素子の配線（ゲート電極）と該配線を用いた半導体素子の構造について、図５に基づいて説明する。
【０００５】
通常、n チャンネルトランジスタを製造するときは、p 型半導体基板を利用し、p 型チャンネルトランジスタを製造するときは、n 型半導体基板を利用するが、ここでは、n チャンネルトランジスタを有する半導体素子の例について説明する。
即ち、従来の１例として、図５(A) に示すように、p 型不純物がドーピングされた半導体基板１の上面の一部に絶縁膜２が形成され、該絶縁膜２の上面にゲート電極３が形成され、該ゲート電極３の両側のp 型半導体基板１の上面にはｎ型ドーピング層４が形成されている。
【０００６】
この場合、通常ではゲート絶縁膜２は熱酸化法を用いて酸化膜として形成されるが、場合によっては、窒化膜のような高誘電率の絶縁膜を形成することもできる。また、前記ゲート電極３は、ドーピングされたポリシリコン層パターン３a の上面に、金属層パターン又はシリサイドパターンを積層した多層膜に形成するが、以下、それらの金属層及びシリサイド層を金属性膜と総称する。
【０００７】
従って、金属性膜パターン３b は金属層パターン又はシリサイド層パターンを総称したものであり、前記金属性膜としては、タングステン（W ）又は窒化チタニウム（TiN ）のような金属層、並びにTiSi2 、CoSi2 、NiSi2 のようなシリサイド層が主に用いられる。
また、従来の他の例として、図５(B) に示すように、ゲート電極３がポリシリコン層パターン３a/不純物拡散防止層３c/金属性膜パターン３b の多層膜構造にて形成され、その他は前記従来の１例と同様に構成されている。前記不純物拡散防止層３c は、TiN 、WNx 又はこれらを包含する成分系の物質層である。以下、このような不純物拡散防止層を保護膜と称す。
【０００８】
更に、従来の他の例として、図５(C) に示すように、ゲート電極３が単一の金属層から形成されている。
【０００９】
【発明が解決しようとする課題】
このような従来の半導体素子の配線構造（ゲート電極）においては、次のような問題があった。まず、ゲート電極が、図５（Ａ）及び図５（Ｂ）に示したように、ポリシリコン層がゲート酸化膜上に形成され、該ポリシリコン層上に金属性膜が形成された多層膜の構造の場合、半導体素子のしきい電圧Ｖｔは、ポリシリコンの仕事関数とチャンネル領域のドーピング濃度により決定され、前記金属性膜は、ただ、ゲート電極の抵抗を低下させる役割を担う。
【００１０】
上記のように多層膜のゲート電極の構造を有する半導体素子においては、ポリシリコン層のドーピング濃度が不十分になると、半導体基板の表面が反転された状態（inversion mode）、即ち、チャンネルが形成された状態で、ポリシリコン層ゲート電極とゲート絶縁膜の界面付近からゲート空乏層が形成されて、しきい電圧Vtを増加させるなど半導体素子の駆動力を低下させるという問題があった。
【００１１】
また、図５（Ｃ）に示したように、単一の金属層のゲート電極の場合は、上記したように、ポリシリコン層ゲート電極から空乏層が形成されることはないが、しきい電圧Ｖｔがポリシリコン層ゲート電極よりも高いという問題があった。
即ち、ｎチャンネルＭＯＳトランジスタにおいては、金属性膜のゲート電極を用いた場合、しきい電圧Ｖｔが、ｐ+ ドーピングシリコン層ゲート電極よりも絶対値で０．６Ｖほど増加する傾向がある。
【００１２】
従って、今後の低電圧／低電力素子に伴い、しきい電圧Ｖｔを低減するためには、半導体基板表面のチャンネル領域に形成された導電型のドーピングとは反対の導電型を有するカウンタードーピング（counter doping）をすべきであるが、この場合、ＭＯＳトランジスタの反転層（inversion layer ）がゲート絶縁膜とシリコン基板の界面から離れて、シリコン基板の深いところに形成される埋込みチャンネル（burried channel ）現象が発生し、該埋込みチャンネルは、通常、しきい電圧Vtの減少又はドレイン電界の障壁の低下などのショートチャンネル（short channel ）効果を発生させて、半導体素子の特性を低下させる。
【００１３】
更に、金属性膜をゲート電極に利用する場合、半導体製造工程における熱処理を施すと、該金属層により、熱膨張係数の異なるゲート酸化膜にかかる熱応力が、ポリシリコンにかかる熱応力よりも高いため、ひずみが発生し、該ひずみによりゲート電極とゲート絶縁膜の界面に空隙が生じるため、降伏電圧（breakudown voltage）を低下し、ゲート電極からゲート絶縁膜への電流の漏洩をもたらして、ゲート酸化膜の特性を低下させるという問題があった。
【００１４】
以上説明したように、従来の半導体素子の配線構造においては、ポリシリコン層のゲート電極を利用する場合は、ゲート空乏層が発生し、金属性膜のゲート電極を利用する場合は、ショートチャンネル効果及びゲート酸化膜の損傷により半導体素子の特性が低下するという問題があった。
そこで、本発明の第１の目的は、ポリシリコン層ゲート電極及び金属性膜ゲート電極の欠点を補完し、電流駆動力が高く、素子の特性が改善された半導体素子の配線（ゲート電極）を提供することである。
【００１５】
また、本発明の第２の目的は、二つ以上の材質の膜が水平方向に配置して形成された半導体素子の配線（ゲート電極）と、該配線を用いた半導体素子及びその製造方法を提供することである。
また、本発明の第３の目的は、第１導電膜パターン/ 第２導電膜パターン/ 第１導電膜パターンからなる横型サンドイッチ状に配設された半導体素子の配線（ゲート電極）と、該配線を用いた半導体素子及びその製造方法を提供することである。
【００１６】
また、本発明の第４の目的は、ポリシリコン層の第１導電膜パターンと、金属性膜の第２導電膜パターンからなる半導体素子の配線（ゲート電極）と、該配線を用いた半導体素子及びその製造方法を提供することである。
【００１７】
【課題を解決するための手段】
請求項１に係る発明は、第１導電型のドーピング層が形成された半導体基板を準備する工程と、該半導体基板の上面に第１絶縁膜を形成する工程と、該第１絶縁膜をパターニングして、半導体基板の一部が露出された開放部を有する第１絶縁膜パターンを形成する工程と、該開放部における半導体基板の上面にゲート絶縁膜となる第２絶縁膜を形成する工程と、該第２絶縁膜及び第１絶縁膜パターン上に第３絶縁膜を形成する工程と、該第３絶縁膜をエッチバックすることにより、該開放部の両側部にサイドスペーサとしての第３絶縁膜パターンを形成する工程と、前記両側の第３絶縁膜パターン間の開放部内側に第２導電膜パターンを充填する工程と、前記第３絶縁膜パターンを除去する工程と、前記第３絶縁膜パターンの除去された部位に第１導電膜パターンを充填する工程と、前記第１絶縁膜パターンを除去する工程と、を順次行い、前記第１及び第２導電膜パターンがゲート電極となる半導体素子の形成方法において、前記第１導電膜パターンが、ドーピングされたポリシリコン膜であり、前記第２導電膜パターンが金属性膜であることを特徴とする。
【００３２】
請求項２に係る発明は、前記第１絶縁膜パターンを除去する工程を施した後、前記半導体素子のゲート電極の両側の半導体基板の上面に、前記第１導電型と逆導電型である第２導電型のドーピング層を形成する工程が追加して行われることを特徴とする。請求項３に係る発明は、前記第３絶縁膜パターンの材質は、PSG であることを特徴とする。
【００３３】
請求項４に係る発明は、前記第３絶縁膜パターンを形成した後、前記第３絶縁膜パターンによって覆われない前記第２絶縁膜の所定部位を除去する工程と、該第２絶縁膜の除去された部位に新たなゲート絶縁膜となる第４絶縁膜を形成する工程と、を追加して行うことを特徴とする。
【００３４】
【発明の効果】
本発明に係る半導体素子の配線と該配線を用いた半導体素子及びその製造方法においては、配線の抵抗を減らし、ゲート電極の撓み現象を減らすことにより、半導体素子の電流駆動力特性を向上できる。
また、金属性膜の両方側にポリシリコン層パターンを形成する配線であるため、熱応力によるひずみの発生を抑えるので、降伏電圧の低下及び電流の漏泄を防止できる。
【００３５】
【発明の実施の形態】
以下に本発明の実施の形態について、図面に基づいて説明する。
まず、図１に示すように、第１導電層の不純物のドーピングされた半導体基板１１が用いられるが、n 型MOS トランジスタを製造するときは、ｐ型不純物によってドーピングされた半導体基板１１を、p 型MOS トランジスタを製造するときは、n 型不純物によってドーピングされた半導体基板１１を用いる。
【００３６】
本実施の形態では、n 型MOS トランジスタを製造する場合を例示して説明する。なお、p 型MOS トランジスタを製造する場合は、不純物の導電型のみが異なり、その他は、n 型MOS トランジスタを製造する場合と同様である。
まず、本発明に係る半導体素子の配線を用いた半導体素子の第１実施形態については、図１(A) に示すように、前記半導体基板１１の上面の一部に絶縁膜１２が形成されるが、該絶縁膜１２は熱酸化法によって形成された酸化膜であって、ゲート酸化膜とも称す。
【００３７】
次に、該絶縁膜１２の上面に第１導電膜パターン１３a/第２導電膜パターン１３b/第１導電膜パターン１３a が水平方向に横形サンドイッチ状に配設されて配線１３が形成される。なお、該配線１３をゲート電極と称す。
第１導電膜パターン１３a はドーピングされたポリシリコン層であり、第２導電膜パターン１３b は金属性膜である。該金属性膜はタングステン（W ）又は窒化チタニウム（TiN ）のような金属層又はTiSi2 、CoSi2 、NiSi2 のようなシリサイド層である。一方、前記配線（ゲート電極）１３の両側の半導体基板１１の上面にはn 型不純物によってドーピングされたn 型ドーピング層のソース／ドレイン１４が形成されている。なお、前記絶縁膜１２の下方の半導体基板１１の上面の一部には高濃度のp 型ドーピング層１１a がしきい電圧Vtを調節するために形成されているが、半導体素子の特性に従い省略することもできる。
【００３８】
次に、本発明に係る配線を用いた半導体素子の第２実施形態については、図１(B) に示すように、第１導電膜パターン１３a と第２導電膜パターン１３b との間に保護膜１３c を形成し、その他は前記第１実施形態と同様に構成することもできる。
次に、本発明に係る配線を用いた半導体素子の第３実施形態として、図１(C) に示すように、p 型半導体基板１１の上面の一部に絶縁膜（ゲート酸化膜）１２が形成され、該絶縁膜１２の上面の中央位置に対して両側に第１導電膜パターン２３a が形成され、該各第１導電層パターン２３ａの間隔内に充填されて第１導電膜パターン２３a の上面にまで第２導電膜パターン２３b が形成されている。ここで、前記第１導電膜パターン２３a はポリシリコン層で、第２導電膜パターン２３b は金属性膜であり、該金属性膜はタングステン（W ）又は窒化チタニウム（TiN ）のような金属層若しくはTiSi2 、 CoSi 2 、NiSi2 のようなシリサイド層である。このような第１導電膜パターン２３a 及び第２導電膜パターン２３b を有してなる構造物が配線（ゲート電極）２３であり、該配線２３の両側の半導体基板１１の上面にn 型の不純物によってドーピングされたソース／ドレイン１４が形成されている。
【００３９】
また、前記絶縁膜１２の下方の半導体基板１１の上面の一部に高濃度のp 型ドーピング層１１a を形成するが、前記同様、半導体素子の特性に従い、しきい電圧Vtを調節する必要がないときは省略する。
次に、本発明に係る配線を用いた半導体素子の第４実施形態として、図１(D) に示すように、第１導電膜パターン２３a と第２導電膜パターン２３b との境界面にスペーサの役割を担う保護膜２３c を形成し、その他については前記第３実施形態と同様に構成することもできる。
【００４０】
以下に、上記のように構成される半導体素子の製造方法の第１実施形態について説明する。
まず、図２(A) に示すように、半導体基板１１をp 型不純物でドーピングし、該ドーピングされた半導体基板１１（以下、p 型半導体基板と称す）の上面に窒化膜である第１絶縁膜１６を約５００〜２０００Åの厚さに形成し、該半導体基板１１の一部が露出するようにパターニングを施して第１絶縁膜１６の中央に開放部１６a を形成するが、このときの第１絶縁膜１６の残った部分を第１絶縁膜パターン１６b と称す。該第１絶縁膜１６の材質は後述するゲート電極の材質よりもエッチング選択比が大きい材料を用いるべきであるが、本発明では窒化膜を用いている。
【００４１】
次に、前記開放部１６a において表面が露出した半導体基板１１の上面に熱酸化を施して厚さ約３０〜１００Åの第２絶縁膜１２を形成するが、該第２絶縁膜１２をゲート酸化膜と称す。
次に、図２(B) に示すように、第２絶縁膜１２の上面に第１導電膜を約５００〜１５００Åの厚さに形成し、エッチバックを施して開放部１６a の両側部にスペーサとしての第１導電膜パターン１３a を形成する。前記第１導電膜はドーピングされたポリシリコン層であって、インサイチュー（in-situ ）工程を施すか、又は、ドーピングされないポリシリコン層を蒸着した後、不純物をドーピングして形成することもできる。
【００４２】
なお、インサイチュー工程とは、インサイチュードーピングともいい、ポリシリコン層の蒸着（Deposition）時に、反応炉内にドーピングしようとする不純物を包含するガスを導入して蒸着を施すことにより、ポリシリコン層が蒸着されると同時にドーピングされるドーピング法をいう。
次に、図２(C) に示すように、第１導電膜パターン１３a の形成されていない開放部１６a の底面の第２絶縁膜１２から半導体基板１１の上面の一部にp 型不純物を再び注入してp 型ドーピング層１１a を形成するが、これは、前述したように、半導体のしきい電圧Vtを調節する必要がある場合にのみ施す。
【００４３】
次に、図２(D) に示すように、開放部１６a の上面に第２導電膜を蒸着してエッチバックをするか、又は、化学的機械研磨を施して開放部１６a の内部に第２導電膜パターン１３b を充填形成する。
このとき、第２導電膜は金属性膜であり、タングステン（W ）又は窒化チタニウム（TiN ）が用いられ、厚さを約２０００〜４０００Åに蒸着する。
【００４４】
次に、図２(E) に示すように、第１絶縁膜１６を選択的にエッチングして、中央に第２導電膜パターン１３b が形成され、該第２導電膜パターン１３b の両側に第１導電膜パターン１３a が夫々形成され、全体としてサンドイッチ状に形成された半導体素子の配線工程を終了する。
次に、図２(F) に示すように、前記配線の両側の半導体基板１１の上面にn 型不純物をドーピングし、ソース／ドレイン１４を形成して、本発明に係る半導体素子の製造を終了する。
【００４５】
そして、本発明に係る半導体素子の製造方法の第１実施形態の他の例として、まず、第１実施形態と同様に、図２(A)(B)に示した工程を施した後、TiN 又はWNx を用いて保護膜１３c を形成し（図１(B) 参照）、その後、第１実施形態と同様に図２(C) 〜(F) に示した工程を順次行うと、前述した第２実施形態の配線及び半導体素子の構造を製造することができる。
【００４６】
以下、本発明に係る半導体素子の配線を用いた半導体素子の製造方法の第２実施形態について説明する。
まず、図３(A) に示すように、半導体基板１１の上面に、第１絶縁膜１６を蒸着した後、パターニングして開放部１６a 及び第１絶縁膜パターン１６b を形成する。
【００４７】
次に、開放部１６a において露出した半導体基板１１の上面に熱酸化を施して第２絶縁膜１２を形成し、該第２絶縁膜１２及び第１絶縁膜パターン１６b の上面に第３絶縁膜を形成しエッチバックを施して、開放部１６a の両側にサイドスペーサとしての第３絶縁膜パターン１７a を形成する。このとき、第３絶縁膜１７は第１絶縁膜１６及び第２絶縁膜１２ よりもエッチング選択比の大きい材料を用い、例えば、PSG のような物質を用いることができる。
【００４８】
また、エッチングを施して第３絶縁膜１７を除去するとき、該第３絶縁膜１７下方の第２絶縁膜１２を除去して、図(A’ ) に示すように、半導体基板１１の上面の一部を露出させ、図３（A”）に示すように、該露出された半導体基板１１の上面のみに選択的に第４絶縁膜１２’を形成することもできる。なお、該第４絶縁膜１２’は熱酸化法を施しても良く、酸化膜又は窒化膜を蒸着して形成する。
【００４９】
また、該第４絶縁膜１２’は第２絶縁膜１２と同様な材質を用いることもできるし、その厚さも第２絶縁膜１２と同様な厚さに形成することができる。次に、図３(B) に示すように、開放部１６a に第２導電膜パターン１３b を充填形成するが、該第２導電膜パターン１３b は金属層又は金属シリサイド層のような金属性膜によって形成する。その形成方法は、図３(A) 〜(A” ) に示すように、第２導電膜１３を形成した後、エッチバックを施すか、又は化学的機械研磨を施して形成する。
【００５０】
次に、図３(C) に示すように、第３絶縁膜パターン１７a のみを選択的に除去し、その除去された部位に、図３(D) に示すように、ドーピングされたポリシリコンを用いて第１導電膜パターン１３a を形成し、図３(E) に示すように、第１絶縁膜パターン１６b を除去して半導体素子の配線工程を終了する。
なお、図３(D) 、図３(E) に示すように、前記第２導電膜パターン１３b の両側に第１導電膜パターン１３a が配設されたサンドイッチ状の配線１３が形成されるが、該配線１３の両側の半導体基板１１の表面にn 型不純物を注入してn 型ドーピング層のソース／ドレイン１４を形成し、半導体素子の製造工程を終了する。
【００５１】
また、図３(A) 〜図３(A” ) に示した工程を施して、TiN 層又はWNx層を形成した後、エッチバックを施して、第３絶縁膜パターン１７a の側面に保護膜を形成し、図３(B) 〜図３(E) に示した工程を順次行うと、前記第２実施形態の配線及び半導体素子の構造を製造することができる。以下、本発明に係る半導体素子の配線を用いた半導体素子の製造方法の第３及び第４実施形態について説明する。
【００５２】
まず、図４(A) 〜(C) に示した工程を前述した図２(A) 〜(C) と同様に施し、図４(C) に示す半導体基板１１の上面の構造物上に、図４(D) に示すような第２導電膜２３を形成するが、該第２導電膜２３は、タングステン（W ）又は窒化チタニウム（TiN ）によって形成され、厚さは約２０００〜４０００Åである。
ここで、該第２導電膜２３を形成する以前に、図４(C) に示す半導体基板１１の上面の各構造物上に、TiN 層又はWNx 層を形成した後、エッチバックを施して第１導電膜パターン１３a と開放部１６a の夫々の上面に保護層２３c （図１（Ｄ）参照）を形成し、後述の工程を順次施して前記の第４実施形態の配線及び半導体素子の製造を製造することができる。
【００５３】
次に、図４(D) に示すように、前記第２導電膜２３を形成した後、図４(A) に示す開放部１６a を充填している第２導電膜２３の上面に該開放部１６a と同様な大きさのマスクパターン１８を形成し、該マスクパターン１８を利用して、第２導電膜２３をエッチングし、図４(E) に示すように、第２導電膜パターン２３b を形成する。
【００５４】
次に、図４(F) に示すように、第２絶縁膜パターン１６b のみを選択的にエッチングして半導体素子の配線２３の形成工程を終了し、該配線２３の両側の半導体基板１１の上面にn 型不純物をドーピングすると、前記の第３実施形態の配線及び半導体素子を製造することができる。
【図面の簡単な説明】
【図１】(A) 〜(D) 本発明に係る半導体素子の配線及びその配線を用いた半導体素子の構造を示した縦断面図
【図２】(A) 〜(F) 本発明に係る半導体素子の配線及びその配線を用いた半導体素子の製造方法の第１実施形態を示した工程縦断面図
【図３】(A) 〜(E) 本発明に係る半導体素子の配線及びその配線を用いた半導体素子の製造方法の第２実施形態を示した工程縦断面図
【図４】(A) 〜(F) 本発明に係る半導体素子の配線及びその配線を用いた半導体素子の製造方法の第３実施形態及び第４実施形態を示した工程縦断面図
【図５】(A) 〜(C) 従来の半導体素子の配線及びその配線を用いた半導体素子の構造を示した縦断面図
【符号の説明】
１１：半導体基板
１１a ：p 型ドーピング層
１２：第２絶縁膜（ゲート酸化膜）
１３：配線（ゲート電極）
１３a ：第１導電膜パターン（ポリシリコン層）
１３b 、２３b ：第２導電膜パターン（金属層）
１４：ソース／ドレイン（n 型ドーピング層）
【発明の属する技術分野】
本発明は、半導体素子の配線とその配線を用いた半導体素子及びその製造方法に係るもので、詳しくは、二つ以上の相異なる材質の膜が水平に接触配置された配線と、該配線を用いた半導体素子及びその製造方法に関する。
【０００２】
【従来の技術】
一般に、半導体素子のゲート電極は、ポリシリコン層の上面にシリサイド層又は金属層を積層して電気抵抗を低下するように形成し、電気信号を伝達する配線の役割を担うものであって、トランジスタの構成要素としてのゲート電極以外にも、半導体素子で電気信号を伝達する配線として広用されている。
【０００３】
そして、最近、自己整合法を用いてソース／ドレイン領域を形成するとき、不純物がゲート電極を通過して半導体基板内に浸透することを防止するため、ポリシリコン層とシリサイド層との間に、窒化チタニウムのような不純物拡散防止層を形成するポリシリコン/ 拡散防止層/ 金属性膜からなる多層膜ゲート電極製造技術が開発されている。
【０００４】
また、このようなポリシリコン層/ 金属性膜及びポリシリコン/ 拡散防止層/ 金属性膜等のような多層膜構造以外についても、単一の金属層構造のゲート電極の電気的特性に関する論文が発表されている。
以下、従来の半導体素子の配線（ゲート電極）と該配線を用いた半導体素子の構造について、図５に基づいて説明する。
【０００５】
通常、n チャンネルトランジスタを製造するときは、p 型半導体基板を利用し、p 型チャンネルトランジスタを製造するときは、n 型半導体基板を利用するが、ここでは、n チャンネルトランジスタを有する半導体素子の例について説明する。
即ち、従来の１例として、図５(A) に示すように、p 型不純物がドーピングされた半導体基板１の上面の一部に絶縁膜２が形成され、該絶縁膜２の上面にゲート電極３が形成され、該ゲート電極３の両側のp 型半導体基板１の上面にはｎ型ドーピング層４が形成されている。
【０００６】
この場合、通常ではゲート絶縁膜２は熱酸化法を用いて酸化膜として形成されるが、場合によっては、窒化膜のような高誘電率の絶縁膜を形成することもできる。また、前記ゲート電極３は、ドーピングされたポリシリコン層パターン３a の上面に、金属層パターン又はシリサイドパターンを積層した多層膜に形成するが、以下、それらの金属層及びシリサイド層を金属性膜と総称する。
【０００７】
従って、金属性膜パターン３b は金属層パターン又はシリサイド層パターンを総称したものであり、前記金属性膜としては、タングステン（W ）又は窒化チタニウム（TiN ）のような金属層、並びにTiSi2 、CoSi2 、NiSi2 のようなシリサイド層が主に用いられる。
また、従来の他の例として、図５(B) に示すように、ゲート電極３がポリシリコン層パターン３a/不純物拡散防止層３c/金属性膜パターン３b の多層膜構造にて形成され、その他は前記従来の１例と同様に構成されている。前記不純物拡散防止層３c は、TiN 、WNx 又はこれらを包含する成分系の物質層である。以下、このような不純物拡散防止層を保護膜と称す。
【０００８】
更に、従来の他の例として、図５(C) に示すように、ゲート電極３が単一の金属層から形成されている。
【０００９】
【発明が解決しようとする課題】
このような従来の半導体素子の配線構造（ゲート電極）においては、次のような問題があった。まず、ゲート電極が、図５（Ａ）及び図５（Ｂ）に示したように、ポリシリコン層がゲート酸化膜上に形成され、該ポリシリコン層上に金属性膜が形成された多層膜の構造の場合、半導体素子のしきい電圧Ｖｔは、ポリシリコンの仕事関数とチャンネル領域のドーピング濃度により決定され、前記金属性膜は、ただ、ゲート電極の抵抗を低下させる役割を担う。
【００１０】
上記のように多層膜のゲート電極の構造を有する半導体素子においては、ポリシリコン層のドーピング濃度が不十分になると、半導体基板の表面が反転された状態（inversion mode）、即ち、チャンネルが形成された状態で、ポリシリコン層ゲート電極とゲート絶縁膜の界面付近からゲート空乏層が形成されて、しきい電圧Vtを増加させるなど半導体素子の駆動力を低下させるという問題があった。
【００１１】
また、図５（Ｃ）に示したように、単一の金属層のゲート電極の場合は、上記したように、ポリシリコン層ゲート電極から空乏層が形成されることはないが、しきい電圧Ｖｔがポリシリコン層ゲート電極よりも高いという問題があった。
即ち、ｎチャンネルＭＯＳトランジスタにおいては、金属性膜のゲート電極を用いた場合、しきい電圧Ｖｔが、ｐ+ ドーピングシリコン層ゲート電極よりも絶対値で０．６Ｖほど増加する傾向がある。
【００１２】
従って、今後の低電圧／低電力素子に伴い、しきい電圧Ｖｔを低減するためには、半導体基板表面のチャンネル領域に形成された導電型のドーピングとは反対の導電型を有するカウンタードーピング（counter doping）をすべきであるが、この場合、ＭＯＳトランジスタの反転層（inversion layer ）がゲート絶縁膜とシリコン基板の界面から離れて、シリコン基板の深いところに形成される埋込みチャンネル（burried channel ）現象が発生し、該埋込みチャンネルは、通常、しきい電圧Vtの減少又はドレイン電界の障壁の低下などのショートチャンネル（short channel ）効果を発生させて、半導体素子の特性を低下させる。
【００１３】
更に、金属性膜をゲート電極に利用する場合、半導体製造工程における熱処理を施すと、該金属層により、熱膨張係数の異なるゲート酸化膜にかかる熱応力が、ポリシリコンにかかる熱応力よりも高いため、ひずみが発生し、該ひずみによりゲート電極とゲート絶縁膜の界面に空隙が生じるため、降伏電圧（breakudown voltage）を低下し、ゲート電極からゲート絶縁膜への電流の漏洩をもたらして、ゲート酸化膜の特性を低下させるという問題があった。
【００１４】
以上説明したように、従来の半導体素子の配線構造においては、ポリシリコン層のゲート電極を利用する場合は、ゲート空乏層が発生し、金属性膜のゲート電極を利用する場合は、ショートチャンネル効果及びゲート酸化膜の損傷により半導体素子の特性が低下するという問題があった。
そこで、本発明の第１の目的は、ポリシリコン層ゲート電極及び金属性膜ゲート電極の欠点を補完し、電流駆動力が高く、素子の特性が改善された半導体素子の配線（ゲート電極）を提供することである。
【００１５】
また、本発明の第２の目的は、二つ以上の材質の膜が水平方向に配置して形成された半導体素子の配線（ゲート電極）と、該配線を用いた半導体素子及びその製造方法を提供することである。
また、本発明の第３の目的は、第１導電膜パターン/ 第２導電膜パターン/ 第１導電膜パターンからなる横型サンドイッチ状に配設された半導体素子の配線（ゲート電極）と、該配線を用いた半導体素子及びその製造方法を提供することである。
【００１６】
また、本発明の第４の目的は、ポリシリコン層の第１導電膜パターンと、金属性膜の第２導電膜パターンからなる半導体素子の配線（ゲート電極）と、該配線を用いた半導体素子及びその製造方法を提供することである。
【００１７】
【課題を解決するための手段】
請求項１に係る発明は、第１導電型のドーピング層が形成された半導体基板を準備する工程と、該半導体基板の上面に第１絶縁膜を形成する工程と、該第１絶縁膜をパターニングして、半導体基板の一部が露出された開放部を有する第１絶縁膜パターンを形成する工程と、該開放部における半導体基板の上面にゲート絶縁膜となる第２絶縁膜を形成する工程と、該第２絶縁膜及び第１絶縁膜パターン上に第３絶縁膜を形成する工程と、該第３絶縁膜をエッチバックすることにより、該開放部の両側部にサイドスペーサとしての第３絶縁膜パターンを形成する工程と、前記両側の第３絶縁膜パターン間の開放部内側に第２導電膜パターンを充填する工程と、前記第３絶縁膜パターンを除去する工程と、前記第３絶縁膜パターンの除去された部位に第１導電膜パターンを充填する工程と、前記第１絶縁膜パターンを除去する工程と、を順次行い、前記第１及び第２導電膜パターンがゲート電極となる半導体素子の形成方法において、前記第１導電膜パターンが、ドーピングされたポリシリコン膜であり、前記第２導電膜パターンが金属性膜であることを特徴とする。
【００３２】
請求項２に係る発明は、前記第１絶縁膜パターンを除去する工程を施した後、前記半導体素子のゲート電極の両側の半導体基板の上面に、前記第１導電型と逆導電型である第２導電型のドーピング層を形成する工程が追加して行われることを特徴とする。請求項３に係る発明は、前記第３絶縁膜パターンの材質は、PSG であることを特徴とする。
【００３３】
請求項４に係る発明は、前記第３絶縁膜パターンを形成した後、前記第３絶縁膜パターンによって覆われない前記第２絶縁膜の所定部位を除去する工程と、該第２絶縁膜の除去された部位に新たなゲート絶縁膜となる第４絶縁膜を形成する工程と、を追加して行うことを特徴とする。
【００３４】
【発明の効果】
本発明に係る半導体素子の配線と該配線を用いた半導体素子及びその製造方法においては、配線の抵抗を減らし、ゲート電極の撓み現象を減らすことにより、半導体素子の電流駆動力特性を向上できる。
また、金属性膜の両方側にポリシリコン層パターンを形成する配線であるため、熱応力によるひずみの発生を抑えるので、降伏電圧の低下及び電流の漏泄を防止できる。
【００３５】
【発明の実施の形態】
以下に本発明の実施の形態について、図面に基づいて説明する。
まず、図１に示すように、第１導電層の不純物のドーピングされた半導体基板１１が用いられるが、n 型MOS トランジスタを製造するときは、ｐ型不純物によってドーピングされた半導体基板１１を、p 型MOS トランジスタを製造するときは、n 型不純物によってドーピングされた半導体基板１１を用いる。
【００３６】
本実施の形態では、n 型MOS トランジスタを製造する場合を例示して説明する。なお、p 型MOS トランジスタを製造する場合は、不純物の導電型のみが異なり、その他は、n 型MOS トランジスタを製造する場合と同様である。
まず、本発明に係る半導体素子の配線を用いた半導体素子の第１実施形態については、図１(A) に示すように、前記半導体基板１１の上面の一部に絶縁膜１２が形成されるが、該絶縁膜１２は熱酸化法によって形成された酸化膜であって、ゲート酸化膜とも称す。
【００３７】
次に、該絶縁膜１２の上面に第１導電膜パターン１３a/第２導電膜パターン１３b/第１導電膜パターン１３a が水平方向に横形サンドイッチ状に配設されて配線１３が形成される。なお、該配線１３をゲート電極と称す。
第１導電膜パターン１３a はドーピングされたポリシリコン層であり、第２導電膜パターン１３b は金属性膜である。該金属性膜はタングステン（W ）又は窒化チタニウム（TiN ）のような金属層又はTiSi2 、CoSi2 、NiSi2 のようなシリサイド層である。一方、前記配線（ゲート電極）１３の両側の半導体基板１１の上面にはn 型不純物によってドーピングされたn 型ドーピング層のソース／ドレイン１４が形成されている。なお、前記絶縁膜１２の下方の半導体基板１１の上面の一部には高濃度のp 型ドーピング層１１a がしきい電圧Vtを調節するために形成されているが、半導体素子の特性に従い省略することもできる。
【００３８】
次に、本発明に係る配線を用いた半導体素子の第２実施形態については、図１(B) に示すように、第１導電膜パターン１３a と第２導電膜パターン１３b との間に保護膜１３c を形成し、その他は前記第１実施形態と同様に構成することもできる。
次に、本発明に係る配線を用いた半導体素子の第３実施形態として、図１(C) に示すように、p 型半導体基板１１の上面の一部に絶縁膜（ゲート酸化膜）１２が形成され、該絶縁膜１２の上面の中央位置に対して両側に第１導電膜パターン２３a が形成され、該各第１導電層パターン２３ａの間隔内に充填されて第１導電膜パターン２３a の上面にまで第２導電膜パターン２３b が形成されている。ここで、前記第１導電膜パターン２３a はポリシリコン層で、第２導電膜パターン２３b は金属性膜であり、該金属性膜はタングステン（W ）又は窒化チタニウム（TiN ）のような金属層若しくはTiSi2 、 CoSi 2 、NiSi2 のようなシリサイド層である。このような第１導電膜パターン２３a 及び第２導電膜パターン２３b を有してなる構造物が配線（ゲート電極）２３であり、該配線２３の両側の半導体基板１１の上面にn 型の不純物によってドーピングされたソース／ドレイン１４が形成されている。
【００３９】
また、前記絶縁膜１２の下方の半導体基板１１の上面の一部に高濃度のp 型ドーピング層１１a を形成するが、前記同様、半導体素子の特性に従い、しきい電圧Vtを調節する必要がないときは省略する。
次に、本発明に係る配線を用いた半導体素子の第４実施形態として、図１(D) に示すように、第１導電膜パターン２３a と第２導電膜パターン２３b との境界面にスペーサの役割を担う保護膜２３c を形成し、その他については前記第３実施形態と同様に構成することもできる。
【００４０】
以下に、上記のように構成される半導体素子の製造方法の第１実施形態について説明する。
まず、図２(A) に示すように、半導体基板１１をp 型不純物でドーピングし、該ドーピングされた半導体基板１１（以下、p 型半導体基板と称す）の上面に窒化膜である第１絶縁膜１６を約５００〜２０００Åの厚さに形成し、該半導体基板１１の一部が露出するようにパターニングを施して第１絶縁膜１６の中央に開放部１６a を形成するが、このときの第１絶縁膜１６の残った部分を第１絶縁膜パターン１６b と称す。該第１絶縁膜１６の材質は後述するゲート電極の材質よりもエッチング選択比が大きい材料を用いるべきであるが、本発明では窒化膜を用いている。
【００４１】
次に、前記開放部１６a において表面が露出した半導体基板１１の上面に熱酸化を施して厚さ約３０〜１００Åの第２絶縁膜１２を形成するが、該第２絶縁膜１２をゲート酸化膜と称す。
次に、図２(B) に示すように、第２絶縁膜１２の上面に第１導電膜を約５００〜１５００Åの厚さに形成し、エッチバックを施して開放部１６a の両側部にスペーサとしての第１導電膜パターン１３a を形成する。前記第１導電膜はドーピングされたポリシリコン層であって、インサイチュー（in-situ ）工程を施すか、又は、ドーピングされないポリシリコン層を蒸着した後、不純物をドーピングして形成することもできる。
【００４２】
なお、インサイチュー工程とは、インサイチュードーピングともいい、ポリシリコン層の蒸着（Deposition）時に、反応炉内にドーピングしようとする不純物を包含するガスを導入して蒸着を施すことにより、ポリシリコン層が蒸着されると同時にドーピングされるドーピング法をいう。
次に、図２(C) に示すように、第１導電膜パターン１３a の形成されていない開放部１６a の底面の第２絶縁膜１２から半導体基板１１の上面の一部にp 型不純物を再び注入してp 型ドーピング層１１a を形成するが、これは、前述したように、半導体のしきい電圧Vtを調節する必要がある場合にのみ施す。
【００４３】
次に、図２(D) に示すように、開放部１６a の上面に第２導電膜を蒸着してエッチバックをするか、又は、化学的機械研磨を施して開放部１６a の内部に第２導電膜パターン１３b を充填形成する。
このとき、第２導電膜は金属性膜であり、タングステン（W ）又は窒化チタニウム（TiN ）が用いられ、厚さを約２０００〜４０００Åに蒸着する。
【００４４】
次に、図２(E) に示すように、第１絶縁膜１６を選択的にエッチングして、中央に第２導電膜パターン１３b が形成され、該第２導電膜パターン１３b の両側に第１導電膜パターン１３a が夫々形成され、全体としてサンドイッチ状に形成された半導体素子の配線工程を終了する。
次に、図２(F) に示すように、前記配線の両側の半導体基板１１の上面にn 型不純物をドーピングし、ソース／ドレイン１４を形成して、本発明に係る半導体素子の製造を終了する。
【００４５】
そして、本発明に係る半導体素子の製造方法の第１実施形態の他の例として、まず、第１実施形態と同様に、図２(A)(B)に示した工程を施した後、TiN 又はWNx を用いて保護膜１３c を形成し（図１(B) 参照）、その後、第１実施形態と同様に図２(C) 〜(F) に示した工程を順次行うと、前述した第２実施形態の配線及び半導体素子の構造を製造することができる。
【００４６】
以下、本発明に係る半導体素子の配線を用いた半導体素子の製造方法の第２実施形態について説明する。
まず、図３(A) に示すように、半導体基板１１の上面に、第１絶縁膜１６を蒸着した後、パターニングして開放部１６a 及び第１絶縁膜パターン１６b を形成する。
【００４７】
次に、開放部１６a において露出した半導体基板１１の上面に熱酸化を施して第２絶縁膜１２を形成し、該第２絶縁膜１２及び第１絶縁膜パターン１６b の上面に第３絶縁膜を形成しエッチバックを施して、開放部１６a の両側にサイドスペーサとしての第３絶縁膜パターン１７a を形成する。このとき、第３絶縁膜１７は第１絶縁膜１６及び第２絶縁膜１２ よりもエッチング選択比の大きい材料を用い、例えば、PSG のような物質を用いることができる。
【００４８】
また、エッチングを施して第３絶縁膜１７を除去するとき、該第３絶縁膜１７下方の第２絶縁膜１２を除去して、図(A’ ) に示すように、半導体基板１１の上面の一部を露出させ、図３（A”）に示すように、該露出された半導体基板１１の上面のみに選択的に第４絶縁膜１２’を形成することもできる。なお、該第４絶縁膜１２’は熱酸化法を施しても良く、酸化膜又は窒化膜を蒸着して形成する。
【００４９】
また、該第４絶縁膜１２’は第２絶縁膜１２と同様な材質を用いることもできるし、その厚さも第２絶縁膜１２と同様な厚さに形成することができる。次に、図３(B) に示すように、開放部１６a に第２導電膜パターン１３b を充填形成するが、該第２導電膜パターン１３b は金属層又は金属シリサイド層のような金属性膜によって形成する。その形成方法は、図３(A) 〜(A” ) に示すように、第２導電膜１３を形成した後、エッチバックを施すか、又は化学的機械研磨を施して形成する。
【００５０】
次に、図３(C) に示すように、第３絶縁膜パターン１７a のみを選択的に除去し、その除去された部位に、図３(D) に示すように、ドーピングされたポリシリコンを用いて第１導電膜パターン１３a を形成し、図３(E) に示すように、第１絶縁膜パターン１６b を除去して半導体素子の配線工程を終了する。
なお、図３(D) 、図３(E) に示すように、前記第２導電膜パターン１３b の両側に第１導電膜パターン１３a が配設されたサンドイッチ状の配線１３が形成されるが、該配線１３の両側の半導体基板１１の表面にn 型不純物を注入してn 型ドーピング層のソース／ドレイン１４を形成し、半導体素子の製造工程を終了する。
【００５１】
また、図３(A) 〜図３(A” ) に示した工程を施して、TiN 層又はWNx層を形成した後、エッチバックを施して、第３絶縁膜パターン１７a の側面に保護膜を形成し、図３(B) 〜図３(E) に示した工程を順次行うと、前記第２実施形態の配線及び半導体素子の構造を製造することができる。以下、本発明に係る半導体素子の配線を用いた半導体素子の製造方法の第３及び第４実施形態について説明する。
【００５２】
まず、図４(A) 〜(C) に示した工程を前述した図２(A) 〜(C) と同様に施し、図４(C) に示す半導体基板１１の上面の構造物上に、図４(D) に示すような第２導電膜２３を形成するが、該第２導電膜２３は、タングステン（W ）又は窒化チタニウム（TiN ）によって形成され、厚さは約２０００〜４０００Åである。
ここで、該第２導電膜２３を形成する以前に、図４(C) に示す半導体基板１１の上面の各構造物上に、TiN 層又はWNx 層を形成した後、エッチバックを施して第１導電膜パターン１３a と開放部１６a の夫々の上面に保護層２３c （図１（Ｄ）参照）を形成し、後述の工程を順次施して前記の第４実施形態の配線及び半導体素子の製造を製造することができる。
【００５３】
次に、図４(D) に示すように、前記第２導電膜２３を形成した後、図４(A) に示す開放部１６a を充填している第２導電膜２３の上面に該開放部１６a と同様な大きさのマスクパターン１８を形成し、該マスクパターン１８を利用して、第２導電膜２３をエッチングし、図４(E) に示すように、第２導電膜パターン２３b を形成する。
【００５４】
次に、図４(F) に示すように、第２絶縁膜パターン１６b のみを選択的にエッチングして半導体素子の配線２３の形成工程を終了し、該配線２３の両側の半導体基板１１の上面にn 型不純物をドーピングすると、前記の第３実施形態の配線及び半導体素子を製造することができる。
【図面の簡単な説明】
【図１】(A) 〜(D) 本発明に係る半導体素子の配線及びその配線を用いた半導体素子の構造を示した縦断面図
【図２】(A) 〜(F) 本発明に係る半導体素子の配線及びその配線を用いた半導体素子の製造方法の第１実施形態を示した工程縦断面図
【図３】(A) 〜(E) 本発明に係る半導体素子の配線及びその配線を用いた半導体素子の製造方法の第２実施形態を示した工程縦断面図
【図４】(A) 〜(F) 本発明に係る半導体素子の配線及びその配線を用いた半導体素子の製造方法の第３実施形態及び第４実施形態を示した工程縦断面図
【図５】(A) 〜(C) 従来の半導体素子の配線及びその配線を用いた半導体素子の構造を示した縦断面図
【符号の説明】
１１：半導体基板
１１a ：p 型ドーピング層
１２：第２絶縁膜（ゲート酸化膜）
１３：配線（ゲート電極）
１３a ：第１導電膜パターン（ポリシリコン層）
１３b 、２３b ：第２導電膜パターン（金属層）
１４：ソース／ドレイン（n 型ドーピング層）
Claims (4)
- 第１導電型のドーピング層が形成された半導体基板を準備する工程と、
該半導体基板の上面に第１絶縁膜を形成する工程と、
該第１絶縁膜をパターニングして、半導体基板の一部が露出された開放部を有する第１絶縁膜パターンを形成する工程と、
該開放部における半導体基板の上面にゲート絶縁膜となる第２絶縁膜を形成する工程と、
該第２絶縁膜及び第１絶縁膜パターン上に第３絶縁膜を形成する工程と、
該第３絶縁膜をエッチバックすることにより、該開放部の両側部にサイドスペーサとしての第３絶縁膜パターンを形成する工程と、
前記両側の第３絶縁膜パターン間の開放部内側に第２導電膜パターンを充填する工程と、
前記第３絶縁膜パターンを除去する工程と、
前記第３絶縁膜パターンの除去された部位に第１導電膜パターンを充填する工程と、
前記第１絶縁膜パターンを除去する工程と、を順次行い、
前記第１及び第２導電膜パターンがゲート電極となる半導体素子の形成方法において、
前記第１導電膜パターンが、ドーピングされたポリシリコン膜であり、
前記第２導電膜パターンが金属性膜であることを特徴とする半導体素子の形成方法。 - 前記第１絶縁膜パターンを除去する工程を施した後、前記半導体素子のゲート電極の両側の半導体基板の上面に、前記第１導電型と逆導電型である第２導電型のドーピング層を形成する工程が追加して行われることを特徴とする請求項１に記載の半導体素子の形成方法。
- 前記第３絶縁膜パターンの材質は、PSG であることを特徴とする請求項１又は請求項２に記載の半導体素子の形成方法。
- 前記第３絶縁膜パターンを形成した後、前記第３絶縁膜パターンによって覆われない前記第２絶縁膜の所定部位を除去する工程と、
該第２絶縁膜の除去された部位に新たなゲート絶縁膜となる第４絶縁膜を形成する工程と、を追加して行うことを特徴とする請求項１〜請求項３のいずれか１つに記載の半導体素子の形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1390/1998 | 1998-01-19 | ||
| KR1019980001390A KR100273273B1 (ko) | 1998-01-19 | 1998-01-19 | 반도체소자의배선,반도체소자및그제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11220130A JPH11220130A (ja) | 1999-08-10 |
| JP4065985B2 true JP4065985B2 (ja) | 2008-03-26 |
Family
ID=19531734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32760198A Expired - Fee Related JP4065985B2 (ja) | 1998-01-19 | 1998-11-18 | 半導体素子の形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6251760B1 (ja) |
| JP (1) | JP4065985B2 (ja) |
| KR (1) | KR100273273B1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6429110B1 (en) * | 2000-12-05 | 2002-08-06 | Vanguard International Semiconductor Corporation | MOSFET with both elevated source-drain and metal gate and fabricating method |
| US6300177B1 (en) * | 2001-01-25 | 2001-10-09 | Chartered Semiconductor Manufacturing Inc. | Method to form transistors with multiple threshold voltages (VT) using a combination of different work function gate materials |
| KR20040009748A (ko) * | 2002-07-25 | 2004-01-31 | 동부전자 주식회사 | 모스 트랜지스터의 제조 방법 |
| ITMI20022634A1 (it) * | 2002-12-13 | 2004-06-14 | St Microelectronics Srl | Dispositivo elettronico integrato e metodo |
| US6841826B2 (en) * | 2003-01-15 | 2005-01-11 | International Business Machines Corporation | Low-GIDL MOSFET structure and method for fabrication |
| KR100540341B1 (ko) * | 2003-12-31 | 2006-01-11 | 동부아남반도체 주식회사 | 반도체 소자 제조방법 |
| KR100597596B1 (ko) * | 2004-06-30 | 2006-07-06 | 주식회사 하이닉스반도체 | 반도체 메모리장치의 게이트전극 |
| DE102005002739B4 (de) | 2005-01-20 | 2010-11-25 | Infineon Technologies Ag | Verfahren zum Herstellen eines Feldeffekttransistors, Tunnel-Feldeffekttransistor und integrierte Schaltungsanordnung mit mindestens einem Feldeffekttransistor |
| US20070105295A1 (en) * | 2005-11-08 | 2007-05-10 | Dongbuanam Semiconductor Inc. | Method for forming lightly-doped-drain metal-oxide-semiconductor (LDD MOS) device |
| TW200723407A (en) * | 2005-12-13 | 2007-06-16 | St Microelectronics Crolles 2 | MOS transistor with better short channel effect control and corresponding manufacturing method |
| KR20100001747A (ko) * | 2008-06-27 | 2010-01-06 | 삼성전자주식회사 | 도전 구조물, 이의 형성 방법, 수직 필러 트랜지스터 및이의 제조 방법. |
| KR101124252B1 (ko) * | 2010-01-26 | 2012-03-27 | 주식회사 하이닉스반도체 | 반도체 장치 및 그 제조방법 |
| KR101145380B1 (ko) * | 2010-09-20 | 2012-05-15 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조방법 |
| US8461034B2 (en) * | 2010-10-20 | 2013-06-11 | International Business Machines Corporation | Localized implant into active region for enhanced stress |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4641170A (en) * | 1983-12-12 | 1987-02-03 | International Business Machines Corporation | Self-aligned lateral bipolar transistors |
| US5489543A (en) * | 1994-12-01 | 1996-02-06 | United Microelectronics Corp. | Method of forming a MOS device having a localized anti-punchthrough region |
| US5538913A (en) * | 1995-11-13 | 1996-07-23 | United Microelectronics Corporation | Process for fabricating MOS transistors having full-overlap lightly-doped drain structure |
| KR100206876B1 (ko) * | 1995-12-28 | 1999-07-01 | 구본준 | 모스전계효과트랜지스터 제조방법 |
| US5668021A (en) * | 1996-06-04 | 1997-09-16 | Motorola, Inc. | Process for fabricating a semiconductor device having a segmented channel region |
| US5801075A (en) * | 1996-10-30 | 1998-09-01 | Advanced Micro Devices, Inc. | Method of forming trench transistor with metal spacers |
| US5780340A (en) * | 1996-10-30 | 1998-07-14 | Advanced Micro Devices, Inc. | Method of forming trench transistor and isolation trench |
| US5960270A (en) * | 1997-08-11 | 1999-09-28 | Motorola, Inc. | Method for forming an MOS transistor having a metallic gate electrode that is formed after the formation of self-aligned source and drain regions |
| US6001695A (en) * | 1998-03-02 | 1999-12-14 | Texas Instruments - Acer Incorporated | Method to form ultra-short channel MOSFET with a gate-side airgap structure |
| US5981368A (en) * | 1998-11-05 | 1999-11-09 | Advanced Micro Devices | Enhanced shallow junction design by polysilicon line width reduction using oxidation with integrated spacer formation |
| US6051470A (en) * | 1999-01-15 | 2000-04-18 | Advanced Micro Devices, Inc. | Dual-gate MOSFET with channel potential engineering |
-
1998
- 1998-01-19 KR KR1019980001390A patent/KR100273273B1/ko not_active Expired - Fee Related
- 1998-11-18 JP JP32760198A patent/JP4065985B2/ja not_active Expired - Fee Related
-
1999
- 1999-01-19 US US09/233,171 patent/US6251760B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990065890A (ko) | 1999-08-05 |
| US6251760B1 (en) | 2001-06-26 |
| KR100273273B1 (ko) | 2001-02-01 |
| JPH11220130A (ja) | 1999-08-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100702282B1 (ko) | 반도체 장치 제조 방법 | |
| US6737308B2 (en) | Semiconductor device having LDD-type source/drain regions and fabrication method thereof | |
| US6713333B2 (en) | Method for fabricating a MOSFET | |
| JP4065985B2 (ja) | 半導体素子の形成方法 | |
| KR100244825B1 (ko) | 반도체장치 및 그 제조방법 | |
| KR100236248B1 (ko) | 반도체 장치와 그 제조 방법 | |
| JP7156811B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP2009123944A (ja) | 半導体装置及びその製造方法 | |
| US20030107082A1 (en) | Semiconductor device and method of forming the same | |
| US7449403B2 (en) | Method for manufacturing semiconductor device | |
| JP2007142208A (ja) | 半導体装置及びその製造方法 | |
| US7416934B2 (en) | Semiconductor device | |
| KR100596772B1 (ko) | 다마신 공정을 이용한 텅스텐 게이트 모스팻 소자의제조방법 | |
| JP3827603B2 (ja) | 半導体装置の製造方法 | |
| KR100589490B1 (ko) | 반도체 소자의 제조 방법 | |
| JP2002050702A (ja) | 半導体装置 | |
| JP2842842B2 (ja) | Ｍｏｓ型半導体装置およびその製造方法 | |
| US6521517B1 (en) | Method of fabricating a gate electrode using a second conductive layer as a mask in the formation of an insulating layer by oxidation of a first conductive layer | |
| JPH08264771A (ja) | 半導体装置及びその製造方法 | |
| KR20050028514A (ko) | 모스 트랜지스터의 게이트를 갖는 반도체 소자 및 그형성방법 | |
| JP2001024186A (ja) | 半導体装置の製造方法 | |
| JPH05283685A (ja) | 半導体装置とその製造方法 | |
| JPH11163325A (ja) | 半導体装置及びその製造方法 | |
| JP3608999B2 (ja) | 半導体装置の製造方法 | |
| JP4065797B2 (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20050218 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050311 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20050506 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070219 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070411 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070711 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070808 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071105 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071128 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071218 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110118 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120118 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120118 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130118 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |