KR101124252B1 - 반도체 장치 및 그 제조방법 - Google Patents
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Abstract
본 발명은 문턱전압 변동을 방지할 수 있는 반도체 장치 및 그 제조방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 장치는 제1도전형을 갖는 기판상의 제2도전형전극과 상기 제2도전형전극 양측의 제1도전형전극을 포함하는 게이트; 상기 게이트 양측 상기 기판에 형성된 제2도전형의 제1불순물영역; 상기 제1불순물영역으로부터 확장되어 상기 제1도전형전극과 중첩되는 제2도전형의 제2불순물영역을 포함하고 있으며, 상술한 본 발명에 따르면, 반도체 장치의 동작전류를 개선하기 위해 사용된 제2불순물에 의해 제2불순물영역이 형성되더라도, 제2불순물영역과 중첩되고, 제2불순물영역과 서로 상보적인 도전형을 갖는 제1도전형전극을 구비함으로써, 문턱전압 변동을 방지할 수 있는 효과가 있다.
Description
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 채널 길이를 증가시킬 수 있는 반도체 장치 및 그 제조방법에 관한 것이다.
최근 반도체 장치 예컨대, 트랜지스터의 동작특성 특히, 문턱전압 특성을 확보하기 위해 트랜지스터가 표면채널(surface channel)을 갖도록 게이트전극으로 사용되는 폴리실리콘막의 도전형을 조절하고 있다. 즉, NMOS 트랜지스터에서는 게이트전극으로 N형 폴리실리콘막을 사용하고, PMOS 트랜지스터에는 게이트전극으로 P형 폴리실리콘막을 사용하고 있다.
한편, 우수한 동작특성을 갖는 반도체 장치을 개발하기 위한 일환으로 접합영역(예컨대, 소스 및 드레인영역)을 형성하기 위한 이온주입공정에 대한 연구가 활발하게 진행되고 있으며, 최근에는 랜딩플러그와 접합영역 사이의 콘택저항 개선을 통한 동작전류(on current) 개선에 대한 연구가 활발하게 진행되고 있다.
도 1a 내지 도 1d는 종래기술에 따른 반도체 장치의 제조방법을 도시한 공정단면도이다. 이하에서는, NMOS 트랜지스터의 제조방법을 예시하여 설명한다.
도 1a에 도시된 바와 같이, 기판(11) 상에 게이트절연막(12) 및 N형 폴리실리콘막(13)을 순차적으로 형성한다.
도 1b에 도시된 바와 같이, N형 폴리실리콘막(13) 상에 텅스텐막(14), 게이트하드마스크막(15)을 순차적으로 형성하고, 게이트하드마스크막(15), 텅스텐막(14), N형 폴리실리콘막(13) 및 게이트절연막(12)을 선택적으로 식각하여 게이트(101)를 형성한다. 이하, 식각된 N형 폴리실리콘막(13) 및 게이트절연막(12)의 도면부호를 각각 '13A' 및 '12A'로 변경하여 표기한다.
다음으로, 게이트(101) 양측벽에 스페이서(16)를 형성한 다음 게이트(101) 및 스페이서(16)를 이온주입마스크로 기판(101)에 N형 제1불순물을 제1이온주입공정을 실시하여 게이트(101) 양측 기판(11)에 소스 및 드레인영역으로 작용하는 제1불순물영역(17)을 형성한다.
도 1c에 도시된 바와 같이, 후속 공정을 통해 형성될 랜딩플러그(미도시)와 제1불순물영역(17) 사이의 콘택저항을 개선하기 위해 제1불순물영역(17)에 N형 제2불순물을 추가적으로 주입하는 제2이온주입공정을 실시한다. 이때, 제2불순물은 랜딩플러그와 제1불순물영역(17) 사이의 콘택저항 개선을 위해 제1불순물보다 큰 고용도(solid solubility)를 갖는 물질을 사용한다. 참고로, 고용도란 용해도(solubility) 개념을 고체상태를 갖는 물질에 적용한 것으로, 기판(용매)에 도핑시킬 수 있는 불순물(용질)의 최대량을 의미한다.
도 1d에 도시된 바와 같이, 열처리를 실시하여 주입된 제1 및 제2불순물을 활성화시킨다. 이때, 제1불순물과 제2불순물의 고용도 차이에 기인한 확산특성 차이로 인해 게이트(101) 아래 기판(11)에 제1불순물영역(17)으로부터 확장되고, 소스 및 드레인영역으로 작용하는 제2불순물영역(18)이 형성된다. 즉, 제1불순물영역(17)은 기판(11)에 제1 및 제2불순물이 도핑된 영역이고, 제2불순물영역(18)은 기판(11)에 제2불순물이 도핑된 영역이다.
하지만, 종래기술에 따른 반도체 장치는 랜딩플러그와 제1불순물영역(17) 사이의 콘택저항을 감소시켜 반도체 장치의 동작전류를 개선하기 위한 제2이온주입공정시 제1불순물보다 고용도가 큰 제2불순물을 사용하기 때문에 열처리공정시 제1불순물영역(17)으로부터 확장된 제2불순물영역(18)이 형성되는 문제점 있다.
구체적으로, 제1불순물로 비소(As)를 사용할 경우에 제2불순물로는 비소보다 고용도가 큰 인(P)을 사용한다. 이때, 인은 비소보다 원자량이 작고, 확산특성 예컨대, 열처리에 의한 확산거리가 큰 물질이기 때문에 열처리공정시 제1불순물의 확산거리보다 제2불순물의 확산거리가 더 크다.
제2이온주입공정시 주입된 제2불순물에 의하여 형성된 제2불순물영역(18)은 게이트전극으로 작용하는 N형 폴리실리콘막(13A)과 N형 소스 및 드레인영역-제1 및 제2불순물영역(17, 18)이 중첩되는 면적을 증가시켜 반도체 장치의 문턱전압을 변동시키는 문제점, DIBL(Drain Induced Barrier Lower) 특성을 열화시키는 문제점 및 기설정된 채널영역(C)의 길이를 감소시켜 단채널효과를 심화시키는 문제점을 유발한다.
아울러, 반도체 장치의 집적도가 증가함에 따라 게이트절연막(12A)의 두께가 감소하고, 랜딩플러그와 제1불순물영역(17) 사이의 콘택저항 감소를 위한 제2이온주입공정으로 제1불순물영역(17)의 불순물 도핑농도를 증가시킴에 따라 게이트(101)와 제1불순물영역(17) 사이에 걸리는 전계가 증가하여 반도체 장치의 문턱전압이 변동되는 문제점이 더욱더 심화된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 문턱전압 변동을 방지할 수 있는 반도체 장치 및 그 제조방법을 제공한다.
또한, 본 발명은 DIBL 특성 열화를 방지할 수 있는 반도체 장치 및 그 제조방법을 제공한다.
또한, 본 발명은 단채널효과를 개선할 수 있는 반도체 장치 및 그 제조방법을 제공한다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 반도체 장치는 제1도전형을 갖는 기판상의 제2도전형전극과 상기 제2도전형전극 양측의 제1도전형전극을 포함하는 게이트; 상기 게이트 양측 상기 기판에 형성된 제2도전형의 제1불순물영역; 및 상기 제1불순물영역으로부터 확장되어 상기 제1도전형전극과 중첩되는 제2도전형의 제2불순물영역을 포함한다.
상기 제1도전형과 상기 제2도전형은 서로 상보적인 도전형일 수 있다. 즉, 상기 제1도전형이 P형이면 상기 제2도전형이 N형이고, 상기 제1도전형이 N형이면 상기 제2도전형이 P형일 수 있다.
상기 제1불순물영역은 서로 다른 고용도를 갖는 제1불순물과 제2불순물을 포함하고, 상기 제2불순물영역은 상기 제2불순물을 포함할 수 있다. 상기 제1불순물과 상기 제2불순물은 동일한 도전형을 갖고, 상기 제1불순물보다 상기 제2불순물의 고용도가 더 클 수 있다.
상기 제1불순물은 비소(As) 또는 안티몬(Sb)를 포함하고, 상기 제2불순물은 인(P)을 포함할 수 있다. 또한, 상기 제1불순물은 칼륨(Ga) 또는 인듐(In)을 포함하고, 상기 제2불순물은 붕소(B)를 포함할 수 있다.
상기 제1불순물영역의 불순물 도핑농도가 상기 제2불순물영역의 불순물 도핑농도보다 높을 수 있다.
상기 게이트의 선폭은 상기 제1도전형전극의 선폭 및 상기 제2도전형전극의 선폭보다 클 수 있다. 상기 제2도전형전극의 선폭은 상기 제1도전형전극의 선폭보다 클 수 있다.
상기 게이트는, 상기 제1 및 제2도전형전극과 상기 기판 사이에 개재된 게이트절연막; 상기 제1 및 제2도전형전극 상의 금속성전극; 및 상기 금속성전극 상의 게이트하드마스크막을 포함할 수 있고, 상기 제1 및 제2도전형전극은 실리콘막을 포함할 수 있다.
상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명의 반도체 장치 제조방법은, 제1도전형을 갖는 기판상에 제2도전형전극과 상기 제2도전형전극 양측의 제1도전형전극을 포함하는 게이트를 형성하는 단계; 상기 게이트를 이온주입마스크로 제1불순물을 이온주입하는 제1이온주입공정을 실시하여 상기 게이트 양측 기판에 제2도전형의 제1불순물영역을 형성하는 단계; 상기 게이트를 이온주입마스크로 상기 제1불순물영역에 상기 제1불순물보다 큰 고용도를 갖는 제2불순물을 이온주입하는 제2이온주입공정을 실시하는 단계; 및 열처리를 실시하여 상기 제1불순물영역으로부터 확장되어 상기 제1도전형전극과 중첩되는 제2도전형의 제2불순물영역을 형성하는 단계를 포함한다.
상기 제1도전형과 상기 제2도전형은 서로 상보적인 도전형일 수 있다. 즉, 상기 제1도전형이 P형이면 상기 제2도전형이 N형이고, 상기 제1도전형이 N형이면 상기 제2도전형이 P형일 수 있다.
상기 제1불순물영역은 상기 기판에 상기 제1 및 제2불순물을 도핑시켜 형성하고, 상기 제2불순물은 상기 기판에 상기 제2불순물을 도핑시켜 형성할 수 있다. 이때, 상기 제2불순물영역은 상기 제1불순물영역에 도핑된 상기 제2불순물을 상기 열처리공정시 확산시켜 형성할 수 있다. 상기 제1불순물과 상기 제2불순물은 서로 동일한 도전형을 가질 수 있다.
상기 제1불순물은 비소(As) 또는 안티몬(Sb)을 포함하고, 상기 제2불순물은 인(P)을 포함할 수 있다. 또한, 상기 제1불순물은 칼륨(Ga) 또는 인듐(In)을 포함하고, 상기 제2불순물은 붕소(B)를 포함할 수 있다.
상기 제1불순물영역의 불순물 도핑농도가 상기 제2불순물영역의 불순물 도핑농도보다 높을 수 있다.
상기 게이트를 형성하는 단계는, 상기 기판상에 제2도전형을 갖는 도전막을 형성하는 단계; 상기 도전막 상에 감광막패턴을 형성하는 단계; 상기 감광막패턴으로인해 오픈된 상기 도전막이 제1도전형을 갖도록 카운터도핑을 실시하는 단계; 및 상기 도전막을 선택적으로 식각하는 단계를 포함할 수 있다. 이때, 상기 감광막패턴의 선폭은 상기 게이트의 선폭보다 작을 수 있다.
상기 게이트의 선폭은 상기 제1도전형전극의 선폭 및 상기 제2도전형전극의 선폭보다 클 수 있다. 상기 제2도전형전극의 선폭은 상기 제1도전형전극의 선폭보다 클 수 있다.
상기 제1 및 제2도전형전극은 실리콘막을 포함할 수 있다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 반도체 장치의 동작전류를 개선하기 위한 제2이온주입공정시 사용된 제2불순물에 의해 제2불순물영역이 형성되더라도, 제2불순물영역과 중첩되고, 제2불순물영역과 서로 상보적인 도전형을 갖는 제1도전형전극을 구비함으로써, 문턱전압 변동 및 DIBL 특성 열화를 방지할 수 있는 효과가 있다.
또한, 제2불순물영역과 중첩되는 제1도전형전극을 구비함으로써, 국부적으로 매몰채널을 형성할 수 있으며, 이를 통해 반도체 장치의 채널 길이를 증가시킬 수 있는 효과가 있다. 이를 통해, 본 발명은 반도체 장치의 집적도가 증가하더라도, 단채널효과에 기인한 반도체 장치의 특성 열화를 방지할 수 있는 효과가 있다.
또한, 반도체 장치의 집적도가 증가함에 따라 게이트절연막의 두께가 감소하고, 제1불순물영역의 불순물 도핑농도가 증가하더라도, 제1도전형전극 및 제2불순물영역을 구비함으로써, 게이트 양측 가장자리 아래에 매몰채널이 형성되기 때문에 반도체 장치내 전계가 증가하는 것을 방지할 수 있는 효과가 있다. 이를 통해, 본 발명은 전계 증가에 기인한 문제점 예컨대, 문턱전압 변동을 방지할 수 있는 효과가 있다.
도 1a 내지 도 1d는 종래기술에 따른 반도체 장치의 제조방법을 도시한 공정단면도.
도 2는 본 발명의 일실시예에 따른 반도체 장치를 도시한 단면도.
도 3은 도 2에 도시된 I-I`절취선에 따른 에너지밴드를 도시한 도면.
도 4a 내지 도 4f는 본 발명의 일실시예에 따른 반도체 장치의 제조방법을 도시한 공정단면도.
도 2는 본 발명의 일실시예에 따른 반도체 장치를 도시한 단면도.
도 3은 도 2에 도시된 I-I`절취선에 따른 에너지밴드를 도시한 도면.
도 4a 내지 도 4f는 본 발명의 일실시예에 따른 반도체 장치의 제조방법을 도시한 공정단면도.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술할 본 발명은 반도체 장치의 문턱전압 변동 방지, DIBL 특성 열화 방지 및 단채널효과를 개선할 수 있는 반도체 장치 및 그 제조방법을 제공한다. 이를 위해, 본 발명은 게이트전극이 제1전극과 제1전극 양측에서 제1전극과 상보적인 도전형을 갖는 제2전극을 포함하고, 랜딩플러그와 소스 및 드레인영역의 콘택저항을 감소시켜 반도체 장치의 동작전류를 개선하기 위하여 소스 및 드레인영역에 추가적으로 불순물을 이온주입함에 따라 발생하는 불순물영역이 제2전극과 중첩되는 반도체장치를 제공한다. 이를 통해, 제1전극 아래 기판에는 표면채널이 형성하고, 제2전극 아래 기판에는 매몰채널을 형성하는 것을 특징으로 한다.
이하, 본 발명의 실시예에서는 NMOS 트랜지스터에 본 발명의 기술사상(즉, 특징)을 적용한 경우를 예시하여 설명한다. 따라서, 이하의 설명에서 제1도전형은 P형이고, 제2도전형은 N형이다. 물론, 본 발명의 기술사상은 PMOS 트랜지스터에도 동일하게 적용이 가능하며, 이 경우에는 제1도전형이 N형이고, 제2도전형이 P형이다.
도 2는 본 발명의 일실시예에 따른 반도체 장치를 도시한 단면도이다.
도 2에 도시된 바와 같이, 본 발명의 일실시예에 따른 반도체 장치는 제1도전형을 갖는 기판(31)상의 제2도전형전극(33)과 제2도전형전극(33) 양측의 제1도전형전극(35)을 포함하는 게이트(102), 게이트(102) 양측 기판(31)에 형성된 제2도전형의 제1불순물영역(39) 및 제1불순물영역(39)으로부터 확장되어 제1도전형전극(35)과 중첩되는 제2도전형의 제2불순물영역(40)을 포함한다. 또한, 게이트(102) 양측벽에 형성된 스페이서(38)를 더 포함할 수 있다. 이때, 스페이서(38)는 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 둘 이상이 적층된 적층막일 수 있다.
제1도전형을 갖는 기판(31)은 실리콘기판일 수 있으며, 기판(31) 전체가 제1도전형을 갖거나, 또는 기판(31)에서 반도체 장치가 형성될 영역만 국부적으로 제1도전형을 갖는 경우를 포함한다.
게이트(102)는 제1 및 제2도전형전극(35, 33)과 기판(31) 사이에 개재된 게이트절연막(32), 제1 및 제2도전형전극(35, 33) 상의 금속성전극(36), 금속성전극(36) 상의 게이트하드마스크막(37)을 포함할 수 있다. 게이트절연막(32)은 산화막 예컨대, 실리콘산화막(SiO2)일 수 있다. 제1도전형전극(35), 제2도전형전극(33) 및 금속성전극(36)은 게이트전극으로 작용한다. 이때, 제1 및 제2도전형전극(35, 33)은 실리콘막일 수 있으며, 실리콘막으로는 폴리실리콘막(poly-Si), 실리콘게르마늄막(SiGe)등을 사용할 수 있다. 그리고, 금속성전극(36)은 금속막, 금속산화막, 금속질화막 및 금속실리사이드막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 둘 이상이 적층된 적층막일 수 있다. 게이트하드마스크막(37)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 둘 이상이 적층된 적층막일 수 있다.
게이트(102)의 선폭(W1)은 제1도전형전극(35)의 선폭(W3) 및 제2도전형전극(33)의 선폭(W2)보다 큰 것이 바람직하다. 이때, 게이트(102)의 선폭(W1) 및 제2도전형전극(W2)의 선폭(W2)와 제1도전형전극(35)의 선폭(W3)의 합(W1 = W2 + 2W3)으로 정의할 수 있다. 그리고, 제2도전형전극(33)의 선폭(W2)은 제1도전형전극(35)의 선폭(W3)보다 큰 것이 바람직하다.
제1도전형을 갖는 기판(31)과 서로 상보적인 도전형을 갖는 제2도전형전극(33)은 표면채널(C1)을 형성하는 역할을 수행한다. 그리고, 제2도전형전극(33) 양측의 제1도전형전극(35)은 제2불순물영역(40)과 서로 상보적인 도전형을 가짐에 따라 매몰채널(C2)을 형성하여 반도체 장치의 채널(C) 길이를 증가시키는 역할을 수행한다(도 3 참조). 이때, 채널(C)은 표면채널(C1)과 매몰채널(C2)의 합으로 정의할 수 있다.
제1불순물영역(39)은 소스 및 드레인영역으로 작용하며, 서로 다른 고용도를 갖는 제1불순물과 제2불순물을 포함할 수 있다. 즉, 제1불순물영역(39)은 기판(31)에 제1 및 제2불순물이 도핑되어 형성된 영역이라 할 수 있다. 이때, 제1불순물 및 제2불순물은 제1불순물영역(39)과 동일한 도전형 즉, 제2도전형을 가지며, 제1불순물의 고용도보다 제2불순물의 고용도가 더 크다. 따라서, 제1불순물은 소스 및 드레인영역으로 형성하는 역할을 수행하고, 제2불순물은 제1불순물영역(39) 상에 형성되는 랜딩플러그(미도시)와 제1불순물영역(39) 사이의 콘택저항을 감소시켜 반도체 장치의 동작전류를 개선하는 역할을 수행한다.
NMOS 트랜지스터의 경우에 제1불순물은 비소(As) 또는 안티몬(Sb)을 포함하고, 제2불순물은 인(P)을 포함할 수 있다. PMOS 트랜지스터의 경우에 제1불순물은 칼륨(Ga) 또는 인듐(In)을 포함하고, 제2불순물은 붕소(B)를 포함할 수 있다. 여기서, 통상적으로 큰 고용도를 갖는 물질 예컨대, 인 또는 붕소는 동일 그룹에 속하는 다른 물질 예컨대, 비소, 안티몬, 칼륨, 인듐등에 비하여 원자량이 작은 물질로서 확산특성이 상대적으로 우수하다. 일례로, 인은 비소에 비하여 확산특성 예컨대, 열처리시 확산거리, 확산속도등이 더 크다.
상술한 고용도 차이에 기인한 확산특성의 차이로 인해 제2불순물영역(40)은 제1불순물영역(39)의 제2불순물이 확산하여 형성된 것일 수 있다. 즉, 제2불순물영역(40)은 제2불순물을 포함하며, 기판(31)에 제2불순물이 도핑되어 형성된 영역일 수 있다. 그리고, 제2불순물영역(40)은 제1불순물영역(39)으로부터 확산된 제2불순물에 의해 형성된 것임에 따라 제2불순물영역(40)의 불순물 도핑농도가 제1불순물영역(39)의 불순물 도핑농도보다 작을 수 있다.
제2도전형을 갖는 제2불순물영역(40)은 제1도전형전극(35)과 서로 상보적인 도전형을 가짐에 따라 매몰채널(C2)을 형성하는 역할을 수행한다(도 3 참조). 이때, 제2불순물영역(40)은 제1도전형전극(35)과는 중첩하되, 제2도전형전극(33)과 중첩되지 않도록 형성하는 것이 바람직하다. 이는, 서로 동일한 도전형을 갖는 제2불순물영역(40)과 제2도전형전극(33)이 중첩됨에 따라 문턱전압 변동, DIBL 특성 열화 및 채널(C) 길이 감소와 같은 문제점을 유발하기 때문이다.
상술한 구조를 갖는 반도체 장치는 제2도전형전극(33) 양측의 제1도전형전극(35)을 구비함에 따라 랜딩플러그와 제1불순물영역(39) 사이의 콘택저항을 개선하기 위해 도입된 제2불순물에 의해 형성된 제2불순물영역(40)과 동일한 도전형을 갖는 제2도전형전극(33)이 중첩되는 것을 방지함으로써, 문턱전압 변동 및 DIBL 특성 열화를 방지할 수 있다.
또한, 제1도전형전극(35) 및 제2불순물영역(40)을 구비함으로써, 국부적으로 매몰채널(C2)을 형성하여 반도체 장치의 채널(C) 길이를 증가시킬 수 있다. 따라서, 반도체 장치의 집적도가 증가하더라도 단채널효과에 기인한 반도체 장치의 특성 열화를 방지할 수 있다.
또한, 반도체 장치의 집적도가 증가함에 따라 게이트절연막(32)의 두께가 감소하고, 제1불순물영역(39)의 불순물 도핑농도가 증가하더라도, 제1도전형전극(35) 및 제2불순물영역(40)을 구비함으로써, 게이트(102) 양측 가장자리 아래에 매몰채널(C2)이 형성되기 때문에 반도체 장치내 전계가 증가하는 것을 방지할 수 있다. 이를 통해, 전계 증가에 기인한 문제점 예컨대, 문턱전압 변동을 방지할 수 있다.
상술한 바와 같이, 본 발명의 일실시예에 따른 반도체 장치는 제1도전형전극(35) 및 제2불순물영역(40)을 구비함으로써, 국부적으로 매몰채널(C2)을 형성하는 바, 매몰채널(C2) 형성 원리에 대하여 도 3을 참조하여 구체적으로 설명한다.
도 3은 본 발명의 일실시예에 따른 반도체 장치에서 매몰채널 형성원리를 설명하기 위해 도 2에 도시된 I-I' 절취선을 따른 에너지밴드를 도시한 도면이다. 이하의 설명에서 제1도전형전극(35), 제2불순물영역(40) 및 기판(31)의 도전형이 각각 P형, N형 및 P형인 경우를 예시하여 설명한다. 그리고, 'Ec'는 전도대, 'Ev'는 가전자대, 'Ef'는 페르미준위 'e'는 전자를 의미한다.
도 2 및 도 3을 참조하면, 제1도전형전극(35), 제2불순물영역(40) 및 기판(31)이 접합되기 이전에는 제1도전형전극(35)과 기판(31)은 페르미준위가 가전자대에 인접하고, 제2불순물영역(40)은 페르미준위가 전도대에 인접한 형태를 갖는다.
다음으로, 제1도전형전극(35), 제2불순물영역(40) 및 기판(31)이 접합된 이후 열평형상태에서는 페르미준위가 동일한 레벨을 갖기 때문에 제2불순물영역(40)에서의 전도대 레벨이 제1도전형전극(35) 및 기판(31)에 비하여 상대적으로 낮은 레벨에 위치하는 것을 알 수 있다. 즉, 제2불순물영역(40)에서의 전도대 레벨이 상대적으로 낮기 때문에 전자는 기판(31)과 제2불순물영역(40)의 경계면을 따라 이동하기 할 수 밖에 없다.
정리하면, 제1도전형전극(35)에 의해 형성되는 매몰채널(C2)은 기판(31)과 제2불순물영역(40)의 표면을 따라 형성되며, 제2불순물영역(40)이 기판(31)내에 형성됨에 따라 제2도전형전극(33)에 의해 형성되는 표면채널(C1)보다 상대적으로 기판(31) 내 더 깊은곳에 형성되기에 매몰채널(C2)이라 정의할 수 있다.
도 4a 내지 도 4f는 본 발명의 일실시예에 따른 반도체 장치 제조방법을 도시한 공정단면도이다.
도 4a에 도시된 바와 같이, 제1도전형을 갖는 기판(51) 상에 게이트절연막(52)을 형성한다. 이때, 기판(51)으로는 실리콘기판을 사용할 수 있다. 구체적으로, 제1도전형을 갖는 기판(51)은 제1도전형을 갖는 실리콘기판을 사용하거나, 또는 반도체 장치가 형성될 영역의 기판(51)에 국부적으로 제1도전형의 불순물을 도핑하여 형성할 수도 있다.
게이트절연막(52)은 산화막 예컨대, 열산화법(Thermal oxidation)을 사용하여 실리콘산화막(SiO2)으로 형성할 수 있다.
다음으로, 게이트절연막(52) 상에 제2도전형의 불순물이 도핑된 실리콘막(53)을 형성한다. 이때, 실리콘막(53)으로는 폴리실리콘막, 실리콘게르마늄막등을 사용할 수 있다.
여기서, 제2도전형의 불순물이 도핑된 실리콘막(53)은 게이트절연막(52) 상에 실리콘막(53)을 형성한 후에 제2도전형의 불순물을 이온주입하는 방법으로 형성할 수 있다. 한편, 게이트절연막(52) 상에 실리콘막을 형성함과 동시에 불순물가스를 주입하여 제2도전형의 불순물이 도핑된 실리콘막(53)을 형성할 수도 있다. 통상적으로, 실리콘막(53)을 증착함과 동시에 불순물가스를 주입하는 방법에 비하여 실리콘막(53)을 형성한 이후에 불순물을 이온주입하는 방법이 도핑효율 측면에서 우수한 바, 본 발명의 일실시예에서는 이온주입을 통해 제2도전형의 불순물이 도핑된 실리콘막(53)을 형성하는 것이 바람직하다.
제2도전형을 갖는 불순물로는 인(P), 비소(As) 및 안티몬(Sb)으로 이루어진 그룹으로부터 선택된 어느 하나를 사용하거나, 둘 이상을 혼합하여 사용할 수 있다.
도 4b에 도시된 바와 같이, 제2도전형의 불순물이 도핑된 실리콘막(53) 상에 감광막패턴(54)을 형성한다. 이때, 감광막패턴(54)의 선폭(W2)은 후속 공정을 통해 형성될 게이트의 선폭보다 작은 것이 바람직하다.
다음으로, 감광막패턴(54)을 이온주입마스크로 제1도전형의 불순물을 제2도전형의 불순물이 도핑된 실리콘막(53)에 주입하는 이온주입공정을 실시한다. 이때, 이온주입공정은 감광막패턴(54)이 형성되지 않은 영역 즉, 제1도전형의 불순물이 주입된 영역의 실리콘막(53) 도전형이 제2도전형에서 제1도전형으로 전환되도록 실시한다. 즉, 이온주입공정은 카운터도핑(counter doping)이 되도록 실시한다.
제1도전형을 갖는 불순물로는 붕소(B), 갈륨(Ga) 및 인듐(In)으로 이루어진 그룹으로부터 선택된 어느 하나를 사용하거나, 둘 이상을 혼합하여 사용할 수 있다.
이하, 상술한 이온주입공정에 의해 제2도전형에서 제1도전형으로 도전형이 전환된 실리콘막(53)의 표기를 '제1도전형 실리콘막(55)'로 변경하여 표기하고, 감광막패턴(54)에 의해 여전히 제2도전형을 갖는 실리콘막(53)의 표기를 '제2도전형 실리콘막(53A)'로 변경하여 표기한다.
다음으로, 감광막패턴(54)을 제거한 후에 열처리공정을 실시하여 제1도전형 실리콘막(55) 및 제2도전형 실리콘막(53A)에 주입된 불순물들을 활성화시킨다. 이때, 제2도전형 실리콘막(53A)의 선폭은 감광막패턴(54)의 선폭(W2)과 동일할 수 있다. 이하, 제2도전형 실리콘막(53A)의 선폭을 'W2'로 표기한다.
도 4c에 도시된 바와 같이, 제1도전형 실리콘막(55) 및 제2도전형 실리콘막(53A)이 형성된 기판(51) 전면에 금속성막(56) 및 게이트하드마스크막(57)을 순차적으로 형성한다. 이때, 금속성막(26)은 금속막, 금속산화막, 금속질화막 및 금속실리사이드막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 둘 이상이 적층된 적층막으로 형성할 수 있다. 그리고, 게이트하드마스크막(57)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 둘 이상이 적층된 적층막으로 형성할 수 있다.
다음으로, 게이트마스크를 이용하여 게이트하드마스크막(57), 금속성막(56), 제1도전형 실리콘막(55) 및 게이트절연막(52)을 순차적으로 식각하여 게이트(103)를 형성한다. 이하, 식각된 제1도전형 실리콘막(55) 및 게이트절연막(52)의 도면부호를 각각 '55A' 및 '52A'로 변경하여 표기한다.
게이트(103)를 형성하기 위한 식각공정이 완료된 시점에서 제1도전형 실리콘막(55A)은 제2도전형 실리콘막(53A)의 양측에 배치되도록 형성하는 것이 바람직하다. 따라서, 게이트(103)의 선폭(W1)은 제2도전형 실리콘막(53A)의 선폭(W2)과 제1도전형 실리콘막(55A) 선폭(W3)의 합(W1 = W2 + 2W3)으로 정의할 수 있다. 이때, 게이트(103)의 선폭(W1)은 제2도전형 실리콘막(53A)보다 큰 것이 바람직하며(W1 > W2), 제2도전형 실리콘막(53A)의 선폭(W2)은 제1도전형 실리콘막(55A)의 선폭(W3)보2)다 큰 것이 바람직하다(W2 > W3).
다음으로, 게이트(103) 양측벽에 스페이서(58)를 형성한다. 스페이서(58)는 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 둘 이상이 적층된 적층막으로 형성할 수 있다.
도 4d에 도시된 바와 같이, 게이트(103) 및 스페이서(58)를 이온주입마스크로 제2도전형을 갖는 제1불순물을 이온주입하는 제1이온주입공정을 실시하여 게이트(103) 양측 기판(51)에 제2도전형의 제1불순물영역(59)을 형성한다. 이후, 제1불순물영역(39)은 소스 및 드레인영역으로 작용한다.
여기서, NMOS 트랜지스터의 경우에는 제1불순물로 비소(As) 또는 안티몬(Sb)을 사용할 수 있고, PMOS 트랜지스터의 경우에는 제1불순물로 칼륨(Ga) 또는 인듐(In)을 사용할 수 있다.
도 4e에 도시된 바와 같이, 후속 공정을 통해 제1불순물영역(59) 상에 형성될 랜딩플러그와 제1불순물영역(59) 사이의 콘택저항을 개선하기 위해 제2도전형을 갖는 제2불순물을 제1불순물영역(59)에 추가적으로 주입하는 제2이온주입공정을 실시한다. 이때, 게이트(103)와 스페이서(58)를 이온주입마스크로 제2이온주입공정을 실시할 수 있다.
제2불순물은 랜딩플러그와 제1불순물영역(59) 사이의 콘택저항을 개선하기 위해 즉, 제1불순물영역(59)의 저항을 감소시키기 위해 제1불순물보다 고용도가 큰 물질을 사용하는 것이 바람직하다. 예컨대, NMOS 트랜지스터의 경우에는 인(P)을 사용할 수 있고, PMOS 트랜지스터의 경우에는 붕소(B)를 사용할 수 있다.
도 4f에 도시된 바와 같이, 열처리를 실시하여 제1불순물영역(59)에 주입된 제1불순물 및 제2불순물을 활성화시킨다. 이때, 제1불순물과 제2불순물의 고용도 차이에 기인한 확산특성 예컨대, 열처리에 따른 확산거리, 확산속도등의 차이로 인하여 제1불순물영역(59)으로부터 확장되어 제1도전형전극(55A)과 중첩되는 제2도전형의 제2불순물영역(60)이 형성된다. 통상적으로, 제1불순물보다 고용도가 큰 제2불순물의 원자량이 작기 때문에 제2불순물의 확산특성이 제1불순물보다 우수하다. 따라서, 제2불순물영역(60)은 제2불순물을 포함한다.
여기서, 제2불순물영역(60)은 제1불순물영역(59) 내 제2불순물이 확산되어 형성되고, 랜딩플러그와 제1불순물영역(59)의 사이의 콘택을 개선시키는 측면에서 제2불순물영역(60)의 불순물 도핑농도가 제1불순물영역(59)의 불순물 도핑농도보다 낮은 것이 바람직하다.
그리고, 제2도전형을 갖는 제2불순물영역(60)은 중첩되는 제1도전형전극(55A)과 서로 상보적인 도전형을 가짐에 따라 매몰채널(C)을 형성하는 역할을 수행한다(도 3 참조). 이때, 제2불순물영역(60)은 제1도전형전극(55A)과는 중첩하되, 제2도전형전극(53A)과 중첩되지 않도록 형성하는 것이 바람직하다. 이는 열처리공정간 열처리시간 또는 열처리온도와 같은 공정조건을 조절하여 제어할 수 있다.
상술한 공정과정을 통해 본 발명의 일실시예에 따른 반도체 장치를 형성할 수 있다. 위 공정과정을 통해 형성된 반도체 장치는 제2도전형전극(53A) 양측의 제1도전형전극(55A)을 구비함에 따라 랜딩플러그와 제1불순물영역(59) 사이의 콘택저항을 개선하기 위해 도입된 제2불순물에 의해 형성된 제2불순물영역(60)과 동일한 도전형을 갖는 제2도전형전극(53A)이 중첩되는 것을 방지함으로써, 문턱전압 변동 및 DIBL 특성 열화를 방지할 수 있다.
또한, 제1도전형전극(55A) 및 제2불순물영역(60)을 구비함으로써, 국부적으로 매몰채널을 형성하여 반도체 장치의 채널 길이를 증가시킬 수 있다. 따라서, 반도체 장치의 집적도가 증가하더라도 단채널효과에 기인한 반도체 장치의 특성 열화를 방지할 수 있다.
또한, 반도체 장치의 집적도가 증가함에 따라 게이트절연막(52A)의 두께가 감소하고, 제1불순물영역(59)의 불순물 도핑농도가 증가하더라도, 제1도전형전극(55A) 및 제2불순물영역(60)을 구비함으로써, 게이트(103) 양측 가장자리 아래에 매몰채널이 형성되기 때문에 반도체 장치내 전계가 증가하는 것을 방지할 수 있다. 이를 통해, 전계 증가에 기인한 문제점 예컨대, 문턱전압 변동을 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
31, 51 : 기판 32, 52, 52A : 게이트절연막
33 : 제2도전형전극 35 : 제1도전형전극
36, 56 : 금속성전극 37, 57 : 게이트하드마스크막
38, 58 : 스페이서 39, 59 : 제1불순물영역
40, 60 : 제2불순물영역 53 : 실리콘막
53A : 제2도전형 실리콘막 55, 55A : 제1도전형 실리콘막
33 : 제2도전형전극 35 : 제1도전형전극
36, 56 : 금속성전극 37, 57 : 게이트하드마스크막
38, 58 : 스페이서 39, 59 : 제1불순물영역
40, 60 : 제2불순물영역 53 : 실리콘막
53A : 제2도전형 실리콘막 55, 55A : 제1도전형 실리콘막
Claims (26)
- 제1도전형을 갖는 기판상의 제2도전형전극과 상기 제2도전형전극 양측의 제1도전형전극을 포함하는 게이트;
상기 게이트 양측 상기 기판에 형성된 제2도전형의 제1불순물영역; 및
상기 제1불순물영역으로부터 확장되어 상기 제1도전형전극과 중첩되는 제2도전형의 제2불순물영역을 포함하고,
상기 제1도전형과 상기 제2도전형은 서로 상보적인 도전형인 반도체 장치.
- 삭제
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,
상기 제1도전형이 P형이면 상기 제2도전형이 N형이고, 상기 제1도전형이 N형이면 상기 제2도전형이 P형인 반도체 장치.
- 청구항 4은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,
상기 제1불순물영역은 서로 다른 고용도를 갖는 제1불순물과 제2불순물을 포함하고, 상기 제2불순물영역은 상기 제2불순물을 포함하는 반도체 장치.
- 청구항 5은(는) 설정등록료 납부시 포기되었습니다.제4항에 있어서,
상기 제1불순물과 상기 제2불순물은 동일한 도전형을 갖고, 상기 제1불순물보다 상기 제2불순물의 고용도가 더 큰 반도체 장치.
- 청구항 6은(는) 설정등록료 납부시 포기되었습니다.제5항에 있어서,
상기 제1불순물은 비소(As) 또는 안티몬(Sb)를 포함하고, 상기 제2불순물은 인(P)을 포함하는 반도체 장치.
- 청구항 7은(는) 설정등록료 납부시 포기되었습니다.제5항에 있어서,
상기 제1불순물은 칼륨(Ga) 또는 인듐(In)을 포함하고, 상기 제2불순물은 붕소(B)를 포함하는 반도체 장치.
- 청구항 8은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,
상기 제1불순물영역의 불순물 도핑농도가 상기 제2불순물영역의 불순물 도핑농도보다 높은 반도체 장치.
- 청구항 9은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,
상기 게이트의 선폭은 상기 제1도전형전극의 선폭 및 상기 제2도전형전극의 선폭보다 큰 반도체 장치.
- 청구항 10은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,
상기 제2도전형전극의 선폭은 상기 제1도전형전극의 선폭보다 큰 반도체 장치.
- 청구항 11은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,
상기 제1 및 제2도전형전극은 실리콘막을 포함하는 반도체 장치.
- 청구항 12은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,
상기 게이트는,
상기 제1 및 제2도전형전극과 상기 기판 사이에 개재된 게이트절연막;
상기 제1 및 제2도전형전극 상의 금속성전극; 및
상기 금속성전극 상의 게이트하드마스크막
을 포함하는 반도체 장치.
- 제1도전형을 갖는 기판상에 제2도전형전극과 상기 제2도전형전극 양측의 제1도전형전극을 포함하는 게이트를 형성하는 단계;
상기 게이트를 이온주입마스크로 제1불순물을 이온주입하는 제1이온주입공정을 실시하여 상기 게이트 양측 기판에 제2도전형의 제1불순물영역을 형성하는 단계;
상기 게이트를 이온주입마스크로 상기 제1불순물영역에 상기 제1불순물보다 큰 고용도를 갖는 제2불순물을 이온주입하는 제2이온주입공정을 실시하는 단계; 및
열처리를 실시하여 상기 제1불순물영역으로부터 확장되어 상기 제1도전형전극과 중첩되는 제2도전형의 제2불순물영역을 형성하는 단계
를 포함하는 반도체 장치 제조방법.
- 청구항 14은(는) 설정등록료 납부시 포기되었습니다.제13항에 있어서,
상기 제1도전형과 상기 제2도전형은 서로 상보적인 도전형인 반도체 장치 제조방법.
- 청구항 15은(는) 설정등록료 납부시 포기되었습니다.제14항에 있어서,
상기 제1도전형이 P형이면 상기 제2도전형이 N형이고, 상기 제1도전형이 N형이면 상기 제2도전형이 P형인 반도체 장치 제조방법.
- 청구항 16은(는) 설정등록료 납부시 포기되었습니다.제13항에 있어서,
상기 제1불순물영역은 상기 기판에 상기 제1 및 제2불순물을 도핑시켜 형성하고, 상기 제2불순물은 상기 기판에 상기 제2불순물을 도핑시켜 형성하는 반도체 장치 제조방법.
- 청구항 17은(는) 설정등록료 납부시 포기되었습니다.제13항에 있어서,
상기 제2불순물영역은 상기 제1불순물영역에 도핑된 상기 제2불순물을 상기 열처리공정시 확산시켜 형성하는 반도체 장치 제조방법.
- 청구항 18은(는) 설정등록료 납부시 포기되었습니다.제13항에 있어서,
상기 제1불순물과 상기 제2불순물은 서로 동일한 도전형을 갖는 반도체 장치 제조방법.
- 청구항 19은(는) 설정등록료 납부시 포기되었습니다.제18항에 있어서,
상기 제1불순물은 비소(As) 또는 안티몬(Sb)을 포함하고, 상기 제2불순물은 인(P)을 포함하는 반도체 장치 제조방법.
- 청구항 20은(는) 설정등록료 납부시 포기되었습니다.제18항에 있어서,
상기 제1불순물은 칼륨(Ga) 또는 인듐(In)을 포함하고, 상기 제2불순물은 붕소(B)를 포함하는 반도체 장치 제조방법.
- 청구항 21은(는) 설정등록료 납부시 포기되었습니다.제13항에 있어서,
상기 제1불순물영역의 불순물 도핑농도가 상기 제2불순물영역의 불순물 도핑농도보다 높은 반도체 장치 제조방법.
- 청구항 22은(는) 설정등록료 납부시 포기되었습니다.제13항에 있어서,
상기 게이트를 형성하는 단계는,
상기 기판상에 제2도전형을 갖는 도전막을 형성하는 단계;
상기 도전막 상에 감광막패턴을 형성하는 단계;
상기 감광막패턴으로인해 오픈된 상기 도전막이 제1도전형을 갖도록 카운터도핑을 실시하는 단계; 및
상기 도전막을 선택적으로 식각하는 단계
를 포함하는 반도체 장치 제조방법.
- 청구항 23은(는) 설정등록료 납부시 포기되었습니다.제22항에 있어서,
상기 감광막패턴의 선폭은 상기 게이트의 선폭보다 작은 반도체 장치 제조방법.
- 청구항 24은(는) 설정등록료 납부시 포기되었습니다.제13항에 있어서,
상기 게이트의 선폭은 상기 제1도전형전극의 선폭 및 상기 제2도전형전극의 선폭보다 큰 반도체 장치 제조방법.
- 청구항 25은(는) 설정등록료 납부시 포기되었습니다.제13항에 있어서,
상기 제2도전형전극의 선폭은 상기 제1도전형전극의 선폭보다 큰 반도체 장치 제조방법.
- 청구항 26은(는) 설정등록료 납부시 포기되었습니다.제13항에 있어서,
상기 제1 및 제2도전형전극은 실리콘막을 포함하는 반도체 장치 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100007004A KR101124252B1 (ko) | 2010-01-26 | 2010-01-26 | 반도체 장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100007004A KR101124252B1 (ko) | 2010-01-26 | 2010-01-26 | 반도체 장치 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20110087538A KR20110087538A (ko) | 2011-08-03 |
| KR101124252B1 true KR101124252B1 (ko) | 2012-03-27 |
Family
ID=44926276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100007004A KR101124252B1 (ko) | 2010-01-26 | 2010-01-26 | 반도체 장치 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101124252B1 (ko) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990065890A (ko) * | 1998-01-19 | 1999-08-05 | 구본준 | 반도체 소자의 배선, 반도체 소자 및 그 제조방법. |
| KR20010076661A (ko) * | 2000-01-27 | 2001-08-16 | 박종섭 | 반도체 소자 및 그 제조방법 |
| KR20020055248A (ko) * | 2000-12-28 | 2002-07-08 | 박종섭 | 반도체 소자의 트랜지스터 제조 방법 |
-
2010
- 2010-01-26 KR KR1020100007004A patent/KR101124252B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990065890A (ko) * | 1998-01-19 | 1999-08-05 | 구본준 | 반도체 소자의 배선, 반도체 소자 및 그 제조방법. |
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| KR20020055248A (ko) * | 2000-12-28 | 2002-07-08 | 박종섭 | 반도체 소자의 트랜지스터 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20110087538A (ko) | 2011-08-03 |
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