KR100533964B1 - 텅스텐폴리메탈 게이트전극을 구비한 반도체 소자의 제조방법 - Google Patents

텅스텐폴리메탈 게이트전극을 구비한 반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 셀어레이영역에 비해 상대적으로 면적이 큰 폴리메탈 게이트전극이 형성되는 주변영역에서 하드마스크로 인한 스트레스 증가를 억제하는데 적합한 반도체 소자의 제조 방법을 제공하기 위한 것으로, 반도체 기판의 셀어레이영역과 주변영역 상부에 각각 폴리실리콘막, 메탈층 및 하드마스크의 순서로 적층된 게이트스택을 형성하는 단계, 상기 게이트스택을 포함한 상기 반도체 기판의 전면에 감광막을 도포하는 단계, 상기 감광막을 노광 및 현상으로 패터닝하여 상기 주변영역의 게이트스택 상부를 국부적으로 오픈시키는 감광막패턴을 형성하는 단계, 상기 감광막패턴을 식각마스크로 상기 오픈된 게이트스택의 하드마스크를 선택적으로 제거하는 단계, 상기 감광막패턴을 제거하는 단계, 및 상기 셀어레이영역에 플러그를 형성하는 단계를 포함한다.

Description

텅스텐폴리메탈 게이트전극을 구비한 반도체 소자의 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVCIE HAVING TUNGSTEN POLY METAL GATE-ELECTRODE}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 텅스텐폴리메탈 게이트전극을 구비한 반도체소자의 제조 방법에 관한 것이다.
최근에 반도체소자의 집적도가 급격히 증가하면서 90nm 이하의 게이트선폭이 요구되고 있다. 일반적으로 사용되는 텅스텐폴리사이드(Tungsten polycide, WSi/poly-si) 게이트전극의 경우 90nm 이하의 선폭에서는 급격히 시트저항(sheet resistance, Rs)가 증가하기 때문에 RC 딜레이(delay)가 발생할 수 있다.
이러한 문제를 피하기 위하여 텅스텐폴리사이드보다 약 5배 정도 비저항이 낮은 텅스텐폴리메탈(W/WN/poly-si) 게이트전극을 적용하기 위한 연구가 진행되고 있다.
도 1은 종래 기술에 따른 텅스텐폴리메탈 게이트전극 구조를 갖는 반도체 소자의 구조를 도시한 도면이다.
도 1에 도시된 바와 같이, 셀어레이 영역과 주변영역이 정의된 반도체 기판(11) 상에 게이트유전막(12)이 형성되고, 셀어레이영역 및 주변영역에 각각 텅스텐폴리메탈 게이트전극이 형성된다. 여기서, 텅스텐폴리메탈 게이트 전극은 폴리실리콘막(13), 텅스텐질화막(14) 및 텅스텐막(15)의 순서로 적층된 구조이고, 텅스텐폴리메탈 게이트전극 상부에 하드마스크(16)가 형성되어 있다.
그리고, 텅스텐폴리메탈 게이트전극과 하드마스크(16)의 게이트스택 양측벽에 스페이서(17)가 형성되고, 텅스텐폴리메탈 게이트전극을 포함한 반도체 기판의 전면을 덮는 층간절연막(18)이 형성되며, 층간절연막(18)을 자기정렬콘택 공정을 통해 식각하여 형성된 콘택홀에 금속배선과의 연결을 위한 콘택플러그(19)가 매립되어 있다. 여기서, 콘택플러그(19)는 반도체기판(11)의 일부분(통상적으로 소스/드레인)에 연결된 구조이거나, 하드마스크(16)를 관통하여 텅스텐폴리메탈 게이트전극에 연결되는 구조이다.
위와 같은 반도체 소자에서 게이트 식각 및 자기정렬콘택 배리어를 위한 하드마스크(16)가 텅스텐폴리메탈 게이트전극 상부에 존재하고 있다.
그러나, 하드마스크(16)가 텅스텐폴리메탈 게이트전극 상부에 존재할 경우에, 후속 열공정시 발생되는 매우 큰 막스트레스-하드마스크로부터 유발된 스트레스-가 곧바로 텅스텐폴리메탈 게이트전극 하부의 게이트유전막(12)까지 영향을 미쳐 GOI(Gate Oxide Integrity) 특성, 예를 들면, SILC(Stress Induced Leakage Current) 및 CCST(Constant Current Stress Test)와 같은 TDDB(Time Dependent Dielectric Breakdown) 특성을 열화시킬 수 있다. 특히, 이러한 하드마스크(16)의 막스트레스에 의한 GOI 열화 현상은 텅스텐폴리사이드 게이트전극 구조에서는 거의 관찰되지 않는데 반해 텅스텐폴리메탈 게이트전극 구조에서는 매우 심하게 나타나는 특징을 가지고 있다.
도 2는 게이트전극의 크기 및 하드마스크의 종류에 다른 SILC 특성을 비교한 그래프이다. 도 2에서, 가로축은 게이트전극의 면적[㎛2]을 나타내고, 세로축은 게이트전압이 4.9V인 경우의 SILC[-A/cm2]를 나타낸다.
도 2를 참조하면, 하드마스크를 적용하지 않은 경우(no hardmask, N.H)는 게이트전극의 면적에 상관없이 SILC가 일정하고, 단일 하드마스크를 적용한 경우(single hardmask, S.H) 및 이중 하드마스크(double hardmask, D.H1, D.H2)를 적용한 경우에는 게이트전극의 면적이 증가함에 따라 SILC가 급격히 증가하고 있다.
도 2와 같은 결과에 따르면, 하드마스크로 인한 텅스텐폴리메탈 게이트전극의 SILC 특성은 하드마스크 물질이 질화막 단일막일 경우에 가장 심각하며, 질화막/산화막과 같은 이중층(double layer)을 적용할 경우도 약간의 개선은 있지만 하드마스크를 적용하지 않은 경우에 비해서는 여전히 높은 값을 보인다.
또한, 하드마스크로 인한 SILC 증가는 측정하는 게이트전극의 면적과 비례하는 특성을 보이는데, 이는 셀어레이영역의 게이트전극과 같이 매우 작은 면적(30㎛2 이하)에서는 스트레스가 감소하여 SILC 특성 열화가 작다는 것을 의미한다. 상대적으로 GOI 및 TDDB 특성을 평가하는데 사용되는 주변영역의 1000㎛2 이상의 게이트전극에서는 그 스트레스가 급격히 증가하여 SILC가 매우 커지게 된다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 면적이 큰 폴리메탈 게이트전극이 형성되는 주변영역에서 하드마스크로 인한 스트레스 증가를 억제하는데 적합한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 텅스텐폴리메탈 게이트전극을 구비한 반도체 소자의 제조 방법은 반도체 기판의 셀어레이영역과 주변영역 상부에 각각 폴리실리콘막, 메탈층 및 하드마스크의 순서로 적층된 게이트스택을 형성하는 단계, 상기 게이트스택을 포함한 상기 반도체 기판의 전면에 감광막을 도포하는 단계, 상기 감광막을 노광 및 현상으로 패터닝하여 상기 주변영역의 게이트스택 상부를 국부적으로 오픈시키는 감광막패턴을 형성하는 단계, 상기 감광막패턴을 식각마스크로 상기 오픈된 게이트스택의 하드마스크를 선택적으로 제거하는 단계, 상기 감광막패턴을 제거하는 단계, 및 상기 셀어레이영역에 플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체 소자의 제조 방법은 반도체 기판의 셀어레이영역과 주변영역 상부에 각각 폴리실리콘막, 메탈층 및 하드마스크의 순서로 적층된 게이트스택을 형성하는 단계, 상기 주변영역에 형성된 게이트스택의 하드마스크를 선택적으로 제거하여 상기 셀영역에 형성된 게이트스택의 하드마스크에 비해 그 두께를 얇게 하는 단계, 및 상기 셀어레이영역에 플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3d는 본 발명의 제1실시예에 따른 텅스텐폴리메탈 게이트전극을 구비한 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 셀어레이영역과 주변영역이 정의된 반도체 기판(21)에 소자분리막 및 웰(도시 생략)을 위한 이온주입공정을 진행한다. 여기서, 반도체 기판(21)은 실리콘기판외에 SOI(Silicon On Insulator) 기판, GOI(Germanium On Insulator) 기판, Si1-xGex(x=0.01∼0.99) 또는 스트레인드(Strained) 실리콘기판도 사용가능하다.
다음에, 반도체 기판(21) 상에 게이트유전막(22)을 형성한다. 이때, 게이트유전막(22)은 실리콘산화막(SiO2) 또는 옥시나이트라이드(Oxynitride)와 같이 질소(nitrogen)가 포함된 질화실리콘산화막을 사용하며, 또한 게이트유전막(22)으로는 Hf, Zr, Al, Ta, Ti, Ce, Pr 및 La로 이루어진 그룹중에서 선택된 금속원소가 포함된 금속산화물을 이용한다. 여기서, 금속산화물은 통상적으로 고유전상수를 갖는 유전막이라고 일컫는다.
다음으로, 증착 및 마스크/식각 공정을 통해 셀어레이영역과 주변영역의 게이트유전막(22) 상에 각각 텅스텐폴리메탈 구조의 게이트스택을 형성한다. 이때, 게이트스택은 폴리실리콘막(23), 확산방지막(24), 텅스텐막(25) 및 하드마스크(26)의 순서로 적층된 것이다.
위 게이트스택을 이루는 막에 대해 살펴보면, 폴리실리콘막(23)과 텅스텐막(25)은 텅스텐폴리메탈 구조를 구성하는 막으로 폴리실리콘막(23)외에 폴리실리콘게르마늄막(Poly-Si1-xGex, x=0.01∼0.99)을 이용할 수 있다. 그리고, 확산방지막(24)은 폴리실리콘막(23)과 텅스텐막(25)간 상호반응을 억제하기 위한 것으로, WNx, SiNx 또는 WSixNy을 사용한다. 여기서, x는 0.1∼4.0 범위이고, y는 0.1 ∼4.0 범위이다. 그리고, 하드마스크(26)는 SiNx(x=0.5∼1.5) 단일층, SiO2/SiNx(x=0.5∼1.5)의 이중층 또는 SiNx/SiO2/SiN y(x=0.5∼1.5, y=0.5∼1.5)의 삼중층을 이용한다.
상기한 게이트스택은 셀어레이영역에서는 작은 면적을 갖고 형성되고 주변영역에서는 셀어레이영역에 비해 상대적으로 큰 면적(30㎛2 이상)을 갖고 형성된다.
다음으로, 셀어레이영역과 주변영역에 각각 형성된 게이트스택의 양측벽에 접하는 스페이서(27)를 형성한다.
도 3b에 도시된 바와 같이, 게이트스택을 포함한 반도체 기판(21)의 전면에 감광막을 도포하고, 노광 및 현상으로 패터닝하여 주변영역에 형성된 게이트스택의 하드마스크(26)를 국부적으로 오픈시키는 감광막패턴(28)을 형성한다.
다음으로, 감광막패턴(28)을 식각마스크로 주변영역에서 부분적으로 노출된 게이트스택의 하드마스크(26)를 식각하되, 그 면적이 30㎛2 보다 작은 면적이 되도록 식각한다. 이때, 하드마스크(26)의 식각 공정은 텅스텐막(25)에서 멈출때까지 진행한다.
도 3c에 도시된 바와 같이, 감광막패턴(28)을 제거한다.
감광막패턴(28) 제거후에 셀어레이영역에는 하드마스크(26)가 분할되지 않고 최초 게이트스택의 구조를 변형없이 그대로 유지하고 있고, 주변영역에서는 게이트스택에 미치는 하드마스크(26)로부터 유발되는 막스트레스를 감소시키기 위해 하드마스크(26)가 30㎛2 보다 작은 면적을 갖도록 여러개(26a, 26b, 26c)로 분리되어 형성된다. 즉, 주변영역에 형성되는 게이트스택에서 텅스텐막 상부에 하드마스크(26)가 없는 부분이 존재한다.
위와 같이, 주변영역에서 형성되는 게이트스택들 중에서 어느 하나의 상부에 형성된 하드마스크(26)를 여러개(26a, 26b, 26c)로 분리하여 형성하면 주변영역의 게이트스택에서의 SILC 특성을 셀어레이영역에서 측정되는 SILC 수준으로 낮출 수 있다. 이는 도 2의 결과를 보면 알 수 있다. 셀어레이영역에서 게이트면적이 30㎛2보다 작은 면적을 가져 SILC 특성이 낮은 것임을 감안할 때, 주변영역에서도 하드마스크(26)를 30㎛2보다 작은 면적을 갖도록 형성하면 SILC 특성이 셀어레이영역에서의 수준과 비슷해짐을 알 수 있다.
도 3d에 도시된 바와 같이, 반도체 기판(21)의 전면에 층간절연막(29)을 증착한 후, 자기정렬콘택 공정을 통해 셀어레이영역에만 셀콘택플러그(30a)를 형성한다. 이후, 메탈콘택 식각 공정을 통해 각 영역에 형성된 게이트스택 및 주변영역의 반도체기판(21)에 연결되는 메탈콘택(30b)을 형성한다.
도 4a 내지 도 4c는 본 발명의 제2실시예에 따른 텅스텐폴리메탈 게이트전극을 구비한 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 4a에 도시된 바와 같이, 셀어레이영역과 주변영역이 정의된 반도체 기판(31)에 소자분리막 및 웰(도시 생략)을 위한 이온주입공정을 진행한다. 여기서, 반도체 기판(31)은 실리콘기판외에 SOI(Silicon On Insulator) 기판, GOI(Germanium On Insulator) 기판, Si1-xGex(x=0.01∼0.99) 또는 스트레인드(Strained) 실리콘기판도 사용가능하다.
다음에, 반도체 기판(31) 상에 게이트유전막(32)을 형성한다. 이때, 게이트유전막(32)은 실리콘산화막(SiO2) 또는 옥시나이트라이드(Oxynitride)와 같이 질소(nitrogen)가 포함된 질화실리콘산화막을 사용하며, 또한 게이트유전막(22)으로는 Hf, Zr, Al, Ta, Ti, Ce, Pr 및 La로 이루어진 그룹중에서 선택된 금속원소가 포함된 금속산화물을 이용한다. 여기서, 금속산화물은 통상적으로 고유전상수를 갖는 유전막이라고 일컫는다.
다음으로, 증착 및 마스크/식각 공정을 통해 셀어레이영역과 주변영역의 게이트유전막(32) 상에 각각 텅스텐폴리메탈 구조의 게이트스택을 형성한다. 이때, 게이트스택은 폴리실리콘막(33), 확산방지막(34), 텅스텐막(35) 및 하드마스크(36)의 순서로 적층된 것이다.
위 게이트스택을 이루는 막에 대해 살펴보면, 폴리실리콘막(33)과 텅스텐막(35)은 텅스텐폴리메탈 구조를 구성하는 막으로 폴리실리콘막(33)외에 폴리실리콘게르마늄막(Poly-Si1-xGex, x=0.01∼0.99)을 이용할 수 있다. 그리고, 확산방지막(34)은 폴리실리콘막(33)과 텅스텐막(35)간 상호반응을 억제하기 위한 것으로, WNx, SiNx 또는 WSixNy을 사용한다. 여기서, x는 0.1∼4.0 범위이고, y는 0.1 ∼4.0 범위이다. 그리고, 하드마스크(36)는 SiNx(x=0.5∼1.5) 단일층, SiO2/SiNx(x=0.5∼1.5)의 이중층 또는 SiNx/SiO2/SiN y(x=0.5∼1.5, y=0.5∼1.5)의 삼중층을 이용한다.
상기한 게이트스택은 셀어레이영역에서는 작은 면적을 갖고 형성되고 주변영역에서는 셀어레이영역에 비해 상대적으로 큰 면적(30㎛2 이상)을 갖고 형성된다.
다음으로, 셀어레이영역과 주변영역에 각각 형성된 게이트스택의 양측벽에 접하는 스페이서(37)를 형성한다.
도 4b에 도시된 바와 같이, 게이트스택을 포함한 반도체 기판(41)의 전면에 감광막을 도포하고, 노광 및 현상으로 패터닝하여 주변영역에 형성된 게이트스택의 하드마스크(36)를 국부적으로 오픈시키는 감광막패턴(38)을 형성한다.
다음으로, 감광막패턴(38)을 식각마스크로 주변영역에서 부분적으로 노출된 게이트스택의 하드마스크(36)를 식각하되, 그 면적이 30㎛2 보다 작은 면적을 갖는 돌출부(36a, 36b, 36c)가 형성되도록 식각한다. 이때, 하드마스크(36)의 식각 공정은 텅스텐막(35) 상부에서 하드마스크(36)가 일정 두께(d1)로 잔류하도록 진행하는데, 잔류하는 하드마스크(36)의 두께 d1는 10Å∼1000Å이다.
위와 같이 하드마스크(36)를 일정 두께로 잔류시키는 이유는, 하부의 텅스텐막(35)이 노출될 경우 습식세정이나 감광막 스트립, 산화 공정 및 산화막 증착 등의 후속 공정중에 텅스텐막(35)이 손상되는 것을 방지하기 위함이다.
도 4c에 도시된 바와 같이, 감광막패턴(38)을 제거한다.
감광막패턴(38) 제거후에 셀어레이영역에는 최초 게이트스택의 구조를 변형없이 그대로 유지하고 있고, 주변영역에서는 게이트스택에 미치는 하드마스크(36)로부터 유발되는 스트레스 영향을 감소시키기 위해 하드마스크(26)가 30㎛2 보다 작은 면적을 갖는 여러개의 돌출부(36a, 36b, 36c)를 갖도록 부분적으로 식각되어 형성된다. 즉, 주변영역에 형성되는 게이트스택에서 텅스텐막(25) 상부에 하드마스크(36)가 상대적으로 얇은 부분이 존재한다.
도 5a 내지 도 5b는 본 발명의 제3실시예에 따른 텅스텐폴리메탈 게이트전극을 구비한 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 5a에 도시된 바와 같이, 셀어레이영역과 주변영역이 정의된 반도체 기판(41)에 소자분리막 및 웰(도시 생략)을 위한 이온주입공정을 진행한다. 여기서, 반도체 기판(41)은 실리콘기판외에 SOI(Silicon On Insulator) 기판, GOI(Germanium On Insulator) 기판, Si1-xGex(x=0.01∼0.99) 또는 스트레인드(Strained) 실리콘기판도 사용가능하다.
다음에, 반도체 기판(41) 상에 게이트유전막(42)을 형성한다. 이때, 게이트유전막(42)은 실리콘산화막(SiO2) 또는 옥시나이트라이드(Oxynitride)와 같이 질소(nitrogen)가 포함된 질화실리콘산화막을 사용하며, 또한 게이트유전막(42)으로는 Hf, Zr, Al, Ta, Ti, Ce, Pr 및 La로 이루어진 그룹중에서 선택된 금속원소가 포함된 금속산화물을 이용한다. 여기서, 금속산화물은 통상적으로 고유전상수를 갖는 유전막이라고 일컫는다.
다음으로, 증착 및 마스크/식각 공정을 통해 셀어레이영역과 주변영역의 게이트유전막(42) 상에 각각 텅스텐폴리메탈 구조의 게이트스택을 형성한다. 이때, 게이트스택은 폴리실리콘막(43), 확산방지막(44), 텅스텐막(45) 및 하드마스크(46)의 순서로 적층된 것이다.
위 게이트스택을 이루는 막에 대해 살펴보면, 폴리실리콘막(43)과 텅스텐막(45)은 텅스텐폴리메탈 구조를 구성하는 막으로 폴리실리콘막(43)외에 폴리실리콘게르마늄막(Poly-Si1-xGex, x=0.01∼0.99)을 이용할 수 있다. 그리고, 확산방지막(44)은 폴리실리콘막(43)과 텅스텐막(45)간 상호반응을 억제하기 위한 것으로, WNx, SiNx 또는 WSixNy을 사용한다. 여기서, x는 0.1∼4.0 범위이고, y는 0.1 ∼4.0 범위이다. 그리고, 하드마스크(46)는 SiNx(x=0.5∼1.5) 단일층, SiO2/SiNx(x=0.5∼1.5)의 이중층 또는 SiNx/SiO2/SiN y(x=0.5∼1.5, y=0.5∼1.5)의 삼중층을 이용한다.
상기한 게이트스택은 셀어레이영역에서는 작은 면적을 갖고 형성되고 주변영역에서는 셀어레이영역에 비해 상대적으로 큰 면적(30㎛2 이상)을 갖고 형성된다.
다음으로, 셀어레이영역과 주변영역에 각각 형성된 게이트스택의 양측벽에 접하는 스페이서(47)를 형성한다.
도 5b에 도시된 바와 같이, 주변영역에 형성된 게이트스택의 하드마스크(46)를 선택적으로 식각하여 그 두께(d3)를 낮춘다. 즉, 셀어레이영역에 형성된 게이트스택의 하드마스크(46)의 두께(d2)에 비해 상대적으로 두께가 얇아지도록 한다.
이때, 주변영역의 하드마스크(46)의 두께 d2는 500Å∼1000Å이다. 여기서, 최초 하드마스크의 두께는 1000Å∼3000Å이다.
위와 같은, 주변영역의 하드마스크(46)의 두께를 얇게 하는 방법은 마스크 및 식각을 통해 주변영역의 하드마스크만 선택적으로 식각할 수 있고, 또한 화학적기계적연마(CMP)를 이용하여 두께를 얇게 할 수 도 있다.
상기한 바에 따르면, 셀어레이영역에는 최초 게이트스택의 구조를 변형없이 그대로 유지하고 있고, 주변영역에서는 게이트스택에 미치는 하드마스크로부터 유발된 스트레스 영향을 감소시키기 위해 하드마스크가 셀영역의 하드마스크에 비해 상대적으로 두께가 얇아지고 있다.
전술한 실시예들에서는 모두 텅스텐폴리메탈 게이트전극의 스택구조에 대해 설명하였으나, 본 발명은 다마신 구조의 텅스텐폴리메탈 게이트전극을 구비한 반도체 소자에도 적용 가능하고, 텅스텐을 제외한 다른 메탈층을 이용한 폴리메탈 게이트전극에도 적용가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 주변영역에서 하드마스크로 인한 스트레스 증가를 억제하여 텅스텐폴리메탈 게이트전극을 반도체소자의 GOI 특성을 향상시킬 수 있는 효과가 있다.
또한, 본 발명은 우수한 GOI 특성을 요구하는 저전력 소자 및 정밀한 동작특성을 요구하는 반도체 소자에 적용할 수 있는 효과가 있다.
도 1은 종래 기술에 따른 텅스텐폴리메탈 게이트전극을 구비한 반도체소자의 구조를 도시한 도면,
도 2는 종래기술의 게이트전극의 면적 및 하드마스크의 종류에 다른 SILC 특성을 비교한 그래프,
도 3a 내지 도 3d는 본 발명의 제1실시예에 따른 텅스텐폴리메탈 게이트전극을 구비한 반도체소자의 제조 방법을 도시한 공정 단면도,
도 4a 내지 도 4c는 본 발명의 제2실시예에 따른 텅스텐폴리메탈 게이트전극을 구비한 반도체소자의 제조 방법을 도시한 공정 단면도,
도 5a 내지 도 5b는 본 발명의 제3실시예에 따른 텅스텐폴리메탈 게이트전극을 구비한 반도체소자의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 게이트유전막
23 : 폴리실리콘막 24 : 확산방지막
25 : 텅스텐막 26 : 하드마스크
27 : 스페이서 28 : 감광막패턴
29 : 플러그

Claims (8)

  1. 반도체 기판의 셀어레이영역과 주변영역 상부에 각각 폴리실리콘막, 메탈층 및 하드마스크의 순서로 적층된 게이트스택을 형성하는 단계;
    상기 게이트스택을 포함한 상기 반도체 기판의 전면에 감광막을 도포하는 단계;
    상기 감광막을 노광 및 현상으로 패터닝하여 상기 주변영역의 게이트스택 상부를 국부적으로 오픈시키는 감광막패턴을 형성하는 단계;
    상기 감광막패턴을 식각마스크로 상기 오픈된 게이트스택의 하드마스크를 선택적으로 제거하는 단계;
    상기 감광막패턴을 제거하는 단계; 및
    상기 셀어레이영역에 플러그를 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 하드마스크를 선택적으로 제거하는 단계는,
    상기 하드마스크를 제거하여 상기 메탈층의 표면이 드러날때까지 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 하드마스크를 선택적으로 제거하는 단계는,
    상기 메탈층 상부에서 상대적으로 얇은 두께를 갖는 부분이 잔류하도록 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제3항에 있어서,
    상기 얇은 두께는 10Å∼1000Å 두께인 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 반도체 기판의 셀어레이영역과 주변영역 상부에 각각 폴리실리콘막, 메탈층 및 하드마스크의 순서로 적층된 게이트스택을 형성하는 단계;
    상기 주변영역에 형성된 게이트스택의 하드마스크를 선택적으로 제거하여 상기 셀영역에 형성된 게이트스택의 하드마스크에 비해 그 두께를 얇게 하는 단계; 및
    상기 셀어레이영역에 플러그를 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  6. 제5항에 있어서,
    상기 주변영역의 게이트스택의 하드마스크를 선택적으로 제거하는 단계는,
    상기 주변영역을 오픈시키는 마스크를 형성하는 단계; 및
    상기 마스크를 식각마스크로 상기 게이트스택의 하드마스크를 선택적으로 식각하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제5항에 있어서,
    상기 주변영역의 게이트스택의 하드마스크를 선택적으로 제거하는 단계는,
    화학적기계적연마로 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제5항에 있어서,
    상기 주변영역의 게이트스택의 하드마스크 두께는 500Å∼1000Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
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