KR100842764B1 - 금속막 패턴 형성방법 및 이를 이용한 반도체 소자의게이트 전극 형성방법 - Google Patents

금속막 패턴 형성방법 및 이를 이용한 반도체 소자의게이트 전극 형성방법 Download PDF

Info

Publication number
KR100842764B1
KR100842764B1 KR1020070045288A KR20070045288A KR100842764B1 KR 100842764 B1 KR100842764 B1 KR 100842764B1 KR 1020070045288 A KR1020070045288 A KR 1020070045288A KR 20070045288 A KR20070045288 A KR 20070045288A KR 100842764 B1 KR100842764 B1 KR 100842764B1
Authority
KR
South Korea
Prior art keywords
film
hard mask
forming
etching
semiconductor device
Prior art date
Application number
KR1020070045288A
Other languages
English (en)
Inventor
오상록
유재선
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to US11/824,024 priority Critical patent/US7572704B2/en
Priority to TW096124574A priority patent/TWI358773B/zh
Priority to CN2007101357459A priority patent/CN101211783B/zh
Application granted granted Critical
Publication of KR100842764B1 publication Critical patent/KR100842764B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28247—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Drying Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 하드 마스크를 이용한 금속막 식각공정시 금속막 표면에 크랙이 발생되는 억제하여 수율을 증가시킬 수 있는 반도체 소자의 금속막 패턴 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명은 금속막이 형성된 기판 상에 식각정지막을 형성하는 단계와, 상기 식각정지막 상에 하드 마스크를 형성하는 단계와, 상기 식각정지막이 노출되도록 상기 하드 마스크를 선택적으로 식각하여 하드 마스크 패턴을 형성하는 단계와, 상기 하드 마스크 패턴을 식각 마스크로 상기 식각정지막과 상기 금속막을 식각하는 단계를 포함하는 반도체 소자의 금속막 패턴 형성방법을 제공한다.
게이트 전극, 폴리실리콘, 텅스텐, 하드마스크, 크랙

Description

금속막 패턴 형성방법 및 이를 이용한 반도체 소자의 게이트 전극 형성방법{METHOD FOR FORMING A PATTERN OF METAL FILM AND METHOD FOR FORMING A GATE ELECTRODE IN SEMICONDUCTOR DEVICE}
도 1은 원주형 기둥(columnar rod) 결정구조를 갖는 텅스텐막 표면의 크랙('A') 발생을 도시한 TEM(Transmission Electron Microscope) 사진.
도 2는 종래기술에 따른 반도체 소자의 게이트 전극 형성방법을 적용한 경우 게이트 전극용 텅스텐 표면에 크랙이 발생('A' 부위 참조)된 것을 도시한 TEM 사진.
도 3은 종래기술에 따른 반도체 소자의 게이트 전극 형성방법을 적용한 경우 발생된 쐐기형태의 폴리실리콘 손상('B' 부위 참조)을 도시한 TEM 사진.
도 4는 종래기술에 따른 반도체 소자의 게이트 전극 형성방법을 적용한 경우 주변회로 영역에 발생된 핀홀('C' 부위 참조)을 도시한 TEM 사진.
도 5는 종래기술에 따른 반도체 소자의 게이트 전극 형성방법을 적용한 경우 콘택 플러그와 게이트 전극 간의 쇼트(short) 발생된 웨이퍼 표면을 도시한 TEM 사진.
도 6a 내지 도 6e는 본 발명의 실시예에 따른 반도체 소자의 게이트 전극 형성방법을 설명하기 위해 도시한 공정 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
A : 크랙 발생 부위 B : 폴리실리콘 손상 부위
C: 핀홀 발생 부위 10 : 기판
11 : 게이트 절연막 12 : 폴리실리콘막
13 : 텅스텐막 14 : 식각정지막
15 : 하드마스크 16 : 반사방지막
17 : 포토레지스트 패턴 15A : 하드마스크 패턴
18 : 식각공정 19 : 캐핑막
20 : 게이트 전극
본 발명은 반도체 소자의 제조기술에 관한 것으로, 특히 하드 마스크(hard mask)를 이용한 금속막 패턴 형성방법 및 이를 이용한 반도체 소자의 게이트 전극 형성방법에 관한 것이다.
일반적으로, 모스(MOS, Metal Oxide Semiconductor) 트랜지스터의 게이트 전극은 폴리실리콘막을 이용하여 형성하여 왔다. 이러한 폴리실리콘 게이트 전극은 그 형성공정이 안정하다는 장점이 있다. 그러나, 반도체 소자의 고집적화에 따라 게이트 전극을 비롯한 각종 패턴이 미세화되고 있으며, 최근에는 0.15㎛ 선폭 이하 까지 미세화가 진행되고 있다. 이에 따라, 통상적인 게이트 전극 형성시 사용되어 온 도프트 폴리실리콘(doped polysilicon)은 그 자체의 높은 비저항 특성으로 인하여 지연 시간이 길어, 고속동작을 요구하는 소자에 적용하기가 어려운 문제점이 있었다.
이러한 문제점은 반도체 소자의 고집적화에 따라 더욱 심각한 문제로 대두되고 있으며, 이를 개선하기 위하여 최근에는 텅스텐(W)과 같은 고융점 금속을 폴리실리콘 상에 적층시켜 게이트 전극으로 사용하는 기술에 대한 많은 연구 및 개발이 진행되고 있다.
이와 같이, 폴리실리콘막과 고융점 금속을 게이트 전극으로 사용하는 종래기술에 따른 반도체 소자의 게이트 전극 형성방법에 대해 간략히 설명하면 다음과 같다.
먼저, 반도체 기판 상부에 게이트 전극 물질로 폴리실리콘 및 텅스텐을 순차적으로 증착한다.
이어서, 게이트 전극 상에 질화막으로 이루어진 하드 마스크를 증착한다.
이어서, 하드 마스크 상에 반사방지막으로 아모르퍼스카본(amorphous carbon)막 및 실리콘산화질화막(SiON)을 형성하고, 그 상부에 포토레지스트 패턴을 형성한다.
이어서, 포토레지스트 패턴을 식각 마스크로 이용한 식각공정을 통해 반사방지막을 식각하여 반사방지막 패턴을 형성한다.
이어서, 반사방지막 패턴을 식각 마스크로 이용한 식각공정을 통해 하드 마 스크를 식각하여 하드 마스크 패턴을 형성한다.
이어서, 하드 마스크 패턴을 식각 마스크로 이용한 식각공정을 통해 텅스텐을 식각하여 게이트 전극을 형성한다.
그러나, 종래기술에 따른 반도체 소자의 게이트 전극 형성방법은 다음과 같은 문제가 발생된다.
구체적으로, 종래기술에 따른 반도체 소자의 게이트 전극 형성방법에서는 하드 마스크 패턴 형성시 하드 마스크 물질인 질화막과 텅스텐 간의 낮은 식각 선택비로 인해 텅스텐의 일부가 비정상적으로 식각됨에 따라 텅스텐 표면에 국부적인 크랙(crack)이 발생하게 된다. 여기서, 질화막과 텅스텐 간의 낮은 식각 선택비라 함은 질화막과 텅스텐 간의 식각율이 거의 차이가 없어 식각 선택비를 갖지 않는다는 것을 의미한다.
도 1 및 도 2는 종래기술에 따른 반도체 소자의 게이트 전극 형성방법을 적용하는 경우 텅스텐 표면에 크랙이 발생('A' 부위 참조)된 것을 도시한 TEM(Transmission Electron Microscope) 사진들이다. 특히, 도 1은 원주형 기둥(columnar rod) 결정구조를 갖는 텅스텐 표면의 크랙('A') 발생을 도시한 것으로, 이러한 결정구조를 갖는 텅스텐 표면에는 크랙('A')이 더욱 심각하게 발생하는 것을 알 수 있다.
또한, 텅스텐 표면에 발생된 크랙은 후속으로 진행되는 폴리실리콘의 식각시 폴리실리콘에 비정상적인 큰 손상을 주어 쐐기형태의 손상이나 주변회로 영역에 핀홀(pin hole)을 유발하는 원인이 된다. 여기서, 주변회로 영역은 반도체 소자의 메 모리 셀이 형성되는 영역을 제외한 영역으로서, 메모리 셀을 구동하기 위한 구동 소자들이 형성되는 영역이다.
도 3은 이러한 쐐기형태의 폴리실리콘 손상('B' 부위 참조)을 도시한 TEM 사진이고, 도 4는 주변회로 영역에 발생된 핀홀('C' 부위 참조)을 도시한 TEM 사진이다.
그리고, 이러한 폴리실리콘 손상 및 핀홀 발생은 후속으로 진행되는 콘택 플러그 형성공정시 콘택 플러그와 게이트 전극 간의 단락(short)을 유발하여 수율에 막대한 지장을 초래한다.
도 5는 콘택 플러그와 게이트 전극 간의 단락이 발생된 웨이퍼 표면을 도시한 TEM 사진이다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 제안된 것으로, 다음과 같은 목적들이 있다.
첫째, 본 발명은 하드 마스크를 이용한 금속막 식각공정시 금속막 표면에 크랙이 발생되는 억제하여 수율을 증가시킬 수 있는 반도체 소자의 금속막 패턴 형성방법을 제공하는데 그 목적이 있다.
둘째, 본 발명은 반도체 소자의 게이트 전극 형성을 위한 식각공정시 게이트 전극 표면에 크랙이 발생하는 것을 억제하여 수율을 증가시킬 수 있는 반도체 소자의 게이트 전극 형성방법을 제공하는데 다른 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 금속막이 형성된 기판 상에 식각정지막을 형성하는 단계와, 상기 식각정지막 상에 하드 마스크를 형성하는 단계와, 상기 식각정지막이 노출되도록 상기 하드 마스크를 선택적으로 식각하여 하드 마스크 패턴을 형성하는 단계와, 상기 하드 마스크 패턴을 식각 마스크로 상기 식각정지막과 상기 금속막을 식각하는 단계를 포함하는 반도체 소자의 금속막 패턴 형성방법을 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 적어도 최상부층으로 금속막을 포함하는 게이트 전극용 구조물을 기판 상에 형성하는 단계와, 상기 금속막 상에 식각정지막을 형성하는 단계와, 상기 식각정지막 상에 하드 마스크를 형성하는 단계와, 상기 식각정지막이 노출되도록 상기 하드 마스크를 선택적으로 식각하여 하드 마스크 패턴을 형성하는 단계와, 상기 하드 마스크 패턴을 식각 마스크로 상기 식각정지막과 상기 금속막을 식각하는 단계를 포함하는 반도체 소자의 게이트 전극 형성방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 도면번호(참조번호)로 표시된 부분은 동일한 구성요소를 나타낸다.
실시예
도 6a 내지 도 6e는 본 발명의 실시예에 따른 반도체 소자의 금속막 식각방법을 설명하기 위하여 도시한 공정 단면도이다. 여기서는, 설명의 편의를 위해 반도체 소자의 벌브형(bulb) 리세스(recess) 형태의 게이트 전극 형성방법에 대해 설명하기로 한다.
먼저, 도 6a에 도시된 바와 같이, STI(Shallow Trench Isolation) 식각공정 및 습식식각공정을 실시하여 반도체 기판(10) 내에 벌브 형태의 리세스부(미도시)를 형성한다.
이어서, 상기 리세스부를 포함한 반도체 기판(10) 상부면의 단차를 따라 게이트 절연막(11)을 형성한다. 이때, 게이트 절연막(11)은 습식(wet) 산화(oxidation)공정 또는 건식(dry) 산화공정 또는 라디컬(radical) 산화공정을 실시하여 형성한다.
이어서, 상기 리세스부가 매립되도록 게이트 절연막(11) 상에 게이트 전극용 제1 도전막으로 폴리실리콘막(12)을 증착한다. 이때, 폴리실리콘막(12)은 LPCVD(Low Pressure Chemical Vapor Deposition) 장비를 이용하여 도프트 또는 언도프트(un-doped) 폴리실리콘막으로 형성한다. 예컨대, 도프트 폴리실리콘막의 경우에는 SiH4 가스 이외에 도핑 가스로 PH3, BCl3 또는 B2H6 가스를 이용하여 형성한 다.
한편, 상기 제1 도전막은 폴리실리콘막에 한정되는 것은 아니며, 폴리실리콘막 이외에도 도전성 물질인 금속막, 합금막 또는 이들이 적층된 적층막으로 형성할 수도 있다.
이어서, 폴리실리콘막(12) 상에 게이트 전극용 제2 도전막으로 텅스텐막(13)을 증착한다. 이때, 제2 도전막으로는 텅스텐막(13) 이외에도 텅스텐 질화막(WN)/텅스텐 실리사이드막(WSi)/텅스텐막이 적층된 적층막으로 형성할 수도 있다. 여기서도, 제2 도전막은 텅스텐으로 한정되는 것은 아니며, 전이금속 또는 희토류 금속 모두 가능하다. 또한, 이러한 금속들의 합금막, 질화막, 실리사이드막 또는 이들의 적층막으로 형성할 수도 있다.
예컨대, 전이금속으로는 철(Fe), 코발트(Co), 텅스텐(W), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 몰리브덴(Mo) 또는 티타늄(Ti) 등을 사용할 수 있으며, 희토류 금속으로는 어븀(Er), 이터륨(Yb), 사마륨(Sm), 이트륨(Y), 란탄(La), 세륨(Ce), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 톨륨(Tm) 및 루테튬(Lu) 등을 사용할 수 있다.
이어서, 텅스텐막(13) 상에 식각정지막(14)을 증착한다. 이때, 식각정지막(14)은 후속으로 증착될 하드 마스크(15)와 높은 식각 선택비를 갖는 물질로 형성하는 것이 바람직하다. 예컨대, 하드 마스크(15)를 질화막 계열의 물질로 형성하는 경우에는 식각 선택비를 무한대로 가져갈 수 있는 폴리실리콘막으로 형성하는 것이 바람직하다. 하지만, 식각정지막(14)의 물질은 폴리실리콘막에 한정되는 것은 아니며, 하드 마스크(15)의 물질에 따라 적절히 선택되어 질 수 있으며, 바람직하게는 하드 마스크(15) 물질에 대응하여 높은 식각 선택비를 갖는 물질로 형성하는 것이 바람직하다. 여기서, 높은 식각 선택비를 갖는다 함은 서로 다른 물질 간에 식각율 차이가 현저히 크다는 것을 의미하는 것으로서, 동일 식각 조건 하에서 하드 마스크(15)만 선택적으로 식각되고, 식각정지막(14)은 식각되지 않도록 하는 비를 의미한다.
또한, 식각정지막(14)을 폴리실리콘막으로 형성하는 경우에는 식각 특성을 변화시키기 위하여 도프트 폴리실리콘막으로 형성하는 것이 바람직하다. 이를 통해 식각 특성을 도핑 농도에 따라 변화시키는 것이 가능하여 언도프트 폴리실리콘막에 비해 하드 마스크(15)의 물질에 따른 식각 선택비를 제어하는 것이 그 만큼 용이하다.
또한, 식각정지막(14)은 적어도 50Å 이상의 두께, 즉 50Å을 초과하면서 1000Å을 넘지 않는 두께로 증착하는 것이 바람직하다. 그 이유는 하드 마스크(15) 식각공정시 식각정지막(14)이 전혀 식각되지 않도록 하는 것이 이상적이나, 두 물질 간의 식각 선택비의 한계 또는 식각 선택비와 무관하게 식각 조건에 따라 식각정지막(14)이 어느 정도 식각될 수 있기 때문이다. 즉, 하드 마스크(15) 식각공정시 식각정지막(14)이 식각되는 것을 고려하여 그 두께를 50Å 이상으로 확보하기 위함이다.
이어서, 식각정지막(14) 상에 하드 마스크(15)를 증착한다. 이때, 하드 마스크(15)는 식각정지막(14)과 식각 선택비가 높은 물질은 모두 사용할 수 있다. 예컨 대, 식각정지막(14)을 폴리실리콘막으로 형성하는 경우에는 질화막 계열로 형성하는 것이 바람직하며, 더욱 바람직하게는 폴리실리콘막으로 이루어진 식각정지막(14)과 동일 챔버 내에서 인-시튜(in-situ) 공정이 가능한 실리콘질화막(SixNy ; 여기서, x, y는 '0'을 제외한 자연수)으로 형성한다. 예컨대 실리콘질화막으로는 Si3N4을 사용한다.
이어서, 하드 마스크(15) 상에 반사 방지막(16)을 형성한다. 이때, 반사 방지막(16)은 무기계 반사 방지막 또는 유기계 반사 방지막 모두 가능하다. 예컨대 무기계 반사 방지막으로는 아모르퍼스 카본(amorphous carbon), 실리콘산화질화막(SiON)이 사용하며, 바람직하게는 이들이 적층된 적층 구조로 반사 방지막(16)을 구성한다. 또한, 유기계 반사 방지막은 미세 패턴을 위해 사용되는 ArF 광원에서의 간섭 현상을 제어하기 위해 사용되며, 유기계 물질로는 반사 방지막이 가교 구조를 가질 수 있도록 하기 위한 경화제와, 노광 광원의 파장대에서 빛을 흡수할 수 있는 광흡수제, 가교 반응을 활성화시키기 위한 촉매로서 열산 발생제 및 유기 용매를 포함한다.
이어서, 반사 방지막(16) 상에 포토레지스트를 도포한 후, 포토마스크(photomask)를 이용한 노광 및 현상공정을 실시하여 포토레지스트 패턴(17)을 형성한다. 이때, 포토레지스트 패턴(17)은 벌브형 리세스 형태의 게이트 전극이 형성될 영역을 정의하기 위한 것으로, 상기 리세스부를 제외한 영역을 개방(open)시키는 구조로 형성한다.
이어서, 도 6b에 도시된 바와 같이, 포토레지스트 패턴(17)을 식각마스크로 이용한 식각공정을 통해 반사 방지막(16)을 식각한다. 이로써, 반사 방지막 패턴이 형성된다.
이어서, 패터닝된 반사방지막(16)을 식각마스크로 이용한 식각공정(18)을 실시하여 하드 마스크(15, 도 6a참조)를 식각한다. 이로써, 식각 정지막(14) 상에는 하드마스크 패턴(15A)이 형성된다.
예컨대, 식각공정(18)은 하드 마스크(15)를 실리콘질화막으로 형성하고, 식각 정지막(14)을 폴리실리콘막으로 형성하는 경우 실리콘질화막과 폴리실리콘막의 식각 선택비를 높일 수 있는 불화탄소 화합물, 예컨대 CxFy(여기서, x, y는 '0'을 제외한 자연수), CxHyFz(여기서, x, y, z는 '0'을 제외한 자연수) 가스를 사용하는 것이 바람직하다. 예컨대, CxFy 가스로는 CF4, C2F6, C3F8를 사용하고, CxHyFz 가스로는 CHF3를 사용한다. 또한, 실리콘질화막과 폴리실리콘막의 식각 선택비를 더욱 높이기 위해 H2 가스를 더 첨가할 수도 있다. H2 가스는 폴리실리콘에 대한 식각 선택비를 높일 수 있다. 이를 통해 식각정지막(14) 상부 표면에서 식각이 자동으로 정지하게 된다. 따라서, 하드 마스크 패턴(15A) 형성시 텅스텐막(13)이 손실되는 것을 미연에 방지할 수 있다.
또한, 이러한 하드 마스크 패턴(15A) 형성을 위한 식각공정(18)시에는 동도면에 도시된 바와 같이, 두꺼운 하드 마스크(15)를 식각하는 동안 포토레지스트 패 턴(17)이 모두 소실되면서 그 하부에 형성된 반사 방지막(16) 또한 일정 두께 소실될 수 있다.
이어서, 도 6c에 도시된 바와 같이, 스트립(strip) 공정을 실시하여 잔류된 반사 방지막(16, 도 6b참조)을 모두 제거한다. 이때, 제거되지 않고 잔류된 포토레지스트 패턴(17, 도 6a 참조)이 남아있는 상태라면 반사 방지막(16)과 함께 제거될 수 있다.
이어서, 하드마스크 패턴(15A)을 식각마스크로 이용한 식각공정을 실시하여 식각정지막(14), 텅스텐막(13) 및 폴리실리콘막(12)을 식각한다. 이때, 식각공정은 노출되는 폴리실리콘막(12)이 모두 식각되도록 실시하는 것이 아니라, 일정 두께 잔류되도록 실시하는 것이 바람직하다. 이로써, 벌브형태의 리세스 게이트 전극이 형성될 영역을 제외한 영역에는 기판(10) 상으로 일정 두께의 폴리실리콘막(12)이 잔류하게 된다.
예컨대, 식각정지막(14)의 식각시에는 TCP(Transformer Coupled Plasma), ICP(Inductively Coupled Plasma) 및 MERIE(Magnetically Enhanced Reactive Ion Etch) 방식 중 어느 하나의 방식을 이용하여 플라즈마 소스(source)를 사용하되, 소스 파워(power)를 300~500W로 인가하며 바이어스(bias) 파워를 40~150W로 인가하는 것이 바람직하다.
이어서, 도 6d에 도시된 바와 같이, 후속 재산화(re-oxidation)공정시 텅스텐막(13) 양측벽의 산화를 방지하기 위하여 기판(10)의 상부면의 단차를 따라 캐핑막(capping layer, 19)을 증착한다. 이때, 캐핑막(19)은 폴리실리콘막(12)과 높은 식각 선택비를 갖는 물질로 형성하며, 바람직하게는 질화막으로 형성하는 것이 바람직하다.
참고로, 상기 재산화공정은 게이트 전극을 형성하기 위한 식각공정시 손상된 게이트 전극의 식각 손상(게이트 전극의 측벽 손상)을 보상하고자 실시하는 산화공정을 말한다.
이어서, 마스크 공정 및 건식식각공정을 순차적으로 실시하여 캐핑막(19)을 식각한다. 이로써, 동도면에서와 같이 하드마스크 패턴(15A)을 둘러싸고 식각정지막(14), 텅스텐막(13) 및 폴리실리콘막(12)의 양측벽에 캐핑막(19)이 잔류하게 된다.
이어서, 도 6e에 도시된 바와 같이, 게이트 절연막(11)이 노출되도록 캐핑막(19)을 식각 장벽층으로 이용한 식각공정을 실시하여 노출된 폴리실리콘막(12)을 식각한다. 이로써, 동도면에서와 같이 벌브형태의 리세스 게이트 전극(20)이 형성된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 특히, 상기 실시예에서는 반도체 소자의 게이트 전극을 일례로 설명되었으나, 이는 설명의 편의를 위한 것으로, 적어도 금속막을 포함하는 구조물을 식각하는 식각공정에 모두 적용할 수 있다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 다음과 같은 효과들을 얻을 수 있다.
첫째, 본 발명에 의하면, 적어도 금속막을 포함하는 구조물을 식각하기 위한 공정에 있어서, 금속막과 하드 마스크 사이에 높은 식각 선택비를 갖는 식각정지막을 개재시킨 상태에서 식각공정을 실시함으로써 하드 마스크 식각공정시 식각정지막이 금속막을 보호하는 보호막으로 기능하여 금속막이 손실되는 것을 미연에 방지할 수 있다.
둘째, 본 발명에 의하면, 상기와 같은 방법을 폴리실리콘막과 텅스텐막으로 적층된 구조를 갖는 게이트 전극의 식각공정에 적용함으로써 텅스텐막이 손실되는 것을 미연에 방지할 수 있으며, 이를 통해 텅스텐막 표면의 크랙 발생을 방지하여 텅스텐막 저부의 폴리실리콘 손상 및 주변회로 영역에서의 핀홀 발생을 억제할 수 있다. 더 나아가, 후속 공정을 통해 게이트 전극 사이에 형성될 콘택 플러그와 게이트 전극 간의 쇼트를 방지할 수 있다. 이를 통해, 반도체 소자의 수율을 증가시킬 수 있다.
셋째, 본 발명에 의하면, 금속막을 식각한 후 그 표면을 따라 캐핑막을 형성함으로써 후속 공정(예컨대, 재산화공정)에 의해 금속막 표면이 산화되는 것을 방지할 수 있다.

Claims (35)

  1. 금속막이 형성된 기판 상에 식각정지막을 형성하는 단계;
    상기 식각정지막 상에 하드 마스크를 형성하는 단계;
    상기 식각정지막이 노출되도록 상기 하드 마스크를 선택적으로 식각하여 하드 마스크 패턴을 형성하는 단계; 및
    상기 하드 마스크 패턴을 식각 마스크로 상기 식각정지막과 상기 금속막을 식각하는 단계
    를 포함하는 반도체 소자의 금속막 패턴 형성방법.
  2. 제 1 항에 있어서,
    상기 금속막은 전이금속 또는 희토류 금속으로 형성하는 반도체 소자의 금속막 패턴 형성방법.
  3. 제 1 항에 있어서,
    상기 식각정지막은 상기 하드 마스크 패턴 형성공정시 식각되지 않도록 상기 하드 마스크와 높은 식각 선택비를 갖는 물질로 형성하는 반도체 소자의 금속막 패 턴 형성방법.
  4. 제 1 항에 있어서,
    상기 하드 마스크는 질화막으로 형성하는 반도체 소자의 금속막 패턴 형성방법.
  5. 제 1 항에 있어서,
    상기 하드 마스크는 실리콘질화막으로 형성하는 반도체 소자의 금속막 패턴 형성방법.
  6. 제 5 항에 있어서,
    상기 식각정지막은 폴리실리콘막으로 형성하는 반도체 소자의 금속막 패턴 형성방법.
  7. 제 6 항에 있어서,
    상기 하드 마스크 패턴을 형성하는 단계는 주(main) 식각가스로 불화탄소 화 합물 가스를 이용하여 실시하는 반도체 소자의 금속막 패턴 형성방법.
  8. 제 7 항에 있어서,
    상기 불화탄소 화합물 가스로는 CxFy(여기서, x, y는 '0'을 제외한 자연수) 또는 CxHyFz(여기서, x, y, z는 '0'을 제외한 자연수)를 사용하는 반도체 소자의 금속막 패턴 형성방법.
  9. 제 7 항에 있어서,
    상기 하드 마스크 패턴을 형성하는 단계는 첨가가스로 H2 가스를 사용하여 실시하는 반도체 소자의 금속막 패턴 형성방법.
  10. 제 3 항에 있어서,
    상기 식각정지막은 도프트 폴리실리콘막으로 형성하는 반도체 소자의 금속막 패턴 형성방법.
  11. 제 1 항에 있어서,
    상기 식각정지막은 50~1000Å 두께로 형성하는 반도체 소자의 금속막 패턴 형성방법.
  12. 제 1 항에 있어서,
    상기 하드 마스크를 형성하는 단계는 상기 식각정지막과 동일 챔버 내에서 인-시튜(in-situ)로 실시하는 반도체 소자의 금속막 패턴 형성방법.
  13. 적어도 최상부층으로 금속막을 포함하는 게이트 전극용 구조물을 기판 상에 형성하는 단계;
    상기 금속막 상에 식각정지막을 형성하는 단계;
    상기 식각정지막 상에 하드 마스크를 형성하는 단계;
    상기 식각정지막이 노출되도록 상기 하드 마스크를 선택적으로 식각하여 하드 마스크 패턴을 형성하는 단계; 및
    상기 하드 마스크 패턴을 식각 마스크로 상기 식각정지막과 상기 금속막을 식각하는 단계
    를 포함하는 반도체 소자의 게이트 전극 형성방법.
  14. 제 13 항에 있어서,
    상기 금속막은 전이금속 또는 희토류 금속으로 형성하는 반도체 소자의 게이트 전극 형성방법.
  15. 제 13 항에 있어서,
    상기 하드 마스크를 형성하는 단계 후,
    상기 하드 마스크 상에 반사 방지막을 형성하는 단계를 더 포함하는 반도체 소자의 게이트 전극 형성방법.
  16. 제 15 항에 있어서,
    상기 반사 방지막은 무기계 반사 방지막 또는 유기계 반사 방지막으로 형성하는 반도체 소자의 게이트 전극 형성방법.
  17. 제 15 항에 있어서,
    상기 반사 방지막은 아모르퍼스 카본막 또는 아모르퍼스 카본막과 실리콘산 화질화막이 적층된 적층 구조로 형성하는 반도체 소자의 게이트 전극 형성방법.
  18. 제 13 항에 있어서,
    상기 식각정지막은 상기 하드 마스크 패턴 형성공정시 식각되지 않도록 상기 하드 마스크와 높은 식각 선택비를 갖는 물질로 형성하는 반도체 소자의 게이트 전극 형성방법.
  19. 제 18 항에 있어서,
    상기 하드 마스크는 질화막으로 형성하는 반도체 소자의 게이트 전극 형성방법.
  20. 제 18 항에 있어서,
    상기 하드 마스크는 실리콘질화막으로 형성하는 반도체 소자의 게이트 전극 형성방법.
  21. 제 18 항에 있어서,
    상기 식각정지막은 폴리실리콘막으로 형성하는 반도체 소자의 게이트 전극 형성방법.
  22. 제 21 항에 있어서,
    상기 하드 마스크 패턴을 형성하는 단계는 주(main) 식각가스로 불화탄소 화합물 가스를 이용하여 실시하는 반도체 소자의 게이트 전극 형성방법.
  23. 제 22 항에 있어서,
    상기 불화탄소 화합물 가스로는 CxFy(여기서, x, y는 '0'을 제외한 자연수) 또는 CxHyFz(여기서, x, y, z는 '0'을 제외한 자연수)를 사용하는 반도체 소자의 게이트 전극 형성방법.
  24. 제 22 항에 있어서,
    상기 하드 마스크 패턴을 형성하는 단계는 첨가가스로 H2 가스를 사용하여 실시하는 반도체 소자의 게이트 전극 형성방법.
  25. 제 20 항에 있어서,
    상기 식각정지막은 도프트 폴리실리콘막으로 형성하는 반도체 소자의 게이트 전극 형성방법.
  26. 제 13 항에 있어서,
    상기 식각정지막은 50~1000Å 두께로 형성하는 반도체 소자의 게이트 전극 형성방법.
  27. 제 13 항에 있어서,
    상기 하드 마스크를 형성하는 단계는 상기 식각정지막과 동일 챔버 내에서 인-시튜(in-situ)로 실시하는 반도체 소자의 게이트 전극 형성방법.
  28. 제 13 항에 있어서,
    상기 구조물은 상기 금속막 하부에 형성된 게이트 전극용 도전막을 포함하는 반도체 소자의 게이트 전극 형성방법.
  29. 제 28 항에 있어서,
    상기 금속막을 식각하는 단계는 상기 도전막이 일정 두께 식각되도록 실시하는 반도체 소자의 게이트 전극 형성방법.
  30. 제 28 항에 있어서,
    상기 게이트 전극용 도전막은 일부가 상기 기판 내에 매립된 벌브형 구조로형성하는 반도체 소자의 게이트 전극 형성방법.
  31. 제 28 항에 있어서,
    상기 금속막을 식각하는 단계 후,
    상기 금속막과 일부가 식각되어 노출된 도전막의 양측벽에 캐핑막을 형성하는 단계; 및
    상기 캐핑막을 식각 장벽층으로 하여 상기 캐핑막에 의해 덮혀지지 않고 노출된 도전막을 식각하는 단계
    를 더 포함하는 반도체 소자의 게이트 전극 형성방법.
  32. 제 31 항에 있어서,
    상기 도전막은 도프트 폴리실리콘막 또는 언도프 폴리실리콘막으로 형성하는 반도체 소자의 게이트 전극 형성방법.
  33. 제 31 항에 있어서,
    상기 캐핑막은 질화막으로 형성하는 반도체 소자의 게이트 전극 형성방법.
  34. 제 13 항에 있어서,
    상기 식각정지막을 식각하는 단계는 TCP(Transformer Coupled Plasma), ICP(Inductively Coupled Plasma) 및 MERIE(Magnetically Enhanced Reactive Ion Etch) 방식 중 선택된 어느 하나의 방식을 이용하여 실시하는 반도체 소자의 게이트 전극 형성방법.
  35. 제 34 항에 있어서,
    상기 식각정지막을 식각하는 단계는 플라즈마 소스를 사용하되, 소스 파워를 300~500W로 인가하며 바이어스 파워를 40~150W로 인가하여 실시하는 반도체 소자의 게이트 전극 형성방법.
KR1020070045288A 2006-12-27 2007-05-10 금속막 패턴 형성방법 및 이를 이용한 반도체 소자의게이트 전극 형성방법 KR100842764B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
US11/824,024 US7572704B2 (en) 2006-12-27 2007-06-29 Method for forming metal pattern and method for forming gate electrode in semiconductor device using the same
TW096124574A TWI358773B (en) 2006-12-27 2007-07-06 Method for forming metal pattern and method for fo
CN2007101357459A CN101211783B (zh) 2006-12-27 2007-08-10 半导体器件中形成金属图案的方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020060134344 2006-12-27
KR20060134344 2006-12-27

Publications (1)

Publication Number Publication Date
KR100842764B1 true KR100842764B1 (ko) 2008-07-01

Family

ID=39611694

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070045288A KR100842764B1 (ko) 2006-12-27 2007-05-10 금속막 패턴 형성방법 및 이를 이용한 반도체 소자의게이트 전극 형성방법

Country Status (3)

Country Link
KR (1) KR100842764B1 (ko)
CN (1) CN101211783B (ko)
TW (1) TWI358773B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140026086A (ko) * 2012-08-24 2014-03-05 에스케이하이닉스 주식회사 실리콘함유하드마스크를 구비한 반도체장치 및 그 제조 방법
US9096937B2 (en) 2013-03-26 2015-08-04 Tokyo Electron Limited Method for etching film having transition metal

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103794507A (zh) * 2012-11-05 2014-05-14 中国科学院微电子研究所 后栅工艺中器件隔离方法
US10304749B2 (en) * 2017-06-20 2019-05-28 Intel Corporation Method and apparatus for improved etch stop layer or hard mask layer of a memory device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020010296A (ko) * 2000-07-29 2002-02-04 박종섭 텅스텐 비트라인 형성방법
KR20050040582A (ko) * 2003-10-29 2005-05-03 주식회사 하이닉스반도체 리버스 게이트 공정을 이용한 반도체소자의 제조 방법
KR20060133166A (ko) * 2005-06-20 2006-12-26 삼성전자주식회사 불휘발성 메모리 장치의 게이트 형성 방법

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100562657B1 (ko) * 2004-12-29 2006-03-20 주식회사 하이닉스반도체 리세스게이트 및 그를 구비한 반도체장치의 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020010296A (ko) * 2000-07-29 2002-02-04 박종섭 텅스텐 비트라인 형성방법
KR20050040582A (ko) * 2003-10-29 2005-05-03 주식회사 하이닉스반도체 리버스 게이트 공정을 이용한 반도체소자의 제조 방법
KR20060133166A (ko) * 2005-06-20 2006-12-26 삼성전자주식회사 불휘발성 메모리 장치의 게이트 형성 방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140026086A (ko) * 2012-08-24 2014-03-05 에스케이하이닉스 주식회사 실리콘함유하드마스크를 구비한 반도체장치 및 그 제조 방법
KR101972159B1 (ko) * 2012-08-24 2019-08-16 에스케이하이닉스 주식회사 실리콘함유하드마스크를 구비한 반도체장치 및 그 제조 방법
US9096937B2 (en) 2013-03-26 2015-08-04 Tokyo Electron Limited Method for etching film having transition metal
KR101567199B1 (ko) * 2013-03-26 2015-11-06 도쿄엘렉트론가부시키가이샤 전이 금속을 포함하는 막을 에칭하는 방법

Also Published As

Publication number Publication date
TW200828447A (en) 2008-07-01
CN101211783A (zh) 2008-07-02
CN101211783B (zh) 2010-06-16
TWI358773B (en) 2012-02-21

Similar Documents

Publication Publication Date Title
US7572704B2 (en) Method for forming metal pattern and method for forming gate electrode in semiconductor device using the same
KR100954116B1 (ko) 반도체 소자의 리세스패턴 형성방법
KR100925029B1 (ko) 반도체 소자의 제조방법
KR100951559B1 (ko) 반도체 소자의 게이트 전극 형성 방법
KR100905999B1 (ko) 반도체 소자의 제조방법
TWI234881B (en) Phosphoric acid free process for polysilicon gate definition
KR100842764B1 (ko) 금속막 패턴 형성방법 및 이를 이용한 반도체 소자의게이트 전극 형성방법
KR20050014440A (ko) 폴리실리콘 식각 마스크를 이용한 반도체 소자의 제조방법
KR100875653B1 (ko) 반도체 소자의 미세 패턴 형성 방법
KR100372818B1 (ko) 반도체 소자의 게이트 형성방법
KR20030075745A (ko) 반도체 소자의 금속게이트 형성방법
KR100956595B1 (ko) 텅스텐 오염을 방지한 반도체 소자의 제조방법
KR20090066405A (ko) 플래시 메모리 소자의 제조 방법
KR100518527B1 (ko) 저저항의 게이트 전극을 갖는 반도체 소자의 제조방법
KR20020000821A (ko) 반도체 소자의 게이트 형성 방법
KR20050031299A (ko) 플래시 메모리의 컨트롤 게이트 제조방법
KR100612558B1 (ko) 난드 플래시 메모리 소자의 제조 방법
KR100997432B1 (ko) 반도체 소자의 제조방법
KR20060135285A (ko) 반도체 소자 제조 방법
KR20090070965A (ko) 반도체 소자의 제조방법
KR20090022381A (ko) 반도체 소자의 콘택 플러그 제조방법
KR20110076661A (ko) 반도체 소자의 미세패턴 형성방법
KR20090096801A (ko) 반도체 소자의 콘택홀 제조방법
KR20060118734A (ko) 플래시 메모리 소자의 제조 방법
KR20030057936A (ko) 반도체 소자의 게이트 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120524

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee