KR100997432B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 텅스텐과 폴리실리콘이 적층된 구조의 게이트 전극을 사용하는 반도체 소자에서 텅스텐 오염을 방지한 반도체 소자의 제조방법에 관한 것이다. 이를 위한 본 발명은, 텅스텐을 포함하는 다층 구조의 게이트 스택을 기판 상에 형성하는 단계; 선택적 산화공정을 실시하는 단계; 600 ∼ 710℃ 의 온도에서 상기 게이트 스택을 감싸는 게이트 보호질화막을 형성하는 단계: 및 인시츄로 진공 어닐공정을 수행하는 단계를 포함하여 이루어진다.
리프레쉬, 텅스텐 오염, 게이트 보호 질화막
Description
도1a 내지 도1b는 종래기술에 따른 텅스텐 게이트 형성공정을 도시한 공정단면도,
도2는 종래기술에 따른 텅스텐 게이트 형성공정에서 선택산화공정과 게이트 보호질화막 형성공정의 열 처리 온도를 도시한 그래프,
도3a 내지 도3b는 본 발명의 일실시예에 따른 텅스텐 게이트 형성공정을 도시한 공정단면도,
도4는 하드마스크 질화막의 증착온도에 따른 스트레스 히스테리시스 분석결과를 도시한 그래프,
도5는 본 발명의 일실시예에 따른 텅스텐 게이트 형성공정에서 선택산화공정과 게이트 보호질화막 형성공정의 열 처리 온도를 도시한 그래프,
도6은 종래기술과 본 발명의 일실시예에서 게이트 보호질화막의 증착온도에 따른 텅스텐 오염량을 도시한 그래프.
*도면의 주요부분에 대한 부호의 설명*
20 : 기판
21 : 트렌치 소자분리막
22 : 게이트 산화막
23 : 게이트 폴리실리콘
24 : 텅스텐
25 : 하드마스크 질화막
26 : 선택적 산화막
27 : 게이트 보호 질화막(gate sealing nitride)
본 발명은 텅스텐 게이트 전극을 적용하는 반도체 소자의 제조공정에서 게이트 보호 질화막 형성공정을 저온에서 수행하고, 또한 저온 진공 어닐공정을 추가하여 반도체 소자의 리프레쉬 타임을 증가시킨 발명이다.
현재, 소자의 집적도가 증가함에 따라 게이트 전극의 저 저항을 확보하기 위해, 텅스텐과 같은 고융점 금속과 폴리실리콘이 적층된 게이트 구조를 채택하고 있다.
이와같이 텅스텐/텅스텐 질화막/폴리실리콘이 적층된 구조의 게이트 전극을 채용하는 디램(DRAM) 소자에서는 데이터 보유 시간(Data Retention Time)의 저하를 방지하고, 리프레쉬 특성을 향상시키기 위해서는 적절한 GIDL(Gate Induced Drain Leakage) 특성을 확보하여야 한다.
이러한 GIDL 특성을 확보하기 위해서는 텅스텐/폴리실리콘에 대한 선택적 산화공정이 반드시 필요하지만, 선택적 산화공정시에는 텅스텐과 H2O의 반응으로 WH2O4 라는 텅스텐 증기(vapor)가 발생하고, 이 텅스텐 증기에 의해 선택산화 장비와 웨이퍼 표면이 오염되는 텅스텐 오염이 발생하는 문제가 있었다.
이와같은 텅스텐 오염은 게이트 채널이나 셀 접합(cell junction)영역에 계면함정이나 WSix 와 같은 결함(defect) 등을 발생시키며, 이들 결함에 의해 누설전류가 증가하여 DRAM 소자의 리프레쉬(refresh) 특성이 저하되는 결과를 가져온다.
따라서, 이와같은 텅스텐 오염을 막는 것이 중요한 이슈가 되었으며, 이하에서는 도1a 내지 도1b를 참조하여 텅스텐 오염을 막기 위한 종래의 기술을 설명한다.
먼저, 도1a에 도시된 바와같이 반도체 기판(10) 상에 소자분리를 위한 트렌치 소자분리막(11)을 형성한 후, 게이트 산화막(12) 및 게이트 폴리실리콘(13)을 적층하여 형성한다.
다음으로 게이트 폴리실리콘(13) 상부에 배리어막(미도시)이 형성되는데, 배리어막은 후속으로 증착될 금속막(예를 들면, 텅스텐)과 게이트 폴리실리콘(13) 사이의 물질확산을 방지하는 역할을 하며 텅스텐 질화막, 실리콘 질화막 등이 사용된다.
이어서, 배리어막(미도시) 상에 텅스텐(14)과 같은 고융점 금속을 증착한 후, 텅스텐막 상에 플라즈마 여기(plasma enhanced) 실리콘 질화막 등으로 구성된 하드마스크 질화막(15)를 증착하고 패터닝 공정을 수행하여 게이트 전극을 완성한다.
다음으로 도1b에 도시된 바와같이, 게이트 전극을 형성하기 위한 패터닝 공정에서 손상된 게이트 산화막 등을 복구해 주기 위해 선택적 산화공정(selective oxidation)이 진행된다.
즉, 측벽이 드러난 게이트 폴리실리콘(13) 및 실리콘 기판(10)을 선택적으로 산화시켜 게이트 폴리실리콘(13) 아래의 모서리 부분에 게이트 버즈 비크(gate bird's beak)와 같은 선택적 산화막(16)을 형성시켜 준다.
이러한 선택적 산화공정은 확산로에서 수행되거나 또는 급속열처리(Rapid Thermal Process) 공정을 이용하여 수행된다.
다음으로 이와같은 선택적 산화공정에서 발생한 텅스텐 오염을 제거하기 위해, 황산계 화학용액이나 또는 불산계열 용액을 이용한 세정처리가 실시된다.
이어서, 후속공정에서 텅스텐(14)의 이상산화를 방지하기 위하여, 게이트 전극을 둘러싸는 게이트 보호 질화막(gate sealing nitride)(17)을 증착된다.
전술한 바와같은 종래기술에서는 다음과 같은 문제점이 있었다.
먼저, 하드마스크 질화막(15)의 적용 및 급속열처리 공정에 의한 선택산화공정시에 스트레스가 유발되는 문제가 있었다.
다음으로, 게이트 보호질화막(17) 형성공정이 비교적 고온에서 진행되므로, 고온의 게이트 보호질화막(17) 형성공정에서 텅스텐 오염이 증가하여 리프레쉬 타임의 감소 등 소자의 신뢰도가 열화된다.
도2는 종래기술에 따른 텅스텐 게이트 전극 형성공정에서 선택산화 공정과 게이트 보호질화막 공정의 열처리 온도를 도시한 그래프이다. 도2를 참조하면, 급속 열처리 공정을 이용한 선택산화공정은 고온에서 수행되고 있으며 또한, 게이트 보호질화막 형성공정 역시 비교적 고온에서 진행되고 있음을 알 수 있다.
따라서, 이러한 게이트 보호 질화막 증착공정 중에서도, 증착전 열 이력(thermal budget)에 의해 추가적인 텅스텐 오염이 발생하여 소자 특성의 열화를 심화시키고 있다.
본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 게이트 보호 질화막 형성공정을 저온에서 수행하고, 또한 저온 진공 어닐공정을 추가하여 반도체 소자의 리프레쉬 타임을 증가시킨 반도체 소자의 제조방법을 제공함을 그 목적으로 한다.
상기한 목적을 달성하기 위한 본 발명은, 텅스텐을 포함하는 다층 구조의 게이트 스택을 기판 상에 형성하는 단계; 선택적 산화공정을 실시하는 단계; 600 ∼ 710℃ 의 온도에서 상기 게이트 스택을 감싸는 게이트 보호질화막을 형성하는 단 계: 및 인시츄로 진공 어닐공정을 수행하는 단계를 포함하여 이루어진다.
본 발명은 텅스텐 게이트 전극을 포함하는 반도체 소자의 제조공정에 있어서, 게이트 보호 질화막 형성공정을 저온에서 수행하고 또한, 저온 진공 어닐공정을 추가하여 텅스텐 오염을 효과적으로 억제함으로써 리프레쉬 타임 증가와 같이 소자특성을 향상시킨 발명이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도3a 내지 도3b는 본 발명의 일실시예에 따른 반도체 소자 제조방법을 도시한 도면으로 이를 참조하여 본 발명의 일실시예를 설명한다.
먼저, 도3a에 도시된 바와같이 반도체 기판(20) 상에 소자분리를 위한 트렌치 소자분리막(21)을 형성한 후, 게이트 산화막(22) 및 게이트 폴리실리콘(23)을 적층하여 형성한다.
다음으로 게이트 폴리실리콘(23) 상부에 배리어막(미도시)이 형성되는데, 배리어막은 후속으로 증착될 금속막(예를 들면, 텅스텐)과 게이트 폴리실리콘(23) 사이의 물질확산을 방지하는 역할을 하며 텅스텐 질화막, 실리콘 질화막 등이 사용된다.
이어서, 배리어막(미도시) 상에 텅스텐(24)과 같은 고융점 금속을 증착한 후, 텅스텐막 상에 플라즈마 여기(plasma enhanced) 실리콘 질화막 또는 저압(Low Pressure) 실리콘 질화막 등으로 구성된 하드마스크(25)를 증착하고 패터닝 공정을 수행하여 게이트 전극을 완성한다.
하드마스크 질화막을 이용하여 게이트 전극을 패터닝하는 공정을 좀더 상세히 설명하면 다음과 같다. 먼저, 전술한 하드마스크(25)를 증착한다. 이후, 하드마스크 질화막(25) 상에 반사방지막(Anti Reflection Layer : ARC)으로 사용되는 실리콘 산화질화막(SiON) 필름을 증착한다, 도2a에는 반사방지막은 도시되어 있지 않다.
다음으로 반사방지막 상에 포토레지스트(미도시)를 도포하고 적절한 노광/현상 공정을 통해 상기 포토레지스트를 일정부분 제거한 후, 제거된 포토레지스트를 마스크로 하여, 반사방지막 및 하드마스크(25)를 식각한다. 다음으로 잔존한 포토레지스트를 제거하는 PR strip 공정 및 후 세정을 실시한다.
이어서, 식각된 반사방지막과 하드마스크(25)를 식각마스크로 하여, 텅스텐막(24), 배리어막(미도시), 게이트 폴리실리콘(23)을 차례로 식각하여 게이트 전극을 패터닝한다.
다음으로 도3b에 도시된 바와같이, 게이트 전극을 형성하기 위한 패터닝 공정에서 손상된 게이트 산화막 등을 복구해 주기 위해 선택적 산화공정(selective oxidation)이 진행된다.
즉, 측벽이 드러난 게이트 폴리실리콘(23) 및 실리콘 기판(20)을 선택적으로 산화시켜 게이트 폴리실리콘(23) 아래의 모서리 부분에 게이트 버즈 비크(gate bird's beak)와 같은 선택적 산화막(26)을 형성시켜 준다.
이러한 선택적 산화공정은 퍼니스에서 수행되거나 또는 급속열처리(Rapid Thermal Process) 공정을 이용하여 수행된다. 급속열처리 공정을 이용할 경우에는 800 ∼ 1000℃ 에서 30초 내지 10분 동안 수행되며, H2O/H2 분압은 0.1 ∼ 0.5 인 것이 바람직하다.
다음으로 이와같은 선택적 산화공정에서 발생한 텅스텐 오염을 제거하기 위해, 황산계 화학용액이나 또는 불산계열 용액을 이용한 세정처리가 실시될 수도 있다.
이어서, 후속공정에서 텅스텐(24)의 이상산화를 방지하기 위하여, 게이트 전극을 둘러싸는 게이트 보호 질화막(gate sealing nitride)(27)을 증착한다.
본 발명의 일실시예에 따른 게이트 보호 질화막(27) 증착공정은 600 ∼ 710℃ 의 비교적 저온에서 수행되며, 이는 저온에서 게이트 보호 질화막(27)이 증착될 수록 텅스텐 오염이 감소하기 때문이며 또한, 하드마스크 질화막(25) 형성 이후의 열 공정에서 열 이력(thermal budget)이 감소하면 스트레스가 감소하기 때문이다.
게이트 보호질화막의 두께는 소자의 디자인 룰에 적합하게 설정하며, 0.10㎛ 급 이하의 기가급 메모리 소자에 있어서는 30 ∼ 500Å 의 두께를 갖는 것이 바람직하다.
이와같이 저온에서 게이트 보호 질화막(27)을 증착한 이후에, 인-시츄로 진공 어닐(vacuum anneal) 공정을 진행한다. 진공어닐 공정도 600 ∼ 710℃ 의 비교 적 저온에서 수행되며, 30분 내지 2시간 동안 수행한다.
이러한 진공 어닐공정을 통해 스트레스 완화효과과 텅스텐 오염 감소 효과가 극대화 되며 따라서 고품질의 반도체 소자를 제조할 수 있다.
도4는 하드마스크 질화막 증착 공정이후의 온도에 따른 스트레스 히스테리시스(hysteresis)를 분석한 결과를 도시한 그래프이다. 이를 참조하면 저온공정이 수행될 수록 스트레스 완화효과가 뛰어남을 알 수 있다.
도5는 본 발명의 일실시예에 따른 텅스텐 게이트 형성공정에서 선택산화공정과 게이트 보호질화막 형성공정의 열 처리 온도를 도시한 그래프이다.
종래기술을 도시한 도2와 도5를 비교해 보면, 게이트 보호질화막 형성공정이 종래에 비해 저온에서 수행되고 있으며, 또한 게이트 보호질화막 형성공정이후에 곧바로 진공 어닐공정이 수행되고 있음을 알 수 있다.
도6은 종래기술에 따른 텅스텐 게이트 전극 형성공정과 본 발명의 일실시예에 따른 텅스텐 게이트 형성공정에서 게이트 보호 질화막의 증착온도에 따른 텅스텐 오염정도를 도시한 그래프이다. 이를 참조하면, 본 발명의 일실시예에 따른 저온공정을 적용할 경우, 종래기술에 비해 텅스텐 오염 정도가 감소하고 있음을 알 수 있다.
그리고, 본 발명의 일실시예에서는 텅스텐/텅스텐 질화막/폴리실리콘이 적층된 구조의 게이트 전극을 예로 들어 설명하였지만, 본 발명은 이에 한정되지 않고 텅스텐 실리사이드(WSix)/폴리실리콘이 적층된 구조의 폴리사이드(polycide) 게이트 전극에도 적용될 수 있으며, 또한 폴리실리콘 대신에 poly-Si1-xGex 를 사용할 수도 있다.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명을 적용하면, 텅스텐 오염을 감소시키면서 동시에 스트레스 완화 효과도 얻을 수 있기 때문에 소자의 리프레쉬 특성을 개선할 수 있다.
Claims (5)
- 텅스텐을 포함하는 다층 구조의 게이트 스택을 기판 상에 형성하는 단계;선택적 산화공정을 실시하는 단계;600 ∼ 710℃ 의 온도에서 상기 게이트 스택을 감싸는 게이트 보호질화막을 형성하는 단계: 및인시츄로 진공 어닐공정을 수행하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 진공어닐 공정은 600 ∼ 710℃ 의 온도에서 30분 내지 2시간 동안 수행되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 2 항에 있어서,상기 게이트 보호질화막을 형성하는 단계에서,상기 게이트 보호질화막은 30 ∼ 500Å 의 두께를 갖게 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 2 항에 있어서,상기 선택적 산화공정은급속열처리 공정을 이용하여 수행되되, 800 ∼ 1000℃ 에서 30초 내지 10분 동안 수행되며, H2O/H2 분압은 0.1torr ∼ 0.5torr 인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 2 항에 있어서상기 게이트 보호질화막을 형성하는 단계는,황산계열 또는 불산계열의 용액을 이용한 세정공정을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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Legal Events
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |