KR100609045B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 균일한 두께를 갖는 질화막을 형성하여 소자의 특성을 개선함과 동시에 수율을 증가시킬 수 있는 반도체 소자의 제조 방법에 관한 것으로, 기판 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극이 형성된 프로파일을 따라 버퍼 산화막을 형성하는 단계; 상기 버퍼 산화막 상의 유기물을 제거하기 위한 산화처리하는 단계; 상기 산화처리된 버퍼 산화막 상에 질화막을 형성하는 단계; 상기 질화막 상에 산화막을 형성하는 단계; 및 상기 산화막을 습식식각하여 제거하는 단계를 포함한다.
산화처리, SAC결함, 스페이서, 질화막

Description

반도체 소자의 제조 방법{Method for fabricating semiconductor device}
도 1a 내지 도 1c는 종래의 기술에 따른 반도체 소자의 제조 방법을 도시한 공정단면도,
도 2는 도 1c에 도시된 종래의 기술에 의해 제조된 반도체 소자의 기판에 보이드(Void)가 발생한 것을 보여주는 TEM사진,
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명*
30 : 반도체 기판 31 : 게이트 전극
32 : 버퍼 산화막 33 : 질화막
33a : 질화막 스페이서 34 : 산화막
34a : 산화막 스페이서 A : 제1영역
B : 제2영역
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 균일한 두께의 질화막을 갖는 반도체소자의 제조 방법에 관한 것이다.
최근에는 DRAM소자의 제조 방법에 있어서, 소자의 특성을 개선하기 위해 게이트전극의 전면에 형성된 버퍼산화막상에 질화막을 얇게 증착하여 이온주입 또는 에칭공정시 베리어로 사용되어 SAC(Self Aligned Contact)결함을 방지하는 소자의 제조 방법이 이용되고 있다.
도 1a 내지 도 1c는 종래의 기술에 따른 반도체소자의 제조 방법을 도시한 공정단면도이다.
도 1a을 참조하면, 제1영역(A)과 제2영역(B)으로 구분된 반도체 기판(10)상에 게이트 전극(11)을 형성하고, 상기 게이트 전극(11)이 형성된 프로파일을 따라 버퍼 산화막(12) 및 질화막(13)을 차례로 증착한다.
이어서, 도 1b에 도시된 바와 같이, 질화막(13) 상에 스페이서 형성을 위한 산화막을 증착하고, 제2영역에 형성된 산화막에 대한 비등방성식각을 실시하여 산화막 스페이서(14)를 형성하고, 제1영역에 형성된 산화막은 습식식각으로 제거한다.
이어서, 도 1c에 도시된 바와 같이, 제1영역에 형성된 질화막(13)에 대한 비등방성식각을 실시하여 질화막 스페이서(13a)를 형성한다.
상기와 같은 종래의 반도체소자의 제조 방법에 의하면, 게이트와 비트라인 또는 워드라인과 캐패시터의 SAC(Self Aligned Contact)결함을 방지하여 반도체소자의 수율 및 안정성을 증가시킬 수 있다.
그러나, 상기와 같은 종래의 반도체소자의 제조 방법의 경우 상기 버퍼 산화막(12)상부의 유기물 성분으로 인해 불균일한 막두께를 가진 상태로 질화막(13)이 형성된다.
도 2는 도 1c에 도시된 종래의 기술에 의해 제조된 반도체 소자의 기판에 보이드(Void)가 발생한 것을 보여주는 TEM사진이다.
도 2에 나타난 바와 같이, 제2영역에서 산화막 스페이서를 형성한후, 제1영역에 형성된 산화막을 제거하기 위한 습식식각공정에서 상기 질화막(13)의 상대적으로 얇은 부분에 생기는 미세한 틈(micro-crack)으로 에천트(Etchant)가 침투하여 반도체 기판(10)에 보이드(Void; A)가 발생한다.
보이드(A)는 후속 공정인 플러그 폴리형성을 위한 폴리실리콘 증착공정(도면에 도시되지 않음)에서 상기 폴리실리콘이 상기 보이드(A)내로 증착되어 워드라인과 접합영역, 웰 및 비트라인등과 쇼트(Short)를 유발하여 접합누설전류가 증가하여 소자를 열화시켜 수율을 떨어뜨리는 단점이 있다.
본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 균일한 두께를 갖는 질화막을 형성하여 소자의 특성을 개선함과 동시에 수율을 증가시킬 수 있는 반도체소자의 제조 방법을 제공하는 데 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 반도체소자의 제조방법은 기판 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극이 형성된 프로파일을 따라 버퍼 산화막을 형성하는 단계; 상기 버퍼 산화막 상의 유기물을 제거하기 위한 산화처리하는 단계; 상기 산화처리된 버퍼 산화막 상에 질화막을 형성하는 단계; 상기 질화막 상에 산화막을 형성하는 단계; 및 상기 산화막을 습식식각하여 제거하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
또한, 본 발명은 기판 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극이 형성된 프로파일을 따라 버퍼 산화막을 형성하는 단계; 상기 버퍼 산화막 상의 유기물의 제거 및 스트레스 억제를 위한 질화처리하는 단계; 상기 질화처리된 버퍼 산화막 상에 질화막을 형성하는 단계; 상기 질화막 상에 산화막을 형성하는 단계; 및 상기 산화막을 습식식각하여 제거하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
본 발명은 게이트 전극 상에 형성된 버퍼산화막을 산화처리하여 버퍼산화막 상에 존재하는 유기물의 불순물을 제거한 후, 스페이서 형성용 질화막을 증착하여, 유기물로 인한 질화막의 불균일 성장을 방지하여 후속 습식식각공정에서 발생할 수 있는 미세한 틈(Micro-Crack)이 생기는 것을 방지하여 기판에서의 보이드(Void)발생을 억제할 수 있는 반도체 소자의 제조 방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기로 한다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정단면도이다.
도 3a에 도시된 바와 같이, 제1영역과 제2영역으로 구분된 반도체기판(30) 상에 게이트절연막, 게이트전극물질, 하드마스크용 절연막을 순차로 적층하고 이를 패터닝하여 게이트 전극(31)을 형성한다. 이어서, 게이트 전극(31)이 형성된 프로파일을 따라 게이트 전극(31)의 식각손상을 방지하고, 이후 증착되는 게이트 질화막(33)의 버퍼층의 역할을 하는 버퍼 산화막(32a)을 형성한다. 이때, 버퍼 산화막(32a) 상에 유기물의 불순물(32b)이 함께 증착되어 있다.
이어서, 도 3b에 도시된 바와 같이, 버퍼 산화막(32)막을 노(Furnace) 또는 플라즈마를 이용하여 산화처리단계를 진행하여 표면에 발생하는 유기물을 제거한다.
여기서, 산화처리는 600∼800℃의 온도조건에서, 1slm 내지 20slm의 O2 가스 또는 1slm 내지 20slm의 O2 와 0.1slm 내지 20slm의 N2의 혼합가스 분위기에서 이루어질 수 있다. 또한, 산화처리는 질화막(33)을 형성 장비에서 인-시츄(In-Situ)로 실시할 수 있다.
이어서, 도 3c에 도시된 바와 같이. 산화처리된 버퍼 산화막(32a) 상에 질화막(33)을 얇게 증착한다. 이때, 질화막(33)의 표면은 상기 유기물이 제거된 버퍼 산화막(32a)에 증착되므로 표면이 균일하게 증착된다.
여기서, 질화막(33)은 650℃ 내지 800℃의 온도, 0.1Torr 내지 2Torr압력의 조건에서, 10sccm 내지 2000sccm의 NH3와, 1sccm 내지 1000sccm의 SiH 및 1sccm 내지 10000sccm의 N2O 중 어느 하나와 혼합된 가스 분위기에서 형성할 수 있다.
이어서, 도 3d에 도시된 바와 같이, 절연막(33) 상에 스페이스 형성용 산화막(34)을 증착하고, 제1영역차단마스크를 이용하여, 제2영역부분만 노출시킨후, 게이트 전극(31)이 노출되는 타켓으로 전면식각을 실시하여 제2영역에 산화막 스페이서(34a)를 형성한다.
이어서, 도 3e에 도시된 바와 같이, 제1영역에 잔류하는 산화막(34)를 습식식각하여 제거한다. 이때, 산화막(34)이 습식식각으로 제거 될때, 균일하게 증착된 질화막(33)이 보호막의 역할을 하므로, 에천트(Etchant)가 질화막(33)의 미세한 틈(micro-crack)을 통하여 반도체 기판에 침투되는 것을 방지하여 보이드(Void)가 없는 반도체 소자를 형성한다.
본 발명의 실시예에서 설명한 제조 방법은 DRAM의 제조 공정뿐만 아니라 Frash EEPROM과 SRAM의 제조 공정에서도 동일하게 적용할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의해야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진자라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예를 들어 본 발명의 바람직한 실시예에서는 버퍼산화막 상의 유기물을 제거하기 위해 산화처리하였으나, N2O 또는 NH3가스를 이용하여 질화처리할수 있다. 만일, N2O가스를 이용하여 질화처리하는 경우 버퍼산화막과 질화막 사이에 SiON을 형성하여 유기물 제거뿐만 아니라 스트레스 억제하는 효과도 있다.
여기서, 질화처리는 0.1Torr 내지 500Torr 압력의 조건에서, 10sccm 내지 10000sccm의 N2O 또는 NH3가스 분위기에서 이루어지는 것이 바람직하다. 또한, 질화처리는 질화막 형성 장비에서 인-시츄(In-Situ)로 실시할 수 있다.
상술한 본 발명에 의하면, 버퍼 산화막에 존재하는 유기물을 제거하여 균일한 두께를 갖는 질화막을 형성함으로써, 기판 상에 보이드(Void)가 발생하는 것을 방지하여 반도체 소자의 특성을 개선하고 수율을 증가시킬 수 있다.

Claims (11)

  1. 기판 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극이 형성된 프로파일을 따라 버퍼 산화막을 형성하는 단계;
    상기 버퍼 산화막 상의 유기물을 제거하기 위한 산화처리하는 단계;
    상기 산화처리된 버퍼 산화막 상에 질화막을 형성하는 단계;
    상기 질화막 상에 산화막을 형성하는 단계; 및
    상기 산화막을 습식식각하여 제거하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 산화처리는 상기 질화막 형성 장비에서 인-시츄(In-Situ)로 실시하는 반도체 소자의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 산화처리 및 질화막을 형성하는 단계는 노를 이용한 열공정으로 실시하는 반도체 소자의 제조 방법.
  4. 제 3 항에 있어서,
    상기 산화처리는 600∼800℃의 온도조건에서 이루어 지는 반도체 소자의 제조 방법.
  5. 제 4 항에 있어서,
    상기 산화처리단계는 1slm 내지 20slm의 O2 가스 또는 1slm 내지 20slm의 O2 와 0.1slm 내지 20slm의 N2의 혼합가스 분위기에서 이루어지는 반도체 소자의 제조 방법.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 질화막의 형성은 650℃ 내지 800℃의 온도조건에서 이루어지는 반도체 소자의 제조 방법.
  7. 제 6 항에 있어서,
    상기 질화막은 0.1Torr 내지 2Torr압력의 조건에서, 10sccm 내지 2000sccm의 NH3와,
    1sccm 내지 1000sccm의 SiH 및 1sccm 내지 10000sccm의 N2O 중 어느 하나와 혼합된 가스 분위기에서 형성되는 반도체 소자의 제조 방법.
  8. 제 1 항에 있어서,
    상기 버퍼산화막을 CVD에 의해 형성하는 반도체 소자의 제조 방법.
  9. 기판 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극이 형성된 프로파일을 따라 버퍼 산화막을 형성하는 단계;
    상기 버퍼 산화막 상의 유기물의 제거 및 스트레스 억제를 위한 질화처리하는 단계;
    상기 질화처리된 버퍼 산화막 상에 질화막을 형성하는 단계;
    상기 질화막 상에 산화막을 형성하는 단계; 및
    상기 산화막을 습식식각하여 제거하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  10. 제 9 항에 있어서,
    상기 질화처리는 상기 질화막 형성 장비에서 인-시츄(In-Situ)로 실시하는 반도체 소자의 제조 방법.
  11. 제 9 항 또는 제 10 항에 있어서,
    상기 질화처리하는 단계는 0.1Torr 내지 500Torr 압력의 조건에서, 10sccm 내지 10000sccm의 N2O 또는 NH3가스 분위기에서 이루어지는 반도체 소자의 제조 방법.
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