KR101096434B1 - 반도체 소자의 게이트 형성방법 - Google Patents

반도체 소자의 게이트 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 게이트 형성방법을 개시한다. 개시된 본 발명의 방법은, 반도체 기판상에 게이트를 형성하는 단계; 상기 게이트 및 기판상에 버퍼 산화막 및 스페이서용 질화막을 차례로 형성하는 단계; 상기 스페이서용 질화막 및 버퍼 산화막을 식각하여 스페이서를 형성하는 단계; 상기 기판 및 스페이서를 포함한 게이트 상에 게이트 보호용 질화막을 증착하되, 상기 게이트 보호용 질화막이 상기 게이트의 측벽에서보다 상기 게이트의 상부에서 두껍게 증착되도록 하는 단계; 및 상기 기판이 노출되고 상기 게이트 보호용 질화막이 상기 게이트, 스페이서용 질화막 및 버퍼 산화막을 덮는 형태로 남도록 상기 게이트 보호용 질화막을 스페이서 식각하는 단계를 포함하는 것을 특징으로 한다. 본 발명에 따르면, 게이트 보호용 질화막을 이용하여 후속의 자기 정렬 방식의 콘택홀 식각에서의 버퍼산화막을 보호하여, SAC 패일 원인을 방지하고, 또한, 후속의 층간절연막 증착시 발생하는 플라즈마에 의한 하부 기판에 가해지는 데미지의 통로를 차단함으로써, 게이트 절연막의 브레이크다운 볼테이지(BV) 특성을 개선할 수 있다.

Description

반도체 소자의 게이트 형성방법{Method for forming gate of semiconductor device}
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도이다.
*도면의 중요 부분에 대한 부호 설명*
11: 반도체 기판 12: 게이트 산화막
13: 게이트 도전막 13a: 게이트 폴리막
13b: 게이트 텅스텐 실리사이드막 14: 제1하드마스크막
15: 게이트 16: 버퍼 산화막
17: 스페이서용 질화막 18: 스페이서
19: 게이트 보호용 질화막 39a: 게이트 보호막
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 상세하게는, 반도체 소자의 게이트 형성방법에 관한 것이다.
종래의 기술에 따른 반도체 소자의 게이트 형성방법을 설명하면 다음과 같 다.
반도체 기판 상에 산화막, 도전막, 질화막 및 난반사막을 차례로 형성하고, 이를 패터닝하여 게이트 산화막과 게이트 도전막 및 게이트 하드마스크막의 적층구조인 게이트를 형성한다. 그런다음, 식각시의 데미지를 회복하기 위하여 산화처리를 실시하여 얇은 박막의 산화막을 게이트의 표면에 형성한다.
이어서, 상기 기판과 게이트의 측면 게이트의 상면에 연속적으로 게이트 버퍼 산화막과 스페이서용 질화막 및 스페이서용 산화막을 차례로 형성하고, 이를 식각하여, 스페이서를 형성한다.
전술한 바와 같은 종래의 기술에 따른 반도체 소자의 게이트 형성방법에 있어서, 게이트의 측벽에 버퍼 산화막을 사용하고 있는데, 현재, 0.16um 급 디램(DRAM)의 게이트 구조는 리프레쉬 개선을 목적으로 상기와 같이 게이트 측벽에 버퍼 산화막을 사용하고 있다.
그런데, 상기 버퍼 산화막은 후속의 자기 정렬 방식(Self Aligned Contact: 이하 SAC)을 사용하는 랜딩 플러그 콘택, 비트 라인 콘택, 스토리지 노드 콘택을 형성하기 위한 공정에서 SAC 패일(fail)의 원인이 된다.
또한, 랜딩 플러그 폴리간의 아이솔레이션을 목적으로 진행되는 랜딩 플러그 폴리 CMP후에는 버퍼 산화막이 노출되어 후속의 층간절연막의 증착시 플라즈마에 의한 데미지(PID: Plasma Induced Damage)의 패스(Path)로 작용하여 게이트 산화막의 브레이크 다운 전압(Break down Voltage: BV)의 특성의 저하로 인한 트랜지스터 특성 열화를 초래한다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 반도체 소자의 게이트 형성시 버퍼 산화막을 후속 공정에서 노출시키지 않을 수 있는 반도체 소자의 게이트 형성방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여 본 발명은, 반도체 기판상에 게이트를 형성하는 단계; 상기 게이트 및 기판상에 버퍼 산화막 및 스페이서용 질화막을 차례로 형성하는 단계; 상기 스페이서용 질화막 및 버퍼 산화막을 식각하여 스페이서를 형성하는 단계; 상기 기판 및 스페이서를 포함한 게이트 상에 게이트 보호용 질화막을 증착하되, 상기 게이트 보호용 질화막이 상기 게이트의 측벽에서보다 상기 게이트의 상부에서 두껍게 증착되도록 하는 단계; 및 상기 기판이 노출되고 상기 게이트 보호용 질화막이 상기 게이트, 스페이서용 질화막 및 버퍼 산화막을 덮는 형태로 남도록 상기 게이트 보호용 질화막을 스페이서 식각하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 게이트 보호용 질화막을 증착하는 단계는, PECVD 방법을 이용하여 40~60sccm의 SiH4, 20~40sccm의 NH3 및 4000~5000sccm의 N2, 5~7torr의 압력, 400~500W의 파워 및 500~600℃의 온도하에서 수행하거나, 싱글 챔버식 LPCVD 방법을 이용하여 3~7sccm의 SiH4 및 1500~2500sccm의 NH3, 600~800torr의 압력 및 650~750℃의 온도하에서 수행한다.
또한, 상기 게이트 보호용 질화막을 스페이서 식각하는 단계는 상기 게이트 보호용 질화막이 상기 게이트의 상부에 1000~3000Å의 두께로 남도록 수행한다.
(실시예)
이하, 첨부한 도면에 의거하여 본 발명에 따른 실시예를 상세히 설명하기로 한다.
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도이다.
도 1a를 참조하면, 반도체 기판(11) 상에 산화막을 형성하고, 이어서, 상기 산화막 상에 도전막과 질화막 및 난반사막을 차례로 증착한다. 그런다음, 상기 난반사막, 질화막, 도전막 및 산화막을 패터닝하고, 난반사막을 제거함으로써, 게이트 산화막(12), 게이트 도전막(13), 하드마스크막(14)이 적층된 구조의 게이트(15)를 형성한다.
여기서, 상기 게이트 도전막(13)은 게이트 폴리막(13a) 및 게이트 텅스텐실리사이드막(13b)의 적층구조로 이해할 수 있다.
도 1b를 참조하면, 상기 게이트(15) 형성시 발생한 식각데미지를 회복하기 위하여 산화 처리를 하여 얇은 박막의 산화막(도시안됨)을 형성한다.
그런 다음, 상기 기판(11) 및 게이트(15) 상에 균일한 두께로 버퍼 산화막(16)을 형성한다. 이어서, 상기 버퍼 산화막(16) 상에 스페이서용 질화막(17)을 형성한다.
도 1c를 참조하면, 상기 스페이서용 질화막(17) 및 버퍼 산화막(16)을 식각하여 게이트(15)의 상면 및 측벽에 스페이서(18)를 형성한다.
도 1d를 참조하면, 상기 스페이서(18)를 포함한 게이트(15)의 표면에 게이트 보호용 질화막(19)을 증착한다.
이때, 게이트(15)의 상부에 의도적인 오버행(overhang)을 발생시켜 상기 게이트 보호용 질화막(19)이 게이트(15)의 측벽에서보다 게이트(15)의 상부에서 두텁게 증착되도록 한다.
상기 게이트 보호용 질화막(19)은 LPCVD 또는 PECVD 방법으로 증착할 수 있다. 상기 게이트 보호용 질하막(19)을 PECVD 방법으로 증착할 경우, SiH4를 40~60sccm의 유량, NH3를 20~40sccm의 유량 및 N2를 4000~5000sccm의 유량으로 하고, 5~7torr의 압력과 400~500W의 파워 및 500~600℃의 온도에서 증착하고, 상기 질화막을 싱글 챔버식 LPCVD 방법으로 증착할 경우, SiH4를 3~7sccm의 유량 및 NH3를 1500~2500sccm의 유량으로 하고, 600~800torr의 압력과 650~750℃의 온도에서 증착한다.
도 3e를 참조하면, 상기 게이트 보호용 질화막(19)을 스페이서 식각하여 게이트 보호막(19a)을 형성한다.
여기서, 버퍼 산화막(16)의 보호를 위해, 상기 게이트 보호용 질화막(19) 증착시 의도적으로 발생시킨 오버행에 의해 게이트(15)의 상면에는 1000~3000Å의 두께의 게이트 보호막(19a)이 형성된다.
본 발명에 따르면, 상기 게이트 보호막은 버퍼 산화막을 보호하는 역할을 함으로써, 첫째, 후속의 자기 정렬 방식의 콘택홀등의 식각시에 버퍼 산화막이 식각되어 SAC 패일이 일어나는 것을 방지하고, 둘째, 후속의 층간절연막 증착시 플라즈마에 의한 기판 하부로의 데미지의 연결통로를 차단함으로써, 플라즈마 식각 데미지를 억제할 수 있다.
이상에서와 같이, 본 발명에 따르면, 게이트 보호막을 이용하여 후속의 자기 정렬 방식의 콘택홀 식각에서의 버퍼산화막을 보호하여, SAC 패일 원인을 방지하고, 또한, 후속의 층간절연막 증착시 발생하는 플라즈마에 의한 하부 기판에 가해지는 데미지의 통로를 차단함으로써, 게이트 브레이크다운 볼테이지(BV) 특성을 개선할 수 있다.
따라서, 반도체 소자 자체의 신뢰성을 확보할 수 있음은 물론, 수율을 향상시킬 수 있다.
기타 본 발명은 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시 할 수 있다.

Claims (4)

  1. 반도체 기판상에 게이트를 형성하는 단계;
    상기 게이트 및 기판상에 버퍼 산화막 및 스페이서용 질화막을 차례로 형성하는 단계;
    상기 스페이서용 질화막 및 버퍼 산화막을 식각하여 스페이서를 형성하는 단계;
    상기 기판 및 스페이서를 포함한 게이트 상에 게이트 보호용 질화막을 증착하되, 상기 게이트 보호용 질화막이 상기 게이트의 측벽에서보다 상기 게이트의 상부에서 두껍게 증착되도록 하는 단계; 및
    상기 기판이 노출되고 상기 게이트 보호용 질화막이 상기 게이트, 스페이서용 질화막 및 버퍼 산화막을 덮는 형태로 남도록 상기 게이트 보호용 질화막을 스페이서 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서, 상기 게이트 보호용 질화막을 증착하는 단계는, 40~60sccm의 SiH4, 20~40sccm의 NH3 및 4000~5000sccm의 N2, 5~7torr의 압력 400~500W의 파워 및 500~600℃의 온도에서 PECVD 방법을 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서, 상기 게이트 보호용 질화막을 증착하는 단계는, 3~7sccm의 SiH4, 및 1500~2500sccm의 NH3, 600~800torr의 압력 및 650~750℃의 온도에서 싱글 챔버식 LPCVD 방법을 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서, 상기 게이트 보호용 질화막을 스페이서 식각하는 단계는 상기 게이트의 상부에 형성된 상기 게이트 보호용 질화막이 1000~3000Å의 두께로 남도록 수행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
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