KR100675896B1 - 다마신 공정을 이용한 반도체 소자의 트랜지스터 형성방법 - Google Patents

다마신 공정을 이용한 반도체 소자의 트랜지스터 형성방법 Download PDF

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Abstract

다마신 공정을 이용한 반도체 소자의 트랜지스터 형성방법은, 소자분리막으로 활성영역이 한정되어 있는 반도체 기판 전면에 게이트 절연막, 도전막 및 절연막을 순차적으로 형성하는 단계; 절연막을 식각하여 다마신용 트렌치를 형성하는 단계; 다마신용 트렌치를 매립하도록 텅스텐 실리사이드막을 형성하고, 열처리를 수행하는 단계; 텅스텐 실리사이드막 위에만 잔류하도록 하드마스크막 패턴을 형성하는 단계; 절연막을 제거하는 단계; 및 하드마스크막 패턴을 마스크로 도전막을 식각하여 게이트 스택을 형성하는 단계를 포함한다.
다마신, 텅스텐 실리사이드, 저저항

Description

다마신 공정을 이용한 반도체 소자의 트랜지스터 형성방법 {Method for manufacturing transistor in semiconductor device using damascene process}
도 1은 종래 기술에 따른 반도체 소자의 트랜지스터 형성방법을 설명하기 위해 나타내보인 도면이다.
도 2a 내지 도 2i는 본 발명의 제1 실시예에 따른 다마신 공정을 이용한 반도체 소자의 트랜지스터 형성방법을 설명하기 위하여 나타내 보인 도면들이다.
도 3a 내지 도 3f는 본 발명의 제2 실시예에 따른 다마신 공정을 이용한 반도체 소자의 트랜지스터 형성방법을 설명하기 위하여 나타내 보인 도면들이다.
도 4a 내지 도 4f는 본 발명의 제3 실시예에 따른 다마신 공정을 이용한 반도체 소자의 트랜지스터 형성방법을 설명하기 위하여 나타내 보인 도면들이다.
<도면의 주요 부분에 대한 부호의 설명>
200 : 반도체 기판 260 : 리세스 채널용 트렌치
310 : 다마신용 트렌치 370 : 하드마스크용 질화막 패턴
380 : 텅스텐 실리사이드막 패턴 390 : 도전막 패턴
400 : 게이트 스택
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는 다마신 공정을 이용한 반도체 소자의 트랜지스터 형성방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 게이트의 선폭이 점점 감소되고, 이에 따른 저항의 증가로 인해 신호 지연, 오동작등과 같은 전기적 특성에 관한 문제가 심각하게 발생되고 있다. 이러한 문제를 해결하기위해 금속실리사이드 계열, 또는 금속 계열을 이용하여, 예를 들어 티타늄실리사이드(TiSix), 또는 텅스텐(W) 화합물을 사용하여 게이트의 자체저항 및 비트라인과 접합영역 간의 접촉저항을 낮추어 왔으나, 소자 특성 확보 및 공정 구현의 어려움 등으로 아직까지 실제 디바이스에 적용되고 있지 못한 실정이다. 이에 따라 텅스텐실리사이드(WSix)의 저항을 낮춰서 반도체 소자에 적용하려는 연구를 진행하고 있다.
도 1은 종래 기술에 따른 반도체 소자의 트랜지스터 형성방법을 설명하기 위해 나타내보인 도면이다.
도 1을 참조하면, 종래 기술에 따른 반도체 소자의 트랜지스터는 반도체 기판(100) 상에 하드마스크막 패턴(110), 텅스텐 실리사이드(WSix)막 패턴(108), 도전막 패턴(106) 및 게이트 절연막패턴(104)을 포함하는 게이트 스택(112)이 배치되어 있으며, 상기 게이트 스택(112)의 양 측면에는 스페이서막(114)을 포함하여 형성한다.
한편, 텅스텐 실리사이드(WSix)막 패턴(108)은 육불화텅스텐(WF6)가스 및 사일렌(SiH₄)가스를 이용한 화학적 기상 증착(CVD; Chemical vapor deposition)방법을 이용하여 형성할 수 있다. 이 경우, 저항이 낮은 텅스텐 실리사이드(WSix)막 패턴(108)을 형성하기 위해 텅스텐 실리사이드(WSix)막 패턴(108)의 증착 두께를 증가시키거나, 육불화텅스텐(WF6)가스의 공급 유량을 증가시키거나, 또는 텅스텐 실리사이드(WSix)막을 증착한 후, 고온에서 열처리를 수행하는 방법이 제안되어 있다. 텅스텐 실리사이드(WSix)막의 증착 두께를 증가시킬 경우, 1000Å을 기준으로 100Å씩 증착두께를 증가시킬 때 대략 10%정도 저항이 감소하며, 텅스텐(WF6)가스의 공급 유량이 증가할수록 저항이 감소하는 효과가 있다. 그러나 텅스텐 실리사이드(WSix)막 패턴의 높이를 증가시키는 것은 게이트 식각 후 프로파일 이슈로 인하여현실적으로 어렵다. 그리고 게이트 패터닝 후 열처리 공정을 수행하면, 텅스텐 실리사이드(WSix)막의 두께가 축소되고, 노출된 텅스텐 실리사이드(WSix)막의 양 측면 부분이 열처리에 의한 산화로 인하여 추가적인 임계치수(CD; Critical dimension) 감소가 일어나게 되어 열처리 공정에 의해 저항이 감소되는 효과가 저하한다. 이를 방지하기 위해, 텅스텐 실리사이드(WSix)막을 증착한 직후에 열처리를 진행하면, 추가적인 임계치수(CD)의 감소 없이 저항이 감소하지만, 텅스텐 실리사이드(WSix)막 패턴(108)과 하부의 도전막패턴(106)간의 계면구분이 확실하지 않게 되고, 러프니스(roughness)가 증가하며, 상기 텅스텐 실리사이드(WSix)막 패턴(108)과 도전막 패턴(106)의 두께 비율에서 차이가 발생하는 등의 문제를 유발시킨 다. 따라서 이러한 상태에서 게이트 스택을 형성하기 위해 식각을 실시할 경우, 안정적인 게이트 프로파일 구현이 불가능하게 되는 문제가 발생하고, 게이트 패터닝 불량을 유발하게 된다.
이러한 게이트 패터닝 문제를 해결하지 못할 경우, 향후 고집적된 메모리 소자에 적용시 셀(cell)간 스페이스의 확보조차 어렵게 되어 실제 소자에 적용이 불가능하게 된다.
본 발명이 이루고자 하는 기술적 과제는, 반도체 소자의 텅스텐 실리사이드 패턴 형성방법을 개선하여 안정적인 게이트 프로파일을 구현하여 불량이 발생하는 것을 방지할 수 있는 다마신 공정을 이용한 반도체 소자의 트랜지스터 형성방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 제1 실시예에 따른 다마신 공정을 이용한 반도체 소자의 트랜지스터 형성방법은, 소자분리막으로 활성영역이 한정되어 있는 반도체 기판 전면에 게이트 절연막, 도전막 및 절연막을 순차적으로 형성하는 단계; 상기 절연막을 식각하여 다마신용 트렌치를 형성하는 단계; 상기 다마신용 트렌치를 매립하도록 텅스텐 실리사이드막을 형성하고, 열처리를 수행하는 단계; 상기 텅스텐 실리사이드막 위에만 잔류하도록 하드마스크막 패턴을 형성 하는 단계; 상기 절연막을 제거하는 단계; 및 상기 하드마스크막 패턴을 마스크로 상기 도전막을 식각하여 게이트 스택을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 제2 실시예에 따른 다마신 공정을 이용한 반도체 소자의 트랜지스터 형성방법은, 소자분리막으로 한정되어 있는 반도체 기판의 활성영역 상에 리세스 채널용 트렌치를 형성하는 단계; 상기 리세스 채널용 트렌치를 포함하는 반도체 기판 전면에 게이트 절연막, 도전막 및 절연막을 순차적으로 형성하는 단계; 상기 절연막을 식각하여 다마신용 트렌치를 형성하는 단계; 상기 다마신용 트렌치를 매립하도록 텅스텐 실리사이드막을 형성하고, 열처리를 수행하는 단계; 상기 텅스텐 실리사이드막 위에만 잔류하도록 하드마스크막 패턴을 형성하는 단계; 상기 절연막을 제거하는 단계; 및 상기 하드마스크막 패턴을 마스크로 상기 도전막을 식각하여 게이트 스택을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 제3 실시예에 따른 다마신 공정을 이용한 반도체 소자의 트랜지스터 형성방법은, 소자분리막으로 한정되어 있는 반도체 기판의 활성영역 상에 스텝마스크 패턴을 형성하는 단계; 상기 스텝마스크 패턴을 마스크로 하여 상기 반도체 기판을 식각하여 하부면, 수직면 및 상부면을 포함하는 계단형 프로파일을 형성하는 단계; 상기 계단형 프로파일을 포함하는 반도체 기판 전면에 게이트 절연막, 도전막 및 절연막을 순차적으로 형성하는 단계; 상기 절연막을 식각하여 다마신용 트렌치를 형성하는 단계; 상기 다마신용 트 렌치를 매립하도록 텅스텐 실리사이드막을 형성하고, 열처리를 수행하는 단계; 상기 텅스텐 실리사이드막 위에만 잔류하도록 하드마스크막 패턴을 형성하는 단계; 상기 절연막을 제거하는 단계; 및 상기 하드마스크막 패턴을 마스크로 상기 도전막을 식각하여 게이트 스택을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 절연막은 LPTEOS 산화막을 포함할 수 있다.
텅스텐 실리사이드막의 두께와 동일한 두께를 갖도록 절연막을 형성하는 것이 바람직하다.
상기 열처리를 수행하는 단계에서는, 질소(N₂)가스를 공급하여 900-1100℃의 온도에서 10-30분 동안 진행하는 것이 바람직하다.
상기 열처리를 수행하는 단계에서는, 900-1100℃의 온도에서 급속열처리를 수행하는 것이 바람직하다.
상기 절연막을 제거하는 단계에서는, HF 용액 또는 BOE 용액 가운데 하나를 이용할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
도 2a 내지 도 2i는 본 발명의 제1 실시예에 따른 다마신 공정을 이용한 반 도체 소자의 트랜지스터 형성방법을 설명하기 위하여 나타내 보인 도면들이다.
먼저 도 2a를 참조하면, 반도체 기판(200) 위에 패드산화막(202) 및 패드질화막(204)을 순차적으로 증착한다. 여기서 패드산화막(202)은 패드질화막(204)의 인력에 의한 반도체 기판(200)의 스트레스를 완화하는 역할을 한다. 이어서 패드질화막(204) 위에 활성영역을 한정하는 마스크막 패턴(도시하지 않음)을 형성한다.
다음에 도 2b를 참조하면, 마스크막 패턴을 이용해 패드질화막(204)을 식각하여 패드산화막(204)의 일부를 노출시킨다. 이어서 패드질화막(204)을 식각마스크로 패드산화막(202) 및 반도체 기판(200)의 소정 영역을 2000-4000Å의 깊이로 식각하여 트렌치를 형성한다. 계속하여 트렌치 내부를 산화막으로 매립한 후, 화학적기계적연마(Chemical Mechanical Polishing: CMP)를 실시하고 패드 질화막(204) 및 패드산화막(202)을 제거한다. 그러면 반도체 기판(200)에 소자분리막(206)이 형성되어 활성영역(X) 및 소자분리영역(Y)이 정의된다.
다음에 도 2c를 참조하면, 반도체 기판(200) 전면에 게이트 산화막(208) 및 도전막(210)을 순차적으로 형성한다. 여기서 게이트 산화막(208)은 30-50Å의 두께를 갖도록 형성할 수 있고, 도전막(210)은 폴리실리콘 등의 도전성 물질을 도포하여 600-1000Å의 두께로 형성할 수 있다. 계속해서 상기 도전막(210) 위에 절연막(212)을 형성한다. 절연막(212)은 후속 하드마스크용 질화막과 반도체 기판(200)간의 층간절연막 역할을 하면서 다마신(Damascene)공정에서의 트렌치 형성층으로 작용한다. 이때, 절연막(212)은 LPTEOS(Low pressure TEOS)산화막을 포함하여 1000-1500Å의 두께로 형성할 수 있다. 또한, 절연막(212)은 최종 형성하고자 하는 텅스 텐 실리사이드(WSix)막의 두께와 동일하게 형성하는 것이 바람직하다.
다음에 도 2d를 참조하면, 절연막(212) 상에 감광막 패턴(도시하지 않음)을 형성하고, 상기 감광막 패턴을 마스크로 절연막(212)을 식각하여 다마신용 트렌치(214)를 형성한다. 그리고 감광막 패턴은 제거한다.
다음에 도 2e를 참조하면, 다마신용 트렌치(214)를 매립하도록 다마신용 트렌치(214) 및 반도체 기판(200) 전면에 텅스텐 실리사이드(WSix)막(216)을 형성한다. 여기서 텅스텐 실리사이드(WSix)막(216)은 육불화텅스텐(WF6)가스 및 사일렌(SiH₄)가스를 이용한 화학적 기상 증착(CVD; Chemical vapor deposition)방법을 이용하여 1000-1500Å의 두께로 형성할 수 있다. 이때, 텅스텐 실리사이드(WSix)막(216)의 증착 높이는 상기 절연막(212)의 증착두께를 이용하여 조절할 수 있다. 경우에 따라서는 통상의 금속실리사이드막 형성 공정, 즉 금속막을 형성하고, 열공정을 진행하여 금속실리사이드막을 형성하고, 상기 열공정에서 반응하지 않은 미반응 금속막을 제거하는 단계를 수행하여 형성할 수도 있다. 계속해서 상기 텅스텐 실리사이드(WSix)막(216)을 포함하는 반도체 기판(200)을 퍼니스(furnace)내에 로딩한 후, 900-1100℃의 온도에서 질소(N₂)를 소스가스로 공급하는 열처리 공정을 10-20분 동안 수행하여 텅스텐 실리사이드(WSix)막(216)의 저항을 감소시킨다. 이때, 상기 열처리는 900-1100℃의 온도에서 급속열처리(RTA; Rapid thermal annealing) 공정을 수행할 수도 있다.
이 경우, 종래 기술에서는 도전막 및 텅스텐막을 증착한 후, 열처리 공정을 수행하여 텅스텐 및 도전막 계면이 결정화되면서 상기 계면에 굴곡 등의 러프니스(roughness)가 발생하고, 이러한 러프니스에 의해 후속 게이트 스택 형성을 위한 식각공정시 패터닝 불량이 발생하는 문제가 있었다. 따라서 이를 방지하기 위해 본 발명에서는, 다마신 공정을 이용하여 텅스텐 실리사이드(WSix)막 패턴이 형성될 영역을 미리 다마신용 트렌치(214)로 개방시키고, 텅스텐 실리사이드(WSix)막(216)패턴을 형성하여 4면이 모두 개방되지 않은 상태에서 열처리 공정을 진행함으로써 열처리 공정에 의해 텅스텐 실리사이드(WSix)막(216) 및 도전막(210) 계면이 결정화하더라도 후속 텅스텐 실리사이드(WSix)막 패턴의 임계치수(CD)가 축소되는 문제를 방지할 수 있다. 또한, 텅스텐 실리사이드(WSix)막(216)을 증착한 후, 열처리 공정을 수행함으로써 열처리 온도나 열처리 시간 등에 영향을 받지 않고 저항이 최소가 되는 조건으로 진행할 수 있다.
다음에 도 2f를 참조하면, 텅스텐 실리사이드(WSix)막(216)에 평탄화 공정, 예를 들어 화학적 기계적 연마(Chemical Mechanical Polishing)공정을 이용하여 절연막(212)의 표면이 노출될 때까지 연마하여 텅스텐 실리사이드(WSix)막 패턴(218)을 형성한다. 그리고 텅스텐 실리사이드(WSix)막 패턴(218) 및 절연막(212) 상에 하드마스크용 질화막(220)과 반사방지막(ARC; Anti reflection coating)(222)을 형성한다. 여기서 반사방지막(222)은 후속 게이트 스택을 형성하기 위한 포토리소그래피 공정에서 빛이 난반사하는 것을 방지하는 역할을 하며, 이후 도전막 패턴 형성시, 하드마스크용 질화막(220)과 함께 배리어 역할을 한다. 이때, 하드마스크용 질화막(220)은 1500-3000Å의 두께로 형성할 수 있고, 반사방지막(222)은 실리콘옥 시나이트라이드(SiON)막을 포함하여 300-600Å의 두께로 형성할 수 있다. 그리고 반사방지막(222) 위에 감광막을 도포하고, 패터닝하여 게이트 전극 형성영역을 정의하는 마스크막 패턴(224)을 형성한다.
다음에 도 2g를 참조하면, 상기 마스크막 패턴(224)을 마스크로 한 식각공정을 실시하여 반사방지막(222) 및 하드마스크용 질화막(220)을 식각하여 반사방지막 패턴(226) 및 하드마스크용 질화막패턴(228)을 형성하고, 마스크막 패턴(224)은 제거한다.
다음에 도 2h를 참조하면, 습식식각용액을 통해 절연막(212)을 제거한다. 여기서 절연막(212)은 HF 용액을 포함하는 식각용액을 이용하여 제거할 수 있다. 이때, 절연막(212)은 40%의 불화암모늄(NH4F)용액 및 49% 불화수소(HF) 용액의 혼합용액을 포함하는 BOE(Buffered Oxide Etchant)용액으로 제거할 수도 있다.
다음에 도 2i를 참조하면, 반사방지막 패턴(226) 및 하드마스크용 질화막 패턴(228)을 마스크로 도전막(210)을 식각하여 게이트 절연막패턴(234), 도전막 패턴(232), 텅스텐 실리사이드막(WSix)패턴(218) 및 하드마스크용 질화막 패턴(228)을 포함하는 게이트 스택(236)을 형성한다. 여기서 도전막 패턴(232) 형성시 반사방지막 패턴(226)은 함께 제거되고, 하드마스크용 질화막 패턴(228)의 일부도 제거될 수 있다.
다음에 비록 도면에 도시하지는 않았지만, 상기 게이트 스택(236)을 포함한 구조물의 전면에 질화막(도시하지 않음)을 증착한 후, 스페이서 식각을 추가로 진 행하여 절연성 스페이서막을 형성할 수 있다.
도 3a 내지 도 3e는 본 발명의 제2 실시예에 따른 다마신 공정을 이용한 반도체 소자의 트랜지스터 형성방법을 설명하기 위하여 나타내 보인 도면들이다.
먼저, 도 2a 및 도 2b에 도시한 바와 같이, 반도체 기판 상에 소자분리막(206)을 형성하여 소자분리영역 및 활성영역을 정의한다.
다음에 도 3a를 참조하면, 소자분리막(206) 및 반도체 기판(200) 전면에 폴리실리콘막으로 500-1500Å의 두께의 하드마스크막(300)을 형성한다. 계속해서 상기 하드마스크막(300) 위에 감광막을 도포 및 패터닝하여 리세스 채널용 트렌치가 형성될 영역을 정의하는 감광막 패턴(302)을 형성한다.
다음에 도 3b를 참조하면, 상기 감광막 패턴(302)을 마스크로 하드마스크막(300)을 식각하여 반도체 기판(200)의 소정 영역을 노출시키는 하드마스크막 패턴(도시하지 않음)을 형성하고, 상기 하드마스크막 패턴을 마스크로 하여 반도체 기판(200) 상에 리세스 채널용 트렌치(306)를 형성한 후, 하드마스크막 패턴은 제거한다. 여기서 리세스 채널용 트렌치(306)는 반도체 기판(200)의 표면으로부터 2000-4000Å의 깊이를 갖도록 형성한다.
다음에 도 3c를 참조하면, 리세스 채널용 트렌치(306) 및 반도체 기판(200) 전면에 게이트 산화막(308) 및 도전막(310)을 순차적으로 형성한다. 여기서 게이트 산화막(308)은 30-50Å의 두께를 갖도록 형성할 수 있고, 도전막(310)은 폴리실리콘 등의 도전성 물질을 도포하여 600-1000Å의 두께로 형성할 수 있다. 계속해서 상기 도전막(310) 위에 절연막(312)을 형성한다. 절연막(312)은 후속 하드마스크용 질화막과 반도체 기판(200)간의 층간절연막 역할을 하면서 다마신(Damascene)공정에서의 트렌치 형성층으로 작용한다. 이때, 절연막(312)은 LPTEOS(Low pressure TEOS)산화막을 포함하여 1000-1500Å의 두께로 형성할 수 있다. 또한, 절연막(312)은 최종 형성하고자 하는 텅스텐 실리사이드(WSix)막의 두께와 동일하게 형성하는 것이 바람직하다.
다음에 도 3d를 참조하면, 절연막 상에 감광막 패턴(도시하지 않음)을 형성하고, 상기 감광막 패턴을 마스크로 한 식각공정을 수행하여 절연막 상에 다마신용 트렌치(314)를 형성한다. 그리고 감광막 패턴은 제거한다.
다음에 도 3e를 참조하면, 다마신용 트렌치(314)를 매립하도록 다마신용 트렌치(314) 및 반도체 기판(200) 전면에 텅스텐 실리사이드(WSix)막(316)을 형성한다. 여기서 텅스텐 실리사이드(WSix)막(316)은 육불화텅스텐(WF6)가스 및 사일렌(SiH₄)가스를 이용한 화학적 기상 증착(CVD; Chemical vapor deposition)방법을 이용하여 1000-1500Å의 두께로 형성할 수 있다. 이때, 텅스텐 실리사이드(WSix)막(316)의 증착 높이는 상기 절연막(312)의 증착두께를 이용하여 조절할 수 있다. 경우에 따라서는 통상의 금속실리사이드막 형성 공정, 즉 금속막을 형성하고, 열공정을 진행하여 금속실리사이드막을 형성하고, 상기 열공정에서 반응하지 않은 미반응 금속막을 제거하는 단계를 수행하여 형성할 수도 있다. 계속해서 상기 텅스텐 실리사이드(WSix)막(316)을 포함하는 반도체 기판(200)을 퍼니스(furnace)내에 로딩한 후, 900-1100℃의 온도에서 질소(N₂)를 소스가스로 공급하는 열처리 공정을 10-20 분 동안 수행하여 텅스텐 실리사이드(WSix)막(316)의 저항을 감소시킨다. 이때, 상기 열처리는 900-1100℃의 온도에서 급속열처리(RTA; Rapid thermal annealing) 공정을 수행할 수도 있다.
이 경우, 종래 기술에서는 도전막 및 텅스텐막을 증착한 후, 열처리 공정을 수행하여 텅스텐 및 도전막 계면이 결정화되면서 상기 계면에 굴곡 등의 러프니스(roughness)가 발생하고, 이러한 러프니스에 의해 후속 게이트 스택 형성을 위한 식각공정시 패터닝 불량이 발생하는 문제가 있었다. 따라서 이를 방지하기 위해 본 발명에서는, 다마신 공정을 이용하여 텅스텐 실리사이드(WSix)막 패턴이 형성될 영역을 미리 다마신용 트렌치(314)로 개방시키고, 텅스텐 실리사이드(WSix)막(316)패턴을 형성하여 4면이 모두 개방되지 않은 상태에서 열처리 공정을 진행함으로써 열처리 공정에 의해 텅스텐 실리사이드(WSix)막(316) 및 도전막(310) 계면이 결정화하더라도 후속 텅스텐 실리사이드(WSix)막 패턴의 임계치수(CD)가 축소되는 문제를 방지할 수 있다. 또한, 텅스텐 실리사이드(WSix)막(316)을 증착한 후, 열처리 공정을 수행함으로써 열처리 온도나 열처리 시간 등에 영향을 받지 않고 저항이 최소가 되는 조건으로 진행할 수 있다.
이후에는 도 2f 내지 도 2i의 공정을 거쳐 도 3f에 도시한 바와 같이, 게이트 절연막패턴(318), 도전막 패턴(320), 텅스텐 실리사이드막(WSix)패턴(322) 및 하드마스크용 질화막 패턴(324)을 포함하는 게이트 스택(326)을 형성한다.
도 4a 내지 4e는 본 발명의 제3 실시예에 따른 다마신 공정을 이용한 반도체 소자의 트랜지스터 형성방법을 설명하기 위하여 나타내 보인 도면들이다.
먼저, 도 2a 및 도 2b에 도시한 바와 같이, 반도체 기판(200) 상에 소자분리막(206)을 형성하여 소자분리영역 및 활성영역을 정의한다.
다음에 도 4a를 참조하면, 반도체 기판(200)의 활성 영역 위에 감광막을 도포하고, 상기 도포한 감광막에 사진식각공정을 실시하여 계단형 프로파일의 형성 영역을 정의하는 스텝마스크 패턴(400)을 형성한다.
다음에 도 4b를 참조하면, 스텝마스크 패턴(400)을 식각마스크로 하여 반도체 기판(200)을 식각하면 반도체 기판(200)에는 하부면(A)과 수직면(B) 및 상부면(C)을 포함하는 계단형 프로파일이 형성되고, 상기 수직면(B)은 이후 채널이온주입 공정을 통하여 수직 채널 영역이 된다.
다음에 도 4c를 참조하면, 계단형 프로파일을 포함하는 반도체 기판(200) 전면에 게이트 산화막(402) 및 도전막(404)을 순차적으로 형성한다. 여기서 게이트 산화막(402)은 30-50Å의 두께를 갖도록 형성할 수 있고, 도전막(404)은 폴리실리콘 등의 도전성 물질을 도포하여 600-1000Å의 두께로 형성할 수 있다. 계속해서 상기 도전막(404) 위에 절연막(406)을 형성한다. 절연막(406)은 후속 하드마스크용 질화막과 반도체 기판(200)간의 층간절연막 역할을 하면서 다마신(Damascene)공정에서의 트렌치 형성층으로 작용한다. 이때, 절연막(406)은 LPTEOS(Low pressure TEOS)산화막을 포함하여 1000-1500Å의 두께로 형성할 수 있다. 또한, 절연막(406)은 최종 형성하고자 하는 텅스텐 실리사이드(WSix)막의 두께와 동일하게 형성하는 것이 바람직하다.
다음에 도 4d를 참조하면, 절연막(406) 상에 감광막 패턴(도시하지 않음)을 형성하고, 상기 감광막 패턴을 마스크로 한 식각공정을 수행하여 절연막 상에 다마신용 트렌치(408)를 형성한다. 그리고 감광막 패턴은 제거한다.
다음에 도 4e를 참조하면, 다마신용 트렌치(408)를 매립하도록 다마신용 트렌치(408) 및 반도체 기판(200) 전면에 텅스텐 실리사이드(WSix)막(410)을 형성한다. 여기서 텅스텐 실리사이드(WSix)막(410)은 육불화텅스텐(WF6)가스 및 사일렌(SiH₄)가스를 이용한 화학적 기상 증착(CVD; Chemical vapor deposition)방법을 이용하여 1000-1500Å의 두께로 형성할 수 있다. 이때, 텅스텐 실리사이드(WSix)막(410)의 증착 높이는 상기 절연막의 증착두께를 이용하여 조절할 수 있다. 경우에 따라서는 통상의 금속실리사이드막 형성 공정, 즉 금속막을 형성하고, 열공정을 진행하여 금속실리사이드막을 형성하고, 상기 열공정에서 반응하지 않은 미반응 금속막을 제거하는 단계를 수행하여 형성할 수도 있다. 계속해서 상기 텅스텐 실리사이드(WSix)막(410)을 포함하는 반도체 기판(200)을 퍼니스(furnace)내에 로딩한 후, 900-1100℃의 온도에서 질소(N₂)를 소스가스로 공급하는 열처리 공정을 10-20분 동안 수행하여 텅스텐 실리사이드(WSix)막(410)의 저항을 감소시킨다. 이때, 상기 열처리는 900-1100℃의 온도에서 급속열처리(RTA; Rapid thermal annealing) 공정을 수행할 수도 있다.
이 경우, 종래 기술에서는 도전막 및 텅스텐막을 증착한 후, 열처리 공정을 수행하여 텅스텐 및 도전막 계면이 결정화되면서 상기 계면에 굴곡 등의 러프니스(roughness)가 발생하고, 이러한 러프니스에 의해 후속 게이트 스택 형성을 위한 식각공정시 패터닝 불량이 발생하는 문제가 있었다. 따라서 이를 방지하기 위해 본 발명에서는, 다마신 공정을 이용하여 텅스텐 실리사이드(WSix)막 패턴이 형성될 영역을 미리 다마신용 트렌치(408)로 개방시키고, 텅스텐 실리사이드(WSix)막(410)패턴을 형성하여 4면이 모두 개방되지 않은 상태에서 열처리 공정을 진행함으로써 열처리 공정에 의해 텅스텐 실리사이드(WSix)막(410) 및 도전막(404) 계면이 결정화하더라도 후속 텅스텐 실리사이드(WSix)막 패턴의 임계치수(CD)가 축소되는 문제를 방지할 수 있다. 또한, 텅스텐 실리사이드(WSix)막(410)을 증착한 후, 열처리 공정을 수행함으로써 열처리 온도나 열처리 시간 등에 영향을 받지 않고 저항이 최소가 되는 조건으로 진행할 수 있다.
이후에는 도 2f 내지 도 2i의 공정을 거쳐 도 4f와 같이, 게이트 절연막패턴(412), 도전막 패턴(414), 텅스텐 실리사이드막(WSix)패턴(416) 및 하드마스크용 질화막 패턴(418)을 포함하는 게이트 스택(420)을 형성한다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리 범위에 속하는 것이다.
지금까지 설명한 바와 같이, 본 발명에 따른 다마신 공정을 이용한 반도체 소자의 트랜지스터 형성방법에 의하면, 텅스텐 실리사이드막 패턴을 다마신 공정을 이용하여 형성함으로써 텅스텐 실리사이드막의 저항을 낮추기 위해 수행한 열처리 공정 후 게이트 식각을 진행하면서 발생하는 게이트 패터닝 불량 문제를 방지하여 안정적인 게이트 프로파일을 형성할 수 있다.
또한, 다마신 공정을 이용하여 텅스텐 실리사이드막 패턴을 형성한 후, 열처리 공정을 수행함으로써 열처리 온도나 열처리 시간 등에 영향을 받지 않고 저항이 최소가 되는 조건을 진행할 수 있다.

Claims (8)

  1. 소자분리막으로 활성영역이 한정되어 있는 반도체 기판 전면에 게이트 절연막, 도전막 및 절연막을 순차적으로 형성하는 단계;
    상기 절연막을 식각하여 다마신용 트렌치를 형성하는 단계;
    상기 다마신용 트렌치를 매립하도록 텅스텐 실리사이드막을 형성하고, 열처리를 수행하는 단계;
    상기 텅스텐 실리사이드막 위에만 잔류하도록 하드마스크막 패턴을 형성하는 단계;
    상기 절연막을 제거하는 단계; 및
    상기 하드마스크막 패턴을 마스크로 상기 도전막을 식각하여 게이트 스택을 형성하는 단계를 포함하는 것을 특징으로 하는 다마신 공정을 이용한 반도체 소자의 트랜지스터 형성방법.
  2. 소자분리막으로 한정되어 있는 반도체 기판의 활성영역 상에 리세스 채널용 트렌치를 형성하는 단계;
    상기 리세스 채널용 트렌치를 포함하는 반도체 기판 전면에 게이트 절연막, 도전막 및 절연막을 순차적으로 형성하는 단계;
    상기 절연막을 식각하여 다마신용 트렌치를 형성하는 단계;
    상기 다마신용 트렌치를 매립하도록 텅스텐 실리사이드막을 형성하고, 열처 리를 수행하는 단계;
    상기 텅스텐 실리사이드막 위에만 잔류하도록 하드마스크막 패턴을 형성하는 단계;
    상기 절연막을 제거하는 단계; 및
    상기 하드마스크막 패턴을 마스크로 상기 도전막을 식각하여 게이트 스택을 형성하는 단계를 포함하는 것을 특징으로 하는 다마신 공정을 이용한 반도체 소자의 트랜지스터 형성방법.
  3. 소자분리막으로 활성영역이 한정되어 있는 반도체 기판 상에 스텝마스크 패턴을 형성하는 단계;
    상기 스텝마스크 패턴을 마스크로 하여 상기 반도체 기판을 식각하여 하부면, 수직면 및 상부면을 포함하는 계단형 프로파일을 형성하는 단계;
    상기 계단형 프로파일을 포함하는 반도체 기판 전면에 게이트 절연막, 도전막 및 절연막을 순차적으로 형성하는 단계;
    상기 절연막을 식각하여 다마신용 트렌치를 형성하는 단계;
    상기 다마신용 트렌치를 매립하도록 텅스텐 실리사이드막을 형성하고, 열처리를 수행하는 단계;
    상기 텅스텐 실리사이드막 위에만 잔류하도록 하드마스크막 패턴을 형성하는 단계;
    상기 절연막을 제거하는 단계; 및
    상기 하드마스크막 패턴을 마스크로 상기 도전막을 식각하여 게이트 스택을 형성하는 단계를 포함하는 것을 특징으로 하는 다마신 공정을 이용한 반도체 소자의 트랜지스터 형성방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 절연막은 LPTEOS 산화막을 포함하는 것을 특징으로 하는 다마신 공정을 이용한 반도체 소자의 트랜지스터 형성방법.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    텅스텐 실리사이드막의 두께와 동일한 두께를 갖도록 절연막을 형성하는 것을 특징으로 하는 다마신 공정을 이용한 반도체 소자의 트랜지스터 형성방법.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 열처리를 수행하는 단계에서는, 질소(N₂)가스를 공급하여 900-1100℃의 온도에서 10-30분 동안 진행하는 것을 특징으로 하는 다마신 공정을 이용한 반도체 소자의 트랜지스터 형성방법.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 열처리를 수행하는 단계에서는, 900-1100℃의 온도에서 급속열처리를 수행하는 것을 특징으로 하는 다마신 공정을 이용한 반도체 소자의 트랜지스터 형 성방법.
  8. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 절연막을 제거하는 단계에서는, HF 용액 또는 BOE 용액 가운데 하나를 이용하는 것을 특징으로 하는 다마신 공정을 이용한 반도체 소자의 트랜지스터 형성방법.
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