KR100527673B1 - 반도체 소자의 금속배선 형성방법 - Google Patents

반도체 소자의 금속배선 형성방법 Download PDF

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Abstract

반도체 소자의 금속 배선의 형성방법이 개시되어 있다. 도전성 패턴이 형성된 기판 상에 절연막을 형성한 후 절연막을 선택적으로 패터닝하여 도전성 패턴을 노출시키는 콘택홀을 형성한다. 이후, 콘택홀이 형성된 절연막 상면에 식각저지막을 형성한 후 식각저지막의 상면 및 콘택홀 내에 균일한 두께를 갖는 도전막을 형성한다. 이어서, 도전막 형성된 기판 상에 콘택홀을 매몰시키는 금속층을 형성한 후 식각저지막 표면이 노출되도록 건식식각하여, 콘택홀 내에 존재하는 금속배선을 형성한다. 상술한 금속 배선 형성 방법으로 형성하고자 하는 반도체 소자의 열적 스트레스를 방지하고, 상기 금속 배선의 리세스를 방지할 수 있다.

Description

반도체 소자의 금속배선 형성방법{METHOD FOR FORMING A METAL WIRING OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 배선 형성 방법에 관한 것으로, 보다 상세하게는 베리어막을 적용하지 않고 저온의 공정하에서 반도체 소자의 금속 배선을 형성하는 방법에 관한 것이다.
급속도로 발전하는 정보화 사회에 있어서 대량의 정보를 보다 빠르게 처리하게 위해 데이터 전송속도가 높은 반도체 소자가 요구되고 있다. 반도체 소자의 데이터 전송속도를 높이기 위해서는 하나의 칩(chip)상에 고집적도로 셀(cell)들을 집적시켜야한다.
따라서, 반도체 소자에 셀들을 집적시키기 위해 디자인 룰(design rule)을 축소시키는 작업이 활발하게 진행되고 있다. 상기와 같은 디자인 룰의 축소 작업으로 반도체 소자의 배선들은 입체적인 형태를 갖으며 다층으로 형성되고 있다.
상기와 같이 배선을 다층으로 형성함으로서 상기 층간 배선들을 전기적으로 연결시키기 위해 콘택이 필요하다. 반도체 소자의 콘택(contact)에 있어서, 금속 장벽층(barrier metal)과 콘택 플러그(contact plug) 형성 기술은 종래에 전도성 폴리실리콘을 사용하여 이루어졌다.
그러나, 반도체 콘택 플러그 공정의 경우에 기존의 전도성 폴리실리콘 플러그는 소자 집적화에 따른 저항증가 문제를 해결하고 차세대 MIM(metal-insulator-metal; 이하, MIM"이라 한다.) 커패시터의 탑재가 요구되는 구조를 사용하기 위하여 메탈 플러그로의 대체가 요구되고 있다.
상기와 같은 요구를 충족시키기 위해, 콘택홀 내에 베리어막(Ti/TiN)을 형성한 후 열처리를 거쳐, 화학 기상 증착(chemical Vapor deposition; CVD, 이하, CVD"라고 한다.)으로 텅스텐 금속 배선을 형성하는 것이 보편화되고 있다.
이 경우에는 열처리 과정에서 티타늄 실리사이드(TiSi2)가 형성되는데 이러한 티타늄 실리사이드는 소오스/드레인 콘택 저항을 낮추는 효과를 갖지만, 반도체 소자의 집적도가 커져 접합깊이(junction depth)가 감소하면서 누설전류를 크게 하는 요인으로 작용되는 문제점이 발생한다.
상술한 문제점을 해결하기 위해 베리어막을 사용하지 않고, 콘택홀 내에 예비 텅스텐 질화막 및 텅스텐 금속층을 연속적으로 형성한 후 고온의 열처리를 공정을 수행하여 텅스텐 실리사이드막을 형성하는 방법이 한국공개특허 10-1998-060526에 개시되어 있다.
도 1a 내지 도 1c는 종래의 반도체 소자의 텅스텐 금속 배선 형성 방법을 나타내는 공정 단면도들이다.
도 1a를 참조하면, 반도체 기판(10)의 상부에 절연막을 형성하고 상기 절연막의 소정 영역을 식각하여 상기 기판의 표면을 노출시키는 콘택홀(25)을 포함하는 절연막 패턴(20)을 형성한다.
이후, 콘택 크리닝(cleaning) 공정을 수행한 후, 콘택홀(25)을 포함하는 절연막 패턴(20) 상에 화학 기상증착법으로 50 내지 1000Å 두께를 갖는 예비 텅스텐 질화막(WNx;30)을 증착한다.
도 1b 및 도 1c를 참조하면, 상기 예비 텅스텐 질화막(30)이 형성된 결과물 상에 상기 콘택홀(25)을 매몰시키는 텅스텐 금속층(40)을 형성한다. 이어서, 600 내지 900℃에서 급속 열처리 공정을 수행함으로서 상기 기판(10)과 콘택하는 텅스텐 금속층(18) 사이에 텅스텐 실리사이드막(WSi2;32)과 텅스텐 질화막(WN;34)막을 형성한다. 도면에 도시하지 않았지만, 이후 상기 텅스텐 금속층(40)을 건식식각 함으로서, 상기 콘택홀 내에만 존재하는 텅스텐 금속 배선을 형성한다.
상술한 방법으로 형성된 텅스텐 금속 배선은 기판의 콘택 저항을 낮추는 효과뿐만 아니라 누설전류의 증가를 방지할 수 있다. 그러나 상기 텅스텐 금속 배선을 형성하기 위한 건식식각 공정시 도 6에 도시된 바와 같이 상기 텅스텐 금속 배선의 리세스(R)를 증가시켜 콘택 불량의 문제점을 초래한다.
또한, 상술한 텅스텐 금속배선 형성 방법은 400℃ 미만의 저온 공정이 요구되는 조건하에서 금속 배선을 형성하기가 어렵다. 이로 인해, 반도체 기판에 존재하는 패턴에 열적 스트레스가 발생하여 반도체 소자의 손상되는 문제점이 초래한다.
따라서, 본 발명의 목적은 베리어막을 사용하지 않고, 선택적으로 식각저지막을 적용함으로서, 금속 배선의 공정마진을 확보할 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 제1 특징에 따른 반도체 소자의 금속 배선 형성 방법은,
도전성 패턴이 형성된 기판 상에 절연막을 형성하는 단계; 상기 절연막을 선택적으로 패터닝하여, 상기 도전성 패턴을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀이 형성된 절연막 상면에 식각저지막을 형성하는 단계; 상기 식각저지막의 상면 및 상기 콘택홀 내에 균일한 두께를 갖는 도전막을 형성하는 단계; 상기 도전막 형성된 기판 상에 콘택홀을 매몰시키는 금속층을 형성하는 단계; 및 상기 금속층을 상기 식각저지막 표면이 노출되도록 건식식각하여, 콘택홀 내에 존재하는 금속배선을 형성하는 단계를 포함한다.
상기한 목적을 달성하기 위한 본 발명의 제2 특징에 따른 반도체 소자의 금속 배선 형성 방법은,
도전성 패턴이 형성된 기판 상에 절연막을 형성하는 단계; 상기 절연막 상에 식각저지막을 형성하는 단계; 상기 식각저지막과 절연막을 순차적으로 패터닝하여, 상기 도전성 패턴을 노출시키는 콘택홀을 형성하는 단계; 상기 식각저지막 표면 및 상기 콘택홀내에 균일한 두께를 갖는 도전막을 형성하는 단계; 상기 도전막이 형성된 콘택홀을 매몰시키는 금속층을 형성하는 단계; 및 상기 금속층을 상기 식각저지막이 노출되도록 건식식각하여, 상기 콘택홀 내에 존재하는 금속배선을 형성하는 단계를 포함한다.
본 발명의 식각저지막은 450℃ 이하의 온도하에서 스퍼터링 증착방법으로 형성되고, 상기 도전막은 원자층 적층방식으로 형성되는 텅스텐 나이트라이드막 또는 텅스텐/텅스텐 나이트라이드막이다. 상기 식각저지막, 도전막, 금속층은 열적 스트레스 누적으로 인한 반도체 소자의 손상을 방지하기 위해 450℃ 이하의 온도하에서 형성된다.
이와 같이, 고온의 베리어막을 적용하지 않고, 저온하에서 텅스텐 금속배선을 형성함으로서, 열적 스트레스의 누적으로 인한 반도체 소자의 손상을 방지할 수 있다. 또한, 식각저지막을 선택적으로 적용하여 금속층의 식각종말점을 정확히 검출함으로서, 금속 배선을 형성하기 위한 건식식각공정시 상기 금속배선의 손상(Recess)을 효과적으로 방지 할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도 2는 본 발명의 반도체 소자의 금속배선 형성방법을 나타내는 공정흐름도이다.
도 2를 참조하면, 도전성 패턴이 형성된 반도체 기판을 덮는 절연막을 형성한다.(단계 S100)
여기서, 상기 반도체 기판은 통상의 STI(shallow trench isolation;STI, 이하, "STI"라고 한다.) 방법에 의해 액티브 영역과 필드 영역으로 구분되고, 질화막 스페이서를 갖는 게이트 전극 및 소오스/드레인 영역으로 이루어진 트랜지스터가 선택적으로 형성되어 있다. 상기 도전성 패턴은 소오스/드레인 영역 및 게이트 전극 상에 형성된 금속 실리사이드막 또는 금속 배선이다.
상기 절연막은 절연물질인 SiO2 ,SiON, 실록산 SOG, 실리케이트 SOG, PSG, PEOX, P-TEOS, USG 및 FSG, HSG, SiLK 등의 Low-K 물질등을 적용하여 형성되는 막이다.
이어서, 상기 도전성 패턴을 노출시키는 절연막 상기 도전성 패턴을 노출시키는 콘택홀을 형성한다(단계 S110).
상기 콘택홀 형성을 상세히 나타내면, 먼저, 상기 도전성 패턴을 노출시키기 위한 개구부를 갖는 상기 포토레지스트 패턴을 절연막 상에 형성한다. 이후, 상지 포토레지스트 패턴을 식각마스크로 적용하여 상기 도전성 패턴의 표면이 노출될 때까지 상기 절연막을 이방성 식각함으로서, 콘택홀을 포함하는 절연막 패턴을 형성한다. 그리고 에싱 스트립 및 세정 공정을 수행하여 포토레지스트 패턴을 제거한다.
이어서, 상기 절연막 패턴의 상면에만 존재하는 식각저지막을 선택적으로 형성한다(단계 S120).
상기 식각저지막은 티타늄/티타늄 나이트라이드, 티타늄 나이트라이드, 탄탈륨/탄탈륨 나이트라이드, 탄탈륨 나이트라이드, 지르코늄 나이트라이드, 하프늄 나이트라이드등의 물질로 형성된다.
상기 식각저지막을 형성하는 제1 방법을 구체적으로 나타내면, 먼저 스퍼터링 증착공정을 수행하여 상기 콘택홀이 형성된 절연막 패턴 상에 약 100Å이하의 두께를 갖는 식각저지막을 형성한다.
또한, 식각저지막을 형성하는 제2 방법을 구제적으로 나타내면, 먼저 콘택홀이 형성된 절연막 패턴 상에 화학적 기상증착방법 또는 스퍼터링증착 방법으로 약 100Å이하의 두께를 갖는 금속막을 형성한다. 이후, 인시튜 또는 에시튜로 질소가스 또는 암모늄 가스가 제공되는 챔버하에서 상기 금속막을 열처리하여 질화(Nitridation)시킨다. 상기 질화공정으로 상기 금속막은 식각저지막인 금속 나이트라이드막으로 형성된다.
이어서, 콘택홀의 측벽, 저면 및 식각저지막 상에 균일한 두께를 갖는 도전막을 연속적으로 형성한다(단계 S130)
상기 도전막은 텅스텐 나이트라이드막 또는 텅스텐/텅스텐 나이트라이드막으로 저온의 화학기상증착 또는 원자적층 공정을 수행하여 형성된다. 본 발명의 도전막은 원자적층 방법으로 약 100Å이하의 두께를 갖도록 형성하는 것이 바람직하다. 이때 상기 원자적층 공정은 450℃이하의 온조조건 하에서 수행해야 한다. 이는 상기 반도체 기판에 형성된 패턴들의 열적 스트레스의 누적으로 인한 반도체 소자의 손상을 방지하기 위해서이다.
또한, 상기 도전막은 상기 콘택홀에 매몰된 텅스텐 금속배선의 금속 이온이 상기 절연막 패턴 내로 확산되는 것을 방지할 뿐만 아니라 절연막 패턴과 금속 배선의 접합성을 증진시키는 역할을 갖는다.
이어서, 도전막이 형성된 콘택홀을 매몰하고, 기판을 덮는 금속층을 형성한다(단계 S140).
상기 식각저지막을 형성 방법을 구체적으로 나타내면, 도전막이 형성된 결과물 상에 화학기상증착 또는 물리기상증착 공정을 수행하여 상기 콘택홀을 보이드가 발생하기 않도록 완전히 매립하고, 상기 절연막 패턴을 덮는 금속층을 형성한다. 상기 금속층은 텅스텐 금속층 또는 알루미늄 금속층이고, 500℃ 이하의 온도조건 하에서 형성하는 것이 바람직하다.
이어서, 금속층이 형성된 기판 전면에 건식식각 공정을 수행하여 상기 도전성 패턴과 면접하고, 콘택홀 내에만 존재하는 텅스텐 금속 배선을 형성한다(S150). 이때 상기 건식식각 공정은 텅스텐 금속층 전면을 상기 식각저지막 표면이 노출될 때까지 수행한다.
상술한 바와 같이 베리어막을 적용하기 않고, 식각저지막을 선택적으로 적용함으로서 도 6에 도시된 그래프와 같이 텅스텐 금속배선의 저항의 감소 및 도 7에 도시된 사진과 같은 금속배선의 손상(Recess; R)으로 인한 콘택 불량을 효과적으로 방지할 수 있다.
또한, 본 발명의 텅스텐 금속배선 형성공정 대부분이 450℃이하의 저온하에서 수행됨으로 인해 열적 스트레스의 누적으로 인한 반도체 소자의 불량을 방지할 수 있는 장점을 얻을 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하고자 한다.
실시예 1
도 3a 내지 3f는 본 발명의 실시예 1에 따른 반도체 소자의 콘택 플러그 형성 방법을 나타낸 단면도이다.
도 3a에 도시된 바와 같이, 트랜지스터들이 형성된 반도체 기판(100)상에 절연막(120)을 형성한다. 상기 반도체 기판은 통상의 STI(shallow trench isolation;STI, 이하, "STI"라고 한다.) 방법에 의해 액티브 영역과 필드 영역으로 구분된다. 상기 트랜지스터는 질화막 스페이서를 갖는 게이트 전극(112) 및 소오스/드레인 영역(110)을 포함하고, 소오스/드레인 영역(110) 및 게이트 전극(112) 상에는 금속 실리사이드막(114)이 형성되어 있다.
이어서, 절연막(120) 상에 소오스/드레인 영역(110)의 금속 실리사이드막(114)을 선택적으로 노출시키는 콘택홀을 형성하기 위한 식각 마스크(140)를 형성한다. 상기 식각 마스크는 포토레지스트 패턴(140)이다.
도 2b에 도시된 바와 같이, 이후, 상기 포토레지스트 패턴이 형성된 절연막(120)을 상기 금속 실리사이드막(114) 표면이 노출되도록 식각하여 상기 금속 실리사이드막을 노출시키는 콘택홀(122)을 형성한다.
여기서, 상기 절연막(120)은 상기 콘택홀(122)을 형성하기 위한 건식 식각공정을 수행함으로서, 절연막 패턴(120a)으로 형성된다. 이후, 에싱 스트립 및 세정 공정을 수행하여 포토레지스트 패턴을 제거한다.
도 3c에 도시된 바와 같이, 상기 절연막 패턴(120a)의 상면에 티타늄 나이트라이드막인 식각저지막(124)을 선택적으로 형성한다.
상기 식각저지막(124)을 형성하는 방법을 구체적으로 나타내면, 스퍼터링 증착 공정을 수행하여 상기 콘택홀이 형성된 절연막 패턴 상에 약 100Å이하의 두께를 갖는 티타늄 나이트라이드막(124)을 형성한다.
도 2d에 도시된 바와 같이, 콘택홀(122)의 측벽 및 저면을 포함하여 상기 식각저지막(124) 상에 균일한 두께를 갖는 도전막(126)을 연속적으로 형성한다.
이때, 상기 도전막(126)은 200℃이하의 원자 적층 공정을 수행함으로서 형성되며, 약 100Å이하의 두께를 갖는 텅스텐 나이트라이드(WN)막이다.
그리고 상기 텅스텐 나이트라이드막(126)은 상기 콘택홀(122)에 매몰된 텅스텐 금속배선(도시하지 않음)의 텅스텐 금속 이온이 상기 절연막 패턴(120a) 내로 확산되는 것을 방지할 뿐만 아니라 절연막 패턴과 텅스텐 금속 배선의 접합성을 증진시키는 역할을 한다.
도 3e에 도시된 바와 같이, 텅스텐 나이트라이드막(126)이 형성된 개구부(122) 및 상기 기판 전면에 텅스텐 금속을 화학기상증착 또는 물리적기상증착 하여, 상기 콘택홀을 매립하고 상기 절연막 패턴을 덮는 텅스텐 금속층(128)을 형성한다. 본 발명은 실시예1 의 텅스텐 금속층은 약 450℃ 이하의 온도조건하에서 화학기상 증착하여 형성하는 것이 바람직하다.
도 3f에 도시된 바와 같이, 이방성 식각 공정을 수행하여 상기 금속실리사이드막(114)과 면접하고, 콘택홀 내에만 존재하는 텅스텐 콘택 플러그인 텅스텐 금속 배선(130)을 형성한다. 상기 이방성 식각 공정은 건식 식각공정으로서, 상기 텅스텐 금속층(128) 전면을 상기 식각저지막(124) 표면이 노출될 때까지 식각하는데 있다.
상술한 바와 같이 베리어막을 적용하기 않고, 식각저지막을 선택적으로 적용함으로서 도 6에 도시된 그래프와 같이 금속배선의 콘택저항의 감소 및 도 7에 도시된 사진과 같은 금속배선의 손상을 방지할 수 있다.
또한, 금속배선 형성공정 대부분이 450℃이하의 저온하에서 수행됨으로 인해 열적 스트레스의 누적으로 인한 반도체 소자의 불량을 방지할 수 있는 장점을 얻을 수 있다.
실시예 2
도 4a 내지 4e는 본 발명의 실시예 2에 따른 반도체 소자의 콘택 패드 형성방법을 나타낸 단면도이다.
도 4a를 참조하면, 상기 실시예 1의 결과물 상에 층간 절연막(220)을 형성한다. 이어서, 층간 절연막(220) 전면에 균일한 두께를 갖는 식각저지막인 티타늄 나이트라이드막(224)을 형성한다.
본 실시예 2의 티타늄 나이트라이드막(224) 형성을 구체적으로 나타내면, 스퍼터링 증착 공정을 수행하여 층간절연막(220) 상에 약 100Å이하의 두께를 갖는 티타늄 나이트라이드막(224)을 형성한다.
도 4b에 도시된 바와 같이, 상기 티타늄 나이트라이드막(224) 상에 콘택 플러그인 텅스텐 금속배선(130)을 노출시키는 콘택홀(222)을 형성하기 위한 식각 마스크(240)를 형성한다. 상기 식각 마스크는 포토레지스트 패턴(240)이다.
이후, 상기 포토레지스트 패턴(240)을 이용하여 노출된 티타늄 나트라이트막(224)및 층간 절연막(220)을 순차적으로 패터닝함으로서, 상기 텅스텐 금속 패턴(130)을 노출시키는 콘택홀(222)을 형성한다. 여기서, 상기 티타늄 나트라이트막(224)및 층간 절연막(220)은 상기 콘택홀(222)을 형성하기 위한 건식식각공정으로 티타늄 나이트라이트 패턴(224a)및 층간절연 패턴(220a)으로 형성된다.
도 4c에 도시된 바와 같이, 에싱 스트립 및 콘택 세정 공정을 수행하여 포토레지스트 패턴을 제거한다. 이후 상기 콘택홀(222)의 측벽 및 저면을 포함하여 상기 식각저지막(224) 상에 균일한 두께를 갖는 도전막(126)을 연속적으로 형성한다.
여기서, 상기 도전막(226)은 상기 콘택홀(222)에 매몰되는 텅스텐 금속배선(도시하지 않음)의 텅스텐 금속 이온이 상기 층간절연 패턴(220a) 내로 확산되는 것을 방지할 뿐만 아니라 층간절연 패턴과 텅스텐 금속 배선의 접합성을 증진시키는 역할을 한다.
상기 도전막(226)은 텅스텐 나이트라이드막 또는 텅스텐/텅스텐 나이트라이드막으로 저온의 화학적 기상증착 공정 또는 원자적층 공정을 수행함으로서 형성된다. 본 실시예 2의 도전막(226)은 텅스텐/텅스텐 나이트라이드막(226)이고, 원자 적층방법으로 형성하였다.
도 4d에 도시된 바와 같이, 텅스텐/텅스텐 나이트라이드막(226)이 형성된 콘택홀(222) 및 상기 기판 전면에 텅스텐 금속을 화학기상증착하여, 상기 콘택홀(222)을 매립하고 상기 기판을 덮는 텅스텐 금속층(228)을 형성한다. 이때, 상기 텅스텐 금속층(228)은 약 450℃ 이하의 온도조건하에서 형성하는 것이 바람직하다.
도 4e에 도시된 바와 같이, 이방성 공정을 수행하여 상기 콘택 플러그(130)와 전기적으로 연결되고, 콘택홀(222) 내에만 존재하는 텅스텐 콘택 패드(230)인 텅스텐 금속배선을 형성한다. 상기 이방성 식각공정은 건식 식각공정으로서, 상기 텅스텐 금속층(228) 전면을 상기 식각저지 패턴(224a)의 표면이 노출될 때까지 식각공정을 수행하는데 있다.
따라서, 상술한 바와 같이 베리어막을 적용하기 않고, 식각저지막을 선택적으로 적용함으로서 도 6에 도시된 그래프와 같이 금속배선의 콘택 저항의 감소 및 도 7에 도시된 사진과 같이 리세스(R)가 형성되지 않는 텅스텐 금속배선을 형성할 수 있다.
또한, 텅스텐 금속배선의 형성 공정 대부분이 450℃이하의 저온하에서 수행됨으로 인해 열적 스트레스의 누적으로 인한 반도체 소자의 불량을 방지할 수 있는 장점을 얻을 수 있다.
실시예 3
도 5a 내지 5f는 본 발명의 실시예 3에 따른 반도체 소자의 금속 배선 형성 방법을 나타낸 단면도이다.
도 5a 및 도 5f를 참조하면, 도전성 패턴이 형성된 반도체 기판(300)의 전면에 층간절연막(320)을 형성한다. 상기 반도체 기판에는 질화막 스페이서를 갖는 게이트 전극(312) 및 소오스/드레인 영역(310)으로 이루어진 트랜지스터가 선택적으로 형성되어 있다. 본 실시예 3은 주변 영역에 형성된 트랜지스터를 나타낸다. 또한, 도전성 패턴은 게이트 전극(112)에 형성된 금속 실리사이드막(314)이다.
이어서, 층간절연막(320) 전면에 균일한 두께를 갖는 식각저지막인 티타늄 나이라이드막(324)을 약 100Å이하로 형성한다. 본 실시예 3의 식각저지막(324)의 형성방법을 구체적으로 나타내면, 먼저 층간절연막(320) 상면에 저온의 화학적 기상증착방법 또는 스퍼터링방법으로 약 100Å 이하의 티타늄막(323)을 형성한다. 이후, 인시튜 또는 에시튜로 질소가스 또는 암모늄 가스가 제공되는 챔버하에서 상기 티타늄막을 질화(Nitridation)시킨다. 상기 질화공정으로 상기 티타늄막(323)은 티타늄 나이트라이드막(324)으로 형성된다.
도 5c에 도시된 바와 같이, 상기 식각저지막(324) 상에 상기 게이트 전극의 실리콘 실화막을 노출시키는 콘택홀(322)을 형성하기 위한 식각 마스크(340)를 형성한다. 상기 식각 마스크(340)는 포토레지스트 패턴이다.
이어서, 상기 포토레지스트 패턴(340)을 이용하여 식각저지막(324) 및 층간 절연막(320)을 순차적으로 패터닝함으로서, 상기 금속 실리사이드막(314)을 노출시키는 콘택홀(322)을 형성한다. 상기 식각저지막(324) 및 층간절연막(320)은 상기 콘택홀(322)을 형성하기 위한 건식 식각공정으로 식각저지 패턴(324a)과 층간절연 패턴(320a)으로 형성된다. 에싱 스트립 및 콘택 세정 공정을 수행하여 포토레지스트 패턴을 제거한다.
도 5d에 도시된 바와 같이, 상기 콘택홀(322)의 측벽 및 저면을 포함하여 상기 식각저지 패턴(324a) 상에 균일한 두께를 갖는 도전막(326)을 연속적으로 형성한다.
여기서, 상기 도전막(326)은 상기 콘택홀(322)에 매몰된 텅스텐 금속배선(도시하지 않음)의 텅스텐 금속 이온이 상기 층간절연 패턴(320a) 내로 확산되는 것을 방지할 뿐만 아니라 층간절연 패턴과 텅스텐 금속 배선의 접합성을 증진시키는 역할을 한다.
상기 도전막(326)은 텅스텐 나이트라이드막 또는 텅스텐/텅스텐 나이트라이드막으로 저온의 화학적 기상증착 공정 또는 원자 적층 공정을 수행함으로서 형성된다. 본 실시예 3의 도전막은 텅스텐 나이트라이드막(326)이고, 원자 적층 방법으로 형성하는 것이 바람직하다.
도 5e에 도시된 바와 같이, 텅스텐 나이트라이드막(326)이 형성된 콘택홀(322) 및 상기 기판 전면에 텅스텐 금속을 화학적기상증착 또는 물리적기상증착하여, 상기 콘택홀을 매립하고 상기 기판을 덮는 금속층(328)을 형성한다. 본 발명은 금속층(328)은 텅스텐 금속층으로 약 450℃ 이하의 온도조건하에서 화학적 기상증착하여 형성하는 것이 바람직하다.
도 5f에 도시된 바와 같이, 에치백 공정을 수행하여 상기 텅스텐 실리사이드막(314)과 면접하고, 콘택홀 내에만 존재하는 금속 배선(330)을 형성한다. 상기 에치백 공정은 건식 식각공정으로서, 상기 텅스텐 금속층 전면을 상기 식각저지 패턴(324a)이 노출될 때까지 수행한다.
상술한 바와 같이, 베리어막을 적용하지 않고, 50℃ 이하의 온도 조건하에서 텅스텐 금속배선을 형성하면 전기적으로 우수한 특성을 금속 배선을 형성할 수 있을 뿐만아니라 열적 스트레스의 누적으로 인한 반도체 소자의 손상을 방지할 수 있다.
또한, 식각저지막을 선택적으로 적용하여 금속 배선의 식각종말점을 정확히 검출함으로서, 금속 배선을 형성하기 위한 건식식각 공정시 상기 금속배선의 손상(Recess)을 방지하여 콘택 불량을 억제할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1a 내지 도 1c는 종래의 반도체 소자의 텅스텐 금속 배선 형성 방법을 나타내는 공정 단면도들이다.
도 2는 본 발명의 반도체 소자의 금속 배선 형성방법을 나타내는 공정흐름도이다.
도 3a 내지 3f는 본 발명의 실시예 1에 따른 반도체 소자의 콘택 플러그 형성 방법을 나타낸 단면도이다.
도 4a 내지 4e는 본 발명의 실시예 2에 따른 반도체 소자의 콘택 패드 형성방법을 나타낸 단면도이다.
도 5a 내지 5f는 본 발명의 실시예 3에 따른 반도체 소자의 금속 배선 형성 방법을 나타낸 단면도이다.
도 6은 베리어막 또는 텅스텐 나이트라이드막을 적용하여 금속배선을 형성할 경우 상기 금속 배선의 저항의 세기를 나타내는 그래프이다.
도 7은 식각저지막을 적용하지 않고 금속배선을 형성할 경우 발생되는 손상을 나타내는 사진이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 반도체 기판 110 : 소오스/드레인
112 : 트랜지스터 114 : 금속 실리사이드막
120 : 절연막 122 : 콘택홀
124 : 식각저지막 126 : 도전막
128 : 금속층 130 : 금속 배선
140 : 포토레지스트 패턴

Claims (14)

  1. a) 도전성 패턴이 형성된 기판 상에 절연막을 형성하는 단계;
    b) 상기 절연막을 선택적으로 패터닝하여, 상기 도전성 패턴을 노출시키는 콘택홀을 형성하는 단계;
    c) 상기 콘택홀이 형성된 절연막 상면에 식각저지막을 선택적으로 형성하는 단계;
    d) 상기 식각저지막의 상면 및 상기 콘택홀 내에 균일한 두께를 갖는 도전막을 형성하는 단계;
    e) 상기 도전막이 형성된 기판 상에 콘택홀을 매몰시키는 금속층을 형성하는 단계; 및
    f) 상기 금속층을 상기 식각저지막 표면이 노출되도록 이방성 식각하여, 콘택홀 내에 존재하는 금속배선을 형성하는 단계를 포함하는 반도체 소자의 배선 형성방법.
  2. 제1항에 있어서, 상기 단계 (c),(d) 및 (e)은 열적 스트레스 누적으로 인한 반도체 소자의 손상을 방지하기 위해 450℃ 이하의 온도하에서 수행하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  3. 제1항에 있어서, 상기 도전성 패턴은 게이트 전극 및 소오스/드레인 영역을 포함하는 트랜지스터의 금속 실리사이드막 또는 금속 배선인 것을 특징으로 반도체 소자의 금속배선 형성방법.
  4. 제3항에 있어서, 상기 콘택홀은 소오소/드레인 영역, 게이트 전극 또는 금속 배선의 표면을 노출시키는 개구부인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  5. 제1항에 있어서, 상기 식각저지막은 티타늄/티타늄 나이트라이드, 티타늄 나이트라이드, 탄탈륨/탄탈륨 나이트라이드, 탄탈륨 나이트라이드, 지르코늄 나이트라이드, 하프늄 나이트라이드로 이루어진 금속 나이트라이드막들 중에서 선택된 어느 하나인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  6. 제5항에 있어서, 상기 식각저지막은 스퍼터링 증착방법으로 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  7. 제1항에 있어서, 상기 도전막은 원자층 적층 방법으로 형성되는 텅스텐 나이트라이드막 또는 텅스텐/텅스텐 나이트라이드막인 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  8. 제1항에 있어서, 상기 금속층은 텅스텐 금속층 또는 알루미늄 금속층인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  9. a) 도전성 패턴이 형성된 기판 상에 절연막을 형성하는 단계;
    b) 상기 절연막 상에 식각저지막을 형성하는 단계;
    c) 상기 식각저지막과 절연막을 순차적으로 패터닝하여, 상기 도전성 패턴을 노출시키는 콘택홀을 형성하는 단계;
    d) 상기 식각저지막 표면 및 상기 콘택홀내에 균일한 두께를 갖는 도전막을 형성하는 단계;
    e) 상기 도전막이 형성된 콘택홀을 매몰시키는 금속층을 형성하는 단계; 및
    f) 상기 금속층을 상기 식각저지막이 노출되도록 이방성 식각하여 상기 콘택홀 내에 존재하는 금속배선을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법.
  10. 제9항에 있어서, 상기 단계 (b),(d) 및 (e)은 열적 스트레스 누적으로 인한 반도체 소자의 손상을 방지하기 위해 450℃ 이하의 온도하에서 수행하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  11. 제9항에 있어서, 상기 도전성 패턴은 게이트 전극 및 소오스/드레인 영역을 포함하는 트랜지스터의 금속 실리사이드막 또는 금속 배선인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  12. 제9항에 있어서, 상기 식각저지막은 스퍼터링 증착 방법으로 형성되는 금속 나이트라이드막인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  13. 제9항에 있어서, 상기 식각저지막은 금속막을 증착한 이후, 질소분위기 하에서 상기 금속막을 나이트라이데이션(Nitridation)시켜 형성되는 금속 나이트라이드막인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  14. 제9항에 있어서, 상기 도전막은 원자층 적층 방법으로 형성되는 텅스텐 나이트라이드막 또는 텅스텐/텅스텐 나이트라이드막인 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
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