KR100548596B1 - 반도체장치의 제조방법 - Google Patents
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Abstract
본 발명은 반도체장치의 제조방법에 관한 것으로서 소자격리층이 형성된 반도체 기판내에 불순물이 도핑된 확산층을 형성하는 공정과, 상기 반도체 기판상에 절연층을 형성하는 공정과, 상기 절연층내에 콘택홀을 형성하여 상기 확산층을 노출시키는 공정과, PVD 방법으로 메탈 실리사이드(Metal Silicide)층을 상기 확산층 및 상기 절연층상에 형성하는 공정과, 상기 메탈 실리사이드(Metal Silicide)층상에 메탈 나이트라이드(Metal Nitride)층을 형성하는 공정과, 상기 반도체 기판상에 금속층으로 상기 콘택홀을 충진(Gap Filling)하는 공정을 구비한다. 따라서, 본 발명은 액티브 영역에 메탈 실리사이드(Metal Silicide)를 PVD(Physical Vapor Deposition)방법으로 직접 실리콘(Silicon)에 형성함으로 종전의 실리사이드 (Silicide) 상 변태시의 문제점들인 도펀트들의 외부 확산을 방지하여 콘택저항의 증가를 억제할 수 있으며 또한 체적축소를 최소화됨으로 누설전류의 증대로 인한 소자특성이 저하되는 것을 방지할 수 있는 잇점이 있다.
반도체장치의 제조방법
Description
도 1a 내지 도 1f는 종래 기술에 따른 반도체장치의 제조공정도이다.
도 2a 내지 도 2f는 본 발명에 따른 반도체장치의 제조공정도이다.
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, 추가 열처리 공정이 필요 없는 메탈 실리사이드(Metal Silicide) 콘택을 형성할 수 있는 반도체장치의 제조방법에 관한 것이다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체장치의 제조공정도이다.
도 1a를 참조하면, 반도체기판(11)내에 STI(Shallow Trench Isolation)방법으로 형성된 소자격리막(15)과 이온주입방법으로 불순믈이 도핑된 액티브 영역(18)이 형성된다. 이어서 층간 절연층으로 두꺼운 두께의 CVD 실리콘산화막(SiO2)(21)이 증착 형성된다.
도 1b를 참조하면, 실리콘산화막(SiO2)(21)상에 리소그래피 방법으로 레지스트 막(101)을 패터닝한다
도 1c를 참조하면, 패터닝된 레지스트 막(101)을 마스크로 하여 실리콘산화막(SiO2)(21)을 플라즈마 RIE(Reactive Ion Etching)방법으로 제거하여 불순물이 도핑된 반도체 기판의 실리콘(Silicon)을 노출시킨다. 그 후 레지스트 막(101)을 제거한다.
도 1d를 참조하면, 반도체 기판을 세정한 후 반도체기판(11)의 전체 표면에 스퍼터(Sputter)방법으로 얇은 Ti(Titanium)(23) / TiN (Titanium Nitride)막(25)을 증착한다.
상기에서 Ti(Titanium)(23)은 스퍼터링(Sputtering)장비에서 타겟 물질(Target Material)로 순도 99.999%의 Ti를 챔버 온도 200 ~300℃에서 아르곤(Argon)가스로 스퍼터링하여 두께 100Å 정도의 티타니윰(Titanium)을 불순믈이 도핑된 액티브 영역(18) 및 실리콘산화막(SiO2)(21a)상에 증착한다. 이어서 같은 쳄버에서 타겟 물질(Target Material)로 순도 99.999%의 Ti를 챔버 온도 200 ~300℃에서 질소(N2)가스로 스퍼터링하여 두께 400Å 정도의 질화 티타니윰(Titanium Nitride)(25)을 Ti(Titanium)(23)상에 증착한다.
도 1e를 참조하면, 반도체 기판을 600℃ 이상의 고온 RTP(Rapid Thermal Processing) 또는 통상의 열처리 공정으로 Ti(Titanium)(23)을 기판(11)인 실리콘(Silicon)과의 열적반응으로 저저항의 티타늄 실리사이드(Titanium Silicide, TiSix)(27)를 형성한다.
상기에서 실리콘(Silicon)과의 열적반응으로 변환된(Transformed) 티타늄 실리사이 드(Titanium Silicide)(27)는 두께 250Å 정도의 TiSix로 실리콘(Silicon)과의 계면(Interface)보다 낮은 곳에서 형성된다. TiSix 의 형성공정시 실리콘(Silicon) 기판내의 실리콘 원자(Atoms)들의 공핍(Depletion)을 가져오며, Ti(Titanium)(23)의 TiSix 으로의 상변태시 체적 축소(Volume Shrinkage)를 가져온다.
도 1f를 참조하면, 반도체 기판상에 두꺼운 두께의 CVD 텅스텐(Tungsten)(30)을 증착 형성한다. 이후 CMP(Chemical Mechanical Polishing)방법으로 실리콘산화막(SiO2)(21a)상의 텅스텐 (Tungsten)(30) 및 TiN(Titanium Nitride)막(25) 및 Ti(Titanium)(23)을 제거하여 플러그(Plug)(도시 안 함)를 형성하고, 이후 공정(Subsequent Processing)에서 메탈라인(Metal Line)을 패터닝힌다(도시 안 함). 상기 플러그로 불순물이 도핑된 액티브 영역(18)과 메탈라인을 전기적으로 연결한다.
그러나, 상술한 종래 기술은 티타늄과 티타늄 실리사이드(Titanium Silicide)을 증착한 후 실리사이드를 형성하여 콘택 저항을 낮추기 위해 별도의 고온의 열처리가 필요할 뿐만 아니라 실리사이드로 상변태시 도펀트(Dopant)들의 외부 확산(Out Diffusion)이 발생되어 콘택 저항이 증가되고 또한 체적 축소(Volume Shrinkage)로 인한 액티브 영역의 정션(Junction)에서 누설 전류(Leakage Current)가 증가되어 소자특성이 저하되는 문제점이 있었다.
따라서, 본 발명의 목적은 추가 열처리 공정이 필요 없는 저저항의 메탈 실리사이드(Metal Silicide) 콘택을 형성할 수 있는 반도체장치의 제조방법을 제공함에 있다.
본 발명의 다른 목적은 콘택 저항의 증가와 체적 축소(Volume Shrinkage)로 인한 액티브 영역의 정션(Junction)에서 누설 전류(Leakage Current)의 증가를 억제하여 소자특성이 저하되는 것을 방지할 수 있는 반도체장치의 제조방법을 제공함에 있다.
본 발명의 다른 목적은 콘택 저항의 증가와 체적 축소(Volume Shrinkage)로 인한 액티브 영역의 정션(Junction)에서 누설 전류(Leakage Current)의 증가를 억제하여 소자특성이 저하되는 것을 방지할 수 있는 반도체장치의 제조방법을 제공함에 있다.
상기 목적들을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은 소자격리층이 형성된 반도체 기판내에 불순물이 도핑된 확산층을 형성하는 공정과, 상기 반도체 기판상에 절연층을 형성하는 공정과, 상기 절연층내에 콘택홀을 형성하여 상기 확산층을 노출시키는 공정과, 상기 반도체기판을 가열하면서 메탈 실리사이드 혼합물을 타겟 물질로 하는 PVD 방법으로 상기 확산층 및 상기 절연층상에 메탈 실리사이드(Metal Silicide)층을 형성하는 공정과, 상기 메탈 실리사이드(Metal Silicide)층 상에 메탈 나이트라이드(Metal Nitride)층을 형성하는 공정과, 상기 반도체 기판상에 금속층으로 상기 콘택홀을 충진(Gap Filling)하는 공정을 구비한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2f는 본 발명에 따른 반도체장치의 제조공정도이다.
도 2a를 참조하면, 반도체기판(111)내에 STI(Shallow Trench Isolation)방법으로 형성된 소자격리막(115)과 이온주입방법으로 불순믈이 도핑된 액티브 영역(118)이 형성된다. 이어서 층간 절연층으로 두꺼운 두께의 CVD 실리콘산화막(SiO2)(121)이 증착 형성된다.
도 2b를 참조하면, 실리콘산화막(SiO2)(121)상에 리소그래피 방법으로 레지스트 막(201)을 패터닝한다
도 2c를 참조하면, 패터닝된 레지스트 막(201)을 마스크로 하여 실리콘산화막(SiO2)(121)을 플라즈마 RIE(Reactive Ion Etching)방법으로 제거하여 불순물이 도핑된 반도체 기판의 실리콘(Silicon)을 노출시킨다. 그 후 레지스트 막(201)을 제거한다.
도 2d를 참조하면, 반도체 기판을 세정한 후 반도체기판(111)의 전체 표면에 스퍼터(Sputter)방법으로 얇은 TiSi2(Titanium Silicide)(123) 을 증착한다.
상기에서 TiSi2(Titanium Silicide)(123)은 PVD(Physical Vapor Deposition) 장비에서 TiSi2(Titanium Silicide) 조성의 혼합물을 타겟 물질(Target Material)로 고온 기판 가열 방법으로 기판 온도 500 ~800℃ 에서 아르곤(Argon)가스로 스퍼터링하여 두께 250Å 정도의 TiSi2(Titanium Silicide)(123)을 불순믈이 도핑된 액티브 영역(118) 및 실리콘산화막(SiO2)(121a)상에 증착한다. TiSi2(Titanium Silicide) 조성의 혼합물 대신에 텅스텐 실리사이드(WSi), 탄탈리움 실리사이드(TaSi2), 코발트 실리사이드(CoSi2) 중에서 어느 하나를 타겟 물질로 선택하여 증착 형성할 수 있다.
도 2e를 참조하면, TiSi2(Titanium Silicide)(123)상에 스퍼터(Sputter)방법으로 얇은 질화 티타니윰(Titanium Nitride)(125)을증착한다.
상기에서 질화 티타니윰(Titanium Nitride)(125)은 도 2d에서 언급된 같은 장비에서 타겟 물질(Target Material)로 순도 99.999%의 Ti를 챔버 온도 200 ~300℃에서
질소(N2)가스로 스퍼터링하여 두께 400Å 정도의 질화 티타니윰(Titanium Nitride)(125)을 TiSi2(Titanium Silicide)(123)상에 증착한다.
질화 티타니윰(Titanium Nitride)(125) 대신에 텅스텐 나이트라이드 (WN), 탄탈리움 나이트라이드(TaN), 코발트 나이트라이드(CoN)들 중에서 선택할 수 있다.
도 2f를 참조하면, 반도체 기판상에 두꺼운 두께의 CVD 텅스텐(Tungsten)(130)을 증착 형성한다.
상기에서 텅스텐(Tungsten)(130) 대신에 알루미늄(Aluminum, Aluminium Alloy), 구리 (Copper)들 중에서 선택할 수 있다.
이후 CMP(Chemical Mechanical Polishing)방법으로 실리콘산화막(SiO2)(121a)상의 텅스텐 (Tungsten)(130) 및 TiN(Titanium Nitride)막(125) 및 TiSi2(Titanium Silicide)(123)을 제거하여 플러그(Plug)(도시 안 함)를 형성하고, 이후 공정(Subsequent Processing)에서 메탈라인(Metal Line)을 패터닝힌다(도시 안 함). 상기 플러그로 불순물이 도핑된 액티브 영역(118)과 메탈라인을 전기적으로 연결한다.
상술한 바와 같이 본 발명에 따른 반도체 장치의 제조방법은 소자격리층이 형성된 반도체 기판내에 불순물이 도핑된 확산층을 형성하며, 상기 반도체 기판상에 절연층을 형성하며, 상기 절연층내에 콘택홀을 형성하여 상기 확산층을 노출시키며, PVD 방법으로 메탈 실리사이드(Metal Silicide)층을 상기 확산층 및 상기 절연층상에 형성하며, 상기 메탈 실리사이드(Metal Silicide)층상에 메탈 나이트라이드(Metal Nitride)층을 형성하며, 상기 반도체 기판상에 금속층으로 상기 콘택홀을 충진(Gap Filling)한다.
따라서, 본 발명은 반도체기판을 500 ~800℃의 온도로 가열하면서 액티브 영역에 메탈 실리사이드(Metal Silicide)를 PVD(Physical Vapor Deposition)방법으로 직접 실리콘(Silicon)에 형성함으로 종전의 실리사이드(Silicide)로 상변태를 위한 별도의 열처리 공정이 필요하지 않아 공정이 감소되며 도펀트들의 외부 확산이 방지되어 콘택저항의 증가를 억제할 수 있고 또한 체적축소를 최소화됨으로 누설전류의 증대로 인한 소자특성이 저하되는 것을 방지할 수 있는 잇점이 있다.
Claims (5)
- 소자격리층이 형성된 반도체 기판내에 불순물이 도핑된 확산층을 형성하는 공정과,상기 반도체 기판상에 절연층을 형성하는 공정과,상기 절연층내에 콘택홀을 형성하여 상기 확산층을 노출시키는 공정과,상기 반도체기판을 가열하면서 메탈 실리사이드 혼합물을 타겟 물질로 하는 PVD 방법으로 상기 확산층 및 상기 절연층상에 메탈 실리사이드(Metal Silicide)층을 형성하는 공정과,상기 메탈 실리사이드(Metal Silicide)층 상에 메탈 나이트라이드(Metal Nitride)층을 형성하는 공정과,상기 반도체 기판상에 금속층으로 상기 콘택홀을 충진(Gap Filling)하는 공정을 구비하는 반도체장치의 제조방법.
- 청구항 1에 있어서, 상기 절연층은 실리콘산화막으로 이루어지는 반도체장치의 제조방법.
- 청구항 1에 있어서, 상기 메탈 실리사이드(Metal Silicide)층은 TiSi2(Titanium Silicide), 텅스텐 실리사이드 (WSi), 탄탈리움 실리사이드(TaSi2) 및 코발트 실리사이드(CoSi2) 중 어느 하나를 선택하여 증착하여 형성하는 반도체장치의 제조방법.
- 청구항 1에 있어서, 상기 메탈 나이트라이드(Metal Nitride)층은 질화 티타니윰(Titanium Nitride), 텅스텐 나이트라이드(WN), 탄탈리움 나이트라이드(TaN) 및 코발트 나이트라이드(CoN) 중 어느 하나를 선택하여 증착하여 형성하는 반도체장치의 제조방법.
- 청구항 1에 있어서, 상기 금속층은 텅스텐(Tungsten), 알루미늄(Aluminum, Aluminium Alloy) 및 구리(Copper) 중 어느 하나를 선택하여 증착하여 형성하는 반도체장치의 제조방법.
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