KR100198678B1 - 금속 배선 구조 및 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 금속 배선에 관한 것으로, 금속 배선 구조는 전도선과 이를 전기적으로 절연시키기 위한 절연막으로 구성되는 배선에서 상기 전도선과 인접한 절연막 일부의 밀도가 증가되거나 불순물이 함유되어 형성되어 있는 변질층을 포함하여 구성된다.
상기와 같은 구조를 갖는 본 발명의 금속 배선 형성 공정은 반도체 기판에 형성되어진 실리콘 산화막의 소정영역에 트렌치를 형성하는 공정과, 플라즈마 처리로 상기 실리콘 산화막의 표면에 변질층을 형성하는 공정과, 전면에 도전성 물질을 CVD법으로 증착하고 에치백하여 전도선을 형성하는 공정으로 이루어진다.
상기와 같은 본 발명의 금속 배선 구조 및 형성 공정은 Cu를 이용한 금속 배선에서 Cu의 확산 및 기생용량의 증가를 막아 소자의 신뢰성을 높이는 효과가 있다.

Description

금속 배선 구조 및 형성방법
제1도(a) 내지 (d)는 본 발명의 제1실시예에 따른 금속 배선의 공정 단면도.
제2도(a) 내지 (d)는 본 발명의 제2실시예에 따른 금속 배선의 공정 단면도.
제3도(a)(b)는 본 발명의 제3실시예에 따른 금속 배선의 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 실리콘 산화막 12 : 트렌치
13 : 변질층 14 : 도전성 물질층
15 : 하부전도선 16 : 고융점금속막
17 : 접속홀 18 : 층간절연막
19 : 금속변질층
본 발명은 반도체 소자에 관한 것으로, 특히 Cu를 이용한 금속배선에서 Cu의 확산 및 기생용량의 증가를 막아 소자의 신뢰성을 높이는데 적당하도록 한 금속배선 구조 및 형성방법에 관한 것이다.
일반적으로 알루미늄과 그 합금막은 전기전도도가 높고, 건식식각에 의한 패턴 형성이 용이하며 실리콘 산화막과의 접착성이 우수한 동시에 비교적 가격이 저렴하므로 반도체 회로의 배선 재료로서 널리 사용되어 왔다. 그러나 집적회로의 집적도가 증가함에 따라 소자의 크기가 감소하고 배선이 미세화, 다충화되므로 토폴로지(Topology)를 갖는 부분이나, 콘택(contact)이나 비아(Via) 등의 접속홀 내부에서 단차피복성(Stepcoverage)이 중요하게 되었다.
즉, 종래의 금속 배선막 형성 방법인 스퍼터링(Sputtering)을 적용하면 이와같이 굴곡을 같는 부분에서는 섀도우 효과(Shadow Effect)에 의하여 부분적으로 배선막의 두께가 얇게 형성되며, 특히 종횡비(Aspect Ratio)가 1이상인 접속홀에서 더욱 심각하게 나타난다. 따라서 이러하나 물리적 증착 방법 대신에 균일한 두께로 증착할 수 있는 화학가상증착법이 도입되어 텅스텐(tungsten)막을 저압화학기상증착법(Low Pressure Chemical Vapor Deposition)법으로 형성함으로서 단차피복성을 개선하는 연구가 진행되었으나 텅스텐 배선막은 알루미늄 배선막에 비하여 비저항(resistivity)이 2배 이상 되므로 배선막으로서의 사용이 어렵다.
따라서, 현재의 반도체 소자의 제조 공정에 있어서는 접속홀에 매몰층(plug)을 형성하여 금속배선층을 형성하는 방법이 많이 연구되고 있다.
상기와 같은 플러그를 이용한 금속 배선 형성에 있어서, 화학기상증착법에 의한 알루미늄 배선막의 형성은 단차피복성이 개선되는 동시에 사진식각공정 등의 기존의 스퍼터링에 의한 알루미늄 배선막 형성 기술의 주변관련 공정과의 연속성을 유지할 수 있으므로 유리하다.
그리고 Cu는 알루미늄에 비하여 비저항이 낮고 일렉트로마이그레이션(Electromigration)이나 스트레스마이그레이션(Stressmigration)특성이 우수하므로 신뢰성을 더욱 개선할 수 있다. Cu를 이용한 금속 배선막 형성에는 스퍼터링이나 화학기상증착법을 이용하는 방법이 연구되고 있다. 그러나 Cu는 실온(Room temperature)에서 실리콘 내에서의 확산계수가 약 10-8㎠/sec로 매우 빠른 격자간 침입형(interstitial) 확산속도를 나타낸다. 실리콘내로 확산된 Cu는 재결합 중심(Recombination center)으로 작용하므로 소수 캐리어(Minority carrier)의 수명을 감소시키게 되어 소자의 특성을 저하시키게 된다.
그러므로 Cu를 이용한 금속 배선 형성에 있어서는 Cu와 실리콘 기판사이에 확산방지층으로서 베리어층을 형성해야 한다. 확산베리어층으로서는 W, Ni60Nb40, 비정질(amorphous)W-Si, Ta, TiB, Ta-Si-N 그리고 TiN등이 있다. 이러한 물질 중에서 TiN은 현재 알루미늄 배선의 베리어층으로서 많이 사용되고 있으므로 유기금속소스를 이용하여 화학기상증착(MOCVD)하는 방법이 연구되고 있다. 그리고 금속 배선이 미세화되면 베리어층과 Cu막의 적층구조에 있어서 베리어층의 점유비율이 증가하므로 Cu막의 사용에 의한 저항감소 효과가 줄어든다. 그리고 도전성 물질을 주로 사용하는 베리어층 대신에 Cu막을 실리콘 산화막이외의 절연막으로 피복하므로서 Cu의 확산을 억제하는 방법이 현재 제시되고 있다. 그러나 상기와 같은 종래의 금속 배선에 있어서는 실리콘 산화막이외의 실리콘 질화막이나 알루미나 등은 유전율이 실리콘 산화막에 비하여 매우 크므로 금속 배선의 기생용량이 증대된다.
그리고 Cu배선의 산화 및 확산베리어층인 금속 또는 금속 화합물은 전도선의 간격을 실질적으로 감소시키게 된다.
본 발명은 상기와 같은 종래의 반도체 소자의 금속배선의 문제점을 해결하기 위하여 안출한 것으로, Cu를 이용한 금속 배선에 있어서 Cu의 확산을 막을 수 있는 물질층을 형성하여 효율적으로 소자의 신뢰성을 높인 금속 배선 구조 및 형성방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 금속 배선 구조는 전도선과 이를 전기적으로 절연시키기 위한 절연막으로 구성되는 배선 구조에서 상기 전도선과 인접한 절연막 일부의 밀도가 증가되거나 불순물이 함유되어 형성되는 변질층을 포함하여 구성됨을 특징으로 하고, 본 발명의 금속 배선 형성 방법은 반도체 기판에 형성되어진 실리콘 산화막의 소정영역에 트렌치를 형성하는 공정과, 플라즈마 처리로 상기 실리콘 산화막의 표면에 변질층을 형성하는 공정과, 도전성 물질을 증착하여 전도선을 형성하는 공정을 포함하여 이루어짐을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명의 금속 배선 구조 및 형성 방법에 대하여 상세히 설명하면 다음과 같다.
제1도(a) 내지 (c)는 본 발명의 제1실시예에 따른 금속 배선의 공정 단면도이다.
본 발명은 Cu를 이용한 반도체 소자의 배선에서 Cu가 인접하는 도전성 영역에 확산되는 것을 효과적으로 막을 수 있는 실리콘 산화막의 개선에 관한 것으로 다음과 같은 구조를 갖는다. 전도선과 이를 전기적으로 절연시키기 위한 절연막으로 구성되는 배선 구조에서 상기 전도선과 인접하나 절연막 일부의 밀도가 증가되거나 불순물이 함유되어 형성되는 변질층을 포함하여 구성된다.
상기와 같은 구조를 갖는 본 발명의 금속 배선 형성 공정은 다음과 같다.
먼저, 제1도(a)에서와 같이, 실리콘 산화막(Ⅱ) 등의 절연막이 형성된 반도체 기판에 트렌치(12)를 형성하고, 제1도(b)에서와 같이, 압력을 0.5∼10torr로 하고, Rf파워를 0.5∼2W/㎠로하여 350∼450℃의 온도에서 10∼180초 동안 PH3, SiH4, Si2H6, NH3, N2O의 가스를 N2, Ar 등의 캐리어 가스와 함께 상기의 실리콘 산화막(Ⅱ)내에 도입시킨다.
이 때 실리콘 산화막(Ⅱ)의 밀집화가 동시에 일어나게 되어 제1도(c)에서와 같이 실리콘 산화막(Ⅱ)의 일부가 Cu의 확산을 막을 수 있는 물질로 변하여 변질층(13)이 형성된다.(일반적으로 PECVD산화막의 밀도가 2.22g/㎤임에 반하여 Si-rich 산화막은 2.26으로 밀도가 증가한다.)
이어, 제1도(c)에서와 같이, Cu스퍼터링 또는 (hfac)Cu(VTMS) 등의 소스를 이용한 CVD법으로 도전성 물질층(14)을 형성하고 CMP(Chemical Mechanical Polishing) 등의 공정으로 에치백하여 전도선을 형성한다.
이때, Cu막과 실리콘 산화막(Ⅱ)사이의 접착성이나 확산 방지를 위하여 TiN 등의 베리어 합금층을 추가로 형성할 수 있다.
상기와 같은 본 발명의 제1실시예에 따른 금속 배선 형성 공정에 있어서는 P, Si, N 등의 원소를 주입하여 Cu막에서 확산되어 나가는 Cu원자나 이온이 Cu3P, Cu3Si, Cu2N 등의 화합물 또는 Cu3(PO4)2, CuSO4, Cu(NO3)2등의 산화물을 형성하게 되어 Cu의 확산을 억제하게 된다.
그리고 제2도(a) 내지 (d)는 본 발명의 제2실시예에 따른 금속 배선의 공정 단면도를 나타낸 것으로, 상부와 하부 전도선사이의 바아홀(Via hole)에 실리콘 산화막의 플라즈마 처리를 하고, 하부 전도선의 표면부분에 금속 베리어를 형성하여 Cu의 확산을 억제하는 것을 나타낸 것이다.
먼저, 제2도(a)에서와 같이, Ti, Ta, W 등을 이용한 고융점 금속막(16)이 표면에 적층된 하부 전도선(15)과 실리콘 산화막 등의 층간 절연막(18)이 형성된 반도체 기판에 접속홀(17)을 형성하여 하부 전도선(15)에 적층된 고융점 금속막(16)을 선택적으로 노출시킨다.
이어, 제2도(b)에서와 같이, 압력을 0.5∼10torr로 하고, Rf파워로 0.5∼2W/㎠로하여 350∼450℃의 온도에서 10∼180초 동안 SiH4, Si2H6, NH3등의 가스를 N2Ar 등의 캐리어 가스와 함께 상기의 실리콘 산화막내로 도입시킨다.
이때, 실리콘 산화막의 밀집화가 동시에 일어나게 되어 제2도(c)에서와 같이, 실리콘 산화막의 일부가 Cu의 확산을 막을 수 있는 물질로 변하여 변질층(13)이 형성된다.
그리고 노출된 고융점 금속막(16)의 표면에는 부분적으로 실리사이드 또는 나이트라이드 등의 금속 변질층(19)이 형성된다.
즉, TiSi2, TaSi2, WSi2등의 실리사이드나 TiN, TaN, WN 등의 나이트라이드가 형성된다.
이어, 제2도(d)에서와 같이, Cu스퍼터링 또는 (hafac)Cu(VTMS) 등의 소스를 이용한 CVD법으로 도전성 물질층(14)을 형성하고 CMP공정으로 에치백하여 상부 전도선을 형성한다. 이때 선택 증착법으로 플러그를 형성하고 Cu를 스퍼터링하여 상부 전도선을 형성할 수도 있다. 그리고 Cu막과 실리콘 산화막사이의 접착성이나 확산방지를 위하여 TiN 등의 베리어합금층을 더 형성할 수도 있다.
그리고 제3도(a)(b)는 본 발명의 제3실시예에 따른 금속 배선의 공정 단면도이다.
본 발명의 제3실시예에 따른 금속 배선 형성 공정은 먼저, Cu막의 패턴을 형성하고 실리콘 산화막을 증착하여 피복 할때 초기 증착 과정에서 PH3, SiH4, Si2H6, NH3, N2O중에서 한가지 이상의 도우핑(doping)가스를 추가로 도입시켜 Cu패턴에 인접한 부분의 실리콘 산화막중에 불순물이 함유되지 않도록하여 Cu의 확산을 억제시킨 것이다.
먼저, 제3도(a)에서와 같이, 반도체 기판에 형성된 실리콘 산화막(Ⅱ)상에 Cu를 증착하고 패터닝하여 도전성 물질층(14)을 형성한다.
이어, 제3도(b)에서와 같이, 플라즈마나 ECR, 기타 고밀도 플라즈마(HDP)증착 장치를 이용하여 SiH4, SiF4, O2등의 주반응 가스를 사용하고 PH3, SiH4, Si2H6, NH3, N2O 등의 불순물 원소를 함유한 도우핑 가스를 도입시켜 300∼400℃에서 10초 이상 증착하여 변질층(13)을 형성하고 전면에 층간 절연막(18)을 형성한다.
상기와 같은 본 발명의 제3실시예에 따른 금속배선 공정은 도전성 물질층(14)에 인접한 부분에서, 실리콘 산화막(Ⅱ)의 불순물 농도가 떨어진 부분에서보다 최소한 부분적으로 불순물 농도가 증가되거나 밀도를 증가시켜 Cu의 확산을 막을 수 있다.
상기와 같은 본 발명의 금속 배선의 형성 방법에 있어서는 Cu배선 등의 산화 및 확산속도가 빠른 도전성 물질의 배선을 형성할 때 실리콘 산화막의 일부를 Cu의 확산을 막을 수 있는 물질로 변질시키거나 실리콘 산화막의 유전율을 유지하면서 밀도를 증가시켜 기생용량의 증가 및 Cu의 확산을 효율적으로 억제시켜 소자의 신뢰성을 높이는 효과가 있다.

Claims (18)

  1. 전도선과 이를 전기적으로 절연시키기 위한 절연막으로 구성되는 배선 구조에 있어서, 상기 전도선과 인접한 절연막 일부의 밀도가 증가되거나 불순물이 함유되어 형성되는 변질층을 포함하여 구성됨을 특징으로 하는 금속 배선 구조.
  2. 제1항에 있어서, 변질층의 밀도는 2.22g/㎤ 보다 높은 것을 특징으로 하는 금속 배선 구조.
  3. 제1항에 있어서, 변질층은 B, P, Si, N의 원소중에서 하나이상의 불순물을 함유한 것을 특징으로 하는 금속 배선 구조.
  4. 반도체 기판에 형성되어진 실리콘 산화막의 소정영역에 트렌치를 형성하는 공정과, 상기 실리콘 산화막의 표면에 변질층을 형성하는 공정과, 상기 변질층상에 도전성 물질을 증착하여 전도선을 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 금속 배선 형성 방법.
  5. 제4항에 있어서, 변질층은 압력을 0.5∼10torr로 하고 Rf파워를 0.5∼2W/㎠로하여 350∼450℃의 온도에서 10∼180초 동안 플라즈마 처리하여 형성하는 것을 특징으로 하는 금속 배선 형성 방법.
  6. 제4항에 있어서, 전도선을 형성하기 위한 도전성 물질은 Cu를 사용하는 것을 특징으로 하는 금속 배선 형성 방법.
  7. 제4항에 있어서, 실리콘 산화막의 표면에 형성되는 변질층은 B, P, Si, N 등의 원소중에서 어느 하나를 사용하여 형성하는 것을 특징으로 하는 금속 배선 형성 방법.
  8. 반도체 소자의 금속 배선 형성 공정에 있어서, 표면에 도전성 물질이 적충되어진 하부 전도선을 포함하는 반도체 기판의 전면에 형성되어진 실리콘 산화막의 일부를 식각하여 상기 하부 전도선의 표면을 선택적으로 노출시키는 공정과, 상기 실리콘 산화막의 표면에 변질층을 형성하는 공정과, 상기 변질층상에 도전성 물질을 증착하여 상부 전도선을 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 금속 배선 형성 방법.
  9. 제8항에 있어서, 하부 전도선 표면의 도전성 물질층은 고융점 금속을 이용하여 형성하는 것을 특징으로 하는 금속 배선 형성 방법.
  10. 제8항에 있어서, 변질층은 압력을 0.5∼10torr로 하고 Rf파워를 0.5∼2W/㎠로하여 350∼450℃의 온도에서 10∼180초 동안 플라즈마 처리하여 형성하는 것을 특징으로 하는 금속 배선 형성 방법.
  11. 제8항 또는 제10항에 있어서, 하부 전도선 표면에는 플라즈마 처리 공정시에 금속 베리어가 형성되는 것을 특징으로 하는 금속 배선 형성 방법.
  12. 제8항에 있어서, 전도선을 형성하기 위한 도전성 물질은 Cu를 사용하는 것을 특징으로 하는 금속 배선의 형성 방법.
  13. 제8항에 있어서, 변질층은 Si, N 등의 원소중에서 어느 하나를 사용하여 형성하는 것을 특징으로 하는 금속 배선 형성 방법.
  14. 제11항에 있어서, 금속 베리어는 Si, N 등의 원소중에서 어느 하나를 사용하여 형성하는 것을 특징을 하는 금속 배선 형성 방법.
  15. 제11항에 있어서, 도전성 물질층에 형성되는 금속 베리어는 실리사이드 또는 나이트라이드인 것을 특징으로 하는 금속 배선 형성 방법.
  16. 반도체 소자의 금속 배선 형성 공정에 있어서, 반도체 기판상에 도전성 물질로 이루어진 전도선을 형성하는 공정과, 상기 전도선을 전기적으로 절연시키기 위하여 최소한 부분적으로 밀도를 증가시키거나 불순물을 함유시킨 절연막을 형성하는 공정을 포함하여 이루어진 것을 특징으로 하는 금속 배선 형성 방법.
  17. 제16항에 있어서, 절연막에 함유되는 불순물은 B, P, Si, N 등의 원소중에서 하나 이상을 사용하는 것을 특징을로 하는 금속 배선 형성 방법.
  18. 제16항에 있어서, 증가된 절연막의 밀도는 2.22g/㎤이상인 것을 특징으로 하는 금속 배선 형성 방법.
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