JP3049487B2 - 金属配線構造及びその形成方法 - Google Patents

金属配線構造及びその形成方法

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Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体素子に係り、
特にCuを用いた金属配線においてCuの拡散及び寄生
容量の増加を防いで素子の信頼性を高めるのに適した金
属配線構造及び形成方法に関する。
【0002】
【従来の技術】一般に、アルミニウムとその合金薄膜は
電気伝導度が高く、乾式エッチングによるパタ−ン形成
が容易であり、シリコン酸化膜との接着性に優れると共
に、比較的安価なので半導体回路の配線材料として幅広
く使われてきた。しかし、集積回路の集積度が増加する
につれ素子が小さくなり、配線の微細化、多層化により
段差を有する部分や、コンタクトやビアなどの接続ホ−
ルの内部での段差における被覆性が大事になった。
【0003】すなわち、従来の金属配線膜形成方法であ
るスパッタリングを適用すればこのように段差を有する
部分ではシャドウ効果により部分的に配線膜が薄く形成
され、特に横縦比が1以上の接続ホ−ルでは深刻に現れ
る。従って、かかる物理的な堆積方法の代わりに均一な
厚さで堆積できる気相成長法(CVD)が導入されタン
グステン膜を低圧CVDで形成することにより段差被覆
性を改善する研究が進んできたが、タングステン配線膜
はアルミニウム配線膜に比べて比抵抗が2倍以上となる
ので配線膜としての使用が困難である。
【0004】従って、現在の半導体素子の製造工程のお
いては接続ホ−ルに埋没層を形成して金属配線を形成す
る方法が多く研究されている。前記のようなプラグを用
いた金属配線形成において、CVDによるアルミニウム
配線膜の形成は段差被覆性が改善されると共に、写真エ
ッチング工程などの既存のスパッタリングによるアルミ
ニウム配線膜の形成技術の関連工程との連続性を保てる
ので有利である。
【0005】そして、Cuはアルミニウムに比べて比抵
抗が低く電子移動やストレス移動特性に優れるので、信
頼性をさらに改善できる。Cuを用いた金属配線膜の形
成にスパッタリングやCVDを用いる方法が研究されて
いる。しかし、Cuは室温でシリコン内における拡散係
数が約10-8cm2 /secと極めて早い格子間拡散速
度を示す。シリコン内に拡散されたCuは再結合中心と
して働くので少数キャリヤの寿命を縮めて素子の特性を
低下させる。
【0006】したがって、Cuを用いた金属配線形成に
おいては、Cuとシリコン基板との間に拡散防止層とし
て障壁層を形成すべきである。その拡散障壁層としては
W、Ni60Nb40、非晶質W−Si、Ta、TiB2
Ta−Si−NそしてTiNなどがある。この物質のう
ちTiNは現在アルミニウム配線の障壁層として多用さ
れているので、有機化合物を用いた有機金属CVD法が
研究されている。そして、金属配線が微細化されれば、
障壁層とCu膜の積層構造においては障壁層の占有比率
が増えるのでCu膜の使用による抵抗減少効果が低下す
る。
【0007】導電性物質を主として用いる障壁層の代わ
りにCu膜をシリコン酸化膜以外の絶縁膜で被覆するこ
とによりCuの拡散を抑制する方法が現在提案されてい
る。しかし、前述した従来の金属配線においてはシリコ
ン酸化膜以外のシリコン窒化膜やアルミナなどは誘電率
がシリコン酸化膜に比べて極めて大きいので、金属配線
の寄生容量が増大する。さらに、Cu配線の酸化及び拡
散障壁層の金属または金属化合物は導電線の間隔を実質
的に減少させる。
【0008】
【発明が解決しようとする課題】本発明は前述した従来
の半導体素子の金属配線の問題点を解決するために案出
されたもので、その目的はCuを用いた金属配線におい
てCuの拡散を防げる物質層を形成して効率よく素子の
信頼性を高めた金属配線構造及び形成方法を提供するこ
とである。
【0009】
【課題を解決するための手段】前述した目的を達成する
ために本発明による金属配線構造は、絶縁膜の導電線と
隣接した部分を密度を増加させたり、不純物を含ませて
たりして金属の拡散を抑制する変質層とさせたことを特
徴とする。本発明の金属配線形成方法は、半導体基板に
形成されたシリコン酸化膜の所定領域にトレンチを形成
する段階と、シリコン酸化膜の表面に変質層を形成する
段階と、前記変質層上に導電性物質を堆積させて導電線
を形成する段階とを有することを特徴とする。
【0010】
【発明の実施の形態】以下、添付した図面に基づき本発
明の金属配線構造及び形成方法について詳述する。図1
は本発明の第1実施形態による金属配線の工程断面図で
ある。本発明はCuを用いた半導体素子の配線におい
て、隣接する導電性領域にCuが拡散されるのを効率よ
く防げるシリコン酸化膜の改善に係り、次のような構造
を有する。導電線とこれを電気的に絶縁させるための絶
縁膜より構成される配線構造において、導電線と隣接し
た絶縁膜の一部の密度を増加させるか、又は不純物を含
有した変質層とする構成である。
【0011】前述した構造を有する本発明の金属配線形
成工程は次の通りである。まず、シリコン酸化膜11な
どの絶縁膜が形成された半導体基板にトレンチ12を形
成し(図1a)、圧力を0.5〜10torrにし、R
fパワ−を0.5〜2W/cm2 にして、350〜45
0℃の温度で10〜180秒間、BH3、PH3 、Si
4、Si26、NH3、N2OのガスをN2、Arなどの
キャリヤガスと共に前記シリコン酸化膜11内に注入す
る(図1b)。
【0012】この注入によって、図1cに示すように、
シリコン酸化膜11の密度が増え、シリコン酸化膜11
の一部がCuの拡散を防げる物質に変わって変質層13
が形成される(一般に、PECVD酸化膜の密度は2.
22g/cm3 であるが、Si−rich酸化膜は2.
26と密度が増える)。
【0013】次いで、図1dのようにCuをスパッタリ
ングまたは(hafc)Cu(VTMS9などのソ−ス
を用いたCVDで導電性物質層14を形成し、CMPな
どの工程でエッチバックして導電線を形成する。このと
き、Cu膜とシリコン酸化膜11との接着性や拡散防止
のためにTiNなどの障壁合金層をさらに形成してもよ
い。
【0014】前述した本発明の第1実施形態による金属
配線形成工程においては、P、Si、N、Bなどの元素
を注入してあるので、Cu膜から拡散されるCu原子や
イオンが、Cu3P、Cu3Si、Cu2N、Cu32など
の化合物又はCu3(PO4)2、CuSiO4、Cu(N
32、Cu(BO2)2などの酸化物となり、Cuの拡
散を抑制することになる。
【0015】図2は本発明の第2実施形態による金属配
線の工程断面図である。この例では、上部導電線と下部
導電線とのビアホ−ルにシリコン酸化膜のプラズマ処理
を施し、下部導電線の表面部に金属障壁を形成してCu
の拡散を抑制している。
【0016】まず、図2aのように、Ti、Ta、Wな
どを用いた高融点金属膜16が表面に積層された下部導
電線15とシリコン酸化膜などの層間絶縁膜18が形成
された半導体基板に接続ホ−ル17を形成して下部導電
線15に積層された高融点金属膜16を選択的に露出さ
せる。次いで、図2bのように、圧力を0.5〜10t
orrにし、Rfパワ−を0.5〜2W/cm2 に
し、350〜450℃の温度で、10〜180秒間、S
iH4、Si26、NH3などのガスをN2、Arなどの
キャリヤガスと共に前記シリコン酸化膜内に注入させ
る。この注入によって、同時にシリコン酸化膜の密度が
増え、図2cのようにシリコン酸化膜の一部がCuの拡
散を防げる物質に変わって、変質層14が形成される。
そして、露出された高融点金属膜16の表面には部分的
にシリサイドまたはナイトライドなどの金属変質層19
が形成される。すなわち、TiSi2、 WSi2 などの
シリサイドや、TiN、TaN、WNなどのナイトライ
ドが形成される。
【0017】次いで、図2dのようにCuスパッタリン
グまたは(hfac)Cu(VTMS)などのソ−スを
用いたCVD法で導電性物質層14を形成し、CMP工
程でエッチバックして上部導電線を形成する。この際、
選択堆積法でプラグを形成し、Cuをスパッタリングし
て上部導電線を形成することもできる。そして、Cu膜
とシリコン酸化膜との接着性や拡散防止のためにTiN
などの障壁合金層をさらに形成し得る。
【0018】図3は本発明の第3実施形態による金属配
線の工程断面図である。本発明の第3実施形態による金
属配線形成方法は、まずCu膜のパタ−ンを形成し、シ
リコン酸化膜を堆積して被覆する際、初期堆積過程にお
いてBH3 、PH3、SiH4、Si26、NH3、N2
のうち一つ以上のドープガスをさらに注入させCuパタ
−ンに隣接した部分のシリコン酸化膜中に不純物を含有
させCuの拡散を抑制させる。図3aのように、半導体
基板に形成されたシリコン酸化膜11上にCuを堆積し
パタニングして導電性物質層14を形成する。次いで図
3bのように、プラズマやECR、その他の高密度プラ
ズマ(HDP)蒸着装置を用いてBH3、PH3、SiH
4、SiF4、O2 等の主反応ガスを用い、PH3、Si
4、Si26、NH3、NO2などの不純物元素を含有
したドープガスを導入させ300〜400℃で10秒以
上堆積して変質層13を形成し、全面に層間絶縁膜18
を形成する。前述した本発明の第3実施形態による金属
配線工程では、導電性物質層14に隣接した部分におい
て、シリコン酸化膜11の不純物濃度が低下した部分よ
り少なくとも部分的に不純物濃度が高くなったり密度を
増やしたりして、Cuの拡散を防げることができる。
【0019】
【発明の効果】以上述べたように、本発明の金属配線の
形成方法においてはCu配線などの酸化及び拡散速度の
早い導電性物質の配線を形成する際に、シリコン酸化膜
の一部をCuの拡散を防げる物質に変質させたり、シリ
コン酸化膜の誘電率を保ちながら密度を増やして寄生容
量の増加させたので、Cuの拡散を効率よく抑制させ素
子の信頼性を高めることができる。
【図面の簡単な説明】
【図1】 本発明の第1実施形態による金属配線の工程
断面図である。
【図2】 本発明の第2実施形態による金属配線の工程
断面図である。
【図3】 本発明の第3実施形態による金属配線の工程
断面図である。
【符号の説明】
11 シリコン窒化膜 12 トレンチ 13 変質層 14 導電性物質層 15 下部導電線 16 高融点金属膜 17 接続ホ−ル 18 層間絶縁膜 19 金属変質層
フロントページの続き (56)参考文献 特開 平3−289156(JP,A) 特開 平6−13381(JP,A) 特開 平8−51108(JP,A) 特開 平6−169019(JP,A) 特開 平7−307338(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 21/28 - 21/288 H01L 21/3205 H01L 21/3213 H01L 21/44 - 21/445 H01L 21/768 H01L 29/40 - 29/51

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項1】 Cuの導電線とこれを電気的に絶縁する
    ための絶縁膜よりなる配線構造において、 前記導電線と隣接した絶縁膜の部分に不純物としてのB
    又はSiを含有させることにより、前記部分を変質層に
    変質させたことを特徴とする金属配線構造。
  2. 【請求項2】 Cuの導電線とこれを電気的に絶縁する
    ための絶縁膜よりなる配線構造において、 前記導電線と隣接した絶縁膜の部分に不純物としてのB
    又はSiを含有させることにより、前記部分の密度を増
    加させ、もって前記部分を変質層に変質させたことを特
    徴とする金属配線構造。
  3. 【請求項3】 前記変質層の密度は2.22g/cm3
    より高いことを特徴とする請求項1又は2に記載の金属
    配線構造。
  4. 【請求項4】 半導体素子の金属配線形成工程におい
    て、 半導体基板に形成されたシリコン酸化膜の所定領域にト
    レンチを形成する段階と、 ドープガスBH3 、SiH 4 又はSi 2 6 を用いることに
    よりB又はSiを有する変質層を前記シリコン酸化膜の
    表面に形成する段階と、 前記変質層上にCuの導電性物質を堆積して導電線を形
    成する段階とを有することを特徴とする金属配線形成方
    法。
  5. 【請求項5】 前記変質層は圧力を0.5〜10tor
    rにし、Rfパワ−を0.5〜2W/cm2 にして35
    0〜450℃の温度で、10〜180秒間プラズマ処理
    して形成することを特徴とする請求項4に記載の金属配
    線形成方法。
  6. 【請求項6】半導体素子の金属配線形成方法において、 表面に導電性物質が積層された下部導電線を含む半導体
    基板の全面に形成されたシリコン酸化膜の一部をエッチ
    ングして前記下部導電線の表面を選択的に露出させる段
    階と、 ドープガスBH3 、SiH 4 又はSi 2 6 を用いることに
    よりB又はSiを有する変質層を前記シリコン酸化膜の
    表面に形成する段階と、 前記変質層上にCuの導電性物質を堆積して上部導電線
    を形成する段階とを有することを特徴とする金属配線形
    成方法。
  7. 【請求項7】 半導体素子の金属配線形成工程におい
    て、 半導体基板上にCuの導電性物質よりなる導電線を形成
    する段階と、 前記導電線を電気的に絶縁するために、ドープガスBH
    3 、SiH 4 又はSi 2 6 を用いることによりB又は
    Siを有し、少なくとも部分的に変質させられた絶縁膜
    を形成する段階とを有することを特徴とする金属配線形
    成方法。
  8. 【請求項8】 半導体素子の金属配線形成工程におい
    て、 半導体基板上にCuの導電性物質よりなる導電線を形成
    する段階と、 前記導電線を電気的に絶縁するために、ドープガスBH
    3 、SiH 4 又はSi 2 6 を用いることによりB又はS
    を有し、少なくとも部分的に密度が増加させられ、も
    って変質させられた絶縁膜を形成する段階とを有するこ
    とを特徴とする金属配線形成方法。
  9. 【請求項9】 半導体素子のCu配線形成工程におい
    て、 半導体基板にシリコン酸化膜を形成する段階と、 ドープガスBH3 、SiH 4 又はSi 2 6 を用いることに
    よりB又はSiを有する、Cu32、Cu3Si、Cu
    (BO2)2、CuSiO4 のうちいずれか1つの変質層
    を前記シリコン酸化膜の表面に形成する段階と、 前記変質層上にCu配線層を形成する段階と、 を有することを特徴とする金属配線形成方法。
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3015717B2 (ja) 1994-09-14 2000-03-06 三洋電機株式会社 半導体装置の製造方法および半導体装置
US6268657B1 (en) 1995-09-14 2001-07-31 Sanyo Electric Co., Ltd. Semiconductor devices and an insulating layer with an impurity
US20010048147A1 (en) * 1995-09-14 2001-12-06 Hideki Mizuhara Semiconductor devices passivation film
US6326318B1 (en) 1995-09-14 2001-12-04 Sanyo Electric Co., Ltd. Process for producing semiconductor devices including an insulating layer with an impurity
US6825132B1 (en) 1996-02-29 2004-11-30 Sanyo Electric Co., Ltd. Manufacturing method of semiconductor device including an insulation film on a conductive layer
KR100383498B1 (ko) 1996-08-30 2003-08-19 산요 덴키 가부시키가이샤 반도체 장치 제조방법
US6288438B1 (en) 1996-09-06 2001-09-11 Sanyo Electric Co., Ltd. Semiconductor device including insulation film and fabrication method thereof
JP2975934B2 (ja) 1997-09-26 1999-11-10 三洋電機株式会社 半導体装置の製造方法及び半導体装置
US6690084B1 (en) 1997-09-26 2004-02-10 Sanyo Electric Co., Ltd. Semiconductor device including insulation film and fabrication method thereof
JP3149846B2 (ja) * 1998-04-17 2001-03-26 日本電気株式会社 半導体装置及びその製造方法
US6794283B2 (en) 1998-05-29 2004-09-21 Sanyo Electric Co., Ltd. Semiconductor device and fabrication method thereof
JP2000040679A (ja) * 1998-07-24 2000-02-08 Hitachi Ltd 半導体集積回路装置の製造方法
JP2002083870A (ja) * 2000-09-11 2002-03-22 Tokyo Electron Ltd 半導体装置及びその製造方法
US6326306B1 (en) * 2001-02-15 2001-12-04 United Microelectronics Corp. Method of forming copper dual damascene structure
JP3559026B2 (ja) * 2001-08-24 2004-08-25 キヤノン販売株式会社 半導体装置の製造方法
US6917110B2 (en) * 2001-12-07 2005-07-12 Sanyo Electric Co., Ltd. Semiconductor device comprising an interconnect structure with a modified low dielectric insulation layer
KR100780681B1 (ko) * 2001-12-28 2007-11-30 매그나칩 반도체 유한회사 반도체장치의 제조 방법
TWI257120B (en) 2003-06-18 2006-06-21 Fujitsu Ltd Method for manufacturing semiconductor device
DE102005024945B4 (de) * 2005-05-31 2008-06-26 Infineon Technologies Austria Ag Integrierte Halbleiterschaltungsanordnung sowie Verfahren zu deren Herstellung
JP4593551B2 (ja) * 2006-11-15 2010-12-08 エルジー ディスプレイ カンパニー リミテッド 電子機器用基板及びその製造方法と電子機器
KR101932532B1 (ko) 2012-06-22 2018-12-27 삼성전자 주식회사 반도체 장치 및 그 제조 방법
JP6128787B2 (ja) * 2012-09-28 2017-05-17 キヤノン株式会社 半導体装置
JP6557585B2 (ja) * 2015-12-02 2019-08-07 株式会社日立ハイテクノロジーズ プラズマ処理方法
US11842958B2 (en) * 2022-03-18 2023-12-12 Chun-Ming Lin Conductive structure including copper-phosphorous alloy and a method of manufacturing conductive structure
US11764153B1 (en) 2022-07-28 2023-09-19 Chun-Ming Lin Interconnect structure and manufacturing method for the same
US12087662B1 (en) 2023-06-12 2024-09-10 Chun-Ming Lin Semiconductor package structure having thermal management structure

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS495668B1 (ja) * 1970-04-03 1974-02-08
JP2533078B2 (ja) * 1984-11-27 1996-09-11 ソニー株式会社 不純物拡散方法
US5024724A (en) * 1987-03-27 1991-06-18 Sanyo Electric Co., Ltd. Dry-etching method
JPH01138734A (ja) * 1987-11-25 1989-05-31 Mitsubishi Electric Corp 複導電体層を有する半導体装置およびその製造方法
JP2730695B2 (ja) * 1989-04-10 1998-03-25 忠弘 大見 タングステン膜の成膜装置
JP3421861B2 (ja) * 1992-11-30 2003-06-30 ソニー株式会社 半導体装置の製造方法
US5654245A (en) * 1993-03-23 1997-08-05 Sharp Microelectronics Technology, Inc. Implantation of nucleating species for selective metallization and products thereof
JP3297220B2 (ja) * 1993-10-29 2002-07-02 株式会社東芝 半導体装置の製造方法および半導体装置
US5472913A (en) * 1994-08-05 1995-12-05 Texas Instruments Incorporated Method of fabricating porous dielectric material with a passivation layer for electronics applications

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