JP2002050759A - 金属ゲートを有するｍｏｓｆｅｔ素子の製造方法 - Google Patents
金属ゲートを有するｍｏｓｆｅｔ素子の製造方法Info
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Abstract
(57)【要約】 （修正有）
【課題】過度に浅い接合を形成することができ、後続工
程としてSAC工程の適用が可能な金属ゲートを有するMOS
FET素子の製造方法を提供する。 【解決手段】フィールド酸化膜４１で区画されたＳｉ基
板４０の活性領域上に犠牲ゲートを形成し、その両側に
犠牲ゲートより薄厚の第１Ｓｉエピタキシャル層４７を
形成する段階、所定不純物５０をイオン注入して、犠牲
ゲートの両側にエレベーティドソース／ドレーン領域４
８を形成する段階、層間絶縁膜５１を蒸着・研磨して犠
牲ゲートを露出する段階、犠牲ゲートを除去し、溝を形
成する段階、溝にゲート絶縁膜５２と金属膜を順次形成
する段階、第１Ｓｉエピタキシャル層４７が露出される
まで金属膜、ゲート絶縁膜５２、層間絶縁膜５１を研磨
して金属ゲート５３ａを埋込み、第１Ｓｉエピタキシャ
ル層４７上に所定厚さの第２Ｓｉエピタキシャル層を形
成する段階を含む。
程としてSAC工程の適用が可能な金属ゲートを有するMOS
FET素子の製造方法を提供する。 【解決手段】フィールド酸化膜４１で区画されたＳｉ基
板４０の活性領域上に犠牲ゲートを形成し、その両側に
犠牲ゲートより薄厚の第１Ｓｉエピタキシャル層４７を
形成する段階、所定不純物５０をイオン注入して、犠牲
ゲートの両側にエレベーティドソース／ドレーン領域４
８を形成する段階、層間絶縁膜５１を蒸着・研磨して犠
牲ゲートを露出する段階、犠牲ゲートを除去し、溝を形
成する段階、溝にゲート絶縁膜５２と金属膜を順次形成
する段階、第１Ｓｉエピタキシャル層４７が露出される
まで金属膜、ゲート絶縁膜５２、層間絶縁膜５１を研磨
して金属ゲート５３ａを埋込み、第１Ｓｉエピタキシャ
ル層４７上に所定厚さの第２Ｓｉエピタキシャル層を形
成する段階を含む。
Description
【０００１】
【発明の属する技術分野】本発明は、MOSFET素子の製造
方法に関するもので、より具体的には、過度に浅い接合
(ultra shallow junction)を形成することができ、そし
て、後続工程として自己整合コンタクト(Self-Aligned
Contact)工程の適用が可能な、金属ゲートを有するMOSF
ET素子の製造方法に関するものである。
方法に関するもので、より具体的には、過度に浅い接合
(ultra shallow junction)を形成することができ、そし
て、後続工程として自己整合コンタクト(Self-Aligned
Contact)工程の適用が可能な、金属ゲートを有するMOSF
ET素子の製造方法に関するものである。
【０００２】
【従来の技術】周知のように、ゲートは主にポリシリコ
ンで形成されて来た。これは、前記ポリシリコンが、高
融点、薄膜形成の容易性、ラインパターンの容易性、酸
化雰囲気に対する安定性、及び平坦な表面形成等のよう
なゲートとして要求される物性を充分満足させているた
めである。さらに、実際MOSFET素子に適用するにおい
て、前記ポリシリコンゲートは、燐(P)、砒素(As)、或
いは硼素(B)等のドーパントを含有することにより所望
の抵抗値を得る。
ンで形成されて来た。これは、前記ポリシリコンが、高
融点、薄膜形成の容易性、ラインパターンの容易性、酸
化雰囲気に対する安定性、及び平坦な表面形成等のよう
なゲートとして要求される物性を充分満足させているた
めである。さらに、実際MOSFET素子に適用するにおい
て、前記ポリシリコンゲートは、燐(P)、砒素(As)、或
いは硼素(B)等のドーパントを含有することにより所望
の抵抗値を得る。
【０００３】しかし、半導体素子の集積度が増加するこ
とにより、ゲートの線幅、ゲート絶縁膜の厚さ、接合深
さ等のパラメータ値が削減されるため、ポリシリコンで
は微細線幅上に要求される低抵抗の具現が難しい。これ
により、前記ポリシリコンを代替し得る新しい物質によ
るゲートの開発が必要となった。
とにより、ゲートの線幅、ゲート絶縁膜の厚さ、接合深
さ等のパラメータ値が削減されるため、ポリシリコンで
は微細線幅上に要求される低抵抗の具現が難しい。これ
により、前記ポリシリコンを代替し得る新しい物質によ
るゲートの開発が必要となった。
【０００４】新しい物質のゲートとして、初期には遷移
金属-シリサイド物質を利用したポリサイドゲートに対
する研究、及び開発が活発に進行されたが、前記ポリサ
イドゲートは内部にポリシリコンが存在するので、低抵
抗の具現に限界がある。従って、最近の研究及び開発
は、金属ゲートについて進行されている。
金属-シリサイド物質を利用したポリサイドゲートに対
する研究、及び開発が活発に進行されたが、前記ポリサ
イドゲートは内部にポリシリコンが存在するので、低抵
抗の具現に限界がある。従って、最近の研究及び開発
は、金属ゲートについて進行されている。
【０００５】金属ゲートは、その物質としてシリコンの
ミッドバンドギャップ(mid band-gap)に該当する仕事関
数(work function)値を有する金属を使用することによ
りNMOS及びPMOSの全てに使用可能な単一ゲートに形成す
ることができる。ここで、仕事関数値がシリコンのミッ
ドバンド-ギャップに該当する金属としては、タングス
テン(W)、 窒化タングステン(WN)、チタニウム(Ti)、窒
化チタニウム(TiN)、モリブデン(Mo)、タンタル(Ta)、
及び窒化タンタル(TaN)等がある。
ミッドバンドギャップ(mid band-gap)に該当する仕事関
数(work function)値を有する金属を使用することによ
りNMOS及びPMOSの全てに使用可能な単一ゲートに形成す
ることができる。ここで、仕事関数値がシリコンのミッ
ドバンド-ギャップに該当する金属としては、タングス
テン(W)、 窒化タングステン(WN)、チタニウム(Ti)、窒
化チタニウム(TiN)、モリブデン(Mo)、タンタル(Ta)、
及び窒化タンタル(TaN)等がある。
【０００６】一方、前記金属ゲートは、実際、MOSFET素
子の製造に適用される場合、金属膜蝕刻の難しさ、前記
蝕刻に起因するシリコン基板ダメージ(damage)発生、そ
して、後続の熱工程による熱的ダメージ(thermal damag
e)発生のような問題点などを引き起こすようになる。
子の製造に適用される場合、金属膜蝕刻の難しさ、前記
蝕刻に起因するシリコン基板ダメージ(damage)発生、そ
して、後続の熱工程による熱的ダメージ(thermal damag
e)発生のような問題点などを引き起こすようになる。
【０００７】従って、前記金属ゲートは、従来のゲート
形成工程を通じてはその形成が困難であるため、金属配
線形成工程で利用されるダマシン工程が前記金属ゲート
を形成するための工程として利用される。
形成工程を通じてはその形成が困難であるため、金属配
線形成工程で利用されるダマシン工程が前記金属ゲート
を形成するための工程として利用される。
【０００８】前記ダマシン工程を利用した金属ゲートの
形成方法は、周知のように、蝕刻工程が遂行されないた
め、シリコン基板へのダメージ発生は引き起こされな
く、さらに、既存のMOSFET工程をそのまま利用すること
ができる。
形成方法は、周知のように、蝕刻工程が遂行されないた
め、シリコン基板へのダメージ発生は引き起こされな
く、さらに、既存のMOSFET工程をそのまま利用すること
ができる。
【０００９】以下に、ダマシン工程を利用した従来の金
属ゲートを有するMOSFET素子の製造方法を、図1A乃至図
1Eを参照しながら説明する。
属ゲートを有するMOSFET素子の製造方法を、図1A乃至図
1Eを参照しながら説明する。
【００１０】図1Aによれば、アクティブ領域を限定する
フィールド酸化膜(2)が備えられたシリコン基板(1)が提
供される。熱酸化膜(3)が前記シリコン基板(1)のアクテ
ィブ領域上に形成され、その次に、ポリシリコン膜(4)
とハードマスク膜(5)が、前記フィールド酸化膜(2)と熱
酸化膜(3)上に順次蒸着される。
フィールド酸化膜(2)が備えられたシリコン基板(1)が提
供される。熱酸化膜(3)が前記シリコン基板(1)のアクテ
ィブ領域上に形成され、その次に、ポリシリコン膜(4)
とハードマスク膜(5)が、前記フィールド酸化膜(2)と熱
酸化膜(3)上に順次蒸着される。
【００１１】図1Bによれば、ハードマスクパターン(5a)
が公知のフォトリソグラフィー工程で前記ハードマスク
膜(5)をパターニングすることにより形成される。
が公知のフォトリソグラフィー工程で前記ハードマスク
膜(5)をパターニングすることにより形成される。
【００１２】ポリシリコン膜(4)と熱酸化膜(3)が蝕刻マ
スクとして前記ハードマスクパターン(5a)を利用するこ
とにより蝕刻され、その結果として、犠牲ゲート(4a)が
形成される。所定の不純物が前記犠牲ゲート(4a)両側の
シリコン基板部分に低濃度でイオン注入される。スペー
サ(6)が、積層された犠牲ゲート(4a)、及びハードマス
クパターン(5a)の側壁に形成され、その次に、所定の不
純物が高濃度でイオン注入され、その結果、LDD(Lightl
y Doped Drain)領域(7)を有するソース/ドレーン領域
(9)が形成される。
スクとして前記ハードマスクパターン(5a)を利用するこ
とにより蝕刻され、その結果として、犠牲ゲート(4a)が
形成される。所定の不純物が前記犠牲ゲート(4a)両側の
シリコン基板部分に低濃度でイオン注入される。スペー
サ(6)が、積層された犠牲ゲート(4a)、及びハードマス
クパターン(5a)の側壁に形成され、その次に、所定の不
純物が高濃度でイオン注入され、その結果、LDD(Lightl
y Doped Drain)領域(7)を有するソース/ドレーン領域
(9)が形成される。
【００１３】図1Cを参照すると、層間絶縁膜(10)が、前
記段階までに得られた基板上に蒸着され、その次に、前
記層間絶縁膜(10)とハードマスクパターン(5a)は、前記
犠牲ゲート(4a)を研磨阻止層(polishing stop layer)に
するCMP(Chemical Mechanical Polishing)工程で研磨さ
れる。その結果、前記層間絶縁膜(10)の平坦化が得られ
ると共に、前記犠牲ゲート(4a)が露出される。
記段階までに得られた基板上に蒸着され、その次に、前
記層間絶縁膜(10)とハードマスクパターン(5a)は、前記
犠牲ゲート(4a)を研磨阻止層(polishing stop layer)に
するCMP(Chemical Mechanical Polishing)工程で研磨さ
れる。その結果、前記層間絶縁膜(10)の平坦化が得られ
ると共に、前記犠牲ゲート(4a)が露出される。
【００１４】図1Dを参照すると、露出された犠牲ゲート
と熱酸化膜が除去され、その結果として、金属ゲートの
形成される領域を区画する溝(C)が得られる。ゲート絶
縁膜(11)が前記のようにして得られた構造物上に均一な
厚さで形成され、ゲート用金属膜(12)が前記溝を完全に
埋め込むように蒸着される。
と熱酸化膜が除去され、その結果として、金属ゲートの
形成される領域を区画する溝(C)が得られる。ゲート絶
縁膜(11)が前記のようにして得られた構造物上に均一な
厚さで形成され、ゲート用金属膜(12)が前記溝を完全に
埋め込むように蒸着される。
【００１５】図1Eを参照すると、金属ゲート(12a)が、
研磨阻止層として層間絶縁膜（10）を利用して前記タン
グステン膜(ゲート用金属膜)(12)とゲート絶縁膜(11)と
を研磨することにより形成され、その結果として、金属
ゲート(12a)を有するMOSFET素子が形成される。
研磨阻止層として層間絶縁膜（10）を利用して前記タン
グステン膜(ゲート用金属膜)(12)とゲート絶縁膜(11)と
を研磨することにより形成され、その結果として、金属
ゲート(12a)を有するMOSFET素子が形成される。
【００１６】しかし、前述のような、従来のMOSFET素子
の製造方法は、工程自体には大きい問題はないが、工程
結果として得られたMOSFET素子が超高集積素子で要求さ
れる過渡に浅い接合(ultra shallow junction)を有しな
いために、エレベーティドソース/ドレーン領域を形成
するための追加工程を必要とする短所がある。
の製造方法は、工程自体には大きい問題はないが、工程
結果として得られたMOSFET素子が超高集積素子で要求さ
れる過渡に浅い接合(ultra shallow junction)を有しな
いために、エレベーティドソース/ドレーン領域を形成
するための追加工程を必要とする短所がある。
【００１７】又、従来の方法は、工程自体では大きい問
題はないが、後続工程として自己整合コンタクト(Self
Aligned Contact：以下、SAC)工程を適用することがで
きないという短所がある。具体的には、SAC工程の時、
例えば、露光マスクの誤整列(mis-align)が生じると、
図2に示されたように、金属ゲート(12a)とコンタクトプ
ラグ(15)間に電気的ショート(electrical short)が生
じ、それにより、MOSFET素子の信頼性及び特性の低下が
引き起こされる。図2で示された図面符号14は、絶縁膜
である。
題はないが、後続工程として自己整合コンタクト(Self
Aligned Contact：以下、SAC)工程を適用することがで
きないという短所がある。具体的には、SAC工程の時、
例えば、露光マスクの誤整列(mis-align)が生じると、
図2に示されたように、金属ゲート(12a)とコンタクトプ
ラグ(15)間に電気的ショート(electrical short)が生
じ、それにより、MOSFET素子の信頼性及び特性の低下が
引き起こされる。図2で示された図面符号14は、絶縁膜
である。
【００１８】一方、前記露光マスクの誤整列に起因する
金属ゲート(12a)とコンタクトプラグ(15)間の電気的シ
ョートは、図3に図示されたように、前記金属ゲート(12
a)上に、例えば、窒化膜よりなるSAC工程用バリヤ(13：
以下、SACバリヤ膜と称する)を形成することによって防
止することができる。しかし、前記窒化膜よりなるSAC
バリヤ膜(13)の形成は、多段階の追加工程、例えば、金
属ゲートの蝕刻、窒化蒸着、及び前記窒化膜の研磨工程
などが必要となるため、MOSFET素子の製造時間及び費用
の増加をもたらす。
金属ゲート(12a)とコンタクトプラグ(15)間の電気的シ
ョートは、図3に図示されたように、前記金属ゲート(12
a)上に、例えば、窒化膜よりなるSAC工程用バリヤ(13：
以下、SACバリヤ膜と称する)を形成することによって防
止することができる。しかし、前記窒化膜よりなるSAC
バリヤ膜(13)の形成は、多段階の追加工程、例えば、金
属ゲートの蝕刻、窒化蒸着、及び前記窒化膜の研磨工程
などが必要となるため、MOSFET素子の製造時間及び費用
の増加をもたらす。
【００１９】特に、金属ゲートの均一な蝕刻、及び窒化
膜の研磨が行い難いため、窒化膜よりなるSACバリヤ膜
(13)の形成は非常に難しい。
膜の研磨が行い難いため、窒化膜よりなるSACバリヤ膜
(13)の形成は非常に難しい。
【００２０】そのため、従来の製造方法により形成され
た金属ゲートを有するMOSFET素子は、過度に浅い接合を
形成するための追加工程の導入が必要となるという短所
があり、そして、金属ゲート上にSACバリヤ膜を形成す
るための新しい技術が提案されない限り、それ自体に対
し後続工程としてのSAC工程が適用することができない
という短所がある。
た金属ゲートを有するMOSFET素子は、過度に浅い接合を
形成するための追加工程の導入が必要となるという短所
があり、そして、金属ゲート上にSACバリヤ膜を形成す
るための新しい技術が提案されない限り、それ自体に対
し後続工程としてのSAC工程が適用することができない
という短所がある。
【００２１】
【発明が解決しようとする課題】従って、本発明の目的
は、過度に浅い接合を形成することができ、そして後続
工程としてSAC工程の適用が可能な、金属ゲートを有す
るMOSFET素子の製造方法を提供するものである。
は、過度に浅い接合を形成することができ、そして後続
工程としてSAC工程の適用が可能な、金属ゲートを有す
るMOSFET素子の製造方法を提供するものである。
【００２２】
【課題を解決するための手段】本発明者は、ソース/ド
レーン領域を形成する前に、前記領域が形成されるシリ
コン基板領域上に第1シリコンエピタキシャル層を形成
することにより、通常のイオン注入工程のみよりエレベ
ーティドソース/ドレーン領域を非常に容易に形成する
ことができ、それにより過度に浅い接合を有するMOSFET
素子を容易に製造することができることを見いだした。
レーン領域を形成する前に、前記領域が形成されるシリ
コン基板領域上に第1シリコンエピタキシャル層を形成
することにより、通常のイオン注入工程のみよりエレベ
ーティドソース/ドレーン領域を非常に容易に形成する
ことができ、それにより過度に浅い接合を有するMOSFET
素子を容易に製造することができることを見いだした。
【００２３】即ち、前記のような目的を達成するための
本発明によるMOSFET素子の製造方法は、フィールド酸化
膜により区画されたシリコン基板のアクティブ領域上に
犠牲ゲートを形成する段階と、前記犠牲ゲート両側の前
記シリコン基板のアクティブ領域上に前記犠牲ゲートよ
り薄い厚さで第1シリコンエピタキシャル層を形成する
段階と、前記第1シリコンエピタキシャル層を貫通する
ように前記シリコン基板に所定不純物をイオン注入して
前記犠牲ゲートの両側シリコン基板のアクティブ領域に
エレベーティドソース/ドレーン領域を形成する段階
と、前記のようにして得られた構造物上に層間絶縁膜を
蒸着する段階と、前記犠牲ゲートが露出されるように、
前記層間絶縁膜を研磨する段階と、金属ゲートが形成さ
れる領域を区画する溝が得られるように、前記露出され
た犠牲ゲートを除去する段階と、前記段階までに得られ
た構造物上にゲート絶縁膜と金属膜とを順次形成する段
階と、前記第1シリコンエピタキシャル層が露出される
まで、前記金属膜とゲート絶縁膜、及び層間絶縁膜を研
磨して前記溝内に金属ゲートを形成する段階、及び前記
第1シリコンエピタキシャル層上に所定の厚さで第2シリ
コンエピタキシャル層を形成する段階を含む。
本発明によるMOSFET素子の製造方法は、フィールド酸化
膜により区画されたシリコン基板のアクティブ領域上に
犠牲ゲートを形成する段階と、前記犠牲ゲート両側の前
記シリコン基板のアクティブ領域上に前記犠牲ゲートよ
り薄い厚さで第1シリコンエピタキシャル層を形成する
段階と、前記第1シリコンエピタキシャル層を貫通する
ように前記シリコン基板に所定不純物をイオン注入して
前記犠牲ゲートの両側シリコン基板のアクティブ領域に
エレベーティドソース/ドレーン領域を形成する段階
と、前記のようにして得られた構造物上に層間絶縁膜を
蒸着する段階と、前記犠牲ゲートが露出されるように、
前記層間絶縁膜を研磨する段階と、金属ゲートが形成さ
れる領域を区画する溝が得られるように、前記露出され
た犠牲ゲートを除去する段階と、前記段階までに得られ
た構造物上にゲート絶縁膜と金属膜とを順次形成する段
階と、前記第1シリコンエピタキシャル層が露出される
まで、前記金属膜とゲート絶縁膜、及び層間絶縁膜を研
磨して前記溝内に金属ゲートを形成する段階、及び前記
第1シリコンエピタキシャル層上に所定の厚さで第2シリ
コンエピタキシャル層を形成する段階を含む。
【００２４】
【発明の実施の形態】本発明の目的と特徴及び利点は、
次の詳細な説明及び添付された図面を参照することによ
り理解し易くなる。
次の詳細な説明及び添付された図面を参照することによ
り理解し易くなる。
【００２５】図4Aを参照すると、アクティブ領域を区画
するフィールド酸化膜(41)が備えられたシリコン基板(4
0)が用意される。
するフィールド酸化膜(41)が備えられたシリコン基板(4
0)が用意される。
【００２６】熱酸化膜(42)が熱酸化工程により前記シリ
コン基板(40)のアクティブ領域上に形成される。ポリシ
リコン膜(43)が、前記熱酸化膜(42)とフィールド酸化膜
(41)上にLP(Low Pressure)-CVD工程により2,000〜4,000
Å程度の厚さで蒸着される。前記ポリシリコン膜(43)
は、その蒸着の時、インシチューでドーパントがドーピ
ングされるか、或いは、その蒸着の後、イオン注入によ
りドーパントがドーピングされる。窒化膜、或いは酸化
膜よりなるハードマスク膜(44)が前記ポリシリコン膜(4
3)上に800〜1,000Å程度の厚さで蒸着される。
コン基板(40)のアクティブ領域上に形成される。ポリシ
リコン膜(43)が、前記熱酸化膜(42)とフィールド酸化膜
(41)上にLP(Low Pressure)-CVD工程により2,000〜4,000
Å程度の厚さで蒸着される。前記ポリシリコン膜(43)
は、その蒸着の時、インシチューでドーパントがドーピ
ングされるか、或いは、その蒸着の後、イオン注入によ
りドーパントがドーピングされる。窒化膜、或いは酸化
膜よりなるハードマスク膜(44)が前記ポリシリコン膜(4
3)上に800〜1,000Å程度の厚さで蒸着される。
【００２７】図4Bを参照すると、ハードマスクパターン
(44a)が公知のフォトリソグラフィ工程で前記ハードマ
スク膜(44)をパターニングすることにより形成される。
前記ポリシリコン膜(43)と熱酸化膜(42)が、前記ハード
マスクパターン(44a)を利用した蝕刻工程により蝕刻さ
れ、その結果として、前記シリコン基板(40)のアクティ
ブ領域上に犠牲ゲート(43a)が形成される。所定の不純
物（例えば、B,BF2,As,P）が前記犠牲ゲート(43a)両側
のシリコン基板部分に低濃度でイオン注入され、これに
より前記犠牲ゲート(43a)両側のシリコン基板領域にLDD
領域(45)が形成される。スペーサ(46)が、酸化膜の蒸
着、及び前記酸化膜のブランケット蝕刻（blanket etch
process）が順次遂行されることにより、積層された犠
牲ゲート(43a)、及びハードマスクパターン(44a)の側壁
に形成される。
(44a)が公知のフォトリソグラフィ工程で前記ハードマ
スク膜(44)をパターニングすることにより形成される。
前記ポリシリコン膜(43)と熱酸化膜(42)が、前記ハード
マスクパターン(44a)を利用した蝕刻工程により蝕刻さ
れ、その結果として、前記シリコン基板(40)のアクティ
ブ領域上に犠牲ゲート(43a)が形成される。所定の不純
物（例えば、B,BF2,As,P）が前記犠牲ゲート(43a)両側
のシリコン基板部分に低濃度でイオン注入され、これに
より前記犠牲ゲート(43a)両側のシリコン基板領域にLDD
領域(45)が形成される。スペーサ(46)が、酸化膜の蒸
着、及び前記酸化膜のブランケット蝕刻（blanket etch
process）が順次遂行されることにより、積層された犠
牲ゲート(43a)、及びハードマスクパターン(44a)の側壁
に形成される。
【００２８】図4Cを参照すると、第1シリコンエピタキ
シャル層(47：first silicon epitaxial layer)を選択
的エピタキシャル(Selective Epitaxial Growth：以
下、SEG)工程により前記シリコン基板(40)のソース/ド
レーン領域上に前記犠牲ゲート(43a)より薄い厚さ、例
えば、1,500〜3,000Å程度の厚さに成長させる。前記犠
牲ゲート(43a)と第１シリコンエピタキシャル層(47)と
の厚さの差は、通常、500〜1000Å程度である。所定の
不純物(50)が前記第1シリコンエピタキシャル層(47)を
貫通してシリコン基板(40)内にイオン注入され、その結
果として、前記犠牲ゲート(43a)両側のシリコン基板の
アクティブ領域内にエレベーティド(elevated)ソース/
ドレーン領域(48)が形成される。
シャル層(47：first silicon epitaxial layer)を選択
的エピタキシャル(Selective Epitaxial Growth：以
下、SEG)工程により前記シリコン基板(40)のソース/ド
レーン領域上に前記犠牲ゲート(43a)より薄い厚さ、例
えば、1,500〜3,000Å程度の厚さに成長させる。前記犠
牲ゲート(43a)と第１シリコンエピタキシャル層(47)と
の厚さの差は、通常、500〜1000Å程度である。所定の
不純物(50)が前記第1シリコンエピタキシャル層(47)を
貫通してシリコン基板(40)内にイオン注入され、その結
果として、前記犠牲ゲート(43a)両側のシリコン基板の
アクティブ領域内にエレベーティド(elevated)ソース/
ドレーン領域(48)が形成される。
【００２９】前記SEG工程は、LP(low Pressurre)-CVD、
又はUHV(Ultra High Vacuum)-CVD方式で遂行される。
前記UHV-CVD方式を利用したSEG 工程の場合、蒸着ガス
としてSi2H6ガス及びCl2ガスが使用され、数mTorr、例
えば2〜8mTorr程度（0.266 〜1.064Ｐａ程度）の圧力と
400〜800℃程度の温度で遂行される。前記LP-CVD方式を
利用したSEG 工程の場合、キャリヤガスとしてH2 ガ
ス、そして、蒸着ガスとして数百sccm(standard cubic
centimeters per minute)程度、例えば200〜800sccm程
度のDCS(ジクロルシラン)及びHClガスが使用され、数〜
数百Torr、例えば、10〜700Torr程度（1333〜93310Ｐａ
程度）の圧力と750〜1,000℃程度の温度で遂行される。
さらに、前記LP-CVD方式を利用したSEG 工程の場合、80
0℃以上、望ましくは、800〜1,000℃程度の温度で1〜3
分間程度、水素ベイク（hydrogen bake）がさらに遂行
される。それに、前記LP-CVD方式を利用したSEG工程の
場合、GeH4 ガスを蒸着ガスにさらに添加することによ
りシリコンゲルマニウムエピタキシャル層を前記シリコ
ンエピタキシャル層の代わりに成長させることができ
る。前記方式を利用したSEG 工程の時、PH3又はAsH3ガ
スを、第1シリコンエピタキシャル層(47)のコンタクト
抵抗が減少されるようにインシチュー(in-situ)方式で
ドーピングすることができる。この時、前記PH3又は、A
sH3ガスの流量は、数百sccm程度、例えば100〜800sccm
程度、そして、濃度は１×1019〜１×1020ions/cm 2程度
である。
又はUHV(Ultra High Vacuum)-CVD方式で遂行される。
前記UHV-CVD方式を利用したSEG 工程の場合、蒸着ガス
としてSi2H6ガス及びCl2ガスが使用され、数mTorr、例
えば2〜8mTorr程度（0.266 〜1.064Ｐａ程度）の圧力と
400〜800℃程度の温度で遂行される。前記LP-CVD方式を
利用したSEG 工程の場合、キャリヤガスとしてH2 ガ
ス、そして、蒸着ガスとして数百sccm(standard cubic
centimeters per minute)程度、例えば200〜800sccm程
度のDCS(ジクロルシラン)及びHClガスが使用され、数〜
数百Torr、例えば、10〜700Torr程度（1333〜93310Ｐａ
程度）の圧力と750〜1,000℃程度の温度で遂行される。
さらに、前記LP-CVD方式を利用したSEG 工程の場合、80
0℃以上、望ましくは、800〜1,000℃程度の温度で1〜3
分間程度、水素ベイク（hydrogen bake）がさらに遂行
される。それに、前記LP-CVD方式を利用したSEG工程の
場合、GeH4 ガスを蒸着ガスにさらに添加することによ
りシリコンゲルマニウムエピタキシャル層を前記シリコ
ンエピタキシャル層の代わりに成長させることができ
る。前記方式を利用したSEG 工程の時、PH3又はAsH3ガ
スを、第1シリコンエピタキシャル層(47)のコンタクト
抵抗が減少されるようにインシチュー(in-situ)方式で
ドーピングすることができる。この時、前記PH3又は、A
sH3ガスの流量は、数百sccm程度、例えば100〜800sccm
程度、そして、濃度は１×1019〜１×1020ions/cm 2程度
である。
【００３０】一方、前記SEG 工程の時、前記第1シリコ
ンエピタキシャル層(47)は、フィールド酸化膜(41)を挟
んで向き合う側面に成長されるシリコンエピタキシャル
層が相互連結されないように遂行されなければならな
い。
ンエピタキシャル層(47)は、フィールド酸化膜(41)を挟
んで向き合う側面に成長されるシリコンエピタキシャル
層が相互連結されないように遂行されなければならな
い。
【００３１】図4Dを参照すると、層間絶縁膜(51)が前記
段階までに得られた基板上に4,000〜6,000Å程度の厚さ
で蒸着され、その次に、研磨阻止層として犠牲ゲート(4
3a)を利用して前記層間絶縁膜(51)、ハードマスクパタ
ーン（44a）及びスペーサ(46)が研磨され、この結果、
前記層間絶縁膜(51)は平坦化され、また、前記犠牲ゲー
ト(43a)が露出される。
段階までに得られた基板上に4,000〜6,000Å程度の厚さ
で蒸着され、その次に、研磨阻止層として犠牲ゲート(4
3a)を利用して前記層間絶縁膜(51)、ハードマスクパタ
ーン（44a）及びスペーサ(46)が研磨され、この結果、
前記層間絶縁膜(51)は平坦化され、また、前記犠牲ゲー
ト(43a)が露出される。
【００３２】図4Eを参照すると、露出された犠牲ゲート
(43a)と熱酸化膜(42)が湿式、或いは乾式蝕刻により除
去される。その結果、金属ゲートが形成される領域が区
画される。ゲート絶縁膜(52)が前記のようにして得られ
た基板上に均一な厚さで形成され、所定の金属膜(53)が
前記溝(C)を完全に埋め込むように蒸着される。ここ
で、前記ゲート絶縁膜(52)は、成長、或いは蒸着方式に
よる酸化膜、窒化酸化膜及び高誘電率膜中から選択され
る何れかの一つで形成される。前記金属膜(53)は、W,W
N,Ti,TiN,Mo及びTaからなるグループから選択される何
れかの一つからなる金属膜であり、物理気相蒸着(Physi
cal Vapor Deposition)或いは化学気相蒸着(Chemical V
apor Deposition)工程で形成される。
(43a)と熱酸化膜(42)が湿式、或いは乾式蝕刻により除
去される。その結果、金属ゲートが形成される領域が区
画される。ゲート絶縁膜(52)が前記のようにして得られ
た基板上に均一な厚さで形成され、所定の金属膜(53)が
前記溝(C)を完全に埋め込むように蒸着される。ここ
で、前記ゲート絶縁膜(52)は、成長、或いは蒸着方式に
よる酸化膜、窒化酸化膜及び高誘電率膜中から選択され
る何れかの一つで形成される。前記金属膜(53)は、W,W
N,Ti,TiN,Mo及びTaからなるグループから選択される何
れかの一つからなる金属膜であり、物理気相蒸着(Physi
cal Vapor Deposition)或いは化学気相蒸着(Chemical V
apor Deposition)工程で形成される。
【００３３】図4Fを参照すると、金属ゲート(53a)が、
研磨阻止層として第1シリコンエピタキシャル層(47)を
利用して金属膜(53)、ゲート絶縁膜(52)及び層間絶縁膜
(51)を研磨することにより犠牲ゲートが除去されて得ら
れた溝（C）内に形成される。第2シリコンエピタキシャ
ル層(54)を、SEG工程により前記第1シリコンエピタキシ
ャル層(47)上のみに400〜700Å程度の厚さで成長させ
る。その結果で、本発明に係る金属ゲートを有するMOSF
ET素子が完成される。 前記第２シリコンエピタキシャ
ル層(54)のSEG工程は、前記第1シリコンエピタキシャル
層(47)の成長時と同一な工程条件で遂行され、特に、金
属ゲート(53a)を挟んで向き合う側面に成長されるシリ
コンエピタキシャル層が相互連結されないように遂行し
なければならない。
研磨阻止層として第1シリコンエピタキシャル層(47)を
利用して金属膜(53)、ゲート絶縁膜(52)及び層間絶縁膜
(51)を研磨することにより犠牲ゲートが除去されて得ら
れた溝（C）内に形成される。第2シリコンエピタキシャ
ル層(54)を、SEG工程により前記第1シリコンエピタキシ
ャル層(47)上のみに400〜700Å程度の厚さで成長させ
る。その結果で、本発明に係る金属ゲートを有するMOSF
ET素子が完成される。 前記第２シリコンエピタキシャ
ル層(54)のSEG工程は、前記第1シリコンエピタキシャル
層(47)の成長時と同一な工程条件で遂行され、特に、金
属ゲート(53a)を挟んで向き合う側面に成長されるシリ
コンエピタキシャル層が相互連結されないように遂行し
なければならない。
【００３４】前記のように、本発明の製造方法は、ソー
ス/ドレーン領域を形成する前に、前記領域が形成され
るシリコン基板領域上に第1シリコンエピタキシャル層
を形成することにより、通常のイオン注入工程のみより
エレベーティドソース/ドレーン領域を非常に容易に形
成することができる。
ス/ドレーン領域を形成する前に、前記領域が形成され
るシリコン基板領域上に第1シリコンエピタキシャル層
を形成することにより、通常のイオン注入工程のみより
エレベーティドソース/ドレーン領域を非常に容易に形
成することができる。
【００３５】従って、本発明に係る製造方法は、過度に
浅い接合を有するMOSFET素子を容易に製造することがで
きる。
浅い接合を有するMOSFET素子を容易に製造することがで
きる。
【００３６】又、本発明の製造方法は、平面上での金属
ゲートより高い高さで第2シリコンエピタキシャル層を
形成することにより、後続工程としてSAC 工程の適用が
可能である。より具体的には、本発明によるMOSFET素子
に対し、後続工程としてSAC工程が適用される場合、図5
に図示されたように、露光マスクの誤整列が生じても平
面上に第2シリコンエピタキシャル層(54)が金属ゲート
(53a)より高く形成されているため、前記金属ゲート(53
a)はコンタクトホール(56)付近まで露出されない。これ
により、前記金属ゲート(53a)と、コンタクトホール(5
6)に形成されるコンタクトプラグ(57)との間での電気的
ショートは発生しない。特に、本発明によるMOSFET素子
の場合、後続のSAC 工程時にコンタクトの深さが減少さ
れることにより工程上の利点も有する。従って、本発明
の製造方法は、金属ゲート上にSACバリヤ膜を形成しな
くても、後続工程としてSAC 工程の適用が可能である。
ゲートより高い高さで第2シリコンエピタキシャル層を
形成することにより、後続工程としてSAC 工程の適用が
可能である。より具体的には、本発明によるMOSFET素子
に対し、後続工程としてSAC工程が適用される場合、図5
に図示されたように、露光マスクの誤整列が生じても平
面上に第2シリコンエピタキシャル層(54)が金属ゲート
(53a)より高く形成されているため、前記金属ゲート(53
a)はコンタクトホール(56)付近まで露出されない。これ
により、前記金属ゲート(53a)と、コンタクトホール(5
6)に形成されるコンタクトプラグ(57)との間での電気的
ショートは発生しない。特に、本発明によるMOSFET素子
の場合、後続のSAC 工程時にコンタクトの深さが減少さ
れることにより工程上の利点も有する。従って、本発明
の製造方法は、金属ゲート上にSACバリヤ膜を形成しな
くても、後続工程としてSAC 工程の適用が可能である。
【００３７】
【発明の効果】以上のように、本発明によるMOSFET素子
の製造方法は、SEG 工程を利用することにより容易に過
度に浅い接合を具現することができ、さらに、SACバリ
ヤ膜の形成無しでも後続工程としてSAC 工程を適用する
ことができる。従ってMOSFET素子の信頼性及び特性を確
保することができ、高集積素子の製造に非常に有利に適
用することができる。
の製造方法は、SEG 工程を利用することにより容易に過
度に浅い接合を具現することができ、さらに、SACバリ
ヤ膜の形成無しでも後続工程としてSAC 工程を適用する
ことができる。従ってMOSFET素子の信頼性及び特性を確
保することができ、高集積素子の製造に非常に有利に適
用することができる。
【００３８】その他、本発明は、その要旨を逸脱しない
範囲内で多様に変更して実施することができる。
範囲内で多様に変更して実施することができる。
【図１Ａ】図1Aは、従来技術によるダマシン工程を利用
したタングステンゲート形成方法を説明するための断面
図の一つであり、図1Bに続く。
したタングステンゲート形成方法を説明するための断面
図の一つであり、図1Bに続く。
【図１Ｂ】図1Bは、従来技術によるダマシン工程を利用
したタングステンゲート形成方法を説明するための断面
図の一つである。
したタングステンゲート形成方法を説明するための断面
図の一つである。
【図１Ｃ】図1Bより続く図1Cは、従来技術によるダマシ
ン工程を利用したタングステンゲート形成方法を説明す
るための断面図の一つである。
ン工程を利用したタングステンゲート形成方法を説明す
るための断面図の一つである。
【図１Ｄ】図1Cより続く図1Dは、従来技術によるダマシ
ン工程を利用したタングステンゲート形成方法を説明す
るための断面図の一つである。
ン工程を利用したタングステンゲート形成方法を説明す
るための断面図の一つである。
【図２】図2は、従来技術によるタングステンゲートを
有するMOSFET素子での問題点を説明するための断面図の
一つである。
有するMOSFET素子での問題点を説明するための断面図の
一つである。
【図３】図３は、従来技術によるタングステンゲートを
有するMOSFET素子での問題点を説明するための断面図の
一つである。
有するMOSFET素子での問題点を説明するための断面図の
一つである。
【図４Ａ】図4Aは、本発明の実施例によるMOSFET素子の
製造方法を説明するための断面図の一つであり、図4Bに
続く。
製造方法を説明するための断面図の一つであり、図4Bに
続く。
【図４Ｂ】図4Bは、本発明の実施例によるMOSFET素子の
製造方法を説明するための断面図の一つであり、図4Cに
続く。
製造方法を説明するための断面図の一つであり、図4Cに
続く。
【図４Ｃ】図4Cは、本発明の実施例によるMOSFET素子の
製造方法を説明するための断面図の一つであり、図4Dに
続く。
製造方法を説明するための断面図の一つであり、図4Dに
続く。
【図４Ｄ】図4Dは、本発明の実施例によるMOSFET素子の
製造方法を説明するための断面図の一つであり、図4Eに
続く。
製造方法を説明するための断面図の一つであり、図4Eに
続く。
【図４Ｅ】図4Eは、本発明の実施例によるMOSFET素子の
製造方法を説明するための断面図の一つであり、図4Fに
続く。
製造方法を説明するための断面図の一つであり、図4Fに
続く。
【図４Ｆ】図4Fは、本発明の実施例によるMOSFET素子の
製造方法を説明するための断面図の一つである。
製造方法を説明するための断面図の一つである。
【図５】図5は、本発明によって製造された金属ゲート
を有するMOSFETに対するSAC工程の適用を説明するため
の断面図である。
を有するMOSFETに対するSAC工程の適用を説明するため
の断面図である。
1 シリコン基板 2 フィールド酸化膜 3 熱酸化膜 4 ポリシリコン膜 4a 犠牲ゲート 5 ハードマスク膜 5a ハードマスクパターン 6 スペーサ 7 LDD領域 9 ソース／ドレイン領域 10 層間絶縁膜 C 溝 11 ゲート絶縁膜 12 ゲート用金属膜 12a 金属ゲート 13 SAC工程用バリヤ(SACバリヤ膜) 14 絶縁膜 15 コンタクトプラグ 40 シリコン基板 41 フィールド酸化膜 42 熱酸化膜 43 ポリシリコン膜 43a 犠牲ゲート 44 ハードマスク膜 44a ハードマスクパターン 45 LDD領域 46 スペーサ 47 第1シリコンエピタキシャル層 48 エレベーティドソース/ドレーン領域 50 不純物 51 層間絶縁膜 52 ゲート絶縁膜 53 金属膜 53a 金属ゲート 54 第2シリコンエピタキシャル層 56 コンタクトホール 57 コンタクトプラグ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA01 BB01 BB14 BB16 BB17 BB18 BB30 BB33 CC01 CC05 DD03 DD08 DD09 DD16 DD33 DD43 DD45 DD46 DD75 DD91 EE02 EE03 EE09 EE16 FF13 GG09 HH16 HH20 5F045 AA06 AB01 AB02 AB03 AC01 AC05 AC13 AC19 AD08 AD09 AD10 AD11 AD12 AD13 AD14 AE15 AE23 AE25 CA05 DA59 HA15 HA16 5F140 AA13 AA14 BA01 BD09 BE10 BF01 BF07 BF10 BG04 BG05 BG28 BG30 BG36 BG40 BH06 BH27 BK02 BK05 BK13 BK18 BK24 CB01 CE07 CE20
Claims (10)
- 【請求項１】フィールド酸化膜により区画されたシリコ
ン基板のアクティブ領域上に犠牲ゲートを形成する段
階；前記犠牲ゲート両側の前記シリコン基板のアクティ
ブ領域上に前記犠牲ゲートより薄い厚さで第1シリコン
エピタキシャル層を形成する段階；前記第1シリコンエ
ピタキシャル層を貫通するように前記シリコン基板に所
定の不純物をイオン注入して前記犠牲ゲートの両側のシ
リコン基板のアクティブ領域にエレベーティドソース/
ドレーン領域を形成する段階；前記のようにして得られ
た構造物上に層間絶縁膜を蒸着する段階；前記犠牲ゲー
トが露出されるように、前記層間絶縁膜を研磨する段
階；金属ゲートが形成される領域を区画する溝が得られ
るように、前記露出された犠牲ゲートを除去する段階；
前記段階までに得られた構造物上にゲート絶縁膜と金属
膜とを順次形成する段階；前記第1シリコンエピタキシ
ャル層が露出されるまで、前記金属膜と、ゲート絶縁
膜、及び層間絶縁膜を研磨して前記溝内に金属ゲートを
形成する段階；及び前記第1シリコンエピタキシャル層
上に所定の厚さで第2シリコンエピタキシャル層を形成
する段階を含むことを特徴とするMOSFET素子の製造方
法。 - 【請求項２】 前記第1及び第2シリコンエピタキシャル
層を、UHV-CVD方式、又はLP-CVD方式を利用した選択的
エピタキシャル成長工程で形成することを特徴とする請
求項1記載のMOSFET素子の製造方法。 - 【請求項３】前記UVH-CVD方式を利用した選択的エピタ
キシャル成長工程を、蒸着ガスとして、Si2H6ガス及びC
l2ガスを使用し、2〜8 mTorr（0.266〜1.064Pa）の圧力
と400〜800℃の温度範囲で遂行することを特徴とする請
求項2記載のMOSFET素子の製造方法。 - 【請求項４】 前記LP-CVD方式を利用した選択的エピタ
キシャル成長工程を、キャリヤガスとしてH2ガスを使用
し、蒸着ガスとして200 〜800sccmのDCS及びHClガスを
使用し、10〜700 Torr（1333〜93310 Pa）の圧力と750
〜1,000℃の温度範囲で遂行することを特徴とする請求
項2記載のMOSFET素子の製造方法。 - 【請求項５】 前記LP-CVD方式を利用した選択的エピタ
キシャル成長工程の後に、800〜1,000℃の温度範囲で1
〜3分間水素ベイクをさらに遂行することを特徴とする
請求項2記載のMOSFET素子の製造方法。 - 【請求項６】 前記LP-CVD方式を利用した選択的エピタ
キシャル成長工程を、GeH4ガスを添加してシリコンゲル
マニウムエピタキシャル層(Epi-SiGe)が成長されるよう
にすることを特徴とする請求項4記載のMOSFET素子の製
造方法。 - 【請求項７】前記第1シリコンエピタキシャル層を形成
するための選択的エピタキシャル成長時に、PH3又はAsH
3ガスをインシチュー(in-situ)でドーピングすることを
特徴とする請求項2記載のMOSFET素子の製造方法。 - 【請求項８】前記ＰＨ3又は、AsH3ガスの流量を、100〜
800sccmとし、濃度を1×1019〜1×1020ions/cm2とする
ことを特徴とする請求項7記載のMOSFET素子の製造方
法。 - 【請求項９】前記第1シリコンエピタキシャル層を、1,5
00〜3,000Åの厚さに形成することを特徴とする請求項1
記載のMOSFET素子の製造方法。 - 【請求項１０】前記第2シリコンエピタキシャル層を、4
00〜700Å厚さに形成することを特徴とする請求項1記載
のMOSFET素子の製造方法。
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