KR20020050665A - 반도체장치의 배선 및 배선연결부와 그 제조방법 - Google Patents

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Abstract

본 발명은 반도체장치의 배선 및 배선연결부와 그 제조방법에 관한 것으로서, 특히, 하부 도전층과 연결될 상부 배선의 연결부인 비어홀과 상부배선이 형성될 트렌치를 형성한 다음 탄탈륨막과 고온고압에서 형성된 질화탄탈륨막의 적층구조로 이루어진 이중배리어층을 비어홀 및 트렌치의 내부표면에 형성한 후 구리 등의 도전층으로 비어홀과 트렌치를 매립하여 측면 피복도가 우수하고 배리어 특성이 향상된 반도체장치의 다마신 구조 배선 및 배선연결부와 그 제조방법에 관한 것이다. 본 발명에 따른 반도체장치의 배선 및 배선연결부 제조방법은 반도체 기판상에 배선절연층을 형성하는 단계와, 상기 절연층의 하부가 일부 제거되어 상기 기판의 소정부위를 노출시키는 홀과 상기 홀에서 연장되어 상기 절연층의 상부가 일부 제거되어 소정의 배선패턴을 갖는 트렌치를 형성하는 단계와, 노출된 상기 기판과 접촉하며 상기 홀 및 트렌치의 내부 표면에 형성된 제 1 배리어층을 형성하는 단계와, 상기 제 1 배리어층의 상부를 질화시켜 제 2 배리어층을 형성하는 단계와, 상기 제 2 배리어층과 접촉하며 상기 홀과 트렌치를 완전히 매립하는 도전층을 형성하는 단계을 포함하여 이루어진다.

Description

반도체장치의 배선 및 배선연결부와 그 제조방법{Conductive line and interconnection thereof in semiconductor devices and fabricating method thereof}
본 발명은 반도체장치의 배선 및 배선연결부와 그 제조방법에 관한 것으로서, 특히, 하부 도전층과 연결될 상부 배선의 연결부인 비어홀과 상부배선이 형성될 트렌치를 형성한 다음 탄탈륨막과 고온고압에서 형성된 질화탄탈륨막의 적층구조로 이루어진 이중배리어층을 비어홀 및 트렌치의 내부표면에 형성한 후 구리 등의 도전층으로 비어홀과 트렌치를 매립하여 측면 피복도가 우수하고 배리어 특성이 향상된 반도체장치의 다마신 구조 배선 및 배선연결부와 그 제조방법에 관한 것이다.
구리 금속배선을 적용하는 반도체장치의 소자간 전기적 연결을 위한 배선연결부 및 배선과 그 형성기술은 층간절연층의 콘택홀 또는 비아홀(via hole) 내에 플러그를 형성한 다음 플러그 상에 배선을 패터닝하여 형성하므로 주변부위와 단차가 심화되고, 낮은 단차피복도(step coverage)를 가지며, 배선간의 단락이 유발되고, 따라서 제품의 수율이 좋지 않다.
이를 개선하기 위하여, 콘택 또는 비어플러그와 배선을 동시에 패터닝하여 형성하는 방법으로 듀알 다마신(dual damascene)구조가 제안되었으나, 이러한 구조 및 그 제조방법은 주변과의 단차(step difference)를 완화하는데는 우수하지만 배리어층의 단차피복도의 개선과 배선연결부에서의 저항감소가 더 필요하다.
최근까지의 배리어층에 대한 연구결과를 보면, 배리어층 형성물질로 Ta, TaN, TiN, WN, WSiN, TiSiN 등이 있다. 이중 대표적인 Ta박막을 형성하기 위하여 스퍼터링의 일종인 IMP(ionized metal plasma)방법이 사용된다. 그러나, IMP방법은 배선연결부의 바닥면에서의 스텝카버리지(step coverage)는 우수하지만 비어홀의 측면 카버리지가 열악하여 구리원자들의 절연층 측면으로의 확산방지 효과가 불리하다.
한편, TaN 박막으로 배리어층을 IMP방법으로 형성할 경우, Ta 증착과 동시에 반응성질소 플라즈마에 의하여 질화반응(nitridation)이 일어나야 하므로 비어홀 또는 콘택홀 내부의 TaN 형성을 위한 스토이키오메트리(stoichiometry)가 불충분해져서 홀의 바닥 및 측면에서의 카버리지가 불량하다.
따라서, 현재까지 스텝카바리지가 우수한 화학기상증착(CVD)으로 배리어층을 형성하는 연구가 진행중이고, CVD에 의한 Ta 및 TaN 적층방법 결과는전구체(precursor)의 개발에 좌우되지만, 그 성과는 미미하다.
그리고, 전구체 개발이 상대적으로 안정화되어 제품양산에 적용되는 CVD TiN는 구리에 대한 배리어층으로 적용할 경우 500℃ 이상에서 구리에 대하여 확산방지를 위한 충분한 배리어 역할을 하지 못하는 것으로 알려져 있다.
W-Si-N, Ti-Si-N등의 3상 화합물에 관한 연구는 현재 스퍼터링으로 형성하는 것이 진행중이지만, 이 방법 역시 콘택홀 내지는 비어홀 기저부에서의 스텝카바리지가 불량하여 배리어층으로 적용이 불확실하다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체장치의 배선 및 그 연결부 형성방법을 도시하는 공정단면도이다.
도 1a를 참조하면, 실리콘으로 이루어진 반도체기판(10) 위에 절연층(11)을 화학기상증착법(chemical vapor deposition, 이하 CVD라 칭함)으로 증착한다. 상기에서, 기판(10)은 불순물 확산영역(도시되지 않음)이 형성된 반도체기판이거나, 또는, 하부의 배선일 수도 있다.
그리고, 제 1 배선을 형성하기 위하여 절연층(11) 위에 금속을 스퍼터링 등의 방법으로 형성하여 하부 금속층을 형성한 다음, 하부 금속층 위에 포토레지스트를 도포한 후 제 1 배선용 마스크를 이용한 노광 및 현상으로 식각마스크(도시안함)를 형성한 다음, 식각마스크를 이용하여 하부 금속층을 패터닝하여 제 1 배선(12)을 형성한다.
그 다음, 제 1 배선(12)을 포함하는 절연층(11) 위에 산화막 등으로 금속배선 층간절연층(inter-metal dielectric,13)을 증착한다. 이때, 층간절연층(13)은TEOS(tetra ethyl ortho silicate) 및 SOG(spin on glass)를 조합하여 형성할 수 있으며, 그 주성분은 SiO2이다.
그리고, 층간절연층(13)의 소정 부분을 포토리쏘그래피 방법으로 패터닝하여 제 1 배선층(12)을 노출시키는 접촉홀 내지는 비아홀 및 상부배선인 제 2 배선의 패턴이 음각된 트렌치를 형성한다. 즉, 후속공정에서 비아홀에는 상부배선과 하부배선인 제 1 배선(12)을 연결하는 플러그가 형성되고, 트렌치에는 상부배선이 형성된다.
이때, 접촉홀 내지는 비어홀과 트렌치는 동시에 패터닝되는데 그 방법은 다음과 같다.
먼저, 비아홀 형성부위를 정의하는 제 1 홀을 소정의 깊이로 층간절연층을 제거하여 형성한다. 이때, 제 1 홀에 의하여 제 1 배선(12)의 표면이 노출되지 않도록 한다.
그리고, 트렌치 패턴이 정의된 식각마스크를 제 1 홀을 포함하는 부위 상부의 층간절연층(13) 위에 형성한 다음, 식각마스크를 이용하여 층간절연층(13)을 건식식각으로 제거하여 트렌치를 형성한다. 따라서, 트렌치 형성용 식각시 제 1 홀 하부의 층간절연층이 동시에 식각되어 상부가 확장된 비아홀이 형성된다.
도 1b를 참조하면, 잔류한 층간절연층(13) 상에 트렌치 및 비아홀을 통해 제 1 배선(12)과 접촉되도록 배리어층(14)을 PVD(physical vapor deposition)법으로 형성한다. 이때, 배리어층(14)은 Ti 또는 TiN 등을 화학기상증착하여 형성하거나, IMP법으로 TaN을 증착하여 형성한다. 그러나, 상기한 바와 같이 TiN의 이러한 배리어층으로의 역할이 불안정하며, TaN의 경우 홀의 바닥면 및 측면에서 스텝카버리지가열악하다.
도 1c를 참조하면, 배리어층(14) 상에 상부배선인 제 2 배선을 형성하기 위하여 금속 등의 상부 도전층(15)을 CVD 또는 스퍼터링 등의 방법으로 증착하여 형성한다. 이때, 상부 도전층은 Al, Cu 등을 사용하여 형성할 수 있다. 구리를 사용할 경우, 배리어층(14) 표면에 구리 벌크층(Cu bulk layer)을 형성하기 위한 구리 씨드층(Cu seed layer, 도시안함)을 역시 PVD법으로 증착하여 형성한 다음, 구리 씨드층을 이용하는 전기도금법(elecroplating)으로 콘택홀과 트렌치를 충분히 매립하는 두께로 구리 벌크층(15)을 상에 형성한다. 따라서, 배선간의 연결부와 상부배선 형성층이 동시에 형성되었다.
도 1d를 참조하면, 형성된 구리 벌크층에 평탄화공정을 실시하여 잔류한 층간절연층(13) 표면을 노출시켜 별도의 패터닝공정 없이 제 1 배선(12)과 전기적으로 연결된 상부배선인 제 2 배선(150)을 형성한다. 이때, 평탄화공정은 화학기계적 연마법으로 한다.
그러나, 종래 기술에 따른 반도체장치의 배선연결부 및 배선 형성방법은 구리금속배선공정에서 배리어층 형성시 단차피복도가 열악하거나 배리어층으로의 역할이 불안정한 문제점이 있다.
따라서, 본 발명의 목적은 하부 도전층과 연결될 상부 배선의 연결부인 비어홀과 상부배선이 형성될 트렌치를 형성한 다음 탄탈륨막과 고온고압에서 형성된 질화탄탈륨막의 적층구조로 이루어진 이중배리어층을 비어홀 및 트렌치의 내부표면에 형성한 후 구리 등의 도전층으로 비어홀과 트렌치를 매립하여 측면 피복도가 우수하고 배리어 특성이 향상된 반도체장치의 다마신 구조 배선 및 배선연결부와 그 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 배선 및 배선연결부 제조방법은 반도체 기판상에 배선절연층을 형성하는 단계와, 상기 절연층의 하부가 일부 제거되어 상기 기판의 소정부위를 노출시키는 홀과 상기 홀에서 연장되어 상기 절연층의 상부가 일부 제거되어 소정의 배선패턴을 갖는 트렌치를 형성하는 단계와, 노출된 상기 기판과 접촉하며 상기 홀 및 트렌치의 내부 표면에 형성된 제 1 배리어층을 형성하는 단계와, 상기 제 1 배리어층의 상부를 질화시켜 제 2 배리어층을 형성하는 단계와, 상기 제 2 배리어층과 접촉하며 상기 홀과 트렌치를 완전히 매립하는 도전층을 형성하는 단계를 포함하여 이루어진다.
바람직하게, 상기 제 1 배리어층과 상기 제 2 배리어층을 형성하는 단계는, 이온화금속플라즈마 스퍼터링으로 Ta로 이루어진 제 1 배리어층을 형성하는 단계와, 상기 제 1 배리어층을 질소분위기의 고온고압에서 처리하여 상기 제 1 배리어층의 상부 일부를 TaN으로 변화시켜 형성하는 단계로 이루어지고, 상기 고온고압은 450-550℃와 15-25mTorr로 하며, 상기 도전층은 구리로 형성한다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 배선 및 배선연결부는 반도체 기판상에 형성된 절연층과, 상기 절연층의 하부가 일부 제거되어 상기 기판의 소정부위를 노출시키는 홀과 상기 홀에서 연장되어 상기 절연층의 상부가 일부 제거되어 소정의 배선패턴을 갖는 트렌치와, 노출된 상기 기판과 접촉하며 상기 홀및 트렌치의 내부 표면에 형성된 제 1 배리어층과, 상기 제 1 배리어층상에만 접촉하며 형성된 제 2 배리어층과, 상기 제 2 배리어층과 접촉하며 상기 홀과 트렌치를 완전히 매립하는 도전층을 포함하여 이루어진다.
바람직하게, 상기 제 1 배리어층은 탄탈륨으로 형성되고 상기 제 2 배리어층은 질화탄탈륨으로 형성되고, 상기 도전층은 구리로 형성된다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체장치의 배선 및 배선연결부 제조방법을 도시하는 공정단면도
도 2a 내지 도 2d는 본 발명에 따른 반도체장치의 배선 및 배선연결부 제조방법을 도시하는 공정단면도
도 3은 본 발명에 따른 반도체장치의 배선 및 배선연결부의 단면도
본 발명은 다마신구조를 갖는 배선 및 배선연결부를 비어홀 내지는 콘택홀과 배선패턴용 트렌치를 형성한 후 탄탈륨을 홀 내부와 트렌치 내부 표면에 형성한 후 동일 챔버에서 고온, 고압조건으로 질소에 의한 질화물을 탄탈륨 표면에 형성하여 구리에 대한 배리어 특성이 우수한 탄탈륨 질화막을 형성한다.
즉, 본 발명은 듀알 다마신(dual damascene) 공정중 비어홀 식각 후 고압고온 질화(nitridation)공정을 적용하여 특히 홀 측면부의 탄탈륨을 질화시켜 구리에 대한 배리어 특성이 우수한 탄탈륨 질화막을 형성한다.
따라서, 본 발명은 TaN을 배리어막으로 사용시 스퍼터링으로 탄탈륨 질화막을 형성하는 경우 측면 카버리지가 불량한 단점을 보완하며 배리어 특성이 우수한 탄탈륨과 질화탄탈륨으로 적층된 구조의 이중 박막을 동일 챔버에서 형성할 수 있다.
본 발명은 구리금속배선 형성공정이 진행될 비어홀이나 금속배선 형성용 트렌치를 절연층내에 형성한 다음 홀과 트렌치 내부 표면에 탄탈륨을 IMP(ionized metal plasma)방식으로 증착한 다음 탄탈륨 상에 질소 가스를 고압으로 챔버내에 유입시킨 후 고온을 유지하여 탄탈륨의 상부 부위를 질화시켜 Ta층상에 TaN층을 형성하는구성을 갖는다.
따라서, 본 발명은 구리금속배선공정에 사용될 확산방지용 배리어층을 종래의 스퍼터링 장비의 탄탈륨형성용 챔버에서 질화공정을 진행하므로 추가공정 및 장비의 개발없이 공정비용증가없이 형성할 수 있고, 홀 또는 트렌치 내부 측면에 얇은 박막의 질화탄탈륨으로 이루어진 확산배리어층을 형성하므로 디자인 룰이 허용하는 범위내에서 최대한의 금속배선 선폭을 확보하여 금속배선 자체의 저항을 감소시키며, 질화막 계통의 배리어층을 측벽의 두께 증가없이 증착하여 일반적으로 구리층에 비해 저항이 좁은 배리어층의 두께를 감소시키므로 역시 금속배선 전체저항을 감소시킨다. 즉, 탄탈륨질화막 형성용 열처리로 불안정한 IMD(inter metal dielectric 물질의 열적 안정성 및 내강도를 증가시키고, 이중 배리어층을 형성하므로 금속배선 전체저항을 감소시켜 RC시간지연(time delay)을 감소시킨다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2d는 본 발명에 따른 반도체장치의 배선 및 배선연결부 제조방법을 도시하는 공정단면도이다.
도 2a를 참조하면, 실리콘 등의 반도체로 이루어진 반도체기판(20) 위에 절연층(21)을 화학기상증착법(chemical vapor deposition, 이하 CVD라 칭함)으로 증착한다.
그리고, 제 1 배선을 형성하기 위하여 절연층(21) 위에 금속을 스퍼터링 등의 방법으로 형성하여 하부 금속층을 형성한 다음, 하부 금속층 위에 포토레지스트를 도포한 후 제 1 배선용 마스크를 이용한 노광 및 현상으로 식각마스크(도시안함)를 형성한 다음, 식각마스크를 이용하여 하부 금속층을 패터닝하여 제 1 배선(22)을 형성한다. 상기에서, 제 1 배선(22), 절연층(21)과 기판(20)은 소스/드레인 등의 불순물 확산영역 등이 형성된 기판으로 샐각할 수 있다. 즉, 후속공정에서 비어홀이 형성되는 경우에는 상기한 바와 같고, 콘택홀이 형성되는 경우에는 불순물 확산영역이 형성된 기판이 되어 콘택에 연결되는 배선을 형성하는 실시예가 된다.
그 다음, 제 1 배선(22)을 포함하는 절연층(21) 위에 산화막 등으로 금속배선 층간절연층(inter-metal dielectric,23)을 증착한다. 이때, 층간절연층(23)은 TEOS(tetra ethyl ortho silicate) 및 SOG(spin on glass)를 조합하여 형성할 수 있으며, 그 주성분은 SiO2이다.
그리고, 층간절연층(23)의 소정 부분을 포토리쏘그래피 방법으로 패터닝하여 제 1 배선층(22)의 일부 표면을 노출시키는 접촉홀(H) 내지는 비아홀(H) 및 상부배선인 제 2 배선의 패턴이 음각된 트렌치(T)를 형성한다. 즉, 후속공정에서 비아홀(H)에는 상부배선과 하부배선인 제 1 배선(22)을 전기적으로 연결하는 플러그가 형성되고, 트렌치(T)에는 상부배선이 형성된다.
이때, 접촉홀 내지는 비어홀(H)과 트렌치(T)는 동시에 패터닝될 수 있는데 그 방법은 다음과 같다.
먼저, 비아홀 형성부위를 정의하는 제 1 홀을 소정의 깊이로 층간절연층을 제거하여 형성한다. 이때, 제 1 홀에 의하여 제 1 배선(22)의 표면이 노출되지 않도록 한다.
그리고, 제 2 배선형성용 트렌치 패턴이 정의된 식각마스크를 제 1 홀을 포함하는부위 상부의 층간절연층(23) 위에 형성한 다음, 식각마스크를 이용하여 층간절연층(23)을 건식식각으로 제거하여 트렌치를 형성한다. 따라서, 트렌치 형성용 식각시 제 1 홀 하부의 층간절연층이 동시에 식각되어 상부가 확장된 비아홀이 형성된다.
도 2b를 참조하면, 잔류한 층간절연층(23) 상에 트렌치 및 비아홀을 통해 제 1 배선(22)과 접촉되도록 제 1 배리어층(24)을 소정 두께로 형성한다. 이때, 제 1 배리어층(24)은 스퍼터링의 일종인 IMP(ionized metal plasma)방법으로 탄탈륨 형성 반응챔버내에 기판을 넣고 탄탈륨을 증착하여 형성한다.
도 2c를 참조하면, 동일 챔버내에서 기판의 제 1 배리어층(24)에 질화공정(nitridation)을 실시하여 제 1 배리어층의 상부 일부를 질화시켜 제 2 배리어층(241)을 형성한다. 따라서, 질화반응에 참여하지 않은 잔류한 제 1 배리어층(240)상에 제 2 배리어층(241)이 형성되어 적층 구조의 이중 배리어층이 형성된다. 이때, 질화된 제 2 배리어층(241)은 질화탄탈륨으로 이루어진다.
이러한 질화공정(N)은 질소 가스를 고압으로 챔버내에 유입한 다음 고온을 유지하여 질소 가스에 노출된 탄탈륨을 질화시키는 것으로 이루어진다. 이때, 질화공정조건은 챔버 압력을 15-25 mTorr로 유지하고 기판 온도를 450-550℃로 유지하는 것으로 한다.
따라서, 탄탈륨질화막 형성이 고온고압에서 이루어지므로 열적으로 불안정한 IMD(inter metal dielectric)로 이루어진 층간절연층(23)의 열적안정성 및 내강도가 증가하는 효과가 있다.
도 2d를 참조하면, 제 2 배리어층(241) 상에 상부배선인 제 2 배선을 형성하기 위하여 금속 등의 상부 도전층(25)을 형성한다. 이때, 상부 도전층은 Cu로 형성하며, 제 2 배리어층(241) 표면에 구리 벌크층(Cu bulk layer)을 형성하기 위한 구리 씨드층(Cu seed layer, 도시안함)을 PVD법으로 증착하여 형성한 다음, 구리 씨드층을 이용하는 전기도금법(elecroplating)으로 콘택홀 내지는 비어홀과 트렌치를 충분히 매립하는 두께로 구리 벌크층을 상에 형성한다. 따라서, 배선간의 연결부와 상부배선 형성층이 동시에 형성되었다.
그리고, 형성된 구리 벌크층에 평탄화공정을 실시하여 잔류한 층간절연층(23) 표면을 노출시켜 별도의 패터닝공정 없이 제 1 배선(22)과 전기적으로 연결된 상부배선인 제 2 배선(250)을 형성한다. 이때, 평탄화공정은 화학기계적 연마법(chemical mechanical polishing)으로 한다.
도 3은 본 발명에 따른 반도체장치의 배선 및 배선연결부의 단면도이다.
도 3을 참조하면, 트랜지스터와 캐패시터 등의 소자가 형성된 실리콘 등으로 이루어진 반도체기판(20)상에 절연층(21)이 형성되어 있고, 절연층(21) 상에는 전기한 소자들을 전기적으로 연결하는 알루미늄 등으로 이루어진 하부배선인 제 1 배선(22)이 패터닝되어 있다.
제 1 배선(22) 및 절연층(21)상에는 하부배선인 제 1 배선(22)과 상부배선간의 전기적 절연을 위한 배선절연층(inter metal dielectric, 23)이 형성되어 있다.
배선절연층(23)의 소정 부위가 제거되어 제 1 배선(22)의 일부 표면을 노출시키는 비어홀 내지는 콘택홀과 제 2 배선패턴용 트렌치가 형성되어 있고, 이러한 비어홀및 트렌치의 하부면 및 측면에는 배선간의 저항을 감소시키는 제 1 배리어층(240)이 제 1 배선(22)과 접촉하며 형성되어 있다. 이때, 제 1 배리어층(240)은 Ta로 이루어진다.
그리고, 제 1 배리어층(240) 상부 표면에는 제 2 배리어층(241)이 TaN으로 이루어져 형성되어 있다.
따라서, 본 발명의 실시예에 따른 구리확산방지용 배리어층은 Ta/TaN 적층 구조로 이루어진 이중박막으로 구성된다.
제 2 배리어층(241) 표면에는 구리로 이루어진 도전층(25)이 홀과 트렌치만을 매립하는 형태로 형성되어 있다. 따라서, 홀에 위치한 도전층(25)은 종래 기술에서 하부배선과 상부배선을 전기적으로 연결하는 플러그가 되고 트렌치 내부에 위치한 도전층(25)은 상부배선인 제 2 배선이 된다. 이때, 도전층(25)은 구리도금법 등으로 형성된 구리층(25)으로 이루어진다.
따라서, 본 발명은 구리금속배선공정에 사용될 확산방지용 배리어층을 종래의 스퍼터링 장비의 탄탈륨형성용 챔버에서 질화공정을 진행하므로 추가공정 및 장비의 개발없이 공정비용증가없이 형성할 수 있고, 홀 또는 트렌치 내부 측면에 얇은 박막의 질화탄탈륨으로 이루어진 확산배리어층을 형성하므로 디자인 룰이 허용하는 범위내에서 최대한의 금속배선 선폭을 확보하여 금속배선 자체의 저항을 감소시키며, 질화막 계통의 배리어층을 측벽의 두께 증가없이 증착하여 일반적으로 구리층에 비해 저항이 좁은 배리어층의 두께를 감소시키므로 역시 금속배선 전체저항을 감소시킨다. 즉, 탄탈륨질화막 형성용 열처리로 불안정한 IMD(inter metal dielectric 물질의 열적 안정성 및 내강도를 증가시키고, 이중 배리어층을 형성하므로 금속배선 전체저항을 감소시켜 RC시간지연(time delay)을 감소시키는 장점이 있다.

Claims (11)

  1. 반도체 기판상에 형성된 절연층과,
    상기 절연층의 하부가 일부 제거되어 상기 기판의 소정부위를 노출시키는 홀과 상기 홀에서 연장되어 상기 절연층의 상부가 일부 제거되어 소정의 배선패턴을 갖는 트렌치와,
    노출된 상기 기판과 접촉하며 상기 홀 및 트렌치의 내부 표면에 형성된 제 1 배리어층과,
    상기 제 1 배리어층상에만 접촉하며 형성된 제 2 배리어층과,
    상기 제 2 배리어층과 접촉하며 상기 홀과 트렌치를 완전히 매립하는 도전층으로 이루어진 반도체장치의 배선 및 배선연결부.
  2. 청구항 1에 있어서,
    상기 반도체기판은 상기 소정부위에 불순물 확산영역이나 하부배선이 형성된 것이 특징인 반도체장치의 배선 및 배선연결부.
  3. 청구항 1에 있어서,
    상기 제 1 배리어층은 탄탈륨으로 형성되고 상기 제 2 배리어층은 질화탄탈륨으로 형성된 것이 특징인 반도체장치의 배선 및 배선연결부.
  4. 청구항 1에 있어서,
    상기 도전층은 구리로 형성된 것이 특징인 반도체장치의 배선 및 배선연결부.
  5. 반도체 기판상에 배선절연층을 형성하는 단계와,
    상기 절연층의 하부가 일부 제거되어 상기 기판의 소정부위를 노출시키는 홀과 상기 홀에서 연장되어 상기 절연층의 상부가 일부 제거되어 소정의 배선패턴을 갖는 트렌치를 형성하는 단계와,
    노출된 상기 기판과 접촉하며 상기 홀 및 트렌치의 내부 표면에 형성된 제 1 배리어층을 형성하는 단계와,
    상기 제 1 배리어층의 상부를 질화시켜 제 2 배리어층을 형성하는 단계와,
    상기 제 2 배리어층과 접촉하며 상기 홀과 트렌치를 완전히 매립하는 도전층을 형성하는 단계로 이루어진 반도체장치의 배선 및 배선연결부 제조방법.
  6. 청구항 5에 있어서,
    상기 제 1 배리어층과 제 2 배리어층은 Ta와 TaN으로 각각 형성하는 것이 특징인 반도체장치의 배선 및 배선연결부 제조방법.
  7. 청구항 6에 있어서,
    상기 제 1 배리어층과 상기 제 2 배리어층을 형성하는 단계는,
    이온화금속플라즈마 스퍼터링으로 Ta로 이루어진 제 1 배리어층을 형성하는단계와,
    상기 제 1 배리어층을 질소분위기의 고온고압에서 처리하여 상기 제 1 배리어층의 상부 일부를 TaN으로 변화시켜 형성하는 단계로 이루어진 것이 특징인 반도체장치의 배선 및 배선연결부 제조방법.
  8. 청구항 7에 있어서,
    상기 고온고압은 450-550℃와 15-25mTorr로 하는 것이 특징인 반도체장치의 배선 및 배선연결부 제조방법.
  9. 청구항 5에 있어서,
    상기 도전층은 구리로 형성하는 것이 특징인 반도체장치의 배선 및 연결부 제조방법.
  10. 청구항 5에 있어서,
    노출된 상기 기판의 소정부위는 상기 반도체기판의 상부에 하부배선을 형성하거나 상기 반도체기판의 소정부위에 불순물 확산영역을 형성하는 단계를 더 포함하여 이루어진 것이 특징인 반도체장치의 배선 및 배선연결부 제조방법.
  11. 청구항 5에 있어서,
    상기 질화는 상기 제 1 배리어층이 형성된 동일 챔버에서 실시하는 것이 특징인 반도체장치의 배선 및 배선연결부 제조방법.
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