WO2024063579A1 - 반도체 소자의 제조 방법 - Google Patents

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WO2024063579A1
WO2024063579A1 PCT/KR2023/014446 KR2023014446W WO2024063579A1 WO 2024063579 A1 WO2024063579 A1 WO 2024063579A1 KR 2023014446 W KR2023014446 W KR 2023014446W WO 2024063579 A1 WO2024063579 A1 WO 2024063579A1
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barrier layer
hpn
chamber
semiconductor device
hpa
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PCT/KR2023/014446
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조성길
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주식회사 에이치피에스피
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Definitions

  • the present invention relates to a method of manufacturing semiconductor devices.
  • Semiconductor devices are components mainly used in electronic circuits and similar devices that utilize the electrical conduction properties of semiconductors.
  • Semiconductors can be divided into memory semiconductors and non-memory semiconductors.
  • Memory semiconductors can be divided into volatile memory such as DRAM and SRAM, and non-volatile memory such as Mask ROM, EP ROM, EEP ROM, and flash memory.
  • Figure 1 shows the structure of a general semiconductor device.
  • a semiconductor device may include an insulating layer 12 formed on a substrate 11 on which a predetermined structure is formed, and a metal electrode 14 formed on the insulating layer 12.
  • the metal electrode 14 may include a metal material such as Al, Cu, W, Mo, or Ru. Metal ions, oxygen or moisture contained in the metal electrode 14 may diffuse into the insulating layer 12, contaminating the insulating layer 12 or causing problems such as spikes. To prevent this problem, a barrier layer 13 that functions as a barrier may be formed between the insulating layer 12 and the metal electrode 14 during the manufacturing process of the semiconductor device.
  • the barrier layer 13 may include a metal material (eg, Ti, Ta, TiN, TaN, TiOx, TaOx, W, WN, WO, etc.).
  • the metal electrode 14 is formed on the top of the barrier layer 13 after the barrier layer 13 is formed, the conformality of the barrier layer 13 is lowered and foreign substances (e.g. , H 2 or D 2 ) exists. Deterioration of the electrical properties due to the low quality of the barrier layer 13 may also deteriorate the electrical properties of the metal electrode 14. Because of this, there is a problem that the electrical characteristics of the semiconductor device are lowered.
  • the purpose of the present invention is to provide a method for manufacturing a semiconductor device that can improve the electrical properties of the barrier layer and the metal electrode by improving the quality of the barrier layer during the manufacturing process of the semiconductor device.
  • a method of manufacturing a semiconductor device includes forming an insulating layer, forming a barrier layer on the insulating layer, performing a nitriding process on the barrier layer, and forming a metal electrode on the barrier layer. It may include the step of forming.
  • performing the nitriding process may include performing a high pressure nitridation (HPN) process.
  • HPN high pressure nitridation
  • the HPN process may be performed in a chamber into which a reactive gas containing nitrogen is injected in an inert gas atmosphere.
  • the concentration of the reactive gas in the chamber may be 5% or more.
  • the internal pressure of the chamber may be maintained at 2 to 50 atmospheres.
  • the internal temperature of the chamber may be maintained at 200 to 1000°C.
  • the method of manufacturing a semiconductor device may further include performing a high pressure annealing (HPA) process on the barrier layer.
  • HPA high pressure annealing
  • the HPA process may be performed in a chamber into which a reactive gas containing hydrogen is injected in an inert gas atmosphere.
  • the concentration of the reactive gas in the chamber may be 5% or more.
  • the internal pressure of the chamber may be maintained at 2 to 50 atmospheres.
  • the internal temperature of the chamber may be maintained at 200 to 1000°C.
  • the electrical properties of the barrier layer and the metal electrode can be improved, and thus the electrical properties of the semiconductor device can also be improved.
  • Figure 1 shows the structure of a general semiconductor device.
  • FIGS. 2 and 3 show a manufacturing process of a semiconductor device according to an embodiment.
  • 4 to 8 show a manufacturing process of a semiconductor device according to another embodiment.
  • Figure 9 is a graph showing the resistance value of the barrier layer measured when voltage is applied to a general semiconductor device and a semiconductor device according to an embodiment.
  • FIG. 10 is a graph showing resistance values of metal electrodes measured when voltage is applied to a general semiconductor device and a semiconductor device according to an embodiment.
  • FIGS. 2 and 3 show a manufacturing process of a semiconductor device according to an embodiment.
  • an insulating layer 22 is formed on a substrate 21, and a barrier layer 23 is formed on the insulating layer 22. This is formed.
  • the substrate 21 may be a silicon substrate, germanium substrate, or silicon-germanium substrate.
  • the insulating layer 22 may be a silicon oxide film formed through a thermal oxidation process or a silicon oxide film formed using a deposition technique.
  • the barrier layer 23 may include a metal material (eg, Ti, Ta, TiN, TaN, TiOx, TaOx, W, WN, WO, etc.).
  • a metal material eg, Ti, Ta, TiN, TaN, TiOx, TaOx, W, WN, WO, etc.
  • a nitriding process is performed on the barrier layer 23 (24).
  • the content of nitrogen (N) component inside the barrier layer 23 can be increased and impurities inside the barrier layer 23 can be removed.
  • the conformality of the barrier layer 23 can be increased.
  • the nitriding process performed on the barrier layer 23 may include a high pressure nitridation (HPN) process.
  • HPN high pressure nitridation
  • the HPN process may be performed in a chamber into which a reactive gas containing nitrogen is injected in an inert gas atmosphere.
  • inert gases examples include N 2 , Ar, and He, but the type of inert gas is not limited thereto.
  • reactive gases containing nitrogen examples include NH 2 and NH 3 , but the types of reactive gases containing nitrogen are not limited thereto.
  • the concentration of reactive gas containing nitrogen in the chamber when the HPN process is performed may be 5% or more.
  • the concentration of the reactive gas containing nitrogen in the chamber may be 5% to 100%.
  • the internal pressure of the chamber may be maintained at 2 to 50 atmospheres.
  • the internal temperature of the chamber may be maintained at 200 to 1000° C. when the HPN process is performed.
  • the conformality of the barrier layer 23 increases, and thus the electrical characteristics of the barrier layer 23 may be improved.
  • the conformality of the metal electrode 24 formed on the barrier layer 23 also increases, so the electrical properties of the metal electrode 24 can also be improved.
  • the metal electrode 25 may be formed on the nitrided barrier layer 23.
  • the metal electrode 25 may be formed by a PVD (Physical Vapor Deposition) process such as plasma sputtering or evaporation, but the method of forming the metal electrode 25 is not limited thereto.
  • the metal electrode 25 may include a metal material such as W, Al, Ti, Ta, Co, Mo, Ru, or Cu.
  • a high pressure annealing (HPA) process may be performed on the barrier layer 23.
  • HPA high pressure annealing
  • the HPA process may be performed in a chamber into which a reactive gas containing hydrogen is injected in an inert gas atmosphere.
  • inert gases examples include N 2 , Ar, and He, but the type of inert gas is not limited thereto.
  • reactive gases containing hydrogen examples include H 2 and D 2 , but the types of reactive gases containing hydrogen are not limited thereto.
  • the concentration of the reactive gas containing hydrogen in the chamber may be 5% or more.
  • the concentration of the reactive gas containing hydrogen in the chamber may be 5% to 100%.
  • the internal pressure of the chamber may be maintained at 2 to 50 atmospheres.
  • the internal temperature of the chamber may be maintained at 200 to 1000° C. when the HPA process is performed.
  • the HPN process may be performed on the barrier layer 23 after the HPA process is performed on the barrier layer 23 . In another embodiment, the HPA process on the barrier layer 23 may be performed after the HPN process on the barrier layer 23 is performed.
  • the conformality of the barrier layer 23 and the conformality of the metal electrode 25 are better than when only the HPN process is performed on the barrier layer 23. It improves. Accordingly, the electrical properties of the barrier layer 23 and the electrical properties of the metal electrode 25 can be further improved.
  • 4 to 8 show a manufacturing process of a semiconductor device according to another embodiment.
  • a thin film structure TS may be formed by alternately and repeatedly depositing sacrificial layers 112 and insulating layers 110 on the substrate 100 .
  • the substrate 100 may be a silicon substrate, a germanium substrate, or a silicon-germanium substrate.
  • the sacrificial layers 112 may be formed to have the same thickness. However, according to another embodiment, the lowest and uppermost sacrificial layers 112 among the sacrificial layers 112 may be thicker than the sacrificial layers 112 located between them.
  • the insulating layers 110 may have the same thickness. In other embodiments, some of the insulating layers 110 may have different thicknesses.
  • the sacrificial layers 112 and the insulating layer 110 are formed using thermal CVD, plasma enhanced CVD, physical CVD, or atomic layer deposition. It can be formed using an atomic layer deposition (ALD) process.
  • ALD atomic layer deposition
  • the sacrificial layers 112 and the insulating layers 110 may include materials with different etch selectivities.
  • the sacrificial layers 112 may be at least one of a silicon film, a silicon oxide film, silicon carbide, a silicon oxynitride film, and a silicon nitride film.
  • the insulating layers 110 may be at least one of a silicon film, a silicon oxide film, a silicon carbide film, a silicon oxynitride film, and a silicon nitride film, but may be made of a different material from the sacrificial layers 112 .
  • the sacrificial layers 112 may be formed of a silicon nitride film, and the insulating layers 110 may be formed of a silicon oxide film.
  • the sacrificial layers 112 may be formed of a conductive material, and the insulating layers 110 may be formed of an insulating material.
  • Through holes H that penetrate the thin film structure TS and expose the substrate 100 may be formed.
  • the through holes H may be formed two-dimensionally on the upper surface of the thin film structure TS from a plan view. According to one embodiment, the through holes H may be arranged along the first direction D1. However, according to another embodiment, the through holes H may be arranged zigzagly along the first direction D1.
  • Forming the through holes H includes forming a first mask pattern (not shown) on the thin film structure TS having openings defining an area where the through holes H will be formed, and forming a first mask pattern It may include anisotropically etching the thin film structure (TS) using an etch mask.
  • the first mask pattern may be formed of a material that has selectivity for the sacrificial layers 112 and the insulating layers 110.
  • the upper surface of the substrate 100 may be overetched by the etching process, causing the upper portion of the substrate 100 to be recessed.
  • a charge storage structure 150 and a first semiconductor pattern 160 may be formed to cover the inner walls of each of the through holes H and expose the substrate 100 .
  • a charge storage structure film (not shown) and a first semiconductor film (not shown) covering the inner walls of each of the through holes (H) may be sequentially formed.
  • the charge storage structure layer and the first semiconductor layer may be formed to fill a portion of each of the through holes H.
  • Each of the through holes H may not be completely filled by the charge storage structure film and the first semiconductor film.
  • the charge storage structure film may cover the upper surface of the substrate 100 exposed by the through holes (H).
  • the charge storage structure film may be deposited using, for example, plasma enhanced CVD, physical CVD, or atomic layer deposition (ALD) technology.
  • the first semiconductor film may be formed on the charge storage structure film.
  • the first semiconductor layer may be a semiconductor material formed using one of atomic layer deposition (ALD) or chemical vapor deposition (CVD) techniques.
  • the first semiconductor film may be a polycrystalline silicon film.
  • the first semiconductor film is amorphous when deposited, but may be crystallized using an annealing process, etc.
  • the substrate 100 may be exposed by anisotropically etching the charge storage structure layer and the first semiconductor layer. Accordingly, the first semiconductor pattern 160 and the charge storage structure 150 may be formed on the inner walls of each of the through holes (H). That is, the charge storage structure 150 and the first semiconductor pattern 160 may be formed in a cylindrical shape with open both ends. As a result of over-etching during anisotropic etching of the first semiconductor film and the charge storage structure film, the upper surface of the substrate 100 exposed by the first semiconductor pattern 160 and the charge storage structure 150 is exposed. It can be washed.
  • the charge storage structure 150 may include a tunnel insulating layer, a charge storage layer, and a blocking insulating layer sequentially stacked between the first semiconductor pattern 160 and the thin film structure TS.
  • the blocking insulating layer, charge storage layer, and tunnel insulating layer are formed through through holes (Plasma enhanced CVD), physical CVD, or Atomic Layer Deposition (ALD) technology. H) Can be deposited sequentially on each inner wall.
  • the second semiconductor pattern 165 and the buried insulating pattern 170 that fill the remainder of each of the through holes H may be formed.
  • a second semiconductor film (not shown) and a buried insulating film (not shown) may be sequentially formed on the substrate 100 on which the charge storage structure 150 and the first semiconductor pattern 160 are formed.
  • the second semiconductor film may be formed to a thickness that does not completely fill each of the through holes (H).
  • the second semiconductor film may cover the inner wall of each of the through holes H and the upper surface of the substrate 100 exposed by the charge storage structure 150 and the first semiconductor pattern 160.
  • the second semiconductor film may connect the substrate 100 and the first semiconductor pattern 160.
  • the second semiconductor film may be a semiconductor material formed using either atomic layer deposition (ALD) or chemical vapor deposition (CVD) techniques.
  • the second semiconductor film may be, for example, a polycrystalline silicon film.
  • the second semiconductor film is amorphous when deposited, but may be crystallized using an annealing process, etc.
  • the buried insulating film may be formed to completely fill the interior of each of the through holes (H).
  • the buried insulating film may be at least one of insulating materials and a silicon oxide film formed using SOG technology.
  • the second semiconductor pattern 165 and the buried insulating pattern 170 may be formed within each of the through holes H.
  • the second semiconductor pattern 165 and the buried insulating pattern 170 may be formed locally within each of the through holes (H).
  • the first and second semiconductor patterns 160 and 165 may be defined as a semiconductor pattern (SP).
  • a trench T exposing the substrate 100 may be formed between adjacent through holes H by patterning the thin film structure TS.
  • Forming the trench (T) involves forming a second mask pattern (not shown) on the thin film structure (TS) that defines a planar location where the trench (T) will be formed, and using the second mask pattern as an etch mask to etch the thin film. It may include anisotropically etching the structure (TS).
  • the trench T may be formed to be spaced apart from the semiconductor pattern SP and expose sidewalls of the sacrificial layers 112 and the insulating layers 110 . From a horizontal perspective, the trench T may be formed in a line shape or a rectangle, and in vertical depth, the trench T may be formed to expose the top surface of the substrate 100. During the etching process, the top of the substrate 100 may be overetched, causing the top of the substrate 100 to be recessed.
  • the trench T may have a different width depending on the distance from the substrate 100 by an anisotropic etching process. That is, the width of the lower part of the trench T may be narrower than the width of the upper part of the trench T.
  • the sacrificial layers 112 exposed by the trench T may be removed to form recess regions R between the insulating layers 110 .
  • the recess regions (R) are formed using etching conditions having etch selectivity for the insulating layers 110, the charge storage structure 150, the semiconductor pattern (SP), the lower insulating film 105, and the substrate 100. , can be formed by isotropically etching the sacrificial layers 112.
  • the sacrificial layers 112 may be completely removed by an isotropic etching process. For example, when the sacrificial layers 112 are silicon nitride films and the insulating layers 110 are silicon oxide films, the etching process may be performed using an etchant containing phosphoric acid.
  • a barrier layer 200 is formed inside each recess region R.
  • the barrier layer 200 may be formed on the insulating layers 110 and the charge storage structure 150.
  • the barrier layer 200 may include a metal material (eg, Ti, Ta, TiN, TaN, TiOx, TaOx, W, WN, WO, etc.).
  • a metal material eg, Ti, Ta, TiN, TaN, TiOx, TaOx, W, WN, WO, etc.
  • a nitriding process is performed on the barrier layer 200 (202).
  • the content of nitrogen (N) inside the barrier layer 200 increases and impurities inside the barrier layer 200 can be removed.
  • the conformality of the barrier layer 200 may be increased.
  • the nitriding process performed on the barrier layer 200 may include an HPN process.
  • the HPN process may be performed in a chamber into which a reactive gas containing nitrogen is injected in an inert gas atmosphere.
  • inert gases examples include N 2 , Ar, and He, but the type of inert gas is not limited thereto.
  • reactive gases containing nitrogen examples include NH 2 and NH 3 , but the types of reactive gases containing nitrogen are not limited thereto.
  • the concentration of reactive gas containing nitrogen in the chamber when the HPN process is performed may be 5% or more.
  • the concentration of the reactive gas containing nitrogen in the chamber may be 5% to 100%.
  • the internal pressure of the chamber may be maintained at 2 to 50 atmospheres.
  • the internal temperature of the chamber may be maintained at 200 to 1000° C. when the HPN process is performed.
  • the conformality of the barrier layer 200 increases, and thus the electrical characteristics of the barrier layer 200 may be improved. Additionally, if the barrier layer 200 has high conformality, the conformality of the metal electrode 204 formed on the barrier layer 200 also increases, and thus the electrical characteristics of the metal electrode 204 may also be improved.
  • a metal electrode 204 may be formed on the nitrided barrier layer 200.
  • the metal electrode 204 may be formed by a PVD process such as plasma sputtering or evaporation, but the method of forming the metal electrode 204 is not limited thereto.
  • the metal electrode 204 may include a metal material such as W, Al, Ti, Ta, Co, Mo, Ru, or Cu.
  • an HPA process may be performed on the barrier layer 200.
  • the HPA process may be performed in a chamber into which a reactive gas containing hydrogen is injected in an inert gas atmosphere.
  • inert gases examples include N 2 , Ar, and He, but the type of inert gas is not limited thereto.
  • reactive gases containing hydrogen examples include H 2 and D 2 , but the types of reactive gases containing hydrogen are not limited thereto.
  • the concentration of the reactive gas containing hydrogen in the chamber may be 5% or more.
  • the concentration of the reactive gas containing hydrogen in the chamber may be 5% to 100%.
  • the internal pressure of the chamber may be maintained at 2 to 50 atmospheres.
  • the internal temperature of the chamber may be maintained at 200 to 1000° C. when the HPA process is performed.
  • the HPN process may be performed on the barrier layer 200 after the HPA process is performed on the barrier layer 200. In another embodiment, the HPA process may be performed on the barrier layer 200 after the HPN process on the barrier layer 200 is performed.
  • the conformality of the barrier layer 200 and the conformality of the metal electrode 204 are better than when only the HPN process is performed on the barrier layer 200. It improves. Accordingly, the electrical properties of the barrier layer 200 and the electrical properties of the metal electrode 204 can be further improved.
  • Figure 9 is a graph showing the resistance value of the barrier layer measured when voltage is applied to a general semiconductor device and a semiconductor device according to an embodiment.
  • M1 is a general semiconductor device shown in FIG. 1, that is, a semiconductor device in which the HPN process or HPA process for the barrier layer 13 has not been performed.
  • M2 in FIG. 9 is a semiconductor device that has the same structure as FIG. 3 and in which the HPN process was performed on the barrier layer 23.
  • M3 in FIG. 9 has the same structure as FIG. 3 and is a semiconductor device in which the HPA process and HPN process were performed on the barrier layer 23.
  • the resistance value of the barrier layer 13 when applying a voltage to the semiconductor element M1 is greater than the resistance value of the barrier layer 23 when applying a voltage to the semiconductor element M2.
  • the resistance value of the barrier layer 23 is greater than the resistance value of the barrier layer 23 when applying a voltage to the semiconductor element M3. big. According to these results, it can be seen that when the HPA process and the HPN process are applied together to the barrier layer, the conformality of the barrier layer is improved and the resistance of the barrier layer is further reduced compared to when only the HPN process is applied to the barrier layer.
  • FIG. 10 is a graph showing resistance values of metal electrodes measured when voltage is applied to a general semiconductor device and a semiconductor device according to an embodiment.
  • M1 is a general semiconductor device shown in FIG. 1, that is, a semiconductor device in which the HPN process or HPA process for the barrier layer 13 has not been performed.
  • M2 in FIG. 10 is a semiconductor device that has the same structure as FIG. 3 and in which the HPN process was performed on the barrier layer 23.
  • M3 in FIG. 10 has the same structure as FIG. 3 and is a semiconductor device in which the HPA process and the HPN process were performed on the barrier layer 23.
  • the resistance value of the metal electrode 14 when applying a voltage to the semiconductor element M1 is greater than the resistance value of the metal electrode 25 when applying a voltage to the semiconductor element M2.
  • the resistance value of the metal electrode 25 is greater than the resistance value of the metal electrode 25 when applying a voltage to the semiconductor element M3. big. According to these results, it can be seen that when the HPA process and the HPN process are applied together to the barrier layer, the conformality of the metal electrode is improved and the resistance of the metal electrode is further reduced compared to when only the HPN process is applied to the barrier layer.

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것이다. 일 실시예에 따른 반도체 소자의 제조 방법은, 절연층을 형성하는 단계, 상기 절연층 상에 배리어층을 형성하는 단계, 상기 배리어층에 대한 질화 공정을 수행하는 단계 및 상기 배리어층 상에 금속 전극을 형성하는 단계를 포함할 수 있다. 일 실시예에서, 상기 질화 공정을 수행하는 단계는 HPN(High Pressure Nitridation, 고압 질화) 공정을 수행하는 단계를 포함할 수 있다. 실시예들에 따르면, 반도체 소자의 제조 과정에서 배리어층의 품질을 개선시킴으로써 배리어층 및 금속 전극의 전기적인 특성이 향상되고, 이에 따라서 반도체 소자의 전기적인 특성 또한 향상될 수 있다.

Description

반도체 소자의 제조 방법
본 발명은 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자는 반도체의 전기 전도 특성을 이용한 전자 회로나 비슷한 장치에 주로 쓰이는 부품이다. 반도체는 메모리 반도체와 비메모리 반도체로 구분될 수 있다. 메모리 반도체는 DRAM, SRAM과 같은 휘발성 메모리와 Mask ROM, EP ROM, EEP ROM, 플래시 메모리와 같은 비휘발성 메모리로 구분될 수 있다.
도 1은 일반적인 반도체 소자의 구조를 나타낸다.
도 1을 참조하면, 반도체 소자는 소정의 구조가 형성된 기판(11) 상에 형성되는 절연층(12) 및 절연층(12) 상에 형성되는 금속 전극(14)을 포함할 수 있다.
금속 전극(14)은 예시적으로 Al, Cu, W, Mo, Ru와 같은 금속 재질을 포함할 수 있다. 금속 전극(14)에 포함되는 금속 이온, 또는 산소나 수분 등이 절연층(12)에 확산되어 절연층(12)이 오염되거나 스파이크(Spike)와 같은 문제가 발생할 수 있다. 이러한 문제를 방지하기 위하여, 반도체 소자의 제조 과정에서는 절연층(12)과 금속 전극(14) 사이에 장벽(Barrier) 역할을 하는 배리어층(13)이 형성될 수 있다. 배리어층(13)은 금속 재질(예컨대, Ti, Ta, TiN, TaN, TiOx, TaOx, W, WN, WO 등)을 포함할 수 있다.
그러나 배리어층(13)이 형성된 이후 배리어층(13)의 상부에 금속 전극(14)을 형성하게 되면 배리어층(13)의 등각성(Conformality)이 낮아지며, 배리어층(13) 내부에 이물질(예컨대, H2 또는 D2)이 존재하게 되는 문제가 있다. 이러한 배리어층(13)의 낮은 품질로 인한 전기적 특성의 저하는 금속 전극(14)의 전기적 특성까지 저하시킬 수 있다. 이로 인하여 반도체 소자의 전기적인 특성이 낮아지는 문제가 있다.
본 발명의 목적은 반도체 소자의 제조 과정에서 배리어층의 품질을 개선시킴으로써 배리어층 및 금속 전극의 전기적인 특성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.
본 명세서의 목적은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 본 명세서의 다른 목적 및 장점들은 이하에서 기술되는 본 명세서의 실시예에 의해 보다 분명하게 이해될 것이다. 또한, 본 명세서의 목적 및 장점들은 청구범위에 기재된 구성요소들 및 그 조합에 의해 실현될 수 있다.
일 실시예에 따른 반도체 소자의 제조 방법은, 절연층을 형성하는 단계, 상기 절연층 상에 배리어층을 형성하는 단계, 상기 배리어층에 대한 질화 공정을 수행하는 단계 및 상기 배리어층 상에 금속 전극을 형성하는 단계를 포함할 수 있다.
일 실시예에서, 상기 질화 공정을 수행하는 단계는 HPN(High Pressure Nitridation) 공정을 수행하는 단계를 포함할 수 있다.
일 실시예에서, 상기 HPN 공정은 불활성 가스 분위기에서 질소를 포함하는 반응성 가스가 주입되는 챔버 내에서 수행될 수 있다.
일 실시예에서, 상기 HPN 공정이 수행될 때 상기 챔버 내에서 상기 반응성 가스의 농도는 5% 이상일 수 있다.
일 실시예에서, 상기 HPN 공정이 수행될 때 챔버의 내부 기압은 2 내지 50기압으로 유지될 수 있다.
일 실시예에서, 상기 HPN 공정이 수행될 때 챔버의 내부 온도는 200 내지 1000℃로 유지될 수 있다.
일 실시예에 따른 반도체 소자의 제조 방법은, 상기 배리어층에 대한 HPA(High Pressure Anneal) 공정을 수행하는 단계를 더 포함할 수 있다.
일 실시예에서, 상기 HPA 공정은 불활성 가스 분위기에서 수소를 포함하는 반응성 가스가 주입되는 챔버 내에서 수행될 수 있다.
일 실시예에서, 상기 HPA 공정이 수행될 때 상기 챔버 내에서 상기 반응성 가스의 농도는 5% 이상일 수 있다.
일 실시예에서, 상기 HPA 공정이 수행될 때 챔버의 내부 기압은 2 내지 50기압으로 유지될 수 있다.
일 실시예에서, 상기 HPA 공정이 수행될 때 챔버의 내부 온도는 200 내지 1000℃로 유지될 수 있다.
실시예들에 따르면, 반도체 소자의 제조 과정에서 배리어층의 품질을 개선시킴으로써 배리어층 및 금속 전극의 전기적인 특성이 향상되고, 이에 따라서 반도체 소자의 전기적인 특성 또한 향상될 수 있다.
도 1은 일반적인 반도체 소자의 구조를 나타낸다.
도 2 및 도 3은 일 실시예에 따른 반도체 소자의 제조 과정을 나타낸다.
도 4 내지 도 8은 다른 실시예에 따른 반도체 소자의 제조 과정을 나타낸다.
도 9는 일반적인 반도체 소자 및 일 실시예에 따른 반도체 소자에 전압을 인가할 때 측정된 배리어층의 저항값을 나타내는 그래프이다.
도 10은 일반적인 반도체 소자 및 일 실시예에 따른 반도체 소자에 전압을 인가할 때 측정된 금속 전극의 저항값을 나타내는 그래프이다.
전술한 목적, 특징 및 장점은 첨부된 도면을 참조하여 상세하게 후술되며, 이에 따라 본 명세서가 속하는 기술분야에서 통상의 지식을 가진 자가 본 명세서의 실시예들을 용이하게 실시할 수 있을 것이다. 본 명세서를 설명함에 있어서 본 명세서와 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 상세한 설명을 생략한다. 이하, 첨부된 도면을 참조하여 본 명세서의 바람직한 실시예를 상세히 설명하기로 한다. 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소를 가리킨다.
도 2 및 도 3은 일 실시예에 따른 반도체 소자의 제조 과정을 나타낸다.
도 2 및 도 3에 도시된 바와 같이, 일 실시예에 따른 반도체 소자의 제조 방법에 의하면 기판(21) 상에 절연층(22)이 형성되고, 절연층(22) 상에 배리어층(23)이 형성된다.
일 실시예에서, 기판(21)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다.
일 실시예에서, 절연층(22)은 열산화 공정을 통해 형성된 실리콘 산화막이거나, 증착 기술을 이용하여 형성된 실리콘 산화막일 수 있다.
일 실시예에서, 배리어층(23)은 금속 재질(예컨대, Ti, Ta, TiN, TaN, TiOx, TaOx, W, WN, WO 등)을 포함할 수 있다.
배리어층(23)이 형성되면, 배리어층(23)에 대한 질화 공정이 수행된다(24). 배리어층(23)에 대한 질화 공정이 수행됨으로써 배리어층(23) 내부의 질소(N) 성분의 함량이 높아지며 배리어층(23) 내부의 불순물이 제거될 수 있다. 또한 배리어층(23)에 대한 질화 공정이 수행됨으로써 배리어층(23)의 등각성(Conformality)이 높아질 수 있다.
일 실시예에서, 배리어층(23)에 대하여 수행되는 질화 공정은 HPN(High Pressure Nitridation, 고압 질화) 공정을 포함할 수 있다.
일 실시예에서, HPN 공정은 불활성 가스 분위기에서 질소를 포함하는 반응성 가스가 주입되는 챔버 내에서 수행될 수 있다.
불활성 가스의 예시로서 N2, Ar, He를 들 수 있으나, 불활성 가스의 종류가 이에 한정되는 것은 아니다.
질소를 포함하는 반응성 가스의 예시로서 NH2, NH3을 들 수 있으나, 질소를 포함하는 반응성 가스의 종류가 이에 한정되는 것은 아니다.
일 실시예에서, HPN 공정이 수행될 때 챔버 내에서 질소를 포함하는 반응성 가스의 농도는 5% 이상일 수 있다. 예컨대 HPN 공정이 수행될 때 챔버 내에서 질소를 포함하는 반응성 가스의 농도는 5% 내지 100%일 수 있다.
일 실시예에서, HPN 공정이 수행될 때 챔버의 내부 기압은 2 내지 50기압으로 유지될 수 있다.
일 실시예에서, HPN 공정이 수행될 때 챔버의 내부 온도는 200 내지 1000℃로 유지될 수 있다.
전술한 바와 같은 배리어층(23)에 대한 질화 공정이 수행되면 배리어층(23)의 등각성(Conformality)이 높아지므로 배리어층(23)의 전기적 특성이 향상될 수 있다. 또한 배리어층(23)이 높은 등각성을 갖게 되면 배리어층(23) 상에 형성되는 금속 전극(24)의 등각성도 높아지므로 금속 전극(24)의 전기적 특성도 향상될 수 있다.
배리어층(23)에 대한 질화 공정(24)이 수행된 후, 질화된 배리어층(23) 상에 금속 전극(25)이 형성될 수 있다.
금속 전극(25)은 플라즈마 스퍼터링이나 증발 방식과 같은 PVD(Physical Vapor Deposition) 공정에 의해서 형성될 수 있으나, 금속 전극(25)의 형성 방법이 이에 한정되는 것은 아니다. 예시적으로, 금속 전극(25)은 W, Al, Ti, Ta, Co, Mo, Ru 또는 Cu와 같은 금속 물질을 포함할 수 있다.
한편, 다른 실시예에 따르면, 배리어층(23)에 대한 HPA(High Pressure Anneal, 고압 어닐링) 공정이 수행될 수 있다.
일 실시예에서, HPA 공정은 불활성 가스 분위기에서 수소를 포함하는 반응성 가스가 주입되는 챔버 내에서 수행될 수 있다.
불활성 가스의 예시로서 N2, Ar, He를 들 수 있으나, 불활성 가스의 종류가 이에 한정되는 것은 아니다.
수소를 포함하는 반응성 가스의 예시로서 H2, D2를 들 수 있으나, 수소를 포함하는 반응성 가스의 종류가 이에 한정되는 것은 아니다.
일 실시예에서, HPA 공정이 수행될 때 챔버 내에서 수소를 포함하는 반응성 가스의 농도는 5% 이상일 수 있다. 예컨대 HPN 공정이 수행될 때 챔버 내에서 수소를 포함하는 반응성 가스의 농도는 5% 내지 100%일 수 있다.
일 실시예에서, HPA 공정이 수행될 때 챔버의 내부 기압은 2 내지 50기압으로 유지될 수 있다.
일 실시예에서, HPA 공정이 수행될 때 챔버의 내부 온도는 200 내지 1000℃로 유지될 수 있다.
일 실시예에서, 배리어층(23)에 대한 HPA 공정이 수행된 이후 배리어층(23)에 대한 HPN 공정이 수행될 수 있다. 다른 실시예에서, 배리어층(23)에 대한 HPN 공정이 수행된 이후 배리어층(23)에 대한 HPA 공정이 수행될 수 있다.
배리어층(23)에 대하여 HPA 공정 및 HPN 공정이 함께 수행되면 배리어층(23)에 대하여 HPN 공정만이 수행될 때보다 배리어층(23)의 등각성 및 금속 전극(25)의 등각성이 더욱 향상된다. 이에 따라서 배리어층(23)의 전기적 특성 및 금속 전극(25)의 전기적 특성이 더욱 향상될 수 있다.
도 4 내지 도 8은 다른 실시예에 따른 반도체 소자의 제조 과정을 나타낸다.
도 4를 참조하면, 기판(100) 상에 희생층들(112) 및 절연층들(110)을 교대로 그리고 반복적으로 증착하여 박막 구조체(TS)가 형성될 수 있다.
일 실시예에서, 기판(100)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다.
일 실시예에서, 희생층들(112)은 동일한 두께를 가지도록 형성될 수 있다. 그러나, 다른 실시예에 따르면, 희생층들(112) 중 최하층 및 최상층의 희생층들(112)은 이들 사이에 위치한 희생층들(112)에 비해 두껍게 형성될 수 있다.
일 실시예에서, 절연층들(110)은 동일한 두께를 가질 수 있다. 다른 실시예에서, 절연층들(110) 중 일부는 두께가 다를 수도 있다.
일 실시예에서, 희생층들(112) 및 절연층(110)들은 열적 화학기상증착(Thermal CVD), 플라즈마 인핸스드 화학기상증착(Plasma enhanced CVD), 물리적 화학기상증착(physical CVD) 또는 원자층 증착(Atomic Layer Deposition; ALD) 공정을 이용하여 형성될 수 있다.
일 실시예에서, 희생층들(112) 및 절연층들(110)은 서로 다른 식각 선택성을 갖는 물질을 포함할 수 있다. 일 예로, 희생층들(112)은 실리콘막, 실리콘 산화막, 실리콘 카바이드, 실리콘 산질화막 및 실리콘 질화막 중의 적어도 하나일 수 있다. 절연층들(110)은 실리콘막, 실리콘 산화막, 실리콘 카바이드막, 실리콘 산질화막, 및 실리콘 질화막 중의 적어도 하나이되, 희생층들(112)과 다른 물질일 수 있다. 일 예로, 희생층들(112)은 실리콘 질화막으로 형성될 수 있고, 절연층들(110)은 실리콘 산화막으로 형성될 수 있다. 그러나, 다른 실시예에 따르면, 희생층들(112)은 도전 물질로 형성될 수 있고, 절연층들(110)은 절연 물질로 형성될 수도 있다
박막 구조체(TS)를 관통하여 기판(100)을 노출하는 관통 홀들(H)이 형성될 수 있다. 관통 홀들(H)은, 평면적 관점에서, 박막 구조체(TS)의 상면 상에 2차원적으로 형성될 수 있다. 일 실시예에 따르면, 관통 홀들(H)은 제1 방향(D1)을 따라 배열될 수 있다. 그러나, 다른 실시예에 따르면, 관통 홀들(H)은 제1 방향(D1)을 따라 지그재그로 배치될 수도 있다.
관통 홀들(H)을 형성하는 것은, 박막 구조체(TS) 상에 관통 홀들(H)이 형성될 영역을 정의하는 개구부들을 갖는 제1 마스크 패턴(미도시)을 형성하는 것, 및 제1 마스크 패턴을 식각 마스크로 박막 구조체(TS)를 이방성 식각하는 것을 포함할 수 있다. 제1 마스크 패턴은 희생층들(112) 및 절연층들(110)에 대하여 선택성을 갖는 물질로 형성될 수 있다. 식각 공정에 의해 기판(100)의 상면이 과식각되어, 기판(100)의 상부가 리세스될 수 있다.
다음으로, 도 5에 도시된 바와 같이 관통 홀들(H) 각각의 내벽을 덮으며, 기판(100)을 노출시키는 전하 저장 구조체(150) 및 제1 반도체 패턴(160)이 형성될 수 있다.
구체적으로, 관통 홀들(H) 각각의 내벽을 덮는 전하 저장 구조체막(미도시) 및 제1 반도체막(미도시)이 차례로 형성될 수 있다. 전하 저장 구조체막 및 제1 반도체막은 관통 홀들(H) 각각의 일부를 채우도록 형성될 수 있다. 관통 홀들(H)의 각각은 전하 저장 구조체막 및 제1 반도체막에 의해 완전하게 채워지지 않을 수 있다.
전하 저장 구조체막은 관통 홀들(H)에 의해 노출된 기판(100)의 상면을 덮을 수 있다. 전하 저장 구조체막은, 일 예로, 플라즈마 인핸스드 화학기상증착(Plasma enhanced CVD), 물리적 화학기상증착(physical CVD) 또는 원자층 증착(Atomic Layer Deposition; ALD) 기술을 이용하여 증착될 수 있다.
제1반도체막은 전하 저장 구조체막 상에 형성될 수 있다. 일 실시예에 따르면, 제1 반도체막은 원자층 증착(ALD) 또는 화학적 기상 증착(CVD) 기술들 중의 한가지를 사용하여 형성되는 반도체 물질일 수 있다. 제1 반도체 막은 일 예로, 다결정 실리콘 막일 수 있다. 일 실시예에 따르면, 제1 반도체 막은 증착시에는 비정질이나, 어닐링 공정 등을 이용하여 결정화될 수 있다.
전하 저장 구조체막 및 제1 반도체막이 차례로 형성된 후, 전하 저장 구조체막 및 제1 반도체막을 이방성 식각하여 기판(100)이 노출될 수 있다. 이에 따라, 상기 관통 홀들(H) 각각의 내벽에 제1 반도체 패턴(160) 및 전하 저장 구조체(150)가 형성될 수 있다. 즉, 전하 저장 구조체(150) 및 제1 반도체 패턴(160)은 열린 양단을 갖는 원통 모양으로 형성될 수 있다. 제1 반도체막 및 전하 저장 구조체막을 이방성 식각하는 동안 과식각(over-etch)의 결과로서, 제1 반도체 패턴(160) 및 전하 저장 구조체(150)에 의해 노출되는 기판(100)의 상면이 리세스될 수 있다.
일 실시예에서, 전하 저장 구조체(150)는 제1 반도체 패턴(160)과 박막 구조체(TS) 사이에 차례로 적층된 터널 절연층, 전하 저장층, 블로킹 절연층을 포함할 수 있다. 블로킹 절연층, 전하 저장층, 터널 절연층은 플라즈마 인핸스드 화학기상증착(Plasma enhanced CVD), 물리적 화학기상증착(physical CVD) 또는 원자층 증착(Atomic Layer Deposition; ALD) 기술을 이용하여 관통 홀들(H) 각각의 내벽 상에 순차적으로 증착될 수 있다.
다음으로, 관통 홀들(H) 각각의 잔부를 채우는 제2 반도체 패턴(165) 및 매립 절연 패턴(170)이 형성될 수 있다.
구체적으로, 전하 저장 구조체(150) 및 제1 반도체 패턴(160)이 형성된 기판(100) 상에 제2 반도체 막(미도시) 및 매립 절연막(미도시)이 차례로 형성될 수 있다.
제2 반도체 막은 관통 홀들(H)의 각각을 완전히 매립하지 않는 두께로 형성될 수 있다. 제2 반도체 막은 관통 홀들(H) 각각의 내벽을 덮을 수 있고, 전하 저장 구조체(150) 및 제1 반도체 패턴(160)에 의해 노출된 기판(100)의 상면을 덮을 수 있다. 제2 반도체 막은 기판(100)과 제1 반도체 패턴(160)을 연결할 수 있다.
제2 반도체 막은 원자층 증착(ALD) 또는 화학기상 증착(CVD) 기술들 중의 한가지를 사용하여 형성되는 반도체 물질일 수 있다. 제2 반도체 막은, 일 예로, 다결정 실리콘 막일 수 있다. 일 실시예에 따르면, 제2 반도체 막은 증착시에는 비정질이나, 어닐링 공정 등을 이용하여 결정화될 수 있다. 매립 절연막은 관통 홀들(H) 각각의 내부를 완전히 채우도록 형성될 수 있다. 매립 절연막은 에스오지(SOG) 기술을 이용하여 형성되는 절연성 물질들 및 실리콘 산화막 중 적어도 하나일 수 있다.
매립 절연막 및 제2 반도체 막을 평탄화하여, 관통 홀들(H) 각각의 내에 제2 반도체 패턴(165) 및 매립 절연 패턴(170)이 형성될 수 있다. 평탄화 공정에 의해, 제2 반도체 패턴(165) 및 매립 절연 패턴(170)은 관통 홀들(H) 각각의 내에 국소적으로 형성될 수 있다. 제1 및 제2 반도체 패턴들(160, 165)은 반도체 패턴(SP)으로 정의될 수 있다.
다음으로, 도 6에 도시된 바와 같이, 박막 구조체(TS)를 패터닝하여 서로 인접하는 관통 홀들(H) 사이에 기판(100)을 노출시키는 트렌치(T)가 형성될 수 있다.
트렌치(T)을 형성하는 것은, 박막 구조체(TS) 상에 트렌치(T)가 형성될 평면적 위치를 정의하는 제2 마스크 패턴(미도시)을 형성하는 것 및 제2 마스크 패턴을 식각 마스크로 박막 구조체(TS)를 이방성 식각하는 것을 포함할 수 있다.
트렌치(T)는 반도체 패턴(SP)로부터 이격되어, 희생층들(112) 및 절연층들(110)의 측벽들을 노출시키도록 형성될 수 있다. 수평적 관점에서, 트렌치(T)는 라인 형태 또는 직사각형으로 형성될 수 있으며, 수직적 깊이에 있어서, 트렌치(T)는 기판(100)의 상면을 노출시키도록 형성될 수 있다. 식각 공정 동안, 기판(100)의 상부가 과식각되어, 기판(100)의 상부가 리세스될 수 있다.
트렌치(T)는, 도시된 바와 달리, 이방성 식각 공정에 의해 상기 기판(100)으로부터의 거리에 따라 다른 폭을 가질 수 있다. 즉, 트렌치(T)의 하부의 폭은 트렌치(T)의 상부의 폭보다 좁을 수 있다.
다음으로, 트렌치(T)에 의해 노출된 희생층들(112)을 제거하여, 절연층들(110) 사이에 리세스 영역들(R)이형성될 수 있다. 리세스 영역들(R)은, 절연층들(110), 전하 저장 구조체(150), 반도체 패턴(SP), 하부 절연막(105) 및 기판(100)에 대해 식각 선택성을 갖는 식각 조건을 이용하여, 희생층들(112)을 등방적으로 식각하여 형성될 수 있다. 희생층들(112)은 등방성 식각 공정에 의해 완전히 제거될 수 있다. 일 예로, 희생층들(112)이 실리콘 질화막이고, 절연층들(110)이 실리콘 산화막인 경우, 상기 식각 공정은 인산을 포함하는 식각액을 사용하여 수행될 수 있다.
다음으로, 도 7의 확대도(300)에 도시된 바와 같이, 각각의 리세스 영역들(R) 내부에 배리어층(200)이 형성된다. 배리어층(200)은 절연층들(110) 및 전하 저장 구조체(150) 상에 형성될 수 있다.
일 실시예에서, 배리어층(200)은 금속 재질(예컨대, Ti, Ta, TiN, TaN, TiOx, TaOx, W, WN, WO 등)을 포함할 수 있다.
배리어층(200)이 형성되면, 배리어층(200)에 대한 질화 공정이 수행된다(202). 배리어층(200)에 대한 질화 공정이 수행됨으로써 배리어층(200) 내부의 질소(N) 성분의 함량이 높아지며 배리어층(200) 내부의 불순물이 제거될 수 있다. 또한 배리어층(200)에 대한 질화 공정이 수행됨으로써 배리어층(200)의 등각성이 높아질 수 있다.
일 실시예에서, 배리어층(200)에 대하여 수행되는 질화 공정은 HPN 공정을 포함할 수 있다.
일 실시예에서, HPN 공정은 불활성 가스 분위기에서 질소를 포함하는 반응성 가스가 주입되는 챔버 내에서 수행될 수 있다.
불활성 가스의 예시로서 N2, Ar, He를 들 수 있으나, 불활성 가스의 종류가 이에 한정되는 것은 아니다.
질소를 포함하는 반응성 가스의 예시로서 NH2, NH3을 들 수 있으나, 질소를 포함하는 반응성 가스의 종류가 이에 한정되는 것은 아니다.
일 실시예에서, HPN 공정이 수행될 때 챔버 내에서 질소를 포함하는 반응성 가스의 농도는 5% 이상일 수 있다. 예컨대 HPN 공정이 수행될 때 챔버 내에서 질소를 포함하는 반응성 가스의 농도는 5% 내지 100%일 수 있다.
일 실시예에서, HPN 공정이 수행될 때 챔버의 내부 기압은 2 내지 50기압으로 유지될 수 있다.
일 실시예에서, HPN 공정이 수행될 때 챔버의 내부 온도는 200 내지 1000℃로 유지될 수 있다.
전술한 바와 같은 배리어층(200)에 대한 질화 공정이 수행되면 배리어층(200)의 등각성이 높아지므로 배리어층(200)의 전기적 특성이 향상될 수 있다. 또한 배리어층(200)이 높은 등각성을 갖게 되면 배리어층(200) 상에 형성되는 금속 전극(204)의 등각성도 높아지므로 금속 전극(204)의 전기적 특성도 향상될 수 있다.
배리어층(200)에 대한 질화 공정(24)이 수행된 후, 질화된 배리어층(200) 상에 금속 전극(204)이 형성될 수 있다.
금속 전극(204)은 플라즈마 스퍼터링이나 증발 방식과 같은 PVD 공정에 의해서 형성될 수 있으나, 금속 전극(204)의 형성 방법이 이에 한정되는 것은 아니다. 예시적으로, 금속 전극(204)은 W, Al, Ti, Ta, Co, Mo, Ru 또는 Cu와 같은 금속 물질을 포함할 수 있다.
한편, 다른 실시예에 따르면, 배리어층(200)에 대한 HPA 공정이 수행될 수 있다.
일 실시예에서, HPA 공정은 불활성 가스 분위기에서 수소를 포함하는 반응성 가스가 주입되는 챔버 내에서 수행될 수 있다.
불활성 가스의 예시로서 N2, Ar, He를 들 수 있으나, 불활성 가스의 종류가 이에 한정되는 것은 아니다.
수소를 포함하는 반응성 가스의 예시로서 H2, D2를 들 수 있으나, 수소를 포함하는 반응성 가스의 종류가 이에 한정되는 것은 아니다.
일 실시예에서, HPA 공정이 수행될 때 챔버 내에서 수소를 포함하는 반응성 가스의 농도는 5% 이상일 수 있다. 예컨대 HPA 공정이 수행될 때 챔버 내에서 수소를 포함하는 반응성 가스의 농도는 5% 내지 100%일 수 있다.
일 실시예에서, HPA 공정이 수행될 때 챔버의 내부 기압은 2 내지 50기압으로 유지될 수 있다.
일 실시예에서, HPA 공정이 수행될 때 챔버의 내부 온도는 200 내지 1000℃로 유지될 수 있다.
일 실시예에서, 배리어층(200)에 대한 HPA 공정이 수행된 이후 배리어층(200)에 대한 HPN 공정이 수행될 수 있다. 다른 실시예에서, 배리어층(200)에 대한 HPN 공정이 수행된 이후 배리어층(200)에 대한 HPA 공정이 수행될 수 있다.
배리어층(200)에 대하여 HPA 공정 및 HPN 공정이 함께 수행되면 배리어층(200)에 대하여 HPN 공정만이 수행될 때보다 배리어층(200)의 등각성 및 금속 전극(204)의 등각성이 더욱 향상된다. 이에 따라서 배리어층(200)의 전기적 특성 및 금속 전극(204)의 전기적 특성이 더욱 향상될 수 있다.
이와 같은 과정에 의해서 도 8과 같은 반도체 소자가 완성될 수 있다.
도 9는 일반적인 반도체 소자 및 일 실시예에 따른 반도체 소자에 전압을 인가할 때 측정된 배리어층의 저항값을 나타내는 그래프이다.
도 9에서 M1은 도 1에 도시된 일반적인 반도체 소자, 즉 배리어층(13)에 대한 HPN 공정 또는 HPA 공정이 수행되지 않은 반도체 소자이다. 또한 도 9에서 M2는 도 3과 같은 구조를 가지며 배리어층(23)에 대하여 HPN 공정이 수행된 반도체 소자이다. 또한 도 9에서 M3은 도 3과 같은 구조를 가지며 배리어층(23)에 대하여 HPA 공정 및 HPN 공정이 수행된 반도체 소자이다.
도 9에 도시된 바와 같이, 반도체 소자(M1)에 전압을 인가할 때 배리어층(13)의 저항값은, 반도체 소자(M2)에 전압을 인가할 때 배리어층(23)의 저항값보다 크다. 이러한 결과에 따르면, 배리어층에 HPN 공정이 적용되면 배리어층의 등각성이 향상됨으로써 배리어층의 저항이 감소함을 알 수 있다.
또한 도 9에 도시된 바와 같이, 반도체 소자(M2)에 전압을 인가할 때 배리어층(23)의 저항값은, 반도체 소자(M3)에 전압을 인가할 때 배리어층(23)의 저항값보다 크다. 이러한 결과에 따르면, 배리어층에 HPA 공정 및 HPN 공정이 함께 적용되면, 배리어층에 HPN 공정만이 적용될 때보다 배리어층의 등각성이 향상됨으로써 배리어층의 저항이 더욱 감소함을 알 수 있다.
도 10은 일반적인 반도체 소자 및 일 실시예에 따른 반도체 소자에 전압을 인가할 때 측정된 금속 전극의 저항값을 나타내는 그래프이다.
도 10에서 M1은 도 1에 도시된 일반적인 반도체 소자, 즉 배리어층(13)에 대한 HPN 공정 또는 HPA 공정이 수행되지 않은 반도체 소자이다. 또한 도 10에서 M2는 도 3과 같은 구조를 가지며 배리어층(23)에 대하여 HPN 공정이 수행된 반도체 소자이다. 또한 도 10에서 M3은 도 3과 같은 구조를 가지며 배리어층(23)에 대하여 HPA 공정 및 HPN 공정이 수행된 반도체 소자이다.
도 10에 도시된 바와 같이, 반도체 소자(M1)에 전압을 인가할 때 금속 전극(14)의 저항값은, 반도체 소자(M2)에 전압을 인가할 때 금속 전극(25)의 저항값보다 크다. 이러한 결과에 따르면, 배리어층에 HPN 공정이 적용되면 금속 전극의 등각성이 향상됨으로써 금속 전극의 저항이 감소함을 알 수 있다.
또한 도 10에 도시된 바와 같이, 반도체 소자(M2)에 전압을 인가할 때 금속 전극(25)의 저항값은, 반도체 소자(M3)에 전압을 인가할 때 금속 전극(25)의 저항값보다 크다. 이러한 결과에 따르면, 배리어층에 HPA 공정 및 HPN 공정이 함께 적용되면, 배리어층에 HPN 공정만이 적용될 때보다 금속 전극의 등각성이 향상됨으로써 금속 전극의 저항이 더욱 감소함을 알 수 있다.
이상과 같이 본 명세서에 대해서 예시한 도면을 참조로 하여 설명하였으나, 본 명세서에 개시된 실시예와 도면에 의해 본 발명이 한정되는 것은 아니며, 통상의 기술자에 의해 다양한 변형이 이루어질 수 있을 것이다. 아울러 앞서 본 명세서의 실시예를 설명하면서 본 명세서의 구성에 따른 효과를 명시적으로 기재하여 설명하지 않았을지라도, 해당 구성에 의해 예측 가능한 효과 또한 인정되어야 한다.

Claims (10)

  1. 절연층을 형성하는 단계;
    상기 절연층 상에 배리어층을 형성하는 단계;
    상기 배리어층에 대한 질화 공정을 수행하는 단계; 및
    상기 배리어층 상에 금속 전극을 형성하는 단계를 포함하고,
    상기 질화 공정을 수행하는 단계는
    HPN(High Pressure Nitridation) 공정을 수행하는 단계를 포함하는
    반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 HPN 공정은 불활성 가스 분위기에서 질소를 포함하는 반응성 가스가 주입되는 챔버 내에서 수행되는
    반도체 소자의 제조 방법.
  3. 제2항에 있어서,
    상기 HPN 공정이 수행될 때 상기 챔버 내에서 상기 반응성 가스의 농도는 5% 이상인
    반도체 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 HPN 공정이 수행될 때 챔버의 내부 기압은 2 내지 50기압으로 유지되는
    반도체 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 HPN 공정이 수행될 때 챔버의 내부 온도는 200 내지 1000℃로 유지되는
    반도체 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 배리어층에 대한 HPA(High Pressure Anneal) 공정을 수행하는 단계를 더 포함하는
    반도체 소자의 제조 방법.
  7. 제6항에 있어서,
    상기 HPA 공정은 불활성 가스 분위기에서 수소를 포함하는 반응성 가스가 주입되는 챔버 내에서 수행되는
    반도체 소자의 제조 방법.
  8. 제7항에 있어서,
    상기 HPA 공정이 수행될 때 상기 챔버 내에서 상기 반응성 가스의 농도는 5% 이상인
    반도체 소자의 제조 방법.
  9. 제6항에 있어서,
    상기 HPA 공정이 수행될 때 챔버의 내부 기압은 2 내지 50기압으로 유지되는
    반도체 소자의 제조 방법.
  10. 제6항에 있어서,
    상기 HPA 공정이 수행될 때 챔버의 내부 온도는 200 내지 1000℃로 유지되는
    반도체 소자의 제조 방법.
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