WO2021040183A1 - 빅스비아이트 결정을 함유하는 금속 산화물 채널층을 구비하는 박막트랜지스터 및 수직형 비휘발성 메모리 소자 - Google Patents

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channel layer
oxide channel
layer
thin film
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정재경
양현지
설현주
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한양대학교 산학협력단
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Definitions

  • the present invention relates to a semiconductor device, and specifically to a transistor including an oxide semiconductor film.
  • an amorphous silicon film or a polycrystalline silicon film is used depending on the purpose.
  • an amorphous silicon film that can have relatively uniform characteristics even if it is formed over a large area.
  • an element including a driving circuit or the like it is preferable to use a polycrystalline silicon film capable of exhibiting high field-effect mobility.
  • a method for forming the polycrystalline silicon film a method of treating an amorphous silicon film with high temperature heat treatment or laser light is known.
  • the oxide semiconductor layer is mostly an amorphous layer, and it is known that it is not electrically and chemically stable, and it is known that it is difficult to exhibit sufficient field-effect mobility.
  • An object of the present invention is to provide a thin film transistor and a vertical nonvolatile memory device including a polycrystalline oxide semiconductor thin film exhibiting high field-effect mobility.
  • an aspect of the present invention provides a thin film transistor.
  • the thin film transistor includes a gate electrode and a metal oxide channel layer having semiconducting properties while having a Bixbyite crystal crossing the upper or lower portion of the gate electrode.
  • An insulating layer is disposed between the gate electrode and the metal oxide channel layer. Source and drain electrodes are electrically connected to both ends of the metal oxide channel layer, respectively.
  • the metal oxide channel layer may include bixbyite grains, and in this case, the metal oxide channel layer may have a (222) diffraction peak and a (400) diffraction peak on the XRD spectrum.
  • the metal oxide channel layer may be a pseudo-single crystal in which a bixbyite crystal is preferentially oriented, and in this case, the metal oxide channel layer is a pseudo-single crystal in which a diffraction peak of (222) without a (400) diffraction peak appears on the XRD spectrum Can be
  • the metal oxide channel layer may be an In-Ga oxide layer (IGO) having a content of 60 to 90 at% of In relative to the total number of atoms of In and Ga. Further, the metal oxide channel layer may be an In-Ga oxide layer (IGO) having a content of 63 to 70 at% of In relative to the total number of atoms of In and Ga.
  • an aspect of the present invention provides a vertical nonvolatile memory device.
  • the device includes a substrate and an insulating pillar extending in a direction above the substrate. Interlayer insulating layers and control gate patterns alternately stacked on the side of the insulating pillar are disposed.
  • a metal oxide channel layer having a semiconducting property is disposed on the insulating pillar between the insulating pillar and the control gate patterns and having a Bixbyite crystal extending along the insulating pillar.
  • a tunnel insulating layer, a charge trapping layer, and a blocking insulating layer are sequentially disposed between the metal oxide channel layer and each of the control gate patterns.
  • the metal oxide channel layer may be polycrystalline including bixbyite crystal grains, or pseudo-single crystal in which bixbyite crystals are preferentially oriented.
  • the metal oxide channel layer may be polycrystalline in which (222) diffraction peaks and (400) diffraction peaks appear together on the XRD spectrum, or pseudo-single crystals in which (222) diffraction peaks appear without (400) diffraction peaks.
  • the metal oxide channel layer may be an In-Ga oxide layer (IGO) having a content of 60 to 90 at% of In relative to the total number of atoms of In and Ga.
  • the metal oxide channel layer may be an In-Ga oxide layer (IGO) having a content of 63 to 70 at% of In relative to the total number of atoms of In and Ga.
  • an aspect of the present invention provides a method of manufacturing a thin film transistor.
  • the thin film transistor is electrically connected to a gate electrode, a metal oxide channel layer crossing the upper or lower portion of the gate electrode, an insulating film disposed between the gate electrode and the metal oxide channel layer, and both ends of the metal oxide channel layer.
  • the metal oxide channel layer may represent a Bixbyite crystal and may have semiconducting properties.
  • the metal oxide channel layer may be formed by performing annealing after deposition at a temperature of 500 to 800° C. when In is about 63 to 70 at% relative to the total number of atoms of In and Ga.
  • the metal oxide channel layer may be formed of a quasi-single crystal bixbyite crystalline according to priority orientation.
  • the metal oxide channel layer may be formed by performing annealing after deposition at a temperature of 300 to 500° C. when In is about 71 to 85 at% relative to the total number of atoms of In and Ga.
  • the metal oxide channel layer may be formed of polycrystalline material including bixbyite crystal grains.
  • a vertical nonvolatile memory device and a thin film transistor including a crystalline oxide semiconductor thin film exhibiting high field-effect mobility it is possible to provide a vertical nonvolatile memory device and a thin film transistor including a crystalline oxide semiconductor thin film exhibiting high field-effect mobility.
  • FIG. 1 is a cross-sectional view showing a thin film transistor according to an embodiment of the present invention.
  • FIG. 2 is a cross-sectional view showing a method of manufacturing a thin film transistor according to another embodiment of the present invention.
  • FIG 3 is a cross-sectional view showing a method of manufacturing a thin film transistor according to another embodiment of the present invention.
  • 4A to 4F are cross-sectional views illustrating a method of manufacturing a vertical nonvolatile memory device according to another embodiment of the present invention.
  • 5A to 5D are cross-sectional views illustrating a method of manufacturing a vertical nonvolatile memory device according to another embodiment of the present invention.
  • FIG. 6A is an XRD (X-ray diffraction) spectrum of semiconductor layers of TFTs according to Preparation Example 1, Preparation Example 5, and Comparative Example 1
  • FIG. 6B is Preparation Example 2
  • Preparation Example 6 and Comparative Example 2 XRD spectra of the semiconductor layers of the TFTs according to are shown
  • FIG. 6C is an XRD spectrum of the semiconductor layers of the TFTs according to Preparation Example 3, Preparation Example 7, and Comparative Example 3
  • FIG. 6D is Preparation Example 4, XRD spectra of the semiconductor layers of TFTs according to Preparation Example 8 and Comparative Example 4 are shown.
  • 7A and 7B are SEM photographs of the surfaces of semiconductor layers of TFTs according to Preparation Examples 1 and 5, respectively.
  • 8A and 8B are SEM photographs of the surfaces of semiconductor layers of TFTs according to Preparation Examples 2 and 6, respectively.
  • 9A and 9B are SEM photographs of the surfaces of semiconductor layers of TFTs according to Preparation Examples 3 and 7 respectively.
  • 10A and 10B are SEM photographs of the surfaces of semiconductor layers of TFTs according to Preparation Examples 4 and 8, respectively.
  • 11A and 11B are graphs showing transfer characteristics (I DS -V GS ) of TFTs according to Preparation Examples 1 and 5, respectively.
  • FIGS. 12A and 12B are graphs showing transfer characteristics (I DS -V GS ) of TFTs according to Preparation Example 2 and Preparation Example 6, respectively.
  • 13A and 13B are graphs showing transfer characteristics (I DS -V GS ) of TFTs according to Preparation Example 3 and Preparation Example 7, respectively.
  • FIGS. 14A and 14B are graphs showing transfer characteristics (I DS -V GS ) of TFTs according to Preparation Examples 4 and 8, respectively.
  • FIG. 1 is a cross-sectional view showing a thin film transistor according to an embodiment of the present invention.
  • a substrate 10 may be provided.
  • the substrate 10 may be a semiconductor, metal, glass, or polymer substrate.
  • a gate electrode 20 extending in one direction may be formed on the substrate 10.
  • the gate electrode 20 may be formed using Al, Cr, Cu, Ta, Ti, Mo, W, or an alloy thereof.
  • a gate insulating layer 30 may be formed on the gate electrode 20.
  • the gate insulating film 30 may be a silicon oxide film, a silicon oxynitride film, an aluminum oxide film, an aluminum oxynitride film, or a composite film thereof.
  • a metal oxide channel layer 45 patterned to cross the upper portion of the gate electrode 20 may be formed on the gate insulating layer 30.
  • the metal oxide channel layer 45 may be in an amorphous state as deposited as an In-Ga oxide layer.
  • the metal oxide channel layer 45 may be formed using various methods used in the present technical field, and as an example, it may be formed using a physical vapor deposition method such as sputtering or a chemical vapor deposition method such as a chemical vapor deposition method and an atomic layer deposition method. And can also be patterned using a variety of methods used in the art.
  • the metal oxide channel layer 45 may be formed to a thickness of several to tens of nm, for example, 5 to 50 nm, and, for example, a thickness of 10 to 30 nm.
  • forming the metal oxide channel layer 45 using an atomic layer deposition method may be performed using an In source, an oxidizing agent, and a Ga source.
  • TMIn trimethyl indium
  • TMGa trimethyl gallium
  • the temperature in the chamber may be about 150 to 250°C.
  • the ratio of each metal can be easily adjusted by controlling the injection time and the number of injections of the metal sources, and has high density and excellent film quality. Thin films can be deposited.
  • the metal oxide channel layer 45 is formed between the source electrode 50S and the drain electrode 50D by forming a source electrode 50S and a drain electrode 50D on both ends of the metal oxide channel layer 45. In particular, a region in which the metal oxide channel layer 45 overlaps the gate electrode 20 may be exposed.
  • the source electrode 50S and the drain electrode 50D are at least one of aluminum (Al), neodymium (Nd), silver (Ag), chromium (Cr), titanium (Ti), tantalum (Ta), and molybdenum (Mo).
  • a metal or an alloy containing them, or a metal oxide conductive film it may be formed using ITO (Indium Tin Oxide).
  • the substrate on which the source/drain electrodes 50S and 50D are formed may be subjected to post-deposition annealing (PDA).
  • PDA post-deposition annealing
  • the annealing after deposition may be performed at a temperature of about 300 to 800° C., for example, about 400 to 750° C., specifically, 500 to 750° C. in an atmospheric atmosphere.
  • the metal oxide channel layer 45 may have a difference depending on the content ratio of In, but the conductivity may be improved by semiconducting properties in a state close to insulation, and a Bixbyite crystal having a ⁇ 111 ⁇ crystal plane may be generated.
  • an ohmic junction may be formed between the source/drain electrodes 50S and 50D and the metal oxide channel layer 45.
  • the metal oxide channel layer 45 is an In-Ga oxide layer (IGO)
  • In is about 60 to 90 at%, as an example, about 63 to 85 at%, about 66 to the total number of atoms of In and Ga. It can have 82 at%.
  • the In-Ga oxide (IGO) may generate a Bixbyite crystal during the post-deposition annealing (PDA) process while also exhibiting semiconducting properties. Bixbyite crystals appear in the In 2 O 3 composition, and In 2 O 3 is known to have conductivity, not semiconductivity.
  • a metal oxide channel layer 45 that has a Bixbyite crystal and exhibits semiconducting properties, and further discloses a metal oxide channel layer 45 that is an alloy oxide of In and Ga and exhibits a Bixbyite crystal.
  • the metal oxide channel layer 45 is an In-Ga oxide layer (IGO)
  • In is about 60 to 70 at% relative to the total number of atoms of In and Ga, as an example, about 63 to 69 at%, specifically It may have about 65 to 67 at%.
  • In-Ga oxide (IGO) is a single crystal as Bixbyite crystals having a ⁇ 111 ⁇ crystal plane with preferential orientation are grown when annealing after deposition to be described later is about 500°C to 800°C.
  • a similar crystal structure can be formed to show very high electron mobility.
  • the metal oxide channel layer 45 is an In-Ga oxide layer (IGO)
  • In is about 71 to 90 at% relative to the total number of atoms of In and Ga, as an example, about 73 to 85 at%, specifically It may have about 75 to 82 at%.
  • In-Ga oxide (IGO) is annealing at about 300°C to 500°C, which will be described later.When it is performed at 400°C, a large number of Bixbyite crystal grains having a ⁇ 111 ⁇ crystal plane are formed, resulting in relatively high electron transfer. Can represent degrees.
  • the crystallized metal oxide channel layer 45 may be a polycrystalline having Bixbyite grains or a pseudo-single crystal in which Bixbyite crystals are preferentially oriented.
  • a (222) diffraction peak which is one of ⁇ 111 ⁇ , which means a Bixbyite crystal plane, may be observed around 31° (2 ⁇ ) on the XRD spectrum.
  • the crystallized metal oxide channel layer 45 is polycrystalline in which (400) diffraction peaks appear together with (222) diffraction peaks on the XRD spectrum, or (400) pseudo- It can be monocrystalline.
  • FIG. 2 is a cross-sectional view showing a method of manufacturing a thin film transistor according to another embodiment of the present invention.
  • the method of manufacturing the thin film transistor according to the present embodiment may be similar to the method of manufacturing the thin film transistor described with reference to FIG. 1 except for the following description.
  • a gate electrode 20 extending in one direction may be formed on a substrate 10, and a gate insulating layer 30 may be formed on the gate electrode 20.
  • a source electrode 50S and a drain electrode 50D may be formed on the gate insulating layer 30. At least a portion of a portion of the gate insulating layer 30 overlapping the gate electrode 20 between the source electrode 50S and the drain electrode 50D may be exposed.
  • a metal oxide channel layer 45 may be formed to cover the exposed gate insulating layer 30 and the source electrode 50S and the drain electrode 50D.
  • the substrate on which the metal oxide channel layer 45 is formed may be subjected to thermal treatment (PDA) after deposition.
  • the metal oxide channel layer 45 and post-deposition heat treatment may be as described with reference to FIG. 1.
  • FIG. 3 is a cross-sectional view showing a method of manufacturing a thin film transistor according to another embodiment of the present invention.
  • the method of manufacturing the thin film transistor according to the present embodiment may be similar to the method of manufacturing the thin film transistor described with reference to FIG. 1 except for the following description.
  • a buffer layer 15 may be formed on the substrate 10.
  • the buffer layer 15 may be a silicon oxide film, a silicon oxynitride film, a silicon nitride film, or a composite film thereof.
  • a metal oxide channel layer may be sequentially formed on the buffer layer 15 and patterned to form a patterned metal oxide channel layer 45 on the buffer layer 15. After the metal oxide channel layer is deposited and patterned, or in a patterned state, the resulting product may be subjected to a heat treatment (PDA) heat treatment after deposition.
  • PDA heat treatment
  • the metal oxide channel layer 45 and post-deposition heat treatment may be as described with reference to FIG. 1.
  • a gate insulating layer 30 may be formed on the metal oxide channel layer 45.
  • a gate electrode 20 crossing the upper portion of the metal oxide channel layer 45 may be formed on the gate insulating layer 30.
  • An interlayer insulating layer 35 covering the gate electrode 20 may be formed on the gate electrode 20.
  • the interlayer insulating film 35 may be a silicon oxide film, a silicon oxynitride film, a silicon nitride film, or a composite film thereof.
  • Contact holes exposing both ends of the metal oxide channel layer 45 are formed in the interlayer insulating layer 35 and the gate insulating layer 30 thereunder, and the metal oxide channel layer 45 is formed in the contact holes.
  • a source electrode 50S and a drain electrode 50D connected to both ends of the may be formed. Thereafter, a heat treatment to improve ohmic bonding between the metal oxide channel layer 45 and the source/drain electrodes 50S and 50D may be performed.
  • FIGS. 4A to 4F are cross-sectional views illustrating a method of manufacturing a vertical nonvolatile memory device according to another embodiment of the present invention.
  • the vertical nonvolatile memory device may be a NAND flash memory device.
  • a lower insulating layer 113 may be formed on the substrate 100.
  • a stack S in which a plurality of control gate layers 115 and a plurality of interlayer insulating layers 117 are alternately stacked may be formed on the lower insulating layer 113.
  • n pairs of the control gate layer 115 and the interlayer insulating layer 117 may be stacked to form a stack including unit layers L1, L2, ..., Ln.
  • the substrate 100 may include an impurity region 105 that is doped with impurities and has an improved conductivity compared to a bulk substrate.
  • the impurity region 105 may be a common source line.
  • the substrate 100 is a semiconductor substrate, for example, an IV-IV compound such as monocrystalline silicon, silicon-germanium, or silicon carbide, a III-V compound, or an II-VI compound substrate, or on any such substrate.
  • the semiconductor layer may be formed.
  • the control gate layer 115 may include a semiconductor material, for example, doped polysilicon; Or, as an example of a metal, tungsten, copper, aluminum, tantalum, titanium, cobalt, titanium nitride, or alloys thereof may be included.
  • the lower insulating layer 113 and the interlayer insulating layer 117 may be a silicon oxide layer, a silicon oxynitride layer, a silicon nitride layer, or a composite layer thereof.
  • the substrate 100 passes through the stack, that is, the alternately stacked control gate layers 115, the plurality of interlayer insulating layers 117, and the lower insulating layer 113.
  • An opening H exposing the impurity region 105 may be formed.
  • control gate layer 115 exposed in the sidewall of the opening H is selectively recessed to form the control gate patterns 115a disposed between the interlayer insulating layers 117 and at the same time, the control gate layer 115 is formed on the sidewall.
  • the grooves Ha in which the pattern 115a is exposed and the insulating layers 117 and 113 are exposed may be formed on the upper and lower portions.
  • a blocking insulating layer 122 is conformally formed on the inner surfaces of the grooves Ha and the sidewalls of the opening H, and a charge trapping layer 125 is formed on the blocking insulating layer 122. Also, after conformally forming, the charge trapping layer 125 and the blocking insulating layer 122 may be sequentially anisotropically etched. As a result, a blocking insulating layer 122 conformally coating the inner surfaces of the grooves Ha and a charge trapping layer 125 filling the grooves Ha surface-coated with the blocking insulating layer 122 may be formed. .
  • the blocking insulating layer 122 may be referred to as an inter gate insulating layer (IGD), and as an example, may be a silicon oxide layer, a silicon oxynitride layer, or an aluminum oxide layer having a high dielectric constant.
  • the charge trapping layer 125 may be referred to as a floating gate, and may be polysilicon, but is not limited thereto.
  • the charge trapping layer 125 is formed on the sidewall of the opening H by anisotropic etching.
  • a tunnel insulating layer 133 may be formed to cover it.
  • the present invention is not limited thereto, and the tunnel insulating layer 133 may be formed by oxidizing the charge trapping layer 125 exposed on the sidewall of the opening H.
  • the tunnel insulating layer 133 is an example of an aluminum oxide layer, and may be an Al 2 O 3 layer.
  • the tunnel insulating layer 133 may be formed using an atomic layer deposition method.
  • the tunnel insulating layer 133 may have a thickness of 5 nm to 10 nm.
  • a metal oxide channel layer 135 may be conformally formed on the sidewall of the opening H in which the tunnel insulating layer 133 is formed and on the common source line 105.
  • the metal oxide channel layer 135 is, for example, an In-Ga oxide layer, and may be in an amorphous state as deposited.
  • the metal oxide channel layer 135 may be formed using an atomic layer deposition method. Specifically, the formation of the metal oxide channel layer 135 using an atomic layer deposition method may be performed using an In source, an oxidizing agent, and a Ga source. For example, trimethyl indium (In(CH 3 ) 3 ) (TMIn), etc.
  • the In source can be used as the In source, and trimethyl gallium (Trimethyl Gallium; Ga(CH 3 ) 3 ) (TMGa), etc. may be used as the Ga source. May be used, and at least one of oxygen (O 2 ), ozone (O 3 ), water vapor (H 2 O), N 2 O, and CO 2 may be used as the oxidizing agent.
  • the temperature in the chamber may be about 150 to 250°C.
  • the metal oxide channel layer 135 is formed by using an atomic layer deposition method, the ratio of each metal can be easily adjusted by controlling the injection time and the number of injections of the metal sources, and has high density and excellent film quality. Thin films can be deposited.
  • the metal oxide channel layer 135 may be formed to a thickness of several to tens of nm, for example, 5 to 50 nm, and more specifically, 10 to 30 nm.
  • the substrate on which the metal oxide channel layer 135 is formed may be subjected to post-deposition annealing after deposition.
  • the annealing after deposition may be performed at a temperature of about 300 to 800° C., for example, about 400 to 750° C., specifically, 500 to 750° C. in an atmospheric atmosphere.
  • the metal oxide channel layer 135 may have a difference depending on the content ratio of In, but the conductivity may be improved by semiconducting properties in a state close to insulation, and a Bixbyite crystal having a 111 ⁇ crystal plane may be generated.
  • an ohmic junction may be formed between the common source line 105 and the metal oxide channel layer 135.
  • the metal oxide channel layer 135 is an In-Ga oxide layer (IGO)
  • In is about 60 to 90 at%, as an example, about 63 to 85 at%, about 66 to the total number of atoms of In and Ga. It can have 82 at%.
  • the In-Ga oxide (IGO) may generate a Bixbyite crystal during the post-deposition annealing (PDA) process while also exhibiting semiconducting properties. Bixbyite crystals appear in the In 2 O 3 composition, and In 2 O 3 is known to have conductivity, not semiconductivity.
  • a metal oxide channel layer 135 having a Bixbyite crystal and exhibiting semiconducting property and further, a metal oxide channel layer 135 representing a Bixbyite crystal while being an alloy oxide of In and Ga, is disclosed.
  • the metal oxide channel layer 135 is an In-Ga oxide layer (IGO)
  • In is about 60 to 70 at% relative to the total number of atoms of In and Ga, as an example, about 63 to 69 at%, specifically It may have about 65 to 67 at%.
  • In-Ga oxide (IGO) is a single crystal as Bixbyite crystals having a ⁇ 111 ⁇ crystal plane with preferential orientation are grown when annealing after deposition to be described later is about 500°C to 800°C.
  • a similar crystal structure can be formed to show very high electron mobility.
  • the metal oxide channel layer 135 is an In-Ga oxide layer (IGO)
  • In is about 71 to 90 at% relative to the total number of atoms of In and Ga, as an example, about 73 to 85 at%, specifically It may have about 75 to 82 at%.
  • In-Ga oxide (IGO) is annealing at about 300°C to 500°C, which will be described later.When it is performed at 400°C, a large number of Bixbyite crystal grains having a ⁇ 111 ⁇ crystal plane are formed, resulting in relatively high electron transfer. Can represent degrees.
  • the crystallized metal oxide channel layer 135, that is, the In-Ga oxide (IGO), may be a polycrystalline having Bixbyite crystal grains or a pseudo-single crystal in which Bixbyite crystals are preferentially oriented.
  • a (222) diffraction peak which is one of ⁇ 111 ⁇ , which means a Bixbyite crystal plane, may be observed around 31° (2 ⁇ ) on the XRD spectrum.
  • the crystallized metal oxide channel layer 135 is polycrystalline in which (400) diffraction peaks appear together with (222) diffraction peaks on the XRD spectrum, or (400) pseudo-diffraction peaks appear only (222) diffraction peaks without diffraction peaks. It can be monocrystalline.
  • the metal oxide channel layer 135 is anisotropically etched to form a patterned metal oxide channel layer 135 ′ stacked on the tunnel insulating layer 133 formed on the sidewall of the opening H.
  • the common source line 105 may be exposed in the opening H.
  • the opening H in which the metal oxide channel layer 135 ′ is formed is filled with a buried insulating layer, and the buried insulating layer is planarized and etched to expose the upper surface of the stack S, and at the same time, the insulating pillar ( 141a) and the upper cross section of the metal oxide channel layer 135 ′ surrounding the same may be exposed.
  • An upper electrode 155 covering the insulating pillar 141a and the metal oxide channel layer 135 ′ surrounding the insulating pillar 141a may be formed.
  • the upper electrode 155 may be a bit line or a conductive pad connected to the bit line.
  • the vertical nonvolatile memory device according to the present embodiment may include an insulating pillar 141a extending in the upper direction of the substrate 100. Interlayer insulating layers 117 and control gate patterns 115a alternately stacked on the side of the insulating pillar 141a may be disposed. A polycrystalline or Bixbyite crystal including Bixbyite crystal grains stacked on the insulating pillar 141a between the insulating pillar 141a and the control gate patterns 115a and extending along the insulating pillar 141a is preferred. Oriented quasi-single crystal metal oxide channel layers 135 ′ may be sequentially disposed.
  • the metal oxide channel layer 135 ′ may be disposed to surround the sidewall of the insulating pillar 141a.
  • a tunnel insulating layer 133, a charge trapping layer 125, and a blocking insulating layer 122 are sequentially disposed between the metal oxide channel layer 135' and each of the control gate patterns 115a.
  • the width of the control gate pattern 115a parallel to the substrate surface is narrower than the width of the interlayer insulating layers 117 located above and below the control gate pattern 115a.
  • the grooves Ha in which the pattern 115a is exposed and the interlayer insulating layer 117 is exposed may be defined at the upper and lower portions, and the blocking insulating layer 122 may conformally coat the inner surfaces of the grooves Ha,
  • the charge trapping layer 125 may fill the grooves Ha surface-coated with the blocking insulating layer 122.
  • the tunnel insulating layer 133 may cover the charge trapping layer 125.
  • FIGS. 4A to 4D are cross-sectional views illustrating a method of manufacturing a vertical nonvolatile memory device according to another embodiment of the present invention.
  • the device manufacturing method according to the present embodiment may be similar to the device manufacturing method described with reference to FIGS. 4A to 4F, except for the following description.
  • a lower insulating layer 113 may be formed on the substrate 100.
  • a stack S in which a plurality of control gate layers and a plurality of interlayer insulating layers 117 are alternately stacked on the lower insulating layer 113 may be formed.
  • n pairs of the control gate layer 115 and the interlayer insulating layer 117 may be stacked to form a stack including unit layers L1, L2, ..., Ln.
  • the substrate 100 may include an impurity region 105 that is doped with impurities and has an improved conductivity compared to a bulk substrate.
  • the impurity region 105 may be a common source line.
  • the stack that is, the plurality of alternately stacked control gate layers, the plurality of interlayer insulating layers 117, and the lower insulating layer 113 are passed through the substrate 100, specifically, the impurity region 105
  • An opening H exposed to the inside may be formed.
  • the control gate pattern 115a interposed between the insulating layers 117 and 113 may be defined by the formation of the opening H, and the control gate pattern 115a may be exposed in the sidewall of the opening H. I can.
  • the charge trapping layer 125 may be a silicon nitride layer, but is not limited thereto.
  • the blocking insulating layer 122 may be a silicon oxide layer, a silicon oxynitride layer, or an aluminum oxide layer having a high dielectric constant.
  • the tunnel insulating layer 133 is an example of an aluminum oxide layer, and may be an Al 2 O 3 layer.
  • the tunnel insulating layer 133 may be formed using an atomic layer deposition method.
  • the tunnel insulating layer 133 may have a thickness of 5 nm to 10 nm.
  • a metal oxide channel layer 135 may be conformally formed on the sidewall of the opening H in which the tunnel insulating layer 133 is formed and on the common source line 105.
  • the substrate on which the metal oxide channel layer 135 is formed may be subjected to post-deposition annealing after deposition.
  • the metal oxide channel layer 135 and the post-deposition heat treatment may be as described with reference to FIG. 4D, and the metal oxide channel layer 135 is crystallized by the post-deposition heat treatment to have Bixbyite crystal grains. Bixbyite crystals may be transformed into a pseudo-single crystal metal oxide channel layer 135 that is preferentially oriented.
  • the metal oxide channel layer 135 is anisotropically etched to form a patterned metal oxide channel layer 135 ′ stacked on the tunnel insulating layer 133 formed on the sidewall of the opening H.
  • the common source line 105 may be exposed in the opening H.
  • the opening H in which the metal oxide channel layer 135 ′ is formed is filled with a buried insulating layer, and the buried insulating layer is planarized and etched to expose the upper surface of the stack S, and at the same time, the insulating pillar ( 141a) and the upper cross section of the metal oxide channel layer 135 ′ surrounding the same may be exposed.
  • An upper electrode 155 may be formed to cover the insulating pillar 141a and the metal oxide channel layer 135 ′ having an exposed upper surface thereof while surrounding the insulating pillar 141a.
  • the upper electrode 155 may be a bit line or a conductive pad connected to the bit line.
  • the vertical nonvolatile memory device according to the present embodiment may include an insulating pillar 141a extending in the upper direction of the substrate 100. Interlayer insulating layers 117 and control gate patterns 115a alternately stacked on the side of the insulating pillar 141a may be disposed. A polycrystalline metal oxide channel layer 135' is sequentially stacked on the insulating pillar 141a between the insulating pillar 141a and the control gate patterns 115a and extending along the insulating pillar 141a. Can be placed.
  • the sidewall of the insulating pillar 141a may be disposed so that a polycrystalline or a pseudo-single crystal metal oxide channel layer 135 ′ in which the Bixbyite crystals are preferentially oriented may surround the sidewall of the insulating pillar 141a.
  • a tunnel insulating layer 133, a charge trapping layer 125, and a blocking insulating layer 122 are sequentially disposed between the polycrystalline metal oxide channel layer 135' and each of the control gate patterns 115a.
  • the tunnel insulating layer 133, the charge trapping layer 125, and the blocking insulating layer 122 may be disposed to extend into a region between the metal oxide channel layer 135 ′ and the interlayer insulating layers 117.
  • the tunnel insulating layer 133, the charge trapping layer 125, and the blocking insulating layer 122 may be disposed on the metal oxide channel layer 135 ′ to surround the sidewall of the insulating pillar 141a.
  • the p-type Si wafer was thermally oxidized to grow a 100 nm SiO 2 layer on the p-type Si wafer.
  • a semiconductor pattern was deposited using RF sputtering in an argon atmosphere and a shadow mask at 15 nm aI 1-x G x O (see Table 1 below for the content ratio of In and Ga).
  • the RF power was 100W and the chamber pressure was 3mTorr.
  • a shadow mask was disposed on the semiconductor pattern and ITO was deposited using DC sputtering in an Ar atmosphere to form ITO source/drain electrodes on both ends of the semiconductor pattern.
  • the DC power was 50W and the operating pressure was 5mTorr.
  • the width of the semiconductor pattern was 1000 ⁇ m, and the length of the semiconductor pattern exposed between the source/drain electrodes was 300 ⁇ m. Thereafter, post-deposition annealing (PDA) was performed at 400°C or 700°C for 1 hour in an O 2 atmosphere. Samples were prepared in which the content ratio of In and Ga and PDA temperature were different as shown in Table 1 below.
  • a TFT was manufactured in the same manner as in Preparation Example except that post-deposition annealing was not performed, and the content ratio of In and Ga in each example is shown in Table 1 below.
  • FIG. 6A is an XRD (X-ray diffraction) spectrum of semiconductor layers of TFTs according to Preparation Example 1, Preparation Example 5, and Comparative Example 1
  • FIG. 6B is Preparation Example 2
  • Preparation Example 6 and Comparative Example 2 XRD spectra of the semiconductor layers of the TFTs according to are shown
  • FIG. 6C is an XRD spectrum of the semiconductor layers of the TFTs according to Preparation Example 3, Preparation Example 7, and Comparative Example 3
  • FIG. 6D is Preparation Example 4
  • XRD spectra of the semiconductor layers of TFTs according to Preparation Example 8 and Comparative Example 4 are shown.
  • 7A and 7B are SEM photographs of the surfaces of semiconductor layers of TFTs according to Preparation Examples 1 and 5, respectively, and FIGS.
  • FIGS. 10A and 10B are the surfaces of the semiconductor layers of TFTs according to Preparation 4 and 8, respectively. These are SEM pictures. XRD analysis was performed using a step scan mode, with a step size (2 ⁇ ) of 0.02°, 0.3 seconds per step, and Cu-K ⁇ radiation (40 kV, 30 mA).
  • In 0.66 Ga 0.34 O is an amorphous phase similar to In 0.59 Ga 0.41 O when the PDA is not performed (Comparative Example 2) and when the PDA is performed at 400° C. (Preparation Example 2). However, it can be seen that when the PDA was performed at 700° C. (Preparation Example 6), a very large peak intensity corresponding to (222) was exhibited at around 31°.
  • Which In 0.66 Ga 0.34 O thin film when the heat treatment is performed at 700 °C, when viewed as a Bixbyite crystal having a ⁇ 111 ⁇ crystal plane in the thin film are preferred meaning that the formation has a orientation, and a grain boundary is not identified in FIG. 8 In 0.66 Ga 0.34 When the O thin film was heat-treated at 700° C., it was estimated that single-crystal like crystallization was performed.
  • 11A and 11B are graphs showing transfer characteristics (I DS -V GS ) of TFTs according to Preparation Examples 1 and 5, respectively.
  • 12A and 12B are graphs showing transfer characteristics (I DS -V GS ) of TFTs according to Preparation Example 2 and Preparation Example 6, respectively.
  • 13A and 13B are graphs showing transfer characteristics (I DS -V GS ) of TFTs according to Preparation Example 3 and Preparation Example 7, respectively.
  • 14A and 14B are graphs showing transfer characteristics (I DS -V GS ) of TFTs according to Preparation Examples 4 and 8, respectively.
  • Table 2 is the slope of the Preparation of 1 to 8 electromigration due to their TFT field even (field-effect electron mobility, ⁇ FE), a threshold voltage corresponding to less than (subthreshold swing, SS), and a threshold voltage (subthreshold voltage, V TH ).

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Abstract

박막트랜지스터 및 수직형 비휘발성 메모리 소자를 제공한다. 상기 박막트랜지스터는 게이트 전극, 및 상기 게이트 전극의 상부 또는 하부를 가로지르는 빅스비아이트(Bixbyite) 결정을 구비하면서 반도체성을 갖는 금속 산화물 채널층을 구비한다. 상기 게이트 전극과 상기 금속 산화물 채널층 사이에 절연막이 배치된다. 상기 금속 산화물 채널층의 양측 단부들에 소오스 및 드레인 전극들이 각각 전기적으로 접속한다.

Description

빅스비아이트 결정을 함유하는 금속 산화물 채널층을 구비하는 박막트랜지스터 및 수직형 비휘발성 메모리 소자
본 발명은 반도체 소자에 관한 것으로, 구체적으로는 산화물 반도체막을 구비하는 트랜지스터에 관한 것이다.
트랜지스터의 반도체막으로서 사용되는 실리콘막으로는, 목적에 따라 비정질 실리콘막 또는 다결정 실리콘막이 사용된다. 예컨대, 대형 표시 장치에 포함된 트랜지스터의 경우, 대면적으로 형성되더라도 비교적 특성이 균일하게 형성될 수 있는 비정질 실리콘막을 사용하는 것이 바람직하다. 다른 한 편으로, 구동 회로 등을 포함하는 소자의 경우, 높은 전계-효과 이동도를 나타낼 수 있는 다결정 실리콘막을 사용하는 것이 바람직하다. 상기 다결정 실리콘막을 형성하기 위한 방법으로, 비정질 실리콘막을 고온 가열 처리하거나 또는 레이저광으로 처리하는 방법이 알려져 있다.
최근 산화물 반도체를 트랜지스터의 채널층으로 사용하는 연구가 진행되고 있다(JP공개 2006-165528). 그러나, 산화물 반도체층은 대부분 비정질층으로, 전기적 그리고 화학적 안정하지 못한 것으로 알려져 있으며 충분한 전계-효과 이동도를 나타내기 어려운 것으로 알려져 있다.
본 발명이 해결하고자 하는 과제는, 높은 전계-효과 이동도를 나타내는 다결정질 산화물 반도체 박막을 구비하는 박막트랜지스터 및 수직형 비휘발성 메모리 소자를 제공함에 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 이루기 위하여 본 발명의 일 측면은 박막트랜지스터를 제공한다. 상기 박막트랜지스터는 게이트 전극, 및 상기 게이트 전극의 상부 또는 하부를 가로지르는 빅스비아이트(Bixbyite) 결정을 구비하면서 반도체성을 갖는 금속 산화물 채널층을 구비한다. 상기 게이트 전극과 상기 금속 산화물 채널층 사이에 절연막이 배치된다. 상기 금속 산화물 채널층의 양측 단부들에 소오스 및 드레인 전극들이 각각 전기적으로 접속한다.
상기 금속 산화물 채널층은 빅스비아이트 결정립들을 구비할 수 있고, 이 때 상기 금속 산화물 채널층은 XRD 스펙트럼 상에서 (222) 회절 피크와 더불어 (400) 회절피크가 같이 나타날 수 있다. 상기 금속 산화물 채널층은 빅스비아이트 결정이 우선배향된 유사-단결정일 수 있고, 이 때, 상기 금속 산화물 채널층은 XRD 스펙트럼 상에서 (400) 회절피크 없이 (222) 회절피크가 나타나는 유사-단결정일 수 있다. 상기 금속 산화물 채널층은 In 및 Ga의 합계 원자수 대비 In은 60 내지 90 at%의 함량을 갖는 In-Ga 산화물층(IGO)일 수 있다. 나아가, 상기 금속 산화물 채널층은 In 및 Ga의 합계 원자수 대비 In은 63 내지 70 at%의 함량을 갖는 In-Ga 산화물층(IGO)일 수 있다.
상기 과제를 이루기 위하여 본 발명의 일 측면은 수직형 비휘발성 메모리 소자를 제공한다. 상기 소자는 기판 및 상기 기판 상부 방향으로 연장되는 절연 기둥을 구비한다. 상기 절연 기둥의 측부에 교호적으로 적층된 층간 절연막들과 제어 게이트 패턴들이 배치된다. 상기 절연 기둥과 상기 제어 게이트 패턴들 사이에서 상기 절연 기둥 상에, 상기 절연 기둥을 따라 연장하는 빅스비아이트(Bixbyite) 결정을 구비하면서 반도체성을 갖는 금속 산화물 채널층이 배치된다. 상기 금속 산화물 채널층과 상기 각 제어 게이트 패턴 사이에 터널 절연막, 전하 포획층, 및 블로킹 절연막이 차례로 배치된다.
상기 금속 산화물 채널층은 빅스비아이트 결정립들을 구비하는 다결정질이거나, 혹은 빅스비아이트 결정이 우선배향된 유사-단결정일 수 있다. 상기 금속 산화물 채널층은 XRD 스펙트럼 상에서 (222) 회절 피크와 더불어 (400) 회절피크가 같이 나타나는 다결정질이거나 혹은 (400) 회절피크 없이 (222) 회절피크가 나타나는 유사-단결정일 수 있다.
상기 금속 산화물 채널층은 In 및 Ga의 합계 원자수 대비 In은 60 내지 90 at%의 함량을 갖는 In-Ga 산화물층(IGO)일 수 있다. 상기 금속 산화물 채널층은 In 및 Ga의 합계 원자수 대비 In은 63 내지 70 at%의 함량을 갖는 In-Ga 산화물층(IGO)일 수 있다.
상기 과제를 이루기 위하여 본 발명의 일 측면은 박막트랜지스터 제조방법을 제공한다. 상기 박막트랜지스터는 게이트 전극, 상기 게이트 전극의 상부 또는 하부를 가로지르는 금속 산화물 채널층, 상기 게이트 전극과 상기 금속 산화물 채널층 사이에 배치된 절연막, 및 상기 금속 산화물 채널층의 양측 단부들에 각각 전기적으로 접속하는 소오스 및 드레인 전극들을 포함하되, 상기 금속 산화물 채널층은 In 및 Ga의 합계 원자수 대비 In을 약 60 내지 90 at%로 함유하도록 형성하고, 300 내지 800 ℃의 온도로 증착후 어닐링을 수행하여 형성할 수 있다.
상기 금속 산화물 채널층은 빅스비아이트(Bixbyite) 결정을 나타내고 반도체성을 가질 수 있다. 상기 금속 산화물 채널층은 In 및 Ga의 합계 원자수 대비 In은 약 63 내지 70 at%일 때, 500 내지 800 ℃의 온도로 증착후 어닐링을 수행하여 형성할 수 있다. 상기 금속 산화물 채널층은 우선배향에 따른 유사-단결정 빅스비아이트 결정질로 형성될 수 있다. 상기 금속 산화물 채널층은 In 및 Ga의 합계 원자수 대비 In은 약 71 내지 85 at%일 때, 300 내지 500 ℃의 온도로 증착후 어닐링을 수행하여 형성할 수 있다. 상기 금속 산화물 채널층은 빅스비아이트 결정립들을 구비하는 다결정질로 형성될 수 있다.
본 발명의 실시예들에 따르면, 높은 전계-효과 이동도를 나타내는 결정질 산화물 반도체 박막을 구비하는 수직형 비휘발성 메모리 소자 및 박막트랜지스터를 제공할 수 있다.
그러나, 본 발명의 효과들은 이상에서 언급한 효과로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 박막트랜지스터를 나타낸 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 박막트랜지스터의 제조방법을 보여주는 단면도이다.
도 3는 본 발명의 또 다른 실시예에 따른 박막트랜지스터의 제조방법을 보여주는 단면도이다.
도 4a 내지 도 4f는 본 발명의 다른 실시예에 따른 수직형 비휘발성 메모리 소자의 제조방법을 나타낸 단면도들이다.
도 5a 내지 도 5d는 본 발명의 다른 실시예에 따른 수직형 비휘발성 메모리 소자의 제조방법을 나타낸 단면도들이다.
도 6a는 제조예 1, 제조예 5, 및 비교예 1에 따른 TFT들의 반도체층들에 대한 XRD (X-ray diffraction) 스펙트럼을 나타내고, 도 6b는 제조예 2, 제조예 6, 및 비교예 2에 따른 TFT들의 반도체층들에 대한 XRD 스펙트럼을 나타내고, 도 6c는 제조예 3, 제조예 7, 및 비교예 3에 따른 TFT들의 반도체층들에 대한 XRD 스펙트럼을 나타내고, 도 6d는 제조예 4, 제조예 8, 및 비교예 4에 따른 TFT들의 반도체층들에 대한 XRD 스펙트럼을 나타낸다.
도 7A 및 도 7B는 각각 제조예 1 및 제조예 5에 따른 TFT들의 반도체층들의 표면 SEM 사진들이다.
도 8A 및 도 8B는 각각 제조예 2 및 제조예 6에 따른 TFT들의 반도체층들의 표면 SEM 사진들이다.
도 9A 및 도 9B는 각각 제조예 3 및 제조예 7에 따른 TFT들의 반도체층들의 표면 SEM 사진들이다.
도 10A 및 도 10B는 각각 제조예 4 및 제조예 8에 따른 TFT들의 반도체층들의 표면 SEM 사진들이다.
도 11A 및 도 11B는 각각 제조예 1 및 제조예 5에 따른 TFT들의 전달특성 (IDS-VGS)을 나타내는 그래프들이다.
도 12A 및 도 12B는 각각 제조예 2 및 제조예 6에 따른 TFT들의 전달특성 (IDS-VGS)을 나타내는 그래프들이다.
도 13A 및 도 13B는 각각 제조예 3 및 제조예 7에 따른 TFT들의 전달특성 (IDS-VGS)을 나타내는 그래프들이다.
도 14A 및 도 14B는 각각 제조예 4 및 제조예 8에 따른 TFT들의 전달특성 (IDS-VGS)을 나타내는 그래프들이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 도면들에 있어서, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 본 실시예들에서 "제1", "제2", 또는 "제3"는 구성요소들에 어떠한 한정을 가하려는 것은 아니며, 다만 구성요소들을 구별하기 위한 용어로서 이해되어야 할 것이다.
도 1은 본 발명의 일 실시예에 따른 박막트랜지스터를 나타낸 단면도이다.
도 1을 참조하면, 기판(10)이 제공될 수 있다. 기판(10)은 반도체, 금속, 유리 또는 폴리머 기판일 수 있다. 상기 기판(10) 상에 일방향으로 연장되는 게이트 전극(20)을 형성할 수 있다. 상기 게이트 전극(20)은 Al, Cr, Cu, Ta, Ti, Mo, W, 또는 이들의 합금을 사용하여 형성할 수 있다. 상기 게이트 전극(20) 상에 게이트 절연막(30)을 형성할 수 있다. 상기 게이트 절연막(30)은 실리콘 산화막, 실리콘 산질화막, 알루미늄 산화막, 알루미늄 산질화막, 또는 이들의 복합막일 수 있다.
상기 게이트 절연막(30) 상에 상기 게이트 전극(20)의 상부를 가로지르도록 패터닝된 금속 산화물 채널층(45)을 형성할 수 있다. 상기 금속 산화물 채널층(45)은 일 예로서, In-Ga 산화물층으로 증착된 상태에서(as deposited) 비정질 상태에 있을 수 있다. 상기 금속 산화물 채널층(45)은 본 기술분야에서 사용되는 다양한 방법을 사용하여 형성될 수 있으며 일 예로서 스퍼터링 등의 물리적 증착법 또는 화학기상증착법, 원자층증착법 등의 화학적 증착법을 사용하여 형성될 수 있고, 또한 본 기술분야에서 사용되는 다양한 방법을 사용하여 패터닝될 수 있다. 상기 금속 산화물 채널층(45)은 수 내지 수십 nm의 두께, 예를 들어, 5 내지 50nm의 두께, 일 예로서 10 내지 30nm의 두께로 형성할 수 있다.
상기 금속 산화물 채널층(45)을 원자층 증착법을 사용하여 형성하는 것은 구체적으로, In 소오스와 산화제, 그리고 , Ga 소오스를 이용하여 수행할 수 있다. 예를 들어 In 소오스로는 트리메틸인듐(Trimethyl Indium; In(CH3)3)(TMIn) 등을 이용할 수 있고, Ga 소오스로는 트리메틸갈륨(Trimethyl Gallium; Ga(CH3)3)(TMGa) 등을 이용할 수 있으며, 산화제로는 예를 들어 산소(O2), 오존(O3), 수증기(H2O), N2O, CO2 등의 적어도 어느 하나를 이용할 수 있다. 원자층 증착법을 사용하여 상기 금속 산화물 채널층(45)을 형성함에 있어서, 챔버 내 온도는 약 150 내지 250℃일 수 있다. 또한, 원자층 증착법을 사용하여 상기 금속 산화물 채널층(45)을 형성하는 경우, 금속 소오스들의 주입시간 및 주입횟수 조절을 통해 각 금속의 비율을 용이하게 조절할 수 있으며, 높은 밀도 및 우수한 막질을 가지는 박막을 증착할 수 있다.
상기 금속 산화물 채널층(45)의 양측 단부들 상에 소오스 전극(50S)과 드레인 전극(50D)을 형성하여, 상기 소오스 전극(50S)과 드레인 전극(50D) 사이에 상기 금속 산화물 채널층(45)의 일부 표면 구체적으로, 상기 금속 산화물 채널층(45)이 상기 게이트 전극(20)과 중첩되는 영역을 노출시킬 수 있다. 소오스 전극(50S)과 드레인 전극(50D)은 알루미늄(Al), 네오디뮴(Nd), 은(Ag), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 및 몰리브덴(Mo) 중 적어도 어느 하나의 금속 또는 이들을 포함하는 합금, 또는 금속산화물 전도성막 일 예로서, ITO(Indium Tin Oxide)을 사용하여 형성할 수 있다.
상기 소오스/드레인 전극들(50S, 50D)이 형성된 기판을 증착후 열처리(post-deposition annealing, PDA)할 수 있다. 상기 증착후 어닐링은 대기 분위기에서 약 300 내지 800 ℃의 온도, 일 예로서 약 400 내지 750 ℃, 구체적으로는 500 내지 750 ℃에서 수행될 수 있다. 이 경우, 상기 금속 산화물 채널층(45)은 In의 함량비에 따라 차이가 있을 수 있지만 절연성에 가까운 상태에서 반도체성으로 전도도가 향상될 수 있고 {111} 결정면을 갖는 Bixbyite 결정이 생성될 수 있다. 이와 동시에 상기 소오스/드레인 전극들(50S, 50D)과 상기 금속 산화물 채널층(45) 사이에 오믹 접합이 형성될 수 있다.
상기 금속 산화물 채널층(45)이 In-Ga 산화물층(IGO)인 경우, In 및 Ga의 합계 원자수 대비 In은 약 60 내지 90 at%, 일 예로서 약 63 내지 85 at%, 약 66 내지 82 at%를 가질 수 있다. 이 범위 내에서 In-Ga 산화물(IGO)은 상기 증착후 어닐링(PDA) 과정에서 Bixbyite 결정을 생성하면서도 반도체성 또한 나타낼 수 있다. Bixbyite 결정은 In2O3 조성에서 나타나는 것으로, In2O3 는 반도체성이 아닌 전도성을 가지는 것으로 알려져 있다. 그러나, 본 실시예에서는 Bixbyite 결정을 가지면서도 반도체성을 나타내는 금속 산화물 채널층(45) 나아가, In과 Ga의 얼로이 산화물이면서 Bixbyite 결정을 나타내는 금속 산화물 채널층(45)을 개시한다.
나아가, 상기 금속 산화물 채널층(45)이 In-Ga 산화물층(IGO)인 경우, In 및 Ga의 합계 원자수 대비 In은 약 60 내지 70 at%, 일 예로서 약 63 내지 69 at%, 구체적으로 약 65 내지 67 at%를 가질 수 있다. 이 범위 내에서 In-Ga 산화물(IGO)은 후술하는 증착후 어닐링이 약 500도 내지 800 ℃ 일 예로서, 700도에서 진행된 경우 우선배향성을 가지고 {111} 결정면을 갖는 Bixbyite 결정이 성장됨에 따라 단결정 유사 결정구조가 형성되어 매우 높은 전자이동도를 나타낼 수 있다. 한편, 상기 금속 산화물 채널층(45)이 In-Ga 산화물층(IGO)인 경우, In 및 Ga의 합계 원자수 대비 In은 약 71 내지 90 at%, 일 예로서 약 73 내지 85 at%, 구체적으로 약 75 내지 82 at%를 가질 수 있다. 이 범위 내에서 In-Ga 산화물(IGO)은 후술하는 증착후 어닐링이 약 300도 내지 500 ℃ 일 예로서, 400도에서 진행된 경우 {111} 결정면을 갖는 Bixbyite 결정립들이 다수개 형성되어 비교적 높은 전자이동도를 나타낼 수 있다.
이와 같이, 상기 결정화된 금속 산화 채널층(45) 즉, In-Ga 산화물(IGO)은 Bixbyite 결정립들을 구비하는 다결정질 혹은 Bixbyite 결정이 우선배향된 유사-단결정인 금속 산화 채널층(45)일 수 있다. 구체적으로, 결정화된 금속 산화 채널층(45)은 XRD 스펙트럼 상에서 Bixbyite 결정면을 의미하는 {111} 중 하나인 (222) 회절 피크가 약 31°(2θ) 근처에서 관찰될 수 있다. 구체적으로, 결정화된 금속 산화 채널층(45)은 XRD 스펙트럼 상에서 (222) 회절 피크와 더불어 (400) 회절피크가 같이 나타나는 다결정질이거나 혹은 (400) 회절피크 없이 (222) 회절피크만 나타나는 유사-단결정질 일수 있다.
도 2는 본 발명의 다른 실시예에 따른 박막트랜지스터의 제조방법을 보여주는 단면도이다. 본 실시예에 따른 박막트랜지스터 제조방법은 후술하는 것을 제외하고는 도 1을 참고하여 설명한 박막트랜지스터 제조방법과 유사할 수 있다.
도 2를 참조하면, 기판(10) 상에 일방향으로 연장되는 게이트 전극(20)을 형성하고, 상기 게이트 전극(20) 상에 게이트 절연막(30)을 형성할 수 있다. 상기 게이트 절연막(30) 상에 소오스 전극(50S)과 드레인 전극(50D)을 형성할 수 있다. 상기 소오스 전극(50S)과 드레인 전극(50D) 사이에 게이트 절연막(30)의 상기 게이트 전극(20)에 중첩된 부분 중 적어도 일부가 노출될 수 있다. 상기 노출된 게이트 절연막(30) 및 상기 소오스 전극(50S)과 드레인 전극(50D)을 덮는 금속 산화물채널층(45)을 형성할 수 있다. 상기 금속 산화물 채널층(45)이 형성된 기판을 증착후 열처리(PDA)할 수 있다. 상기 금속 산화물 채널층(45) 및 증착후 열처리는 도 1을 참조하여 설명한 바와 같을 수 있다.
도 3는 본 발명의 또 다른 실시예에 따른 박막트랜지스터의 제조방법을 보여주는 단면도이다. 본 실시예에 따른 박막트랜지스터 제조방법은 후술하는 것을 제외하고는 도 1을 참고하여 설명한 박막트랜지스터 제조방법과 유사할 수 있다.
도 3a를 참조하면, 기판(10) 상에 버퍼층(15)을 형성할 수 있다. 상기 버퍼층(15)은 실리콘 산화막, 실리콘 산질화막, 실리콘 질화막, 또는 이들의 복합막일 수 있다.
상기 버퍼층(15) 상에 금속 산화물 채널층을 차례로 형성하고 패터닝하여 상기 버퍼층(15) 상에 패터닝된 금속 산화물 채널층(45)을 형성할 수 있다. 상기 금속 산화물 채널층을 증착하고 패터닝하지 않은 상태 혹은 패터닝한 상태에서, 결과물을 증착후 열처리(PDA) 열처리할 수 있다. 상기 금속 산화물 채널층(45) 및 증착후 열처리는 도 1을 참조하여 설명한 바와 같을 수 있다.
이 후, 상기 금속 산화물 채널층(45) 상에 게이트 절연막(30)을 형성할 수 있다. 상기 게이트 절연막(30) 상에 상기 금속 산화물 채널층(45)의 상부를 가로지르는 게이트 전극(20)을 형성할 수 있다. 상기 게이트 전극(20) 상에 상기 게이트 전극(20)을 덮는 층간 절연막(35)을 형성할 수 있다. 상기 층간 절연막(35)은 실리콘 산화막, 실리콘 산질화막, 실리콘 질화막, 또는 이들의 복합막일 수 있다.
상기 층간 절연막(35) 및 그 하부의 게이트 절연막(30) 내에 상기 금속 산화물 채널층(45)의 양측 단부들을 각각 노출시키는 컨택홀들을 형성하고, 상기 컨택홀들 내에 상기 금속 산화물 채널층(45)의 양측 단부에 각각 접속하는 소오스 전극(50S)과 드레인 전극(50D)을 형성할 수 있다. 이 후, 상기 금속 산화물 채널층(45)과 상기 소오스/드레인 전극들(50S, 50D) 사이의 오믹 접합성을 향상시키는 열처리를 수행할 수 있다.
도 4a 내지 도 4f는 본 발명의 다른 실시예에 따른 수직형 비휘발성 메모리 소자의 제조방법을 나타낸 단면도들이다. 상기 수직형 비휘발성 메모리 소자는 NAND 플래시 메모리 소자일 수 있다.
도 4a를 참조하면, 기판(100) 상에 하부 절연막(113)이 형성될 수 있다. 상기 하부 절연막(113) 상에 복수의 제어 게이트막(115)과 복수의 층간 절연막(117)이 교호적으로 적층되어 있는 스택(S)이 형성될 수 있다. 일 예로서, 상기 제어 게이트막(115)과 층간 절연막(117)의 쌍이 n개 적층되어 L1, L2, ..., Ln의 단위층들을 구비하는 스택이 형성될 수 있다. 상기 기판(100)은 불순물이 도핑되어 전도도가 벌크 기판에 비해 향상된 불순물 영역(105)을 구비할 수 있다. 상기 불순물 영역(105)은 공통 소오스 라인일 수 있다.
상기 기판(100)은 반도체 기판으로서, 일 예로서, 단결정질 실리콘, 실리콘-게르마늄 또는 실리콘 카바이드와 같은 IV-IV 화합물, III-V 화합물, 또는 II-VI 화합물 기판 이거나, 이러한 임의의 기판 상에 상기 반도체의 층이 형성된 것일 수 있다. 상기 제어 게이트막(115)은 반도체 물질, 일 예로서, 도핑된 폴리실리콘; 또는 금속 일 예로서, 텅스텐, 구리, 알루미늄, 탄탈륨, 티타늄, 코발트, 질화티탄 또는 이들의 합금들을 포함할 수 있다. 상기 하부 절연막(113) 및 상기 층간 절연막(117)은 실리콘 산화막, 실리콘 산질화막, 실리콘 질화막, 또는 이들의 복합막일 수 있다.
도 4b를 참조하면, 상기 스택 즉, 상기 교호적으로 적층된 복수의 제어 게이트막(115)과 복수의 층간 절연막(117), 및 하부 절연막(113)을 관통하여 상기 기판(100) 구체적으로는 상기 불순물 영역(105)을 노출시키는 개구부(H)을 형성할 수 있다.
이후, 상기 개구부(H)의 측벽 내에 노출된 제어 게이트막(115)을 선택적으로 리세스하여 층간 절연막들(117) 사이에 배치된 제어 게이트 패턴들(115a)를 형성함과 동시에 측부에 제어 게이트 패턴(115a)이 노출되고 상하부에 절연막(117, 113)이 노출된 홈들(Ha)을 형성할 수 있다.
도 4c를 참조하면, 상기 홈들(Ha)의 내부 표면 및 상기 개구부(H)의 측벽 상에 블로킹 절연막(122)을 컨포멀하게 형성하고, 상기 블로킹 절연막(122) 상에 전하 포획층(125)을 또한 컨포멀하게 형성한 후, 상기 전하 포획층(125)과 상기 블로킹 절연막(122)을 차례로 비등방성 식각할 수 있다. 그 결과, 상기 홈들(Ha) 내부 표면을 컨포멀하게 코팅하는 블로킹 절연막(122)과 상기 블로킹 절연막(122)으로 표면 코팅된 상기 홈들(Ha)을 채우는 전하 포획층(125)이 형성될 수 있다. 이 때, 상기 개구부(H)의 측벽 내에 상기 블로킹 절연막(122), 상기 전화 포획층(125), 그리고 절연막(117, 113)이 노출될 수 있다. 본 실시예에서, 상기 블로킹 절연막(122)은 인터 게이트 절연막(Inter Gate Dielectric, IGD)으로 명명될 수 도 있고, 일 예로서, 실리콘 산화막, 실리콘 산질화막, 또는 고유전율을 갖는 알루미늄 산화막일 수 있다. 본 실시예에서, 상기 전하 포획층(125)은 플로팅 게이트로 명명될 수 있고, 일 예로서, 폴리실리콘일 수 있으나 이에 한정되지 않는다.
도 4d를 참조하면, 상기 개구부(H)의 측벽을 포함한 상기 결과물의 표면 상에 터널 절연막을 컨포멀하게 형성한 후, 이방성 식각하여 개구부(H)의 측벽 상에 상기 전하 포획층(125)을 덮는 터널 절연막(133)을 형성할 수 있다. 그러나 이에 한정되지 않고, 개구부(H)의 측벽 상에 노출된 상기 전하 포획층(125)을 산화시켜 상기 터널 절연막(133)을 형성할 수도 있다. 상기 터널 절연막(133)은 알루미늄 산화막 일 예로서, Al2O3막일 수 있다. 상기 터널 절연막(133)은 원자층 증착법을 사용하여 형성할 수 있다. 이러한 터널 절연막(133)은 5nm 내지 10nm 의 두께로 형성할 수 있다.
상기 터널 절연막(133)이 형성된 개구부(H)의 측벽 및 공통 소오스 라인(105) 상에 금속 산화물 채널층(135)을 컨포멀하게 형성할 수 있다. 상기 금속 산화물 채널층(135)은 일 예로서, In-Ga 산화물층으로서, 증착된 상태에서(as deposited) 비정질 상태에 있을 수 있다. 상기 금속 산화물 채널층(135)은 원자층 증착법을 사용하여 형성될 수 있다. 상기 금속 산화물 채널층(135)을 원자층 증착법을 사용하여 형성하는 것은 구체적으로, In 소오스와 산화제, 그리고 , Ga 소오스를 이용하여 수행할 수 있다. 예를 들어 In 소오스로는 트리메틸인듐(Trimethyl Indium; In(CH3)3)(TMIn) 등을 이용할 수 있고, Ga 소오스로는 트리메틸갈륨(Trimethyl Gallium; Ga(CH3)3)(TMGa) 등을 이용할 수 있으며, 산화제로는 예를 들어 산소(O2), 오존(O3), 수증기(H2O), N2O, CO2 등의 적어도 어느 하나를 이용할 수 있다. 원자층 증착법을 사용하여 상기 금속 산화물 채널층(135)을 형성함에 있어서, 챔버 내 온도는 약 150 내지 250℃일 수 있다. 또한, 원자층 증착법을 사용하여 상기 금속 산화물 채널층(135)을 형성하는 경우, 금속 소오스들의 주입시간 및 주입횟수 조절을 통해 각 금속의 비율을 용이하게 조절할 수 있으며, 높은 밀도 및 우수한 막질을 가지는 박막을 증착할 수 있다. 상기 금속 산화물 채널층(135)은 수 내지 수십 nm의 두께, 예를 들어, 5 내지 50nm의 두께, 더 구체적으로는 10 내지 30nm의 두께로 형성할 수 있다.
상기 금속 산화물 채널층(135)이 형성된 기판을 증착후 열처리(post-deposition annealing)할 수 있다. 상기 증착후 어닐링은 대기 분위기에서 약 300 내지 800 ℃의 온도, 일 예로서 약 400 내지 750 ℃, 구체적으로는 500 내지 750 ℃에서 수행될 수 있다. 이 경우, 상기 금속 산화물 채널층(135)은 In의 함량비에 따라 차이가 있을 수 있지만 절연성에 가까운 상태에서 반도체성으로 전도도가 향상될 수 있고 111} 결정면을 갖는 Bixbyite 결정이 생성될 수 있다. 이와 동시에 상기 공통 소오스 라인(105)과 상기 금속 산화물 채널층(135) 사이에 오믹 접합이 형성될 수 있다.
상기 금속 산화물 채널층(135)이 In-Ga 산화물층(IGO)인 경우, In 및 Ga의 합계 원자수 대비 In은 약 60 내지 90 at%, 일 예로서 약 63 내지 85 at%, 약 66 내지 82 at%를 가질 수 있다. 이 범위 내에서 In-Ga 산화물(IGO)은 상기 증착후 어닐링(PDA) 과정에서 Bixbyite 결정을 생성하면서도 반도체성 또한 나타낼 수 있다. Bixbyite 결정은 In2O3 조성에서 나타나는 것으로, In2O3 는 반도체성이 아닌 전도성을 가지는 것으로 알려져 있다. 그러나, 본 실시예에서는 Bixbyite 결정을 가지면서도 반도체성을 나타내는 금속 산화물 채널층(135) 나아가, In과 Ga의 얼로이 산화물이면서 Bixbyite 결정을 나타내는 금속 산화물 채널층(135)을 개시한다.
나아가, 상기 금속 산화물 채널층(135)이 In-Ga 산화물층(IGO)인 경우, In 및 Ga의 합계 원자수 대비 In은 약 60 내지 70 at%, 일 예로서 약 63 내지 69 at%, 구체적으로 약 65 내지 67 at%를 가질 수 있다. 이 범위 내에서 In-Ga 산화물(IGO)은 후술하는 증착후 어닐링이 약 500도 내지 800 ℃ 일 예로서, 700도에서 진행된 경우 우선배향성을 가지고 {111} 결정면을 갖는 Bixbyite 결정이 성장됨에 따라 단결정 유사 결정구조가 형성되어 매우 높은 전자이동도를 나타낼 수 있다. 한편, 상기 금속 산화물 채널층(135)이 In-Ga 산화물층(IGO)인 경우, In 및 Ga의 합계 원자수 대비 In은 약 71 내지 90 at%, 일 예로서 약 73 내지 85 at%, 구체적으로 약 75 내지 82 at%를 가질 수 있다. 이 범위 내에서 In-Ga 산화물(IGO)은 후술하는 증착후 어닐링이 약 300도 내지 500 ℃ 일 예로서, 400도에서 진행된 경우 {111} 결정면을 갖는 Bixbyite 결정립들이 다수개 형성되어 비교적 높은 전자이동도를 나타낼 수 있다.
이와 같이, 상기 결정화된 금속 산화 채널층(135) 즉, In-Ga 산화물(IGO)은 Bixbyite 결정립들을 구비하는 다결정질 혹은 Bixbyite 결정이 우선배향된 유사-단결정인 금속 산화 채널층(135)일 수 있다. 구체적으로, 결정화된 금속 산화 채널층(135)은 XRD 스펙트럼 상에서 Bixbyite 결정면을 의미하는 {111} 중 하나인 (222) 회절 피크가 약 31°(2θ) 근처에서 관찰될 수 있다. 구체적으로, 결정화된 금속 산화 채널층(135)은 XRD 스펙트럼 상에서 (222) 회절 피크와 더불어 (400) 회절피크가 같이 나타나는 다결정질이거나 혹은 (400) 회절피크 없이 (222) 회절피크만 나타나는 유사-단결정질 일수 있다.
도 4e를 참고하면, 상기 금속 산화물 채널층(135)을 이방성 식각하여 개구부(H)의 측벽 상에 형성된 상기 터널 절연막(133) 상에 적층된 패터닝된 금속 산화물 채널층(135′)을 형성함과 동시에 상기 개구부(H) 내에 공통 소오스 라인(105)를 노출시킬 수 있다.
도 4f를 참조하면, 금속 산화물 채널층(135′)이 형성된 개구부(H)를 매립 절연막으로 채우고, 이 매립 절연막을 평탄화식각하여, 상기 스택(S)의 상부면을 노출시킴과 동시에 절연 기둥(141a)과 이를 둘러싸는 금속 산화물 채널층(135′)의 상부 단면을 노출시킬 수 있다. 상기 절연 기둥(141a)과 이를 둘러싸는 금속 산화물 채널층(135′)을 덮는 상부 전극(155)을 형성할 수 있다. 상기 상부 전극(155)은 비트라인이거나 혹은 비트라인에 접속하는 전도성 패드일 수 있다.
도 4f를 다시 참조하여, 본 실시예에 따른 수직형 비휘발성 메모리 소자의 구조를 설명한다. 본 실시예에 따른 수직형 비휘발성 메모리 소자는 기판(100)의 상부 방향으로 연장되는 절연 기둥(141a)을 구비할 수 있다. 상기 절연 기둥(141a)의 측부에 교호적으로 적층된 층간 절연막들(117)과 제어 게이트 패턴들(115a)이 배치될 수 있다. 상기 절연 기둥(141a)과 상기 제어 게이트 패턴들(115a) 사이에서 상기 절연 기둥(141a) 상에 적층되고, 상기 절연 기둥(141a)을 따라 연장하는 Bixbyite 결정립들을 구비하는 다결정질 혹은 Bixbyite 결정이 우선배향된 유사-단결정 금속 산화물 채널층(135′)이 차례로 배치될 수 있다. 구체적으로, 상기 절연 기둥(141a)의 측벽을 상기 금속 산화물 채널층(135′)이 감싸도록 배치될 수 있다. 상기 금속 산화물 채널층(135′)과 상기 각 제어 게이트 패턴(115a) 사이에 터널 절연막(133), 전하 포획층(125), 및 블로킹 절연막(122)이 차례로 배치된다. 구체적으로, 상기 제어 게이트 패턴(115a)의 기판 표면과 평행한 가로폭은 이의 상하부에 위치한 층간 절연막들(117)의 가로폭에 비해 좁아, 상기 층간 절연막들(117) 사이에, 측부에 제어 게이트 패턴(115a)이 노출되고 상하부에 층간 절연막(117)이 노출된 홈들(Ha)이 정의될 수 있고, 상기 블로킹 절연막(122)은 상기 홈들(Ha) 내부 표면을 컨포멀하게 코팅할 수 있고, 상기 전하 포획층(125)은 상기 블로킹 절연막(122)으로 표면 코팅된 상기 홈들(Ha)을 채울 수 있다. 상기 터널 절연막(133)은 상기 전하 포획층(125)을 덮을 수 있다.
도 5a 내지 도 5d는 본 발명의 다른 실시예에 따른 수직형 비휘발성 메모리 소자의 제조방법을 나타낸 단면도들이다. 본 실시예에 따른 소자 제조방법은, 후술하는 것을 제외하고는, 도 4a 내지 도 4f를 참조하여 설명한 소자 제조방법과 유사할 수 있다.
도 5a를 참조하면, 기판(100) 상에 하부 절연막(113)이 형성될 수 있다. 상기 하부 절연막(113) 상에 복수의 제어 게이트막과 복수의 층간 절연막(117)이 교호적으로 적층되어 있는 스택(S)이 형성될 수 있다. 일 예로서, 상기 제어 게이트막(115)과 층간 절연막(117)의 쌍이 n개 적층되어 L1, L2, ..., Ln의 단위층들을 구비하는 스택이 형성될 수 있다. 상기 기판(100)은 불순물이 도핑되어 전도도가 벌크 기판에 비해 향상된 불순물 영역(105)를 구비할 수 있다. 상기 불순물 영역(105)은 공통 소오스 라인일 수 있다.
상기 스택 즉, 상기 교호적으로 적층된 복수의 제어 게이트막과 복수의 층간 절연막(117), 및 하부 절연막(113)을 관통하여 상기 기판(100) 구체적으로는 상기 불순물 영역(105)을 바닥면 내에 노출시키는 개구부(H)을 형성할 수 있다. 상기 개구부(H)의 형성에 의해 절연막들(117, 113) 사이에 개재된 제어 게이트 패턴(115a)이 정의될 수 있고, 상기 개구부(H)의 측벽 내에 상기 제어 게이트 패턴(115a)이 노출될 수 있다.
도 5b를 참조하면, 상기 개구부(H)의 측벽 내에 노출된 제어 게이트 패턴(115a)을 갖는 기판 상에 표면 프로파일을 따라 컨포멀하게 블로킹 절연막(123), 전하 포획층(126), 및 터널 절연막(133)을 차례로 형성한 후, 이들을 이방성 식각할 수 있다. 그 결과, 상기 개구부(H)의 측벽 상에 차례로 적층된 블로킹 절연막(123), 전하 포획층(125), 및 터널 절연막(133)을 형성할 수 있다. 본 실시예에서, 상기 전하 포획층(125)은 실리콘 질화막일 수 있으나, 이에 한정되지 않는다.상기 블로킹 절연막(122)은 실리콘 산화막, 실리콘 산질화막, 또는 고유전율을 갖는 알루미늄 산화막일 수 있다. 상기 터널 절연막(133)은 알루미늄 산화막 일 예로서, Al2O3막일 수 있다. 상기 터널 절연막(133)은 원자층 증착법을 사용하여 형성할 수 있다. 이러한 터널 절연막(133)은 5nm 내지 10nm 의 두께로 형성할 수 있다.
상기 터널 절연막(133)이 형성된 개구부(H)의 측벽 및 공통 소오스 라인(105) 상에 금속 산화물 채널층(135)을 컨포멀하게 형성할 수 있다. 상기 금속 산화물 채널층(135)이 형성된 기판을 증착후 열처리(post-deposition annealing)할 수 있다. 상기 금속 산화물 채널층(135)와 상기 증착후 열처리는 도 4d를 참조하여 설명한 바와 같을 수 있고, 상기 증착후 열처리에 의해 상기 금속 산화물 채널층(135)은 결정화되어 Bixbyite 결정립들을 구비하는 다결정질 혹은 Bixbyite 결정이 우선배향된 유사-단결정 금속 산화물 채널층(135)으로 변할 수 있다.
도 5c를 참고하면, 상기 금속 산화물 채널층(135)을 이방성 식각하여 개구부(H)의 측벽 상에 형성된 상기 터널 절연막(133) 상에 적층된 패터닝된 금속 산화물 채널층(135′)을 형성함과 동시에 상기 개구부(H) 내에 공통 소오스 라인(105)를 노출시킬 수 있다.
도 5d를 참고하면, 금속 산화물 채널층(135′)이 형성된 개구부(H)를 매립 절연막으로 채우고, 이 매립 절연막을 평탄화식각하여, 상기 스택(S)의 상부면을 노출시킴과 동시에 절연 기둥(141a)과 이를 둘러싸는 금속 산화물 채널층(135′)의 상부 단면을 노출시킬 수 있다. 상기 절연 기둥(141a)과 이를 둘러싸면서 상부면이 노출된 금속 산화물 채널층(135′)을 덮는 상부 전극(155)을 형성할 수 있다. 상기 상부 전극(155)은 비트라인이거나 혹은 비트라인에 접속하는 전도성 패드일 수 있다.
도 5d를 다시 참조하여, 본 실시예에 따른 수직형 비휘발성 메모리 소자의 구조를 설명한다. 본 실시예에 따른 수직형 비휘발성 메모리 소자는 기판(100)의 상부 방향으로 연장되는 절연 기둥(141a)을 구비할 수 있다. 상기 절연 기둥(141a)의 측부에 교호적으로 적층된 층간 절연막들(117)과 제어 게이트 패턴들(115a)이 배치될 수 있다. 상기 절연 기둥(141a)과 상기 제어 게이트 패턴들(115a) 사이에서 상기 절연 기둥(141a) 상에 차례로 적층되고, 상기 절연 기둥(141a)을 따라 연장하는 다결정질 금속 산화물 채널층(135′)이 배치될 수 있다. 구체적으로, 상기 절연 기둥(141a)의 측벽을 상기 Bixbyite 결정립들을 구비하는 다결정질 혹은 Bixbyite 결정이 우선배향된 유사-단결정 금속 산화물 채널층(135′)이 감싸도록 배치될 수 있다. 상기 다결정질 금속 산화물 채널층(135′)과 상기 각 제어 게이트 패턴(115a) 사이에 터널 절연막(133), 전하 포획층(125), 및 블로킹 절연막(122)이 차례로 배치된다. 상기 터널 절연막(133), 전하 포획층(125), 및 블로킹 절연막(122)은 상기 금속 산화물 채널층(135′)과 상기 층간 절연막들(117) 사이의 영역으로 연장되어 배치될 수 있다. 다시 말해서, 상기 터널 절연막(133), 전하 포획층(125), 및 블로킹 절연막(122)은 상기 금속 산화물 채널층(135′) 상에서 상기 절연 기둥(141a)의 측벽을 감싸도록 배치될 수 있다.
이하, 본 발명의 이해를 돕기 위하여 바람직한 실험예(example)를 제시한다. 다만, 하기의 실험예는 본 발명의 이해를 돕기 위한 것일 뿐, 본 발명이 하기의 실험예에 의해 한정되는 것은 아니다.
제조예들 1-8 : TFT 제조
p형 Si 웨이퍼를 열산화하여 p형 Si 웨이퍼 상에 100 nm SiO2층을 성장시켰다. 상기 SiO2층 상에 아르곤 분위기에서 RF 스퍼터링을 사용하고 또한 새도우 마스크를 사용하여 15 nm a-I1-xGxO (In과 Ga의 함량비는 아래 표 1 참조) 반도체 패턴을 증착하였다. 이 때, RF 파워는 100W이고, 챔버 압력은 3mTorr이었다. 상기 반도체 패턴 상에 새도우 마스크를 배치하고 Ar 분위기 하에서 DC 스퍼터링을 사용하여 ITO를 증착하여, 상기 반도체 패턴의 양측 단부들 상에 ITO 소오스/드레인 전극들을 형성하였다. 이 때, DC 파워는 50W이고, 동작 압력은 5mTorr이었다. 상기 반도체 패턴의 폭은 1000㎛였고, 상기 소오스/드레인 전극들 사이에 상기 반도체 패턴이 노출된 길이는 300㎛였다. 이 후, 포스트-증착 어닐링(post-deposition annealing, PDA)이 O2 분위기에서 400℃ 또는 700℃로 1 시간 동안 수행되었다. In과 Ga의 함량비 및 PDA 온도를 하기 표 1과 같이 달리한 샘플들을 제작하였다.
비교예들 1-4
포스트-증착 어닐링을 수행하지 않은 것을 제외하고는 제조예와 동일하게 TFT를 제조하였으며, 각 예에서 In과 Ga의 함량비는 하기 표 1과 같다.
In1-xGxO PDA 온도
제조예 1 In0.59G0.41O (x=0.41) 400 ℃
제조예 2 In0.66G0.34O (x=0.34) 400 ℃
제조예 3 In0.75G0.25O (x=0.25) 400 ℃
제조예 4 In0.82G0.18O (x=0.18) 400 ℃
제조예 5 In0.59G0.41O (x=0.41) 700 ℃
제조예 6 In0.66G0.34O (x=0.34) 700 ℃
제조예 7 In0.75G0.25O (x=0.25) 700 ℃
제조예 8 In0.82G0.18O (x=0.18) 700 ℃
비교예 1 In0.59G0.41O (x=0.41) -
비교예 2 In0.66G0.34O (x=0.34) -
비교예 3 In0.75G0.25O (x=0.25) -
비교예 4 In0.82G0.18O (x=0.18) -
도 6a는 제조예 1, 제조예 5, 및 비교예 1에 따른 TFT들의 반도체층들에 대한 XRD (X-ray diffraction) 스펙트럼을 나타내고, 도 6b는 제조예 2, 제조예 6, 및 비교예 2에 따른 TFT들의 반도체층들에 대한 XRD 스펙트럼을 나타내고, 도 6c는 제조예 3, 제조예 7, 및 비교예 3에 따른 TFT들의 반도체층들에 대한 XRD 스펙트럼을 나타내고, 도 6d는 제조예 4, 제조예 8, 및 비교예 4에 따른 TFT들의 반도체층들에 대한 XRD 스펙트럼을 나타낸다. 도 7A 및 도 7B는 각각 제조예 1 및 제조예 5에 따른 TFT들의 반도체층들의 표면 SEM 사진들이고, 도 8A 및 도 8B는 각각 제조예 2 및 제조예 6에 따른 TFT들의 반도체층들의 표면 SEM 사진들이고, 도 9A 및 도 9B는 각각 제조예 3 및 제조예 7에 따른 TFT들의 반도체층들의 표면 SEM 사진들이고, 도 10A 및 도 10B는 각각 제조예 4 및 제조예 8에 따른 TFT들의 반도체층들의 표면 SEM 사진들이다. XRD 분석은 스텝 스캔 모드를 사용하되, 스텝 크기(2θ)는 0.02°, 스텝 당 0.3 초, 및 Cu-Kα 방사선 (40 kV, 30 mA)를 사용하여 수행되었다.
도 6a 및 도 7을 참조하면, In0.59Ga0.41O는 PDA를 진행하지 않은 경우(비교예 1) 그리고 PDA를 400 ℃와 700 ℃에서 진행한 경우(제조예 1, 제조예 5) 모두에서 비정질상을 나타내는 것을 알 수 있으며, PDA를 진행하지 않거나 혹은 PDA 온도 증가가 되더라도 피크 강도 차이가 작은 것을 알 수 있다.
도 6b 및 도 8을 참조하면, In0.66Ga0.34O는 PDA를 진행하지 않은 경우(비교예 2) 및 PDA를 400 ℃에서 진행한 경우(제조예 2)에는 In0.59Ga0.41O와 유사한 비정질상을 나타내지만, PDA를 700 ℃에서 진행한 경우(제조예 6)에는 31˚ 부근에서 (222)에 해당하는 매우 큰 피크 강도를 나타냄을 알 수 있다. 이는 In0.66Ga0.34O 박막을 700 ℃로 열처리한 경우, 박막 내에 {111} 결정면을 갖는 Bixbyite 결정이 우선 배향성을 가지고 형성되었음을 의미하며, 도 8에서 그레인 바운더리가 확인되지 않은 것으로 보아 In0.66Ga0.34O 박막을 700 ℃로 열처리한 경우 단결정과 같은 결정화(single-crystal like crystallization)가 수행된 것으로 추정되었다.
도 6c, 도 6d, 도 9, 및 도 10을 참조하면, In0.75Ga0.25O와 In0.82Ga0.18O는 PDA를 진행하지 않은 경우(비교예들 3 및 4)에는 비정질상을 나타내지만, PDA를 400 ℃ 이상에서 진행한 경우(제조예들 3 및 7, 그리고 제조예들 4 및 8)에는 31˚ 부근에서 (222)에 해당하는 피크와 더불어 36˚ 부근에서 (400)에 해당하는 피크를 나타냄을 알 수 있다. 이는 In0.75Ga0.25O 박막과 In0.82Ga0.18O 박막을 400 ℃ 이상에서 열처리한 경우, 이들 박막 내에 {111} 결정면을 갖는 Bixbyite 결정을 포함하지만 우선배향되지 않은 다결정 구조가 형성되었음을 의미하며, 도 9 및 도 10에서도 그레인 바운더리가 비교적 명확한 결정립들이 생성된 것을 확인할 수 있다. In0.75Ga0.25O 박막과 In0.82Ga0.18O 박막의 그레인 바운더리는 400 ℃ 대비 700 ℃의 열처리 조건에서 더욱 뚜렷해지는 것을 알 수 있다. 또한, In의 비율이 증가할수록 (222) 피크 강도는 감소하고, (400) 피크 강도는 증가함을 알 수 있다. 또한, Ga의 비율이 증가할수록 결정화는 어려운 것으로 나타났다.
도 11A 및 도 11B는 각각 제조예 1 및 제조예 5에 따른 TFT들의 전달특성 (IDS-VGS)을 나타내는 그래프들이다. 도 12A 및 도 12B는 각각 제조예 2 및 제조예 6에 따른 TFT들의 전달특성 (IDS-VGS)을 나타내는 그래프들이다. 도 13A 및 도 13B는 각각 제조예 3 및 제조예 7에 따른 TFT들의 전달특성 (IDS-VGS)을 나타내는 그래프들이다. 도 14A 및 도 14B는 각각 제조예 4 및 제조예 8에 따른 TFT들의 전달특성 (IDS-VGS)을 나타내는 그래프들이다.
또한 하기 표 2는 제조예들 1 내지 8에 따른 TFT들의 전계에 의한 전자이동도(field-effect electron mobility, μFE), 문턱전압이하에서의 기울기(subthreshold swing, SS), 및 문턱전압(subthreshold voltage, VTH)를 나타낸다.
In1-xGxO In0.59G0.41O (x=0.41) In0.66G0.34O(x=0.34) In0.75G0.25O(x=0.25) In0.82G0.18O(x=0.18)
제조예 # 제조예 1 제조예 5 제조예 2 제조예 6 제조예 3 제조예 7 제조예 4 제조예 8
PDA 온도 400 ℃ 700 ℃ 400 ℃ 700 ℃ 400 ℃ 700 ℃ 400 ℃ 700 ℃
μFE (cm2/Vs)(@ VDS = 0.1V) 18.68 21.87 27.96 60.67 34.61 27.01 44.38 40.33
SS (V/decade)(@ VDS = 0.1V) 0.40 0.62 0.42 0.40 0.43 0.58 0.40 0.37
VTH (V)(@ VDS = 5.1V) -0.61 0.90 -0.62 -0.37 -1.43 0.07 -1.42 -1.19
도 11 내지 도 14, 및 표 2를 참조하면, PDA를 400℃에서 진행하는 경우, In at% 증가하고 Ga at%가 감소함에 따라, μFE는 증가하고 VTH는 음의 방향으로 시프트되나, SS는 유사한 값을 나타냄을 알 수 있다. 이는 PDA를 400℃에서 진행하는 경우, In at% 증가하고 Ga at%가 감소함에 따라, 결정화도가 증가함에 따른 기인하는 것으로 볼 수 있다.
한편, PDA를 700℃에서 진행하는 경우에는 In이 59 내지 66 at%일 때에는 400℃ 대비 μFE가 증가한 반면, In이 75 내지 82 at%일 때에는 높은 In 함량에도 불구하고 400℃ 대비 VTH는 양의 방향으로 시프트되고 μFE는 감소함을 알 수 있는데, 이는 In이 75 내지 82 at%일 때 PDA 온도 증가에 따라 그레인 바운더리가 견고하게 생성되었기 때문인 것으로 추정되었다.
이에 더하여, PDA를 700℃에서 진행하는 경우에, In이 66 내지 82 at%일 때 In이 59 at%인 경우 대비 μFE가 거의 유사하거나 혹은 증가하고, SS는 감소하고, VTH는 음의 방향으로 시프트된 것을 알 수 있는데 이는 In이 66 내지 82 at%일 때 {111}면을 갖는 Bixbyite 결정이 생성되었기 때문인 것으로 추정되었다. 나아가, In0.66Ga0.34O 채널층은 이보다 In의 함량비가 낮거나 혹은 높은 층들을 구비하는 TFT 대비 μFE가 매우 높고, SS는 크게 낮으며, 또한 VTH는 음의 방향으로 크게 시프트됨을 알 수 있다. 이는 In0.66Ga0.34O 채널층 내에 {111}면을 갖는 Bixbyite 결정이 우선배향성을 가지고 성장됨에 따라 단결정 유사 결정구조가 형성됨에 따른 것으로 추정되었다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.

Claims (18)

  1. 게이트 전극;
    상기 게이트 전극의 상부 또는 하부를 가로지르는 빅스비아이트(Bixbyite) 결정을 구비하면서 반도체성을 갖는 금속 산화물 채널층;
    상기 게이트 전극과 상기 금속 산화물 채널층 사이에 배치된 절연막; 및
    상기 금속 산화물 채널층의 양측 단부들에 각각 전기적으로 접속하는 소오스 및 드레인 전극들을 포함하는 박막트랜지스터.
  2. 제1항에 있어서,
    상기 금속 산화물 채널층은 빅스비아이트 결정립들을 구비하는 다결정질인 박막트랜지스터.
  3. 제2항에 있어서,
    상기 금속 산화물 채널층은 XRD 스펙트럼 상에서 (222) 회절 피크와 더불어 (400) 회절피크가 같이 나타나는 다결정질인 박막트랜지스터.
  4. 제1항에 있어서,
    상기 금속 산화물 채널층은 빅스비아이트 결정이 우선배향된 유사-단결정인 박막트랜지스터.
  5. 제4항에 있어서,
    상기 금속 산화물 채널층은 XRD 스펙트럼 상에서 (400) 회절피크 없이 (222) 회절피크가 나타나는 유사-단결정인 박막트랜지스터.
  6. 제1항에 있어서,
    상기 금속 산화물 채널층은 In 및 Ga의 합계 원자수 대비 In은 60 내지 90 at%의 함량을 갖는 In-Ga 산화물층(IGO)인 박막트랜지스터.
  7. 제1항에 있어서,
    상기 금속 산화물 채널층은 In 및 Ga의 합계 원자수 대비 In은 63 내지 70 at%의 함량을 갖는 In-Ga 산화물층(IGO)인 박막트랜지스터.
  8. 기판:
    상기 기판 상부 방향으로 연장되는 절연 기둥;
    상기 절연 기둥의 측부에 배치되고 교호적으로 적층된 층간 절연막들과 제어 게이트 패턴들;
    상기 절연 기둥과 상기 제어 게이트 패턴들 사이에서 상기 절연 기둥 상에 적층되고, 상기 절연 기둥을 따라 연장하는 빅스비아이트(Bixbyite) 결정을 구비하면서 반도체성을 갖는 금속 산화물 채널층; 및
    상기 금속 산화물 채널층과 상기 각 제어 게이트 패턴 사이에 차례로 배치된 알루미늄 산화막인 터널 절연막, 전하 포획층, 및 블로킹 절연막을 구비하는 수직형 비휘발성 메모리 소자.
  9. 제8항에 있어서,
    상기 금속 산화물 채널층은 빅스비아이트 결정립들을 구비하는 다결정질이거나, 혹은 빅스비아이트 결정이 우선배향된 유사-단결정인 수직형 비휘발성 메모리 소자.
  10. 제8항에 있어서,
    상기 금속 산화물 채널층은 XRD 스펙트럼 상에서 (222) 회절 피크와 더불어 (400) 회절피크가 같이 나타나는 다결정질이거나 혹은 (400) 회절피크 없이 (222) 회절피크가 나타나는 유사-단결정인 수직형 비휘발성 메모리 소자.
  11. 제8항에 있어서,
    상기 금속 산화물 채널층은 In 및 Ga의 합계 원자수 대비 In은 60 내지 90 at%의 함량을 갖는 In-Ga 산화물층(IGO)인 수직형 비휘발성 메모리 소자.
  12. 제8항에 있어서,
    상기 금속 산화물 채널층은 In 및 Ga의 합계 원자수 대비 In은 63 내지 70 at%의 함량을 갖는 In-Ga 산화물층(IGO)인 수직형 비휘발성 메모리 소자.
  13. 게이트 전극, 상기 게이트 전극의 상부 또는 하부를 가로지르는 금속 산화물 채널층, 상기 게이트 전극과 상기 금속 산화물 채널층 사이에 배치된 절연막, 및 상기 금속 산화물 채널층의 양측 단부들에 각각 전기적으로 접속하는 소오스 및 드레인 전극들을 포함하는 박막트랜지스터를 형성하되,
    상기 금속 산화물 채널층은 In 및 Ga의 합계 원자수 대비 In을 약 60 내지 90 at%로 함유하도록 형성하고, 300 내지 800 ℃의 온도로 증착후 어닐링을 수행하여 형성하는 박막트랜지스터 제조방법.
  14. 제13항에 있어서,
    상기 금속 산화물 채널층은 빅스비아이트(Bixbyite) 결정을 나타내고 반도체성을 갖는 박막트랜지스터 제조방법.
  15. 제13항에 있어서,
    상기 금속 산화물 채널층은 In 및 Ga의 합계 원자수 대비 In은 약 63 내지 70 at%일 때, 500 내지 800 ℃의 온도로 증착후 어닐링을 수행하여 형성하는 박막트랜지스터 제조방법.
  16. 제15항에 있어서,
    상기 금속 산화물 채널층은 우선배향에 따른 유사-단결정 빅스비아이트 결정질로 형성되는 박막트랜지스터 제조방법.
  17. 제13항에 있어서,
    상기 금속 산화물 채널층은 In 및 Ga의 합계 원자수 대비 In은 약 71 내지 85 at%일 때, 300 내지 500 ℃의 온도로 증착후 어닐링을 수행하여 형성하는 박막트랜지스터 제조방법.
  18. 제17항에 있어서,
    상기 금속 산화물 채널층은 빅스비아이트 결정립들을 구비하는 다결정질로 형성되는 박막트랜지스터 제조방법.
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