WO2023106781A1 - 스피넬 단일 결정상의 izto 산화물 반도체를 구비하는 박막트랜지스터 - Google Patents

스피넬 단일 결정상의 izto 산화물 반도체를 구비하는 박막트랜지스터 Download PDF

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izto
thin film
channel layer
layer
film transistor
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PCT/KR2022/019688
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정재경
김광복
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한양대학교 산학협력단
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Definitions

  • the present invention relates to a semiconductor device, and more specifically, to a transistor including an oxide semiconductor film.
  • an amorphous silicon film or a polycrystalline silicon film is used depending on the purpose.
  • an amorphous silicon film that can form relatively uniform characteristics even when formed over a large area.
  • an element including a driving circuit or the like it is preferable to use a polycrystalline silicon film capable of exhibiting high field-effect mobility.
  • a method for forming the polycrystalline silicon film a method of heating an amorphous silicon film at a high temperature or treating it with laser light is known.
  • the polycrystalline oxide semiconductor layer can exhibit excellent electrical properties compared to the amorphous oxide semiconductor layer, but the polycrystalline oxide semiconductor layer has relatively poor dispersion characteristics at various locations in the substrate compared to the amorphous oxide semiconductor layer, so the polycrystalline oxide semiconductor layer It is acting as an obstacle to commercialization.
  • An object to be solved by the present invention is to provide a thin film transistor having an oxide semiconductor thin film that exhibits high field-effect mobility and excellent dispersion characteristics.
  • the thin film transistor may include a gate electrode; an In-Zn-Sn oxide (IZTO) channel layer overlapping the top or bottom of the gate electrode and being a spinel single-phase crystalline; a gate insulating layer disposed between the gate electrode and the IZTO channel layer; and source and drain electrodes respectively connected to both end portions of the IZTO channel layer.
  • IZTO In-Zn-Sn oxide
  • the IZTO channel layer may include a plurality of crystal grains having the same spinel crystal phase but having various crystal directions.
  • the IZTO channel layer may have a composition of Zn 2-x Sn 1-x In 2x O 4 (0 ⁇ x ⁇ 0.45).
  • the x may be 0.3 to 0.36. Specifically, the x may be 0.33.
  • the IZTO channel layer may include crystal planes 220 , 222 , 331 , and 422 .
  • the thin film transistor may include a gate electrode; It overlaps with the top or bottom of the gate electrode and has a plurality of crystal grains, all of which have a composition of Zn 2-x Sn 1-x In 2x O 4 (0 ⁇ x ⁇ 0.45) IZTO (In-Zn-Sn oxide) ) channel layer; a gate insulating layer disposed between the gate electrode and the IZTO channel layer; and source and drain electrodes connected to both end portions of the IZTO channel layer, respectively.
  • Crystal orientations of the crystal grains may vary.
  • the x may be 0.3 to 0.36. Specifically, the x may be 0.33.
  • the IZTO channel layer may include crystal planes 220 , 222 , 331 , and 422 .
  • a thin film transistor including a crystalline oxide semiconductor thin film exhibiting high field-effect mobility and excellent distribution of electrical characteristics.
  • FIG. 1 is a cross-sectional view showing a thin film transistor according to an embodiment of the present invention.
  • FIG. 2 is a cross-sectional view showing a manufacturing method of a thin film transistor according to another embodiment of the present invention.
  • 3 and 4 are cross-sectional views showing a method of manufacturing a thin film transistor according to another embodiment of the present invention.
  • Figure 5 is a graph showing the composition of the metal oxide thin film obtained as a result according to the metal oxide thin film Preparation Examples 1 to 3 according to gas flow conditions during sputtering.
  • 6 is a graph showing XRD patterns of metal oxide thin films according to Metal Oxide Thin Film Preparation Examples 4 to 7;
  • FIG. 7 is a graph showing XRD patterns of IZTO semiconductor patterns included in TFTs manufactured in TFT Manufacturing Examples 1 to 5.
  • TEM 8 is a TEM (Transmission Electron Microscope) image of a cross-section of an IZTO semiconductor pattern included in a TFT manufactured in TFT Manufacturing Example 1.
  • 10, 11, and 12 are graphs showing the distribution of mobility, SS, and threshold voltage of TFTs according to TFT Manufacturing Example 1 and TFT Manufacturing Example 3, respectively.
  • FIG. 13 and 14 show the transfer characteristics of a TFT according to TFT Preparation Example 3 under a positive gate bias stress (PBS) condition and under a negative gate bias stress (NBS) condition, respectively.
  • PBS positive gate bias stress
  • NBS negative gate bias stress
  • TFT Preparation Example 1 shows the transfer characteristics of the TFT according to TFT Preparation Example 1 under positive gate bias stress (PBS) conditions and under negative gate bias stress (NBS) conditions, respectively.
  • PBS positive gate bias stress
  • NBS negative gate bias stress
  • FIG. 1 is a cross-sectional view showing a thin film transistor according to an embodiment of the present invention.
  • a substrate 10 may be provided.
  • the substrate 10 may be a semiconductor, metal, glass or polymer substrate.
  • the substrate 10 may be a semiconductor or metal substrate.
  • An insulating barrier layer (not shown) may be formed on the substrate 10 .
  • the substrate 10 may be a silicon substrate, and the insulating barrier layer may be silicon oxide.
  • a gate electrode 20 extending in one direction may be formed on the substrate 10 .
  • the gate electrode 20 may be formed using Al, Cr, Cu, Ta, Ti, Mo, W, or an alloy thereof.
  • a gate insulating layer 30 may be formed on the gate electrode 20 .
  • the gate insulating film 30 is, for example, a silicon oxide film, SiO 2 ; silicon oxynitride (SiON); aluminum oxynitride film; a high-k insulating film with a high permittivity compared to a silicon oxide film; or a composite film thereof.
  • a high-k insulating film having a higher permittivity than the silicon oxide film it may be Al 2 O 3 , HfO 2 , or ZrO 2 .
  • An indium-zinc-tin oxide layer (In-Zn-Sn oxide, hereinafter referred to as IZTO) disposed to overlap the gate electrode 20 may be formed as the channel layer 45 on the gate insulating layer 30 .
  • the IZTO channel layer 45 may be deposited using a physical vapor deposition method such as sputtering or a chemical vapor deposition method such as chemical vapor deposition or atomic layer deposition, and then crystallized.
  • the deposition may be a sputtering method, and sputtering is performed using an indium oxide (In 2 O 3 ) target, a zinc oxide (ZnO) target, and a tin oxide (SnO 2 ) target in an inert gas atmosphere, but using different powers for each target.
  • the composition can be finely controlled.
  • the IZTO channel layer 45 may be formed to have a composition of Zn 2-x Sn 1-x In 2x O 4 (0 ⁇ x ⁇ 0.45).
  • the x value when the x value is 0.3 to 0.36, as an example, the x value may be 0.33.
  • the IZTO channel layer 45 may be in an amorphous state immediately after being formed.
  • the IZTO channel layer 45 may be formed to a thickness of several to several tens of nm, for example, 10 to 50 nm, for example, 10 to 30 nm, which can be sufficiently crystallized in a heat treatment described later.
  • a source electrode 50S and a drain electrode 50D are formed on both ends of the IZTO channel layer 45 so that the IZTO channel layer 45 is formed between the source electrode 50S and the drain electrode 50D. Some surfaces may be exposed.
  • the source electrode 50S and the drain electrode 50D may include at least one of aluminum (Al), neodymium (Nd), silver (Ag), chromium (Cr), titanium (Ti), tantalum (Ta), and molybdenum (Mo).
  • Al aluminum
  • Ag chromium
  • Ti titanium
  • tantalum (Ta) tantalum
  • Mo molybdenum
  • a metal or an alloy containing the same, or a metal oxide conductive film it may be formed using ITO (Indium Tin Oxide).
  • a patterned capping layer 60 may be formed on the IZTO channel layer 45 exposed between the source electrode 50S and the drain electrode 50D.
  • the capping layer 60 is a layer containing a transition metal, and the transition metal contained therein has an oxidation tendency compared to the metal(s) contained in the IZTO channel layer 45, that is, In, Zn, and Sn. It can be a large transition metal.
  • the capping layer may be a Ta layer, a Ti layer, or a Mo layer.
  • the capping layer is a transition metal nitride film containing a small amount of nitrogen (eg, a nitrogen content of 5 to 35 atomic percent), that is, a transition metal-rich transition metal nitride film, for example Ti-rich TiN. layer, a Ta-rich TaN layer, or a Mo-rich MoN layer.
  • a transition metal-rich transition metal nitride film for example Ti-rich TiN. layer, a Ta-rich TaN layer, or a Mo-rich MoN layer.
  • the transition metal contained in the capping layer 60 is Ta, as an example of Ta oxide
  • the Gibbs free energy ( ⁇ Gf) for forming Ta 2 O 5 is the IZTO channel layer (45) is lower than all Gibbs free energies for forming oxides of metals contained in (45), such as In oxide, for example In 2 O 3 , Zn oxide, for example ZnO, and Sn oxide, for example SnO 2 .
  • Ta may have a higher oxidation tendency than In, Zn, and Sn.
  • the capping layer 60 may be formed to a thickness of 3 to 30 nm, for example, 5 to 20 nm, and specifically 7 to 15 nm.
  • the ratio of the thickness of the IZTO channel layer 45 and the thickness of the capping layer 60 is 3:1 to 1:2, for example 2.5:1, for uniform crystallization of the IZTO channel layer in the future. to 1:1.
  • the capping layer 60 is formed to overlap the gate electrode 20 located below the IZTO channel layer 45, specifically overlapping the central portion of the gate electrode 20 or the central portion of the channel region of the TFT. can be formed so that However, in this embodiment, the capping layer 60 has a short length compared to the channel length of the TFT, that is, the distance between the source/drain electrodes 50S and 50D, so that the capping layer 60 is the source/drain electrode (50S, 50D) can be formed so as not to contact, and has a channel width of the TFT, that is, a width equal to or wider than the width of the IZTO channel layer 45, which will be described later in the entire channel width of the IZTO channel layer 45 crystallization can occur.
  • the resultant product may be subjected to heat treatment, specifically post-deposition annealing (PDA).
  • PDA post-deposition annealing
  • the heat treatment may be performed in an oxygen atmosphere, in a temperature range of about 150 ° C to 500 ° C, specifically about 250 ° C to less than 400 ° C, more specifically about 270 ° C to 350 ° C or about 290 ° C to 310 ° C can be done
  • oxygen species loosely bound to metal atoms for example, interstitial oxygen (interstitial oxygen) and hydroxyl groups react with the metal in the capping layer 60 to form a transition metal oxide (M a O x , M a is the metal in the transition metal layer) and can be removed or consumed, and at the same time While the transition metal oxide is formed in the capping layer 60 , electrons may be emitted into the IZTO channel layer 45 .
  • interstitial oxygen interstitial oxygen
  • hydroxyl groups react with the metal in the capping layer 60 to form a transition metal oxide (M a O x , M a is the metal in the transition metal layer) and can be removed or consumed, and at the same time While the transition metal oxide is formed in the capping layer 60 , electrons may be emitted into the IZTO channel layer 45 .
  • the electrons supplied into the IZTO channel layer 45 at the interface contacting the capping layer 60 are transferred to the antibonding orbital of the metal-oxygen bond in the IZTO channel layer 45, and thereby Interfacial metal-oxygen bonds can be weakened.
  • the metal-oxygen bond of the interface weakened in the crystallization annealing process is broken, it is rearranged from the interface, and as this rearrangement propagates into the IZTO channel layer 45, the entire IZTO channel layer 45 has a relatively low It can also be converted to crystalline at temperature.
  • the metal-oxygen lattice fraction in the IZTO channel layer 45 may increase compared to before heat treatment, and crystallinity may also increase.
  • crystallinity in the IZTO channel layer 45 may decrease from a surface contacting the capping layer 60 toward an opposite surface thereof, that is, toward the gate insulating film 30 .
  • the crystallinity in the IZTO channel layer 45 may decrease toward the gate insulating film 30 from the surface opposite to the surface in contact with the gate insulating film 30 .
  • An ohmic junction may also be formed between the source/drain electrodes 50S and 50D and the IZTO channel layer 45 during the heat treatment process.
  • the capping layer 60 is oxidized not only to the interface in contact with the IZTO channel layer 45 but also to the surface exposed to the oxygen atmosphere to form an insulating transition metal oxide layer (ex .Ta oxide film, Ti oxide film, or Mo oxide film).
  • the transition metal oxide layer may be removed by etching to expose the surface of the IZTO channel layer 45 .
  • it is not limited thereto.
  • the crystallized IZTO channel layer 45 may have a spinel single-phase crystalline structure.
  • the single crystal phase may include a plurality of crystal grains, and may mean that all of the plurality of crystal grains have the same crystal phase but have different crystal orientations with respect to the reference plane.
  • the crystallized IZTO channel layer 45 may not have a crystal phase other than a spinel crystal phase. As described above, it may have a composition of Zn 2-x Sn 1-x In 2x O 4 (0 ⁇ x ⁇ 0.45).
  • the x value when the x value is 0.3 to 0.36, as an example, the x value may be 0.33.
  • the crystallized IZTO channel layer 45 may have a plurality of grains, and all grains may have a composition of Zn 2-x Sn 1-x In 2x O 4 (0 ⁇ x ⁇ 0.45).
  • the crystallized IZTO channel layer 45 may have crystal planes of (220), (222), (331), and (422).
  • the crystallized IZTO channel layer 45 may have a spinel single crystalline structure, as described above, sputtering targets may be separately disposed for each metal type, and the composition may be finely controlled by using different powers for each target.
  • the IZTO channel layer 45 may have a spinel single crystal phase structure by crystallizing at a lower temperature through crystallization heat treatment using the capping layer 60 .
  • FIG. 2 is a cross-sectional view showing a manufacturing method of a thin film transistor according to another embodiment of the present invention.
  • a thin film transistor manufacturing method according to the present embodiment may be similar to the thin film transistor manufacturing method described with reference to FIG. 1 except for the following.
  • a gate electrode 20 extending in one direction may be formed on a substrate 10 , and a gate insulating layer 30 may be formed on the gate electrode 20 .
  • a source electrode 50S and a drain electrode 50D may be formed on the gate insulating layer 30 . At least a portion of a portion of the gate insulating layer 30 overlapping the gate electrode 20 may be exposed between the source electrode 50S and the drain electrode 50D.
  • An IZTO channel layer covering the exposed gate insulating layer 30 and the source electrode 50S and drain electrode 50D may be formed as described with reference to FIG. 1 .
  • a capping layer may be formed on the IZTO channel layer.
  • the capping layer and the IZTO channel layer may be sequentially patterned to form a patterned IZTO channel layer 45 and a patterned capping layer 60 sequentially stacked on the gate insulating layer 30 .
  • the patterned IZTO channel layer 45 and the capping layer 60 may have substantially the same width and length.
  • the IZTO channel layer 45 may cross the top of the gate electrode 20 and may be connected to the source electrode 50S and the drain electrode 50D at both end portions, respectively. In other words, the source electrode 50S and the drain electrode 50D may be connected to the IZTO channel layer 45 under both ends of the IZTO channel layer 45 .
  • the resultant product may be heat treated as described with reference to FIG. 1 .
  • the IZTO channel layer 45 may be crystallized as described with reference to FIG. 1 .
  • the crystallized IZTO channel layer 45 may have a spinel single-phase crystalline structure.
  • the single crystal phase may include a plurality of crystal grains, and may mean that all of the plurality of crystal grains have the same crystal phase but have different crystal orientations with respect to the reference plane.
  • the crystal grains may have different crystal orientations.
  • the crystallized IZTO channel layer 45 may have a composition of Zn 2-x Sn 1-x In 2x O 4 (0 ⁇ x ⁇ 0.45). Specifically, when the x value is 0.3 to 0.36, as an example, the x value may be 0.33.
  • FIG. 3 and 4 are cross-sectional views showing a method of manufacturing a thin film transistor according to another embodiment of the present invention.
  • a thin film transistor manufacturing method according to the present embodiment may be similar to the thin film transistor manufacturing method described with reference to FIG. 1 except for the following.
  • a buffer layer 15 may be formed on the substrate 10 .
  • the buffer layer 15 may be a silicon oxide layer, a silicon oxynitride layer, a silicon nitride layer, or a composite layer thereof.
  • a capping layer and an IZTO channel layer are sequentially formed on the buffer layer 15, and the IZTO channel layer and the capping layer are sequentially patterned to sequentially stack and pattern the capping layer 60 and the IZTO channel on the buffer layer 15.
  • a layer 45 may be formed.
  • the patterned IZTO channel layer 45 and the capping layer 60 may have substantially the same width and length.
  • the resulting product may be subjected to crystallization heat treatment as described with reference to FIG. 1 .
  • the crystallization heat treatment may be performed in a temperature range of about 150 ° C to 500 ° C, specifically about 250 ° C to less than 400 ° C, more specifically about 270 ° C to 350 ° C or about 290 ° C to 310 ° C. .
  • the IZTO channel layer 45 may be crystallized as described with reference to FIG. 1 .
  • the crystallized IZTO channel layer 45 may have a spinel single-phase crystalline structure.
  • the single crystal phase may include a plurality of crystal grains, and may mean that all of the plurality of crystal grains have the same crystal phase but have different crystal orientations with respect to the reference plane.
  • the crystal grains may have different crystal orientations.
  • the crystallized IZTO channel layer 45 may have a composition of Zn 2-x Sn 1-x In 2x O 4 (0 ⁇ x ⁇ 0.45). Specifically, when the x value is 0.3 to 0.36, as an example, the x value may be 0.33.
  • a gate insulating layer 30 may be formed on the IZTO channel layer 45 .
  • a gate electrode 20 crossing an upper portion of the IZTO channel layer 45 may be formed on the gate insulating layer 30 .
  • the IZTO channel layer 45 may be overlapped with the gate electrode 20 below the gate electrode 20 .
  • an interlayer insulating film 35 covering the gate electrode 20 may be formed on the gate electrode 20 .
  • the interlayer insulating layer 35 may be a silicon oxide layer, a silicon oxynitride layer, a silicon nitride layer, or a composite layer thereof.
  • Contact holes exposing both end portions of the IZTO channel layer 45 are formed in the interlayer insulating layer 35 and the gate insulating layer 30 therebelow, and both sides of the IZTO channel layer 45 are formed in the contact holes.
  • a source electrode 50S and a drain electrode 50D respectively connected to the ends may be formed.
  • heat treatment for improving ohmic contact between the IZTO channel layer 45 and the source/drain electrodes 50S and 50D may be additionally performed.
  • the crystallization heat treatment described above is performed after forming the source/drain electrodes 50S and 50D to crystallize the IZTO channel layer 45 and at the same time, the IZTO channel layer 45 and the source/drain electrodes 50S and 50D are crystallized.
  • An ohmic junction between the drain electrodes 50S and 50D may be improved.
  • the thin film transistors shown in FIGS. 1, 2, and 4 respectively represent a bottom gate/top contact structure, a bottom gate/bottom contact structure, and a top gate/top contact structure, but are not limited thereto, and include a top gate/bottom contact structure.
  • a thin film transistor of the structure can also be implemented.
  • an n-type thin film transistor having an IZTO channel layer which is an n-type semiconductor described above, may constitute an inverter as an example of a complementary thin film transistor (TFT) circuit together with a p-type thin film transistor.
  • the p-type thin film transistor may include a p-type oxide semiconductor as a channel layer, and the p-type oxide semiconductor may be SnO, Cu 2 O, or NiO, but is not limited thereto.
  • the n-type thin film transistor can be used as a switching element electrically connected to a pixel electrode of an organic light emitting diode (OLED) or a liquid crystal display, or as a memory element, for example, a resistance change memory (RRAM) or a phase change RAM (PRAM). ), or a switching element electrically connected to one electrode of a magnetic RAM (MRAM).
  • OLED organic light emitting diode
  • PRAM phase change RAM
  • MRAM magnetic RAM
  • a 100 nm SiO 2 layer as a gate insulating film was grown on the p-type Si wafer by thermally oxidizing a p-type Si wafer ( ⁇ 0.005 ⁇ cm) serving as a gate electrode.
  • a shadow mask was placed on the SiO 2 layer, and an amorphous IZTO semiconductor pattern having a thickness of 20 nm was deposited using RF magnetron sputtering at room temperature.
  • the chamber maintained a pressure of 3 mTorr under the condition of 10 sccm of Ar, and three targets of an indium oxide (In 2 O 3 ) target, a zinc oxide (ZnO) target, and a tin oxide (SnO 2 ) target were used, respectively.
  • Sputtering was performed at powers of 70w, 130w, and 45w.
  • a shadow mask was disposed on the amorphous IZTO semiconductor pattern and an ITO pattern was deposited using sputtering under an Ar atmosphere to form source/drain electrodes on both ends of the IZTO semiconductor pattern.
  • a width of each of the source/drain electrodes was 1000 ⁇ m, and an exposed length of the semiconductor pattern between the source/drain electrodes was 300 ⁇ m.
  • a 10 nm Ta layer was formed by sputtering (Ar 10 sccm/ 2m Torr/ 100 w conditions) using a shadow mask.
  • the width of the Ta layer was 2300 ⁇ m wider than the width of the source/drain electrodes, and the length of the Ta layer was 150 ⁇ m shorter than the exposed length of the semiconductor pattern between the source/drain electrodes.
  • PDA post-deposition annealing
  • a TFT was manufactured in the same manner as in TFT Preparation Example 1, except that post-deposition annealing (PDA) was performed at 200° C. for 1 hour in an O 2 atmosphere.
  • PDA post-deposition annealing
  • a TFT was manufactured by performing the same method as in TFT Preparation Example 1, except that it was performed at 800° C. (Preparation Example 5) for 1 hour.
  • a p-type Si wafer ( ⁇ 0.005 ⁇ cm) was thermally oxidized to grow a 100 nm SiO 2 layer.
  • An amorphous IZTO semiconductor pattern having a thickness of 20 nm was deposited on the SiO 2 layer using RF magnetron sputtering at room temperature.
  • the target was a target having a single crystalline phase of spinel of Zn 2 SnO 4 in which ZnO and SnO 2 have a molar ratio of 2:1, and the sputtering chamber maintained a pressure of 3 mTorr, but a gas flow rate as shown in Table 1 below. carried out under the conditions
  • a 10 nm Ta layer was formed by sputtering on the metal oxide thin film according to Preparation Example 1 of the metal oxide thin film, and post-deposition annealing (PDA) was performed in an O 2 atmosphere at 300° C. for 1 hour to form a metal oxide thin film. manufactured.
  • PDA post-deposition annealing
  • Table 1 below is a table showing the composition of the metal oxide thin film obtained as a result and the process conditions according to the metal oxide thin film Preparation Examples 1 to 3.
  • Metal oxide thin film composition Zn (at%) Sn (at%) Metal oxide thin film production example 1 Zn 2 SnO 4 10:0 61.9 38.1 Metal oxide thin film production example 2 9:1 58.6 41.4 Metal oxide thin film production example 3 8:2 57.8 42.2
  • FIG. 5 is a graph showing the composition of the metal oxide thin film obtained as a result of Preparation Examples 1 to 3 according to gas flow conditions during sputtering. Referring to Table 1 and FIG. 5, even when only Ar gas was used during sputtering, The target and the resulting thin film exhibited different Zn/Sn atomic ratios. Further, when the flow rate of oxygen relative to the flow rate of Ar was increased, the difference in composition between the target and the obtained thin film in Zn/Sn atomic ratio became larger. This is presumed to be because the binding energy of Zn-O is greater than that of Sn-O.
  • the composition of the thin film obtained by sputtering may not necessarily be the same as the composition of the target, and the composition of the target and the composition of the thin film may vary due to differences in the mass of the metal in the target and the chemical bond between the metal and oxygen. it can be seen that there is
  • 6 is a graph showing XRD patterns of metal oxide thin films according to Metal Oxide Thin Film Preparation Examples 4 to 7;
  • the thin film (Metal Oxide Thin Film Production Example 5) heat-treated at 400° C. in an air atmosphere was in an amorphous state without crystallization.
  • the thin film heat-treated at 700 ° C. in an air atmosphere (Metal Oxide Thin Film Production Example 6) and the thin film heat-treated at 800 ° C. (Metal Oxide Thin Film Production Example 7) are crystallized, both of which form a cubic spinel Zn 2 SnO 4 crystal phase and Although the tetragonal SnO 2 crystal phase was exhibited, the intensity of each peak was higher in the thin film heat-treated at 800 °C (Metal Oxide Thin Film Preparation Example 7).
  • the thin film (Metal Oxide Thin Film Production Example 4) subjected to heat treatment at 300° C. in an O 2 atmosphere after forming the Ta capping layer was crystallized even at a low temperature, resulting in a cubic spinel Zn 2 SnO 4 crystal phase and an orthorhombic SnO 2 crystal phase. showed
  • a metal oxide thin film was prepared using a sputtering target of the same composition, that is, a target having a single crystalline phase of spinel of Zn 2 SnO 4 , but post-deposition annealing (PDA) was performed at 700 ° C. or more in an air atmosphere without a Ta capping layer.
  • PDA post-deposition annealing
  • a tetragonal SnO 2 crystal phase was shown along with a cubic spinel Zn 2 SnO 4 crystal phase, whereas after forming a Ta capping layer, O
  • the thin film (Metal Oxide Thin Film Production Example 4) heat-treated at 300 ° C.
  • FIG. 7 is a graph showing XRD patterns of IZTO semiconductor patterns included in TFTs manufactured in TFT Manufacturing Examples 1 to 5.
  • Ta was not completely oxidized, so a Ta peak was seen and an IZTO semiconductor pattern While the crystalline peak resulting from was not seen, when proceeding under conditions of 300 ° C or higher (TFT Preparation Example 1), the spinel Zn 1.67 Sn 0.67 In 0.66 O 4 crystal phase resulting from the IZTO semiconductor pattern was confirmed.
  • TEM 8 is a TEM (Transmission Electron Microscope) image of a cross-section of an IZTO semiconductor pattern included in a TFT manufactured in TFT Manufacturing Example 1.
  • the IZTO semiconductor pattern prepared in TFT Preparation Example 1 has a (220) plane of the spinel crystal phase and an interplanar distance of 3.06 ⁇ .
  • the angle formed by the direction of the (220) plane of the spinel crystal phase and the surface of the IZTO semiconductor pattern may vary depending on the location.
  • the TFT prepared in TFT Preparation Example 1 has a field-effect mobility ( ⁇ FE ) of 86.55 ⁇ 5.3 cm 2 /Vs and a SubThreshold Swing (SS) of 0.119 ⁇ 0.025 V/dec. ), a threshold voltage (V TH ) of -0.13 ⁇ 0.23 V, a hysteresis of 0.001, and an interfacial trap density of 2.06 ⁇ 10 11 /cm 2 eV.
  • ⁇ FE field-effect mobility
  • SS SubThreshold Swing
  • the thin film transistor having the IZTO channel layer having a single crystal phase of spinel has excellent field-effect mobility and SS value.
  • 10, 11, and 12 are graphs showing the distribution of mobility, SS, and threshold voltage of TFTs according to TFT Manufacturing Example 1 and TFT Manufacturing Example 3, respectively. At this time, the distribution is indicated by measuring the mobility, SS, and threshold voltage of a plurality of TFTs formed in the substrate.
  • the TFT according to TFT Preparation Example 3 that is, the TFT having an amorphous IZTO as a channel layer, compared to the TFT according to TFT Preparation Example 1, that is, the IZTO channel having a single crystal phase of spinel.
  • TFTs with layers showed low dispersion in mobility, SS, and threshold voltage. It is an unexpected result that a TFT having an IZTO channel layer having a single crystalline phase of spinel exhibits better dispersion compared to a TFT having an amorphous channel layer, which is generally known to show excellent dispersion, and also an IZTO channel layer having a single crystalline phase of spinel. It may mean that a TFT having a can be used for large-area display or semiconductor manufacturing.
  • 13 and 14 show the transfer characteristics of a TFT according to TFT Preparation Example 3 under a positive gate bias stress (PBS) condition and under a negative gate bias stress (NBS) condition, respectively.
  • 15 and 16 show the transfer characteristics of the TFT according to TFT Preparation Example 1 under positive gate bias stress (PBS) conditions and under negative gate bias stress (NBS) conditions, respectively.
  • a positive gate bias stress (PBS) was applied for the indicated time with a gate bias of V TH + 20V and a drain bias of 5.1 V.
  • Negative gate bias stress (NBS) was applied for the indicated time with a gate bias of V TH - 20V and a drain bias of 5.1 V.
  • the TFT according to TFT Manufacturing Example 1 is V even under positive gate bias stress (PBS) or negative gate bias stress (NBS) compared to the TFT according to Manufacturing Example 3. It can be seen that the TH change is less. This excellent gate bias stress stability was understood to be due to crystallization.
  • PBS positive gate bias stress
  • NBS negative gate bias stress

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Abstract

박막트랜지스터를 제공한다. 상기 박막트랜지스터는 게이트 전극; 상기 게이트 전극의 상부 또는 하부와 중첩하고, 스피넬 단일결정상(spinel single-phase crystalline)인 IZTO(In-Zn-Sn oxide) 채널층; 상기 게이트 전극과 상기 IZTO 채널층 사이에 배치된 게이트 절연막; 및 상기 IZTO 채널층의 양측 단부들에 각각 접속하는 소오스 및 드레인 전극들을 구비한다.

Description

스피넬 단일 결정상의 IZTO 산화물 반도체를 구비하는 박막트랜지스터
본 발명은 반도체 소자에 관한 것으로, 구체적으로는 산화물 반도체막을 구비하는 트랜지스터에 관한 것이다.
트랜지스터의 반도체막으로서 사용되는 실리콘막으로는, 목적에 따라 비정질 실리콘막 또는 다결정 실리콘막이 사용된다. 예컨대, 대형 표시 장치에 포함된 트랜지스터의 경우, 대면적으로 형성되더라도 비교적 특성이 균일하게 형성될 수 있는 비정질 실리콘막을 사용하는 것이 바람직하다. 다른 한 편으로, 구동 회로 등을 포함하는 소자의 경우, 높은 전계-효과 이동도를 나타낼 수 있는 다결정 실리콘막을 사용하는 것이 바람직하다. 상기 다결정 실리콘막을 형성하기 위한 방법으로, 비정질 실리콘막을 고온 가열 처리하거나 또는 레이저광으로 처리하는 방법이 알려져 있다.
최근 산화물 반도체를 트랜지스터의 채널층으로 사용하는 연구가 진행되고 있다(JP공개 2006-165528). 관련하여, 비정질 산화물 반도체층 대비 다결정 산화물 반도체층은 우수한 전기적 특성을 나타낼 수 있다고 알려져 있으나, 다결정 산화물 반도체층은 비정질 산화물 반도체층 대비 기판 내 다양한 위치에서의 산포특성이 비교적 불량하여 다결정 산화물 반도체층을 상용화함에 있어서 걸림돌로 작용하고 있다.
본 발명이 해결하고자 하는 과제는, 높은 전계-효과 이동도를 나타낼 뿐 아니라 산포특성이 매우 우수한 산화물 반도체 박막을 구비하는 박막트랜지스터를 제공함에 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 이루기 위하여 본 발명의 일 측면은 박막트랜지스터를 제공한다. 상기 박막트랜지스터는 게이트 전극; 상기 게이트 전극의 상부 또는 하부와 중첩하고, 스피넬 단일결정상(spinel single-phase crystalline)인 IZTO(In-Zn-Sn oxide) 채널층; 상기 게이트 전극과 상기 IZTO 채널층 사이에 배치된 게이트 절연막; 및 상기 IZTO 채널층의 양측 단부들에 각각 접속하는 소오스 및 드레인 전극들을 구비한다.
상기 IZTO 채널층은 동일한 스피넬 결정상을 갖되 결정방향은 다양한 다수의 결정립들을 구비할 수 있다. 상기 IZTO 채널층은 Zn2-xSn1-xIn2xO4 (0<x<0.45)의 조성을 가질 수 있다. 상기 x는 0.3 내지 0.36일 수 있다. 구체적으로, 상기 x는 0.33일 수 있다. 상기 IZTO 채널층은 결정면들 (220), (222), (331), 및 (422)를 구비할 수 있다.
상기 과제를 이루기 위하여 본 발명의 일 측면은 박막트랜지스터의 다른 예를 제공한다. 상기 박막트랜지스터는 게이트 전극; 상기 게이트 전극의 상부 또는 하부와 중첩하고, 다수의 결정립들을 갖되, 모든 결정립들은 Zn2-xSn1-xIn2xO4 (0<x<0.45)의 조성을 갖는 IZTO(In-Zn-Sn oxide) 채널층; 상기 게이트 전극과 상기 IZTO 채널층 사이에 배치된 게이트 절연막; 및 상기 IZTO 채널층의 양측 단부들에 각각 접속하는 소오스 및 드레인 전극들을 구비할 수 있다.
상기 결정립들의 결정방향은 다양할 수 있다. 상기 x는 0.3 내지 0.36일 수 있다. 구체적으로, 상기 x는 0.33일 수 있다. 상기 IZTO 채널층은 결정면들 (220), (222), (331), 및 (422)를 구비할 수 있다.
본 발명의 실시예들에 따르면, 높은 전계-효과 이동도를 나타내면서도 전기적 특성의 산포가 우수한 결정질 산화물 반도체 박막을 구비하는 박막트랜지스터를 제공할 수 있다.
그러나, 본 발명의 효과들은 이상에서 언급한 효과로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 박막트랜지스터를 나타낸 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 박막트랜지스터의 제조방법을 보여주는 단면도이다.
도 3 및 도 4는 본 발명의 또 다른 실시예에 따른 박막트랜지스터의 제조방법을 보여주는 단면도들이다.
도 5는 금속 산화물 박막 제조예들 1 내지 3에 따른 결과물로 얻어진 금속 산화물 박막의 조성을 스퍼터링시 기체유량 조건에 따라 나타낸 그래프이다.
도 6는 금속 산화물 박막 제조예들 4 내지 7에 따른 금속 산화물 박막들의 XRD 패턴들을 보여주는 그래프이다.
도 7은 TFT 제조예들 1 내지 5에서 제조된 TFT들에 포함된 IZTO 반도체 패턴들의 XRD 패턴들을 보여주는 그래프이다.
도 8은 TFT 제조예 1에서 제조된 TFT에 포함된 IZTO 반도체 패턴의 단면을 촬영한 TEM (Transmission Electron Microscope) 이미지이다.
도 9은 TFT 제조예 1에서 제조된 TFT의 전달특성을 보여주는 그래프이다.
도 10, 도 11, 및 도 12는 각각 TFT 제조예 1와 TFT 제조예 3에 따른 TFT들의 이동도, SS, 및 문턱전압의 산포를 나타낸 그래프들이다.
도 13 및 도 14는 각각 TFT 제조예 3에 따른 TFT의 양의 게이트 바이어스 스트레스(PBS) 조건에서의 전달특성과 음의 게이트 바이어스 스트레스(NBS) 조건에서의 전달특성을 나타낸다.
도 15 및 도 16는 각각 TFT 제조예 1에 따른 TFT의 양의 게이트 바이어스 스트레스(PBS) 조건에서의 전달특성과 음의 게이트 바이어스 스트레스(NBS) 조건에서의 전달특성을 나타낸다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 도면들에 있어서, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
박막트랜스터
도 1은 본 발명의 일 실시예에 따른 박막트랜지스터를 나타낸 단면도이다.
도 1을 참조하면, 기판(10)이 제공될 수 있다. 기판(10)은 반도체, 금속, 유리 또는 폴리머 기판일 수 있다. 일 예에서, 상기 기판(10) 반도체 또는 금속 기판일 수 있다. 상기 기판(10) 상에 절연성 배리어층(미도시)이 형성될 수 있다. 일 예에서, 상기 기판(10)은 실리콘 기판이고, 상기 절연성 배리어층은 실리콘 산화물일 수 있다.
상기 기판(10) 상에 일방향으로 연장되는 게이트 전극(20)을 형성할 수 있다. 상기 게이트 전극(20)은 Al, Cr, Cu, Ta, Ti, Mo, W, 또는 이들의 합금을 사용하여 형성할 수 있다. 상기 게이트 전극(20) 상에 게이트 절연막(30)을 형성할 수 있다. 상기 게이트 절연막(30)은 실리콘 산화막 일 예로서, SiO2; 실리콘 산질화막(SiON); 알루미늄 산질화막; 실리콘 산화막 대비 유전율이 큰 high-k 절연막; 또는 이들의 복합막일 수 있다. 실리콘 산화막 대비 유전율이 큰 high-k 절연막 일 예로서, Al2O3, HfO2, 또는 ZrO2일 수 있다.
상기 게이트 절연막(30) 상에 상기 게이트 전극(20)과 중첩하도록 배치된 인듐-아연-주석 산화물층(In-Zn-Sn oxide, 이하 IZTO라고 함)을 채널층(45)으로 형성할 수 있다. 상기 IZTO 채널층(45)은 스퍼터링 등의 물리적 증착법 또는 화학기상증착법, 원자층증착법 등의 화학적 증착법을 사용하여 증착된 후, 결정화하여 형성할 수 있다. 상기 증착은 스퍼터링법일 수 있고, 불활성 기체 분위기에서 인듐 산화물 (In2O3) 타겟, 산화 아연 (ZnO) 타겟, 및 산화 주석 (SnO2) 타겟을 사용하여 스퍼터링하되 각 타겟에 대해 서로 다른 파워를 사용함으로써, 조성을 세밀하게 조절할 수 있다. 구체적으로, 상기 IZTO 채널층(45)은 Zn2-xSn1-xIn2xO4 (0<x<0.45)의 조성을 갖도록 형성될 수 있다. 여기서, x 값은 0.3 내지 0.36일 때 일 예로서, x 값이 0.33일 수 있다. 상기 IZTO 채널층(45)은 형성된 직후에는 비정질 상태에 있을 수 있다. 상기 IZTO 채널층(45)은 후술하는 열처리에서 충분히 결정화될 수 있는 수 내지 수십 nm의 두께, 예를 들어, 10 내지 50nm, 일 예로서, 10 내지 30nm의 두께로 형성할 수 있다.
상기 IZTO 채널층(45)의 양측 단부들 상에 소오스 전극(50S)과 드레인 전극(50D)을 형성하여, 상기 소오스 전극(50S)과 드레인 전극(50D) 사이에 상기 IZTO 채널층(45)의 일부 표면을 노출시킬 수 있다. 소오스 전극(50S)과 드레인 전극(50D)은 알루미늄(Al), 네오디뮴(Nd), 은(Ag), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 및 몰리브덴(Mo) 중 적어도 어느 하나의 금속 또는 이들을 포함하는 합금, 또는 금속산화물 전도성막 일 예로서, ITO(Indium Tin Oxide)을 사용하여 형성할 수 있다.
상기 소오스 전극(50S)과 드레인 전극(50D) 사이에 노출된 상기 IZTO 채널층(45) 상에 패터닝된 캡핑층(60)을 형성할 수 있다. 상기 캡핑층(60)은 전이금속을 함유하는 층으로 이에 함유된 전이금속은 상기 IZTO 채널층(45) 내에 함유된 금속(들) 즉, In, Zn, 및 Sn 대비 산화 경향(oxidation tendency)가 큰 전이금속일 수 있다. 일 예로서, 상기 캡핑층은 Ta층, Ti층, 또는 Mo층일 수 있다. 다른 예로서, 상기 캡핑층은 소량의 질소를 포함하는(예를 들어, 질소의 함량이 5 내지 35 원자퍼센트인) 전이금속 질화막, 다시 말해서 전이금속리치한 전이금속 질화막 일 예로서 Ti 리치한 TiN층, Ta 리치한 TaN층, 또는 Mo 리치한 MoN층일 수 있다.
구체적으로, 상기 캡핑층(60)에 함유된 전이금속이 Ta인 경우, Ta 산화물 일 예로서, Ta2O5를 형성하기 위한 깁스 프리 에너지(Gibbs free energy, △Gf)는, 상기 IZTO 채널층(45) 내에 함유된 금속들의 산화물 즉, In 산화물 일 예로서, In2O3, Zn 산화물 일 예로서, ZnO, 및 Sn 산화물 일 예로서, SnO2를 형성하기 위한 모든 깁스 프리 에너지에 비해 낮을 수 있다. 다시 말해서, Ta가 In, Zn, 및 Sn 대비 산화경향이 클 수 있다.
상기 캡핑층(60)은 3 내지 30 nm의 두께, 일 예로서, 5 내지 20nm 구체적으로 7 내지 15nm의 두께로 형성될 수 있다. 상기 IZTO 채널층(45)의 두께와 상기 캡핑층(60)의 두께의 비는, 추후 진행되는 상기 IZTO 채널층의 균일한 결정화를 위해, 3:1 내지 1:2, 일 예로서 2.5:1 내지 1:1일 수 있다.
또한, 상기 캡핑층(60)은 상기 IZTO 채널층(45) 하부에 위치하는 상기 게이트 전극(20)과 중첩되도록 형성, 구체적으로 상기 게이트 전극(20)의 중앙부 혹은 TFT의 채널영역의 중앙부와 중첩되도록 형성될 수 있다. 다만, 본 실시예에서 상기 캡핑층(60)은 TFT의 채널길이 즉, 상기 소오스/드레인 전극들(50S, 50D) 사이의 간격 대비 짧은 길이를 가져 상기 캡핑층(60)이 상기 소오스/드레인 전극들(50S, 50D)에 접촉하지 않도록 형성될 수 있고, TFT의 채널폭 즉, 상기 IZTO 채널층(45)의 폭 대비 같거나 넓은 폭를 가져 상기 IZTO 채널층(45)의 채널폭 전체에서 후술하는 결정화가 일어날 수 있도록 할 수 있다.
상기 캡핑층(60)을 형성한 후, 이 결과물을 열처리 구체적으로, 포스트-증착 어닐링(post-deposition annealing, PDA)할 수 있다. 상기 열처리는 산소 분위기에서 수행할 수 있고, 약 150℃ 내지 500℃, 구체적으로는 약 250℃ 초과 400℃ 미만, 더 구체적으로는 약 270℃ 내지 350℃또는 약 290℃ 내지 310℃의 온도범위에서 수행할 수 있다.
상기 열처리 과정에서, 상기 캡핑층(60)과 상기 IZTO 채널층(45) 사이 계면 근처의 상기 IZTO 채널층(45) 내에서, 금속원자에 느슨하게 결합된 산소종들 예를 들어, 격자간 산소 (interstitial oxygen)와 하이드록실기 등은 상기 캡핑층(60) 내의 금속과 반응하여 전이금속 산화물(MaOx를, Ma는 전이금속층 내 금속)을 형성하면서 제거되거나 소모될 수 있고, 이와 동시에 상기 캡핑층(60) 내에서 상기 전이금속 산화물이 형성되면서 상기 IZTO 채널층(45) 내로 전자들을 방출할 수 있다. 상기 캡핑층(60)과 접하는 계면에서의 상기 IZTO 채널층(45) 내로 공급된 상기 전자들은 상기 IZTO 채널층(45) 내의 금속-산소 결합의 반결합 오비탈(antibonding orbital)로 전달되고, 이로 인해 계면의 금속-산소 결합은 약해질 수 있다. 또한, 결정화 어닐링 과정에서 약해진 계면의 금속-산소 결합은 파괴된 후 계면에서부터 재배열되고 또한 상기 IZTO 채널층(45) 내부로 이러한 재배열이 전파되면서, 상기 IZTO 채널층(45) 전체가 비교적 낮은 온도에서도 결정질로 변환될 수 있다. 그 결과, 상기 IZTO 채널층(45) 내의 금속-산소 격자분율이 열처리 전에 비해 증가하고 또한 결정화도가 증가할 수 있다. 한편, 상기 IZTO 채널층(45) 내의 결정화도는 상기 캡핑층(60)에 접하는 면에서 이의 반대면 방향즉, 게이트 절연막(30) 방향으로 갈수록 낮아질 수 있다. 다시 말해서, 상기 IZTO 채널층(45) 내의 결정화도는 상기 게이트 절연막(30)에 접하는 면에 대한 반대면에서 게이트 절연막(30) 방향으로 갈수록 낮아질 수 있다.
상기 열처리 과정에서 상기 소오스/드레인 전극들(50S, 50D)과 상기 IZTO 채널층(45) 사이에 오믹 접합 또한 형성될 수 있다.
한편, 상기 결정화 열처리가 산소 분위기에서 진행되는 경우, 상기 캡핑층(60)은 상기 IZTO 채널층(45)에 접하는 계면뿐 아니라 산소 분위기에 노출된 면까지 모두 산화되어 절연체인 전이금속 산화물층(ex. Ta 산화막, Ti 산화막, 또는 Mo 산화막)으로 변화할 수 있다. 상기 결정화 열처리 이후, 상기 전이금속 산화물층은 식각에 의해 제거되어 상기 IZTO 채널층(45)의 표면이 노출될 수도 있다. 그러나, 이에 한정되는 것은 아니다.
상기 결정화된 IZTO 채널층(45)은 스피넬 단일결정상(spinel single-phase crystalline) 구조를 가질 수 있다. 여기서 단일결정상이라함은 다수의 결정립들을 포함하되, 상기 다수의 결정립들은 모두 같은 결정상을 갖지만 기준면에 대해 다른 결정방향을 갖는 것을 의미할 수 있다. 부연하면, 상기 결정화된 IZTO 채널층(45) 내의 다수의 결정립들은 동일한 스피넬 결정상을 갖지만 결정립들의 결정방향은 다양한 것일 수 있다. 또한, 상기 결정화된 IZTO 채널층(45)은 스피넬 결정상 외의 다른 결정상은 가지지 않을 수 있다. 앞서 설명한 바와 같이, Zn2-xSn1-xIn2xO4 (0<x<0.45)의 조성을 가질 수 있다. 구체적으로 x 값이 0.3 내지 0.36일 때 일 예로서, x 값이 0.33일 수 있다. 상기 결정화된 IZTO 채널층(45)은 다수의 결정립들을 갖되, 모든 결정립들은 Zn2-xSn1-xIn2xO4 (0<x<0.45)의 조성을 가질 수 있다. 상기 결정화된 IZTO 채널층(45)은 (220), (222), (331), 및 (422)인 결정면들을 구비할 수 있다.
상기 결정화된 IZTO 채널층(45)이 스피넬 단일결정상 구조를 갖게 하기 위해서는 앞서 설명한 바와 같이, 스퍼터링 타겟을 금속 종류별로 별도 배치하고 각 타겟에 대해 서로 다른 파워를 사용하여 조성을 세밀하게 조절할 수 있다. 또한, 상기 캡핑층(60)을 사용한 결정화 열처리를 통해 보다 낮은 온도에서 결정화하여 상기 IZTO 채널층(45)이 스피넬 단일결정상 구조를 갖게 할 수 있다.
도 2는 본 발명의 다른 실시예에 따른 박막트랜지스터의 제조방법을 보여주는 단면도이다. 본 실시예에 따른 박막트랜지스터 제조방법은 후술하는 것을 제외하고는 도 1을 참고하여 설명한 박막트랜지스터 제조방법과 유사할 수 있다.
도 2를 참조하면, 기판(10) 상에 일방향으로 연장되는 게이트 전극(20)을 형성하고, 상기 게이트 전극(20) 상에 게이트 절연막(30)을 형성할 수 있다. 상기 게이트 절연막(30) 상에 소오스 전극(50S)과 드레인 전극(50D)을 형성할 수 있다. 상기 소오스 전극(50S)과 드레인 전극(50D) 사이에 게이트 절연막(30)의 상기 게이트 전극(20)에 중첩된 부분 중 적어도 일부가 노출될 수 있다.
상기 노출된 게이트 절연막(30) 및 상기 소오스 전극(50S)과 드레인 전극(50D)을 덮는 IZTO 채널층을 도 1을 참조하여 설명한 바와 같이 형성할 수 있다. 이 후, 상기 IZTO 채널층 상에 캡핑층을 형성할 수 있다. 이 후, 상기 캡핑층과 상기 IZTO 채널층을 차례로 패터닝하여 상기 게이트 절연막(30) 상에 차례로 적층된 패터닝된 IZTO 채널층(45)과 패터닝된 캡핑층(60)을 형성할 수 있다. 그 결과, 패터닝된 IZTO 채널층(45)과 캡핑층(60)은 실질적으로 동일한 폭과 길이를 가질 수 있다. 상기 IZTO 채널층(45)은 상기 게이트 전극(20)의 상부를 가로지르고 또한 양측 단부들에서 상기 소오스 전극(50S)과 드레인 전극(50D)에 각각 접속할 수 있다. 다시 말해서, 상기 소오스 전극(50S)과 드레인 전극(50D)은 상기 IZTO 채널층(45)의 양측 단부들 하부에서 상기 IZTO 채널층(45)에 접속할 수 있다.
상기 캡핑층(60)을 증착하고 패터닝하지 않은 상태 혹은 패터닝한 상태에서, 결과물을 도 1을 참조하여 설명한 바와 같이 열처리할 수 있다. 상기 결정화 열처리 과정에서 상기 IZTO 채널층(45)은 도 1을 참조하여 설명한 바와 같이, 결정화될 수 있다.
구체적으로, 상기 결정화된 IZTO 채널층(45)은 스피넬 단일결정상(spinel single-phase crystalline) 구조를 가질 수 있다. 여기서 단일결정상이라함은 다수의 결정립들을 포함하되, 상기 다수의 결정립들은 모두 같은 결정상을 갖지만 기준면에 대해 다른 결정방향을 갖는 것을 의미할 수 있다. 부연하면, 상기 결정화된 IZTO 채널층(45) 내의 다수의 결정립들은 동일한 스피넬 결정상을 갖지만 결정립들의 결정방향은 다양한 것일 수 있다. 상기 결정화된 IZTO 채널층(45)은 Zn2-xSn1-xIn2xO4 (0<x<0.45)의 조성을 가질 수 있다. 구체적으로 x 값이 0.3 내지 0.36일 때 일 예로서, x 값이 0.33일 수 있다.
도 3 및 도 4는 본 발명의 또 다른 실시예에 따른 박막트랜지스터의 제조방법을 보여주는 단면도들이다. 본 실시예에 따른 박막트랜지스터 제조방법은 후술하는 것을 제외하고는 도 1을 참고하여 설명한 박막트랜지스터 제조방법과 유사할 수 있다.
도 3를 참조하면, 기판(10) 상에 버퍼층(15)을 형성할 수 있다. 상기 버퍼층(15)은 실리콘 산화막, 실리콘 산질화막, 실리콘 질화막, 또는 이들의 복합막일 수 있다.
상기 버퍼층(15) 상에 캡핑층과 IZTO 채널층을 차례로 형성하고, 상기 IZTO 채널층과 상기 캡핑층을 차례로 패터닝하여 상기 버퍼층(15) 상에 차례로 적층되고 패터닝된 캡핑층(60)과 IZTO 채널층(45)을 형성할 수 있다. 그 결과, 패터닝된 IZTO 채널층(45)과 캡핑층(60)은 실질적으로 동일한 폭과 길이를 가질 수 있다.
상기 IZTO 채널층을 증착하고 패터닝하지 않은 상태 혹은 패터닝한 상태에서, 결과물을 도 1을 참조하여 설명한 바와 같이 결정화 열처리할 수 있다. 구체적으로, 상기 결정화 열처리는 약 150℃ 내지 500℃, 구체적으로는 약 250℃ 초과 400℃ 미만, 더 구체적으로는 약 270℃ 내지 350℃또는 약 290℃ 내지 310℃의 온도범위에서 열처리할 수 있다.
상기 결정화 열처리 과정에서 상기 IZTO 채널층(45)은 도 1을 참조하여 설명한 바와 같이, 결정화될 수 있다. 구체적으로, 상기 결정화된 IZTO 채널층(45)은 스피넬 단일결정상(spinel single-phase crystalline) 구조를 가질 수 있다. 여기서 단일결정상이라함은 다수의 결정립들을 포함하되, 상기 다수의 결정립들은 모두 같은 결정상을 갖지만 기준면에 대해 다른 결정방향을 갖는 것을 의미할 수 있다. 부연하면, 상기 결정화된 IZTO 채널층(45) 내의 다수의 결정립들은 동일한 스피넬 결정상을 갖지만 결정립들의 결정방향은 다양한 것일 수 있다. 상기 결정화된 IZTO 채널층(45)은 Zn2-xSn1-xIn2xO4 (0<x<0.45)의 조성을 가질 수 있다. 구체적으로 x 값이 0.3 내지 0.36일 때 일 예로서, x 값이 0.33일 수 있다.
도 4를 참조하면, 상기 IZTO 채널층(45) 상에 게이트 절연막(30)을 형성할 수 있다. 상기 게이트 절연막(30) 상에 상기 IZTO 채널층(45)의 상부를 가로지르는 게이트 전극(20)을 형성할 수 있다. 그 결과, 상기 게이트 전극(20)의 하부에서 상기 IZTO 채널층(45)이 상기 게이트 전극(20)와 중첩되어 배치될 수 있다. 이 후, 상기 게이트 전극(20) 상에 상기 게이트 전극(20)을 덮는 층간 절연막(35)을 형성할 수 있다. 상기 층간 절연막(35)은 실리콘 산화막, 실리콘 산질화막, 실리콘 질화막, 또는 이들의 복합막일 수 있다.
상기 층간 절연막(35) 및 그 하부의 게이트 절연막(30) 내에 상기 IZTO 채널층(45)의 양측 단부들을 각각 노출시키는 컨택홀들을 형성하고, 상기 컨택홀들 내에 상기 IZTO 채널층(45)의 양측 단부에 각각 접속하는 소오스 전극(50S)과 드레인 전극(50D)을 형성할 수 있다. 이 후, 상기 IZTO 채널층(45)과 상기 소오스/드레인 전극들(50S, 50D) 사이의 오믹 접합성을 향상시키는 열처리를 추가적으로 수행할 수 있다. 그러나, 이에 한정되지 않고 앞서 설명한 결정화 열처리를 상기 소오스/드레인 전극들(50S, 50D)을 형성한 후 수행하여 상기 IZTO 채널층(45) 결정화시킴과 동시에 상기 IZTO 채널층(45)과 상기 소오스/드레인 전극들(50S, 50D) 사이의 오믹 접합성을 향상시킬 수도 있다.
도 1, 도 2, 및 도 4에서 도시된 박막트랜지스터는 각각 바텀게이트/탑컨택 구조, 바텀게이트/바텀컨택 구조, 및 탑게이트/탑컨택 구조를 나타내나, 이에 한정되지 않고 탑게이트/바텀컨택 구조의 박막트랜지스터 또한 구현 가능하다.
또한, 앞서 설명한 n형 반도체인 IZTO 채널층을 구비하는 n형 박막트랜지스터는 p형 박막트랜지스터와 함께 상보성 박막트랜지스터(complementary TFT) 회로 일 예로서 인버터를 구성할 수 있다. 이 때, p형 박막트랜지스터는 p형 산화물 반도체를 채널층으로 구비할 수 있고, p형 산화물 반도체는 SnO, Cu2O, NiO일 수 있으나 이에 한정되는 것은 아니다.
또한, 상기 n형 박막트랜지스터는 유기발광다이오드(OLED) 혹은 액정디스플레이의 화소전극에 전기적으로 연결된 스위칭 소자로서 사용할 수 있고, 또는 메모리 소자 일 예로서, 저항변화메모리(RRAM), PRAM(phase change RAM), 또는 MRAM(magnetic RAM)의 일측 전극에 전기적으로 연결된 스위칭 소자로서도 사용될 수도 있다. 그러나, 이에 한정되는 것은 아니다.
이하, 본 발명의 이해를 돕기 위하여 바람직한 실험예(example)를 제시한다. 다만, 하기의 실험예는 본 발명의 이해를 돕기 위한 것일 뿐, 본 발명이 하기의 실험예에 의해 한정되는 것은 아니다.
TFT 제조예 1
게이트 전극인 p형 Si 웨이퍼(<0.005Ω·cm)를 열산화하여 p형 Si 웨이퍼 상에 게이트 절연막인 100nm의 SiO2층을 성장시켰다. 상기 SiO2층 상에 새도우 마스크를 배치하고, 실온에서 RF 마그네트론 스퍼터링을 사용하여 20nm의 두께를 갖는 비정질 IZTO 반도체 패턴을 증착하였다. 스퍼터링 동안 챔버는 Ar 10 sccm 조건에서 3 mTorr의 압력을 유지하였고, 인듐 산화물 (In2O3) 타겟, 산화 아연 (ZnO) 타겟, 및 산화 주석 (SnO2) 타겟의 3개의 타겟들을 사용하되 각각 70w, 130w, 및 45w의 파워로 스퍼터링하였다.
상기 비정질 IZTO 반도체 패턴 상에 새도우 마스크를 배치하고 Ar 분위기 하에서 스퍼터링을 사용하여 ITO 패턴을 증착하여, 상기 IZTO 반도체 패턴의 양측 단부들 상에 소오스/드레인 전극들을 형성하였다. 상기 소오스/드레인 전극들 각각의 폭은 1000㎛였고, 상기 소오스/드레인 전극들 사이에 상기 반도체 패턴이 노출된 길이는 300㎛였다.
상기 소오스/드레인 전극들 사이에 노출된 상기 반도체 패턴 상에, 새도우 마스크를 사용하여 10 nm의 Ta 층을 스퍼터링(Ar 10 sccm/ 2m Torr/ 100 w 조건)에 의해 형성하였다. 이 때, Ta층의 폭은 상기 소오스/드레인 전극들의 폭 보다 넓은 2300㎛였고, Ta층의 길이는 상기 소오스/드레인 전극들 사이에 상기 반도체 패턴이 노출된 길이보다 짧은 150㎛였다.
이 후, 포스트-증착 어닐링(post-deposition annealing, PDA)이 O2 분위기에서 300℃로 1 시간동안 수행되었다.
TFT 제조예 2
포스트-증착 어닐링(PDA)을 O2 분위기에서 200℃로 1 시간 동안 수행한 것을 제외하고는 TFT 제조예 1과 동일한 방법을 수행하여 TFT를 제조하였다.
TFT 제조예들 3 내지 5
Ta층을 형성하지 않고, 소오스/드레인 전극들 사이에 반도체 패턴이 노출된 상태에서, 포스트-증착 어닐링(PDA)을 O2 분위기에서 400℃ (제조예 3), 700℃ (제조예 4), 또는 800℃ (제조예 5)로 1 시간 동안 수행한 것을 제외하고는 TFT 제조예 1과 동일한 방법을 수행하여 TFT를 제조하였다.
금속 산화물 박막 제조예 1 내지 3
p형 Si 웨이퍼(<0.005Ω·cm)를 열산화하여 100nm의 SiO2층을 성장시켰다. 상기 SiO2층 상에 실온에서 RF 마그네트론 스퍼터링을 사용하여 20nm의 두께를 갖는 비정질 IZTO 반도체 패턴을 증착하였다. 스퍼터링 시 타겟은 ZnO와 SnO2가 2:1의 몰비를 갖는 Zn2SnO4의 스피넬의 단일 결정상을 갖는 타겟이었으며, 스퍼터링 챔버는 3 mTorr의 압력을 유지하되, 하기 표 1에 나타낸 것과 같은 기체유량 조건에서 진행되었다.
금속 산화물 박막 제조예 4
상기 금속 산화물 박막 제조예 1에 따른 금속 산화물 박막 상에 10 nm의 Ta 층을 스퍼터링에 의해 형성하고, 포스트-증착 어닐링(PDA)을 O2 분위기에서 300℃로 1 시간동안 수행하여 금속 산화물 박막을 제조하였다.
금속 산화물 박막 제조예들 5 내지 7
상기 금속 산화물 박막 제조예 1에 따른 금속 산화물 박막이 노출된 상태에서, 포스트-증착 어닐링(PDA)을 공기 분위기에서 400℃(제조예 5), 700℃(제조예 6), 또는 800℃(제조예 7)로 1 시간동안 수행하여 금속 산화물 박막을 제조하였다.
하기 표 1은 금속 산화물 박막 제조예들 1 내지 3에 따른 공정 조건 및 결과물로 얻어진 금속 산화물 박막의 조성을 나타낸 표이다.
스퍼터링 타겟 스퍼터링시 기체유량 조건
Ar:O2(V:V)		 금속 산화물 박막 조성
Zn (at%) Sn (at%)
금속 산화물 박막 제조예 1 Zn2SnO4 10:0 61.9 38.1
금속 산화물 박막 제조예 2 9:1 58.6 41.4
금속 산화물 박막 제조예 3 8:2 57.8 42.2
도 5는 금속 산화물 박막 제조예들 1 내지 3에 따른 결과물로 얻어진 금속 산화물 박막의 조성을 스퍼터링시 기체유량 조건에 따라 나타낸 그래프이다.표 1 및 도 5를 참고하면, 스퍼터링 시 Ar 기체만을 사용한 경우에도 타겟과 얻어진 박막은 서로 다른 Zn/Sn 원자비를 나타내었다. 또한, Ar 유량에 대해 산소의 유량이 상대적으로 증가한 경우에는, 타겟과 얻어진 박막의 Zn/Sn 원자비의 조성차이는 더 커졌다. 이는 Zn-O의 결합에너지가 Sn-O의 결합에너지 대비 크기 때문인 것으로 추정되었다. 이를 참고하면, 스퍼터링에 의해 얻어지는 박막의 조성은 타겟의 조성과는 반드시 같을 수는 없으며, 타겟 내 금속의 질량 및 금속과 산소 사이의 화학적 결합의 차이에 의해 타겟의 조성과 박막의 조성은 달라질 수 있음을 알 수 있다.
도 6는 금속 산화물 박막 제조예들 4 내지 7에 따른 금속 산화물 박막들의 XRD 패턴들을 보여주는 그래프이다.
도 6를 참조하면, 공기 분위기에서 400 ℃로 열처리한 박막(금속 산화물 박막 제조예 5)은 결정화되지 않은 비정질 상태였다. 공기 분위기에서 700 ℃로 열처리한 박막(금속 산화물 박막 제조예 6)과 800 ℃로 열처리한 박막(금속 산화물 박막 제조예 7)은 결정화되어, 둘 모두 큐빅 스피넬(cubic spinel) Zn2SnO4 결정상과 정방정계(tetragonal) SnO2 결정상을 나타내었으나, 800 ℃로 열처리한 박막(금속 산화물 박막 제조예 7)은 각 피크의 세기가 더 컸다. 한편, Ta 캡핑층을 형성한 후 O2 분위기에서 300 ℃로 열처리한 박막(금속 산화물 박막 제조예 4)은 낮은 온도에서도 결정화되어, 큐빅 스피넬 Zn2SnO4 결정상과 사방정계(orthorhombic) SnO2 결정상을 나타내었다.
이와 같이, 동일한 조성의 스퍼터링 타겟 즉, Zn2SnO4의 스피넬의 단일 결정상을 갖는 타겟을 사용하여 금속 산화물 박막을 제조하였으나, 포스트-증착 어닐링(PDA)을 Ta 캡핑층 없이 공기 분위기에서 700 ℃ 이상의 조건에서 진행한 경우(금속 산화물 박막 제조예들 6 및 7)에는 큐빅 스피넬(cubic spinel) Zn2SnO4 결정상과 더불어 정방정계(tetragonal) SnO2 결정상을 나타난 반면, Ta 캡핑층을 형성한 후 O2 분위기에서 300 ℃로 열처리한 박막(금속 산화물 박막 제조예 4)은 큐빅 스피넬 Zn2SnO4 결정상과 사방정계(orthorhombic) SnO2 결정상을 나타내는 것으로 보아, 동일한 조성의 스퍼터링 타겟을 사용하여 형성한 박막이라도 어닐링 공정의 차이로 나타나는 결정상이 다를 수 있음을 알 수 있다.
도 7은 TFT 제조예들 1 내지 5에서 제조된 TFT들에 포함된 IZTO 반도체 패턴들의 XRD 패턴들을 보여주는 그래프이다.
도 7을 참조하면, Ta 캡핑층을 형성하지 않은 상태에서 포스트-증착 어닐링(PDA)을 공기 분위기에서 700 ℃ 이하의 조건에서 진행한 경우(TFT 제조예들 3 및 4)에는 결정성 피크가 보이지 않는 반면, 800 ℃ 이상의 조건에서 진행한 경우(TFT 제조예 5)에는 스피넬 Zn1.67Sn0.67In0.66O4 결정상이 확인(확인부탁드립니다)되었다. 한편, Ta 캡핑층을 형성한 상태에서 포스트-증착 어닐링(PDA)을 산소 분위기에서 200 ℃ 이하의 조건에서 진행한 경우(TFT 제조예 2)에는 Ta가 완전히 산화되지 않아 Ta 피크가 보이고 IZTO 반도체 패턴으로부터 기인하는 결정성 피크는 보이지 않는 반면, 300 ℃ 이상의 조건에서 진행한 경우(TFT 제조예 1)에는 IZTO 반도체 패턴으로부터 기인하는 스피넬 Zn1.67Sn0.67In0.66O4 결정상이 확인되었다.
도 8은 TFT 제조예 1에서 제조된 TFT에 포함된 IZTO 반도체 패턴의 단면을 촬영한 TEM (Transmission Electron Microscope) 이미지이다.
도 8을 참조하면, TFT 제조예 1에서 제조된 IZTO 반도체 패턴은 스피넬 결정상의 (220) 면이 확인되며, 면간거리는 3.06 Å인 것으로 나타났다. 또한, 스피넬 결정상의 (220) 면의 방향이 IZTO 반도체 패턴의 표면과 이루는 각은 위치에 따라 다를 수 있음도 보여주고 있다.
도 9은 TFT 제조예 1에서 제조된 TFT의 전달특성을 보여주는 그래프이다.
도 9을 참조하면, TFT 제조예 1에서 제조된 TFT는 86.55 ± 5.3 cm2/Vs의 전계-효과 이동도 (field-effect mobility, μFE), 0.119 ± 0.025 V/dec.의 SS (SubThreshold　Swing), -0.13 ± 0.23 V의 문턱전압(VTH)을 나타내었고, hysteresis는 0.001이며, 2.06 × 1011/cm2eV의 계면 트랩 밀도를 나타내었다.
이와 같이, 스피넬의 단일 결정상을 갖는 IZTO 채널층을 갖는 박막트랜지스터는 매우 우수한 전계-효과 이동도와 SS값을 갖는 것을 알 수 있다.
도 10, 도 11, 및 도 12는 각각 TFT 제조예 1와 TFT 제조예 3에 따른 TFT들의 이동도, SS, 및 문턱전압의 산포를 나타낸 그래프들이다. 이 때, 산포는 기판 내에 형성된 다수의 TFT들의 이동도, SS, 및 문턱전압을 측정하여 나타낸 것이다.
도 10, 도 11, 및 도 12를 참조하면, TFT 제조예 3에 따른 TFT 즉, 비정질 IZTO를 채널층으로 구비한 TFT 대비, TFT 제조예 1에 따른 TFT 즉, 스피넬의 단일 결정상을 갖는 IZTO 채널층을 구비하는 TFT는 이동도, SS, 및 문턱전압에서 낮은 산포를 나타내었다. 일반적으로 우수한 산포를 보인다고 알려진 비정질 채널층을 구비하는 TFT 대비 스피넬의 단일 결정상을 갖는 IZTO 채널층을 구비하는 TFT가 더 우수한 산포를 나타내는 것은 예상치 못한 결과이며, 또한 스피넬의 단일 결정상을 갖는 IZTO 채널층을 구비하는 TFT를 대면적 디스플레이 또는 반도체 제조에 사용할 수 있음을 의미할 수 있다.
도 13 및 도 14는 각각 TFT 제조예 3에 따른 TFT의 양의 게이트 바이어스 스트레스(PBS) 조건에서의 전달특성과 음의 게이트 바이어스 스트레스(NBS) 조건에서의 전달특성을 나타낸다. 도 15 및 도 16는 각각 TFT 제조예 1에 따른 TFT의 양의 게이트 바이어스 스트레스(PBS) 조건에서의 전달특성과 음의 게이트 바이어스 스트레스(NBS) 조건에서의 전달특성을 나타낸다. 양의 게이트 바이어스 스트레스(PBS)는 VTH + 20V의 게이트 바이어스 및 5.1 V의 드레인 바이어스 조건에서 표시된 시간만큼 가해졌다. 음의 게이트 바이어스 스트레스(NBS)는 VTH - 20V의 게이트 바이어스 및 5.1 V의 드레인 바이어스 조건에서 표시된 시간만큼 가해졌다.
도 13, 도 14, 도 15, 및 도 16를 참조하면, TFT 제조예 1에 따른 TFT는 제조예 3에 따른 TFT 대비 양의 게이트 바이어스 스트레스(PBS) 혹은 음의 게이트 바이어스 스트레스(NBS)에도 VTH 변화가 더 적은 것을 알 수 있다. 이와 같이 우수한 게이트 바이어스 스트레스 안정성은 결정화에 기인하는 것으로 이해되었다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.

Claims (11)

  1. 게이트 전극;
    상기 게이트 전극의 상부 또는 하부와 중첩하고, 스피넬 단일결정상(spinel single-phase crystalline)인 IZTO(In-Zn-Sn oxide) 채널층;
    상기 게이트 전극과 상기 IZTO 채널층 사이에 배치된 게이트 절연막; 및
    상기 IZTO 채널층의 양측 단부들에 각각 접속하는 소오스 및 드레인 전극들을 포함하는 박막트랜지스터.
  2. 제1항에 있어서,
    상기 IZTO 채널층은 동일한 스피넬 결정상을 갖되 결정방향은 다양한 다수의 결정립들을 구비하는 박막트랜지스터.
  3. 제1항에 있어서,
    상기 IZTO 채널층은 Zn2-xSn1-xIn2xO4 (0<x<0.45)의 조성을 갖는 박막트랜지스터.
  4. 제3항에 있어서,
    상기 x는 0.3 내지 0.36인 박막트랜지스터.
  5. 제4항에 있어서,
    상기 x는 0.33인 박막트랜지스터.
  6. 제1항에 있어서,
    상기 IZTO 채널층은 결정면들 (220), (222), (331), 및 (422)를 구비하는 박막트랜지스터.
  7. 게이트 전극;
    상기 게이트 전극의 상부 또는 하부와 중첩하고, 다수의 결정립들을 갖되, 모든 결정립들은 Zn2-xSn1-xIn2xO4 (0<x<0.45)의 조성을 갖는 IZTO(In-Zn-Sn oxide) 채널층;
    상기 게이트 전극과 상기 IZTO 채널층 사이에 배치된 게이트 절연막; 및
    상기 IZTO 채널층의 양측 단부들에 각각 접속하는 소오스 및 드레인 전극들을 포함하는 박막트랜지스터.
  8. 제7항에 있어서,
    상기 결정립들의 결정방향은 다양한 박막트랜지스터.
  9. 제7항에 있어서,
    상기 x는 0.3 내지 0.36인 박막트랜지스터.
  10. 제9항에 있어서,
    상기 x는 0.33인 박막트랜지스터.
  11. 제7항에 있어서,
    상기 IZTO 채널층은 결정면들 (220), (222), (331), 및 (422)를 구비하는 박막트랜지스터.
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