KR20210105821A - 결정성 izto 산화물 반도체를 구비하는 박막트랜지스터 및 이의 제조방법 - Google Patents
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Abstract
결정성 IZTO 산화물 반도체 및 이를 구비하는 박막트랜지스터를 제공한다. 상기 박막트랜지스터는 게이트 전극, 상기 게이트 전극의 상부 또는 하부와 중첩하고, 육방정계 결정립들을 갖는 결정성 IZTO(In-Zn-Sn oxide) 채널층, 상기 게이트 전극과 상기 IZTO 채널층 사이에 배치된 게이트 절연막, 및 상기 IZTO 채널층의 양측 단부들에 각각 접속하는 소오스 및 드레인 전극들을 포함하는 을 포함한다.
Description
본 발명은 반도체 소자에 관한 것으로, 구체적으로는 산화물 반도체막을 구비하는 트랜지스터에 관한 것이다.
트랜지스터의 반도체막으로서 사용되는 실리콘막으로는, 목적에 따라 비정질 실리콘막 또는 다결정 실리콘막이 사용된다. 예컨대, 대형 표시 장치에 포함된 트랜지스터의 경우, 대면적으로 형성되더라도 비교적 특성이 균일하게 형성될 수 있는 비정질 실리콘막을 사용하는 것이 바람직하다. 다른 한 편으로, 구동 회로 등을 포함하는 소자의 경우, 높은 전계-효과 이동도를 나타낼 수 있는 다결정 실리콘막을 사용하는 것이 바람직하다. 상기 다결정 실리콘막을 형성하기 위한 방법으로, 비정질 실리콘막을 고온 가열 처리하거나 또는 레이저광으로 처리하는 방법이 알려져 있다.
최근 산화물 반도체를 트랜지스터의 채널층으로 사용하는 연구가 진행되고 있다(JP공개 2006-165528). 그러나, 산화물 반도체층은 대부분 비정질층으로, 전기적 그리고 화학적 안정하지 못한 것으로 알려져 있다.
본 발명이 해결하고자 하는 과제는, 높은 전계-효과 이동도를 나타내는 다결정질 산화물 반도체 박막을 구비하는 박막트랜지스터를 제공함에 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 이루기 위하여 본 발명의 일 측면은 박막트랜지스터를 제공한다. 상기 박막트랜지스터는 게이트 전극, 상기 게이트 전극의 상부 또는 하부와 중첩하고, 육방정계 결정립들을 갖는 결정성 IZTO(In-Zn-Sn oxide) 채널층, 상기 게이트 전극과 상기 IZTO 채널층 사이에 배치된 게이트 절연막, 및 상기 IZTO 채널층의 양측 단부들에 각각 접속하는 소오스 및 드레인 전극들을 포함한다.
상기 육방정계 결정립들은 (ZnO)kIn2O3 (k=3 내지 11의 정수)상을 갖는 결정립들일 수 있다. 이 때, 상기 (ZnO)kIn2O3 상에서 k는 5일 수 있다.
상기 IZTO 채널층은 서브 솔리드 상(sub-solid phase)으로 (x)ZnIn2O4-(1-x)Zn2SnO4 (0<x<0.45)을 더 가질 수 있다. 상기 (ZnO)kIn2O3 (k=3 내지 11의 정수)상 내에 SnO2가 혼합되어 고용체(solid solution)의 형태로 존재할 수 있다.
상기 육방정계 결정립들은 JCPDS 카드 번호가 20-1440일 수 있다. 상기 IZTO 채널층에 대한 XRD 그래프는 (0021) 면에 해당하는 회절피크를 나타낼 수 있다. 상기 회절피크의 반치폭(Full width at half maximum, FWHM)은 0.3 내지 0.45 라디안일 수 있다.
상기 IZTO 채널층은 인듐, 아연, 및 주석의 원자수 합을 100으로 할 때, 21 내지 25 at%의 인듐(In), 54 내지 57 at%의 아연(Zn), 및 19 내지 22 at%의 주석(Sn)을 함유할 수 있다. 구체적으로, 상기 IZTO 채널층은 In, Zn, 및 Sn의 원자수 합을 100으로 할 때, 22.5 내지 23.5 at%의 In, 54.7 내지 55.5 at%의 Zn, 및 20.5 내지 21.3 at%의 Sn을 함유할 수 있다.
상기 과제를 이루기 위하여 본 발명의 일 측면은 결정질 IZTO 제조방법을 제공한다. 먼저, 기판 상에 비정질 IZTO(In-Zn-Sn oxide)층을 형성한다. 상기 비정질 IZTO층을 형성하기 전 상기 비정질 IZTO층 하부에 또는 상기 비정질 IZTO층을 형성한 후 상기 비정질 IZTO층 상부에 In, Zn, 및 Sn 대비 산화 경향(oxidation tendency)가 큰 전이금속을 함유하는 전이금속층을 형성한다. 상기 비정질 IZTO층과 상기 전이금속층이 형성된 기판을 결정화 열처리하여, 상기 비정질 IZTO층을 육방정계 결정립들을 갖는 결정성 IZTO층으로 변화시킨다.
상기 비정질 IZTO층은 인듐, 아연, 및 주석의 원자수 합을 100으로 할 때, 21 내지 25 at%의 인듐(In), 54 내지 57 at%의 아연(Zn), 및 19 내지 22 at%의 주석(Sn)을 함유할 수 있다. 구체적으로, 상기 비정질 IZTO층은 In, Zn, 및 Sn의 원자수 합을 100으로 할 때, 22.5 내지 23.5 at%의 In, 54.7 내지 55.5 at%의 Zn, 및 20.5 내지 21.3 at%의 Sn을 함유할 수 있다.
상기 열처리 온도는 270℃ 내지 350℃일 수 있다. 상기 전이금속층은 Ta층일 수 있다. 상기 육방정계 결정립들은 (ZnO)kIn2O3 (k=5)상을 갖는 결정립들일 수 있다.
상기 과제를 이루기 위하여 본 발명의 일 측면은 박막트랜지스터 제조방법 을 제공한다. 상기 박막트랜지스터는 기판 상에 게이트 전극; 상기 게이트 전극의 상부 또는 하부와 중첩하는 채널층; 상기 게이트 전극과 상기 채널층 사이에 배치된 게이트 절연막; 및 상기 채널층의 양측 단부들에 각각 접속하는 소오스 및 드레인 전극들을 포함할 수 있다. 이 때, 상기 채널층은 결정질 IZTO층으로, 상기 결정질 IZTO층은 비정질 IZTO(In-Zn-Sn oxide)층을 형성하고, 상기 비정질 IZTO층을 형성하기 전 상기 비정질 IZTO층 하부에 또는 상기 비정질 IZTO층을 형성한 후 상기 비정질 IZTO층 상부에 In, Zn, 및 Sn 대비 산화 경향(oxidation tendency)가 큰 전이금속을 함유하는 전이금속층을 형성하고, 상기 비정질 IZTO층과 상기 전이금속층이 형성된 기판을 결정화 열처리하여, 상기 비정질 IZTO층을 육방정계 결정립들을 갖는 결정성 IZTO층으로 변화시켜 얻을 수 있다.
본 발명의 실시예들에 따르면, 높은 전계-효과 이동도를 나타내는 결정질 산화물 반도체 박막을 구비하는 박막트랜지스터를 제공할 수 있다.
그러나, 본 발명의 효과들은 이상에서 언급한 효과로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 박막트랜지스터를 나타낸 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 박막트랜지스터의 제조방법을 보여주는 단면도이다.
도 3a 및 도 3b는 본 발명의 또 다른 실시예에 따른 박막트랜지스터의 제조방법을 보여주는 단면도들이다.
도 4는 TFT 제조예들 1 내지 4 및 TFT 비교예들 1 내지 3에서 제조된 TFT들에 포함된 IZTO 반도체 패턴들의 XRD 패턴들을 보여주는 그래프이다.
도 5는 TFT 제조예들 5 내지 8 및 TFT 비교예들 4 내지 6에서 제조된 TFT들에 포함된 IZTO 반도체 패턴들의 XRD 패턴들을 보여주는 그래프이다.
도 6은 TFT 제조예들 1 내지 4에 따른 TFT들의 전달특성을 보여주는 그래프들이다.
도 7은 TFT 제조예들 5 내지 8에 따른 TFT들의 전달특성을 보여주는 그래프들이다.
도 2는 본 발명의 다른 실시예에 따른 박막트랜지스터의 제조방법을 보여주는 단면도이다.
도 3a 및 도 3b는 본 발명의 또 다른 실시예에 따른 박막트랜지스터의 제조방법을 보여주는 단면도들이다.
도 4는 TFT 제조예들 1 내지 4 및 TFT 비교예들 1 내지 3에서 제조된 TFT들에 포함된 IZTO 반도체 패턴들의 XRD 패턴들을 보여주는 그래프이다.
도 5는 TFT 제조예들 5 내지 8 및 TFT 비교예들 4 내지 6에서 제조된 TFT들에 포함된 IZTO 반도체 패턴들의 XRD 패턴들을 보여주는 그래프이다.
도 6은 TFT 제조예들 1 내지 4에 따른 TFT들의 전달특성을 보여주는 그래프들이다.
도 7은 TFT 제조예들 5 내지 8에 따른 TFT들의 전달특성을 보여주는 그래프들이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 도면들에 있어서, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
박막트랜스터
도 1은 본 발명의 일 실시예에 따른 박막트랜지스터를 나타낸 단면도이다.
도 1을 참조하면, 기판(10)이 제공될 수 있다. 기판(10)은 반도체, 금속, 유리 또는 폴리머 기판일 수 있다. 일 예에서, 상기 기판(10) 반도체 또는 금속 기판일 수 있다. 상기 기판(10) 상에 절연성 배리어층(미도시)이 형성될 수 있다. 일 예에서, 상기 기판(10)은 실리콘 기판이고, 상기 절연성 배리어층은 실리콘 산화물일 수 있다.
상기 기판(10) 상에 일방향으로 연장되는 게이트 전극(20)을 형성할 수 있다. 상기 게이트 전극(20)은 Al, Cr, Cu, Ta, Ti, Mo, W, 또는 이들의 합금을 사용하여 형성할 수 있다. 상기 게이트 전극(20) 상에 게이트 절연막(30)을 형성할 수 있다. 상기 게이트 절연막(30)은 실리콘 산화막 일 예로서, SiO2; 실리콘 산질화막(SiON); 알루미늄 산질화막; 실리콘 산화막 대비 유전율이 큰 high-k 절연막; 또는 이들의 복합막일 수 있다. 실리콘 산화막 대비 유전율이 큰 high-k 절연막 일 예로서, Al2O3, HfO2, 또는 ZrO2일 수 있다.
상기 게이트 절연막(30) 상에 상기 게이트 전극(20)과 중첩하도록 배치된 인듐-아연-주석 산화물층(In-Zn-Sn oxide, 이하 IZTO라고 함)을 채널층(45)으로 형성할 수 있다.
상기 IZTO 채널층(45)은 인듐, 아연, 주석을 포함하는 금속 산화물층으로 전자 전도성 즉, N형 반도체층일 수 있다. 이러한 IZTO 채널층(45)은 증착된 상태에서(as deposited) 비정질 상태에 있을 수 있다. 상기 IZTO 채널층(45)은 본 기술분야에서 사용되는 다양한 방법을 사용하여 형성될 수 있으며, 구체적으로 스퍼터링 등의 물리적 증착법 또는 화학기상증착법, 원자층증착법 등의 화학적 증착법을 사용하여 형성될 수 있다. 일 구체예에서, 상기 IZTO 채널층(45)은 불활성 기체 분위기에서 IZTO 타겟을 사용한 스퍼터링법을 사용하여 형성할 수 있다. 또한, 상기 IZTO 채널층(45)은 본 기술분야에서 사용되는 다양한 방법을 사용하여 패터닝될 수 있다. 상기 IZTO 채널층(45)은 후술하는 열처리에서 충분히 결정화될 수 있는 수 내지 수십 nm의 두께, 예를 들어, 10 내지 50nm, 일 예로서, 10 내지 30nm의 두께로 형성할 수 있다.
상기 IZTO 채널층(45)은 인듐, 아연, 주석의 원자수 합을 100으로 할 때, 21 내지 25 at%의 인듐(In), 54 내지 57 at%의 아연(Zn), 및 19 내지 22 at%의 주석(Sn) 을 함유할 수 있다. 다시 말해서, 상기 IZTO 채널층(45)은 21 내지 25 mol%의 인듐 산화물 (InO1.5), 54 내지 57 mol%의 산화 아연 (ZnO) 및 19 내지 22 mol%의 산화 주석 (SnO2)을 함유할 수 있다. 구체적으로, 상기 IZTO 채널층(45)은 In, Zn, Sn의 원자수 합을 100으로 할 때, 22 내지 24 at%의 In, 54.5 내지 56 at%의 Zn, 및 20 내지 21.5 at%의 Sn, 더 구체적으로 22.5 내지 23.5 at%의 In, 54.7 내지 55.5 at%의 Zn, 및 20.5 내지 21.3 at%의 Sn을 함유할 수 있다. 다시 말해서, 상기 IZTO 채널층(45)은 22 내지 24 mol%의 InO1.5, 54.5 내지 56 mol%의 ZnO 및 20 내지 21.5의 SnO2, 더 구체적으로 22.5 내지 23.5 mol%의 InO1.5, 54.7 내지 55.5 mol%의 ZnO 및 20.5 내지 21.3의 SnO2를 함유할 수 있다.
상기 IZTO 채널층(45)의 양측 단부들 상에 소오스 전극(50S)과 드레인 전극(50D)을 형성하여, 상기 소오스 전극(50S)과 드레인 전극(50D) 사이에 상기 IZTO 채널층(45)의 일부 표면을 노출시킬 수 있다. 소오스 전극(50S)과 드레인 전극(50D)은 알루미늄(Al), 네오디뮴(Nd), 은(Ag), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 및 몰리브덴(Mo) 중 적어도 어느 하나의 금속 또는 이들을 포함하는 합금, 또는 금속산화물 전도성막 일 예로서, ITO(Indium Tin Oxide)을 사용하여 형성할 수 있다.
상기 소오스/드레인 전극들(50S, 50D)이 형성된 기판을 증착후 열처리(post-deposition annealing)할 수 있다. 상기 증착후 어닐링은 산소 분위기 구체적으로 대기 분위기에서 약 300 내지 500 ℃의 온도, 일 예로서 약 250 내지 450 ℃ 더 구체적으로, 약 270 내지 430 ℃에서 수행될 수 있다. 이 경우, 상기 소오스/드레인 전극들(50S, 50D)과 상기 IZTO 채널층(45) 사이에 오믹 접합이 형성될 수 있다.
상기 소오스 전극(50S)과 드레인 전극(50D) 사이에 노출된 상기 IZTO 채널층(45) 상에 패터닝된 전이금속층(60)을 형성할 수 있다. 상기 전이금속층(60)은 전이금속을 함유하는 층으로 이에 함유된 전이금속은 상기 IZTO 채널층(45) 내에 함유된 금속(들) 즉, In, Zn, 및 Sn 대비 산화 경향(oxidation tendency)가 큰 전이금속일 수 있다. 일 예로서, 상기 전이금속층은 Ta층, Ti층, 또는 Mo층일 수 있다. 다른 예로서, 상기 전이금속층은 소량의 질소를 포함하는(예를 들어, 질소의 함량이 5 내지 35 원자퍼센트인) 전이금속 질화막, 다시 말해서 전이금속리치한 전이금속 질화막 일 예로서 Ti 리치한 TiN층, Ta 리치한 TaN층, 또는 Mo 리치한 MoN층일 수 있다.
구체적으로, 상기 전이금속층(60)에 함유된 전이금속이 Ta인 경우, Ta 산화물 일 예로서, Ta2O5를 형성하기 위한 깁스 프리 에너지(Gibbs free energy, △Gf)는, 상기 IZTO 채널층(45) 내에 함유된 금속들의 산화물 즉, In 산화물 일 예로서, In2O3, Zn 산화물 일 예로서, ZnO, 및 Sn 산화물 일 예로서, SnO2를 형성하기 위한 모든 깁스 프리 에너지에 비해 낮을 수 있다. 다시 말해서, Ta가 In, Zn, 및 Sn 대비 산화경향이 클 수 있다.
상기 전이금속층(60)은 3 내지 30 nm의 두께, 일 예로서, 상기 전이금속층(60)은 5 내지 20nm 구체적으로 7 내지 15nm의 두께로 형성될 수 있다. 상기 IZTO 채널층(45)의 두께와 상기 전이금속층(60)의 두께의 비는, 추후 진행되는 상기 IZTO 채널층의 균일한 결정화를 위해, 3:1 내지 1:2, 일 예로서 2:1 내지 1:1일 수 있다.
또한, 상기 전이금속층(60)은 상기 IZTO 채널층(45) 하부에 위치하는 상기 게이트 전극(20)과 중첩되도록 형성, 구체적으로 상기 게이트 전극(20)의 중앙부 혹은 TFT의 채널영역의 중앙부와 중첩되도록 형성될 수 있다. 다만, 본 실시예에서 상기 전이금속층(60)은 TFT의 채널길이 즉, 상기 소오스/드레인 전극들(50S, 50D) 사이의 간격 대비 짧은 길이를 가져 상기 전이금속층(60)이 상기 소오스/드레인 전극들(50S, 50D)에 접촉하지 않도록 형성될 수 있고, TFT의 채널폭 즉, 상기 IZTO 채널층(45)의 폭 대비 같거나 넓은 폭를 가져 상기 IZTO 채널층(45)의 채널폭 전체에서 후술하는 결정화가 일어날 수 있도록 할 수 있다.
상기 전이금속층(60)을 형성한 후, 이 결과물을 결정화 열처리할 수 있다. 상기 결정화 열처리는 산소 분위기 구체적으로 대기 분위기에서 수행할 수 있고, 약 150℃ 내지 500℃, 구체적으로는 약 250℃ 초과 400℃ 미만, 더 구체적으로는 약 270℃ 내지 350℃또는 약 290℃ 내지 310℃의 온도범위에서 열처리할 수 있다.
상기 결정화 열처리 과정에서, 상기 전이금속층(60)과 상기 IZTO 채널층(45) 사이 계면 근처의 상기 IZTO 채널층(45) 내에서, 금속원자에 느슨하게 결합된 산소종들 예를 들어, 격자간 산소 (interstitial oxygen)와 하이드록실기 등은 상기 전이금속층(60) 내의 금속과 반응하여 전이금속 산화물(MaOx를, Ma는 전이금속층 내 금속)을 형성하면서 제거되거나 소모될 수 있고, 이와 동시에 상기 전이금속층(60) 내에서 상기 전이금속 산화물이 형성되면서 상기 IZTO 채널층(45) 내로 전자들을 방출할 수 있다. 상기 전이금속층(60)과 접하는 계면에서의 상기 IZTO 채널층(45) 내로 공급된 상기 전자들은 상기 IZTO 채널층(45) 내의 금속-산소 결합의 반결합 오비탈(antibonding orbital)로 전달되고, 이로 인해 계면의 금속-산소 결합은 약해질 수 있다. 또한, 결정화 어닐링 과정에서 약해진 계면의 금속-산소 결합은 파괴된 후 계면에서부터 재배열되고 또한 상기 IZTO 채널층(45) 내부로 이러한 재배열이 전파되면서, 상기 IZTO 채널층(45) 전체가 비교적 낮은 온도에서도 결정질 구체적으로는 다결정질로 변환될 수 있다. 그 결과, 상기 IZTO 채널층(45) 내의 금속-산소 격자분율이 열처리 전에 비해 증가하고 또한 결정화도가 증가할 수 있다. 한편, 상기 IZTO 채널층(45) 내의 결정화도는 상기 전이금속층(60)에 접하는 면에서 이의 반대면 방향즉, 게이트 절연막(30) 방향으로 갈수록 낮아질 수 있다. 다시 말해서, 상기 IZTO 채널층(45) 내의 결정화도는 상기 게이트 절연막(30)에 접하는 면에 대한 반대면에서 게이트 절연막(30) 방향으로 갈수록 낮아질 수 있다.
상기 결정화된 IZTO 채널층(45)은 상기 IZTO 채널층(45)은 다수의 결정립들을 갖는 다결정질(polycrystal)층으로, 상기 결정립들은 퍼콜레이션된 형태 즉, 결정립들이 서로 맞닿아 그레인 바운더리를 형성할 수 있다.
또한, 상기 결정화된 IZTO 채널층(45)은 주된 결정구조로 동종 화합물 상(homologous compound phase)인 (ZnO)kIn2O3 (k=정수)상을 가질 수 있다. 상기 동종 화합물 상은 InO2와 (InZnk)Ok+1 구조가 교호적으로 반복 적층된 구조를 갖는 것으로, 육방정계 (hexagonal) 구조를 나타낼 수 있다. 이 결정구조는 JCPDS 카드 번호가 20-1440일 수 있다. 상기 (ZnO)kIn2O3 (k=정수)상에서 k는 5일 수 있는데, 이에 따라 상기 IZTO 채널층(45)에 대한 XRD 그래프는 2θ가 약 32도일 때 (0021) 면에 해당하는 회절피크를 나타낼 수 있다. 또한, 이 회절피크의 반치폭(Full width at half maximum, FWHM)은 약 0.3 내지 0.5 라디안(radian) 구체적으로, 약 0.32 내지 0.45 라디안, 더 구체적으로 약 0.35 내지 0.4 라디안일 수 있다.
상기 (ZnO)kIn2O3 (k=정수)상 내에 SnO2가 혼합되어 고용체(solid solution)의 형태로 존재할 수 있다. 또한, 상기 IZTO 채널층(45)은 주된 결정상인 (ZnO)kIn2O3 (k=정수)상 외에 부차적인 결정상인 서브 솔리드 상(sub-solid phase) 으로 spinnel 상 즉, (x)ZnIn2O4-(1-x)Zn2SnO4 (0<x<0.45)을 포함할 수도 있다.
한편, 상기 결정화 열처리가 산소 분위기에서 진행되는 경우, 상기 전이금속 층(60)은 상기 IZTO 채널층(45)에 접하는 계면 뿐 아니라 산소 분위기에 노출된 면까지 모두 산화되어 절연체인 전이금속 산화물층(ex. Ta 산화막, Ti 산화막, 또는 Mo 산화막)으로 변화할 수 있다. 그러나, 상기 결정화 열처리가 질소 분위기에서 진행되는 경우에는 상기 전이금속층(60)은 상기 금속 산화물 채널층(45)에 접하는 계면 근처에서는 산화되고 질소 분위기에 노출된 면 근처에서는 질화되어, 전체적으로는 산질화되어 절연체인 전이금속 산질화물층(transition metal oxynitride layer)(ex. Ta 산질화막, Ti 산질화막, 또는 Mo 산질화막)으로 변화될 수 있다. 상기 결정화 열처리 이후, 상기 전이금속 산화물층 또는 상기 전이금속 산질화물층은 식각에 의해 제거되어 상기 금속 산화물 채널층(45)의 표면이 노출될 수도 있다. 그러나, 이에 한정되는 것은 아니다.
도 2는 본 발명의 다른 실시예에 따른 박막트랜지스터의 제조방법을 보여주는 단면도이다. 본 실시예에 따른 박막트랜지스터 제조방법은 후술하는 것을 제외하고는 도 1을 참고하여 설명한 박막트랜지스터 제조방법과 유사할 수 있다.
도 2를 참조하면, 기판(10) 상에 일방향으로 연장되는 게이트 전극(20)을 형성하고, 상기 게이트 전극(20) 상에 게이트 절연막(30)을 형성할 수 있다. 상기 게이트 절연막(30) 상에 소오스 전극(50S)과 드레인 전극(50D)을 형성할 수 있다. 상기 소오스 전극(50S)과 드레인 전극(50D) 사이에 게이트 절연막(30)의 상기 게이트 전극(20)에 중첩된 부분 중 적어도 일부가 노출될 수 있다.
상기 노출된 게이트 절연막(30) 및 상기 소오스 전극(50S)과 드레인 전극(50D)을 덮는 IZTO 채널층을 도 1을 참조하여 설명한 바와 같이 형성할 수 있다. 구체적으로, 상기 IZTO 채널층은 후술하는 열처리에서 충분히 결정화될 수 있는 수 내지 수십 nm의 두께, 예를 들어, 10 내지 50nm, 일 예로서, 10 내지 30nm의 두께로 형성할 수 있다. 또한, 상기 IZTO 채널층은 인듐, 아연, 주석의 원자수 합을 100으로 할 때, 21 내지 25 at%의 인듐(In), 54 내지 57 at%의 아연(Zn), 및 19 내지 22 at%의 주석(Sn)을 함유할 수 있다. 구체적으로, 상기 IZTO 채널층은 In, Zn, Sn의 원자수 합을 100으로 할 때, 22 내지 24 at%의 In, 54.5 내지 56 at%의 Zn, 및 20 내지 21.5 at%의 Sn, 더 구체적으로 22.5 내지 23.5 at%의 In, 54.7 내지 55.5 at%의 Zn, 및 20.5 내지 21.3 at%의 Sn을 함유할 수 있다.
상기 금속 산화물 채널층이 형성된 기판을 도 1을 참조하여 설명한 바와 같이 증착후 열처리(post-deposition annealing)할 수 있다.
이 후, 상기 IZTO 채널층 상에 전이금속층을 형성할 수 있다. 구체적으로, 상기 전이금속층은 Ta층, Ti층, 또는 Mo층일 수 있다. 다른 예로서, 상기 전이금속층은 소량의 질소를 포함하는(예를 들어, 질소의 함량이 5 내지 35 원자퍼센트인) 전이금속 질화막, 다시 말해서 전이금속리치한 전이금속 질화막 일 예로서 Ti 리치한 TiN층, Ta 리치한 TaN층, 또는 Mo 리치한 MoN층일 수 있다.
이 후, 상기 전이금속층과 상기 IZTO 채널층을 차례로 패터닝하여 상기 게이트 절연막(30) 상에 차례로 적층된 패터닝된 IZTO 채널층(45)과 전이금속층(60)을 형성할 수 있다. 그 결과, 패터닝된 IZTO 채널층(45)과 전이금속층(60)은 실질적으로 동일한 폭과 길이를 가질 수 있다. 상기 IZTO 채널층(45)은 상기 게이트 전극(20)의 상부를 가로지르고 또한 양측 단부들에서 상기 소오스 전극(50S)과 드레인 전극(50D)에 각각 접속할 수 있다. 다시 말해서, 상기 소오스 전극(50S)과 드레인 전극(50D)은 상기 IZTO 채널층(45)의 양측 단부들 하부에서 상기 금속 산화물 패턴(45)에 접속할 수 있다.
상기 전이금속층(60)을 증착하고 패터닝하지 않은 상태 혹은 패터닝한 상태에서, 결과물을 도 1을 참조하여 설명한 바와 같이 결정화 열처리할 수 있다. 구체적으로, 상기 결정화 열처리는 산소 분위기 구체적으로 대기 분위기에서 수행할 수 있고, 약 150℃ 내지 500℃, 구체적으로는 약 250℃ 초과 400℃ 미만, 더 구체적으로는 약 270℃ 내지 350℃또는 약 290℃ 내지 310℃의 온도범위에서 열처리할 수 있다.
상기 결정화 열처리 과정에서 상기 IZTO 채널층(45)은 도 1을 참조하여 설명한 바와 같이, 결정화될 수 있다. 구체적으로, 상기 결정화된 IZTO 채널층(45)은 주된 결정구조로 동종 화합물 상(homologous compound phase)인 (ZnO)kIn2O3 (k=정수)상을 가질 수 있다. 상기 동종 화합물 상은 InO2와 (InZnk)Ok+1 구조가 교호적으로 반복 적층된 구조를 갖는 것으로, 육방정계 (hexagonal) 구조를 나타낼 수 있다. 이 결정구조는 JCPDS 카드 번호가 20-1440일 수 있다. 상기 (ZnO)kIn2O3 (k=정수)상에서 k는 5일 수 있는데, 이에 따라 상기 IZTO 채널층(45)에 대한 XRD 그래프는 2θ가 약 32도일 때 (0021) 면에 해당하는 회절피크를 나타낼 수 있다. 또한, 이 회절피크의 반치폭은 약 0.3 내지 0.5 라디안 구체적으로, 약 0.32 내지 0.45 라디안, 더 구체적으로 약 0.35 내지 0.4 라디안일 수 있다.
상기 (ZnO)kIn2O3 (k=정수)상 내에 SnO2가 혼합되어 고용체(solid solution)의 형태로 존재할 수 있다. 또한, 상기 IZTO 채널층(45)은 주된 결정상인 (ZnO)kIn2O3 (k=정수)상 외에 부차적인 결정상인 서브 솔리드 상(sub-solid phase) 으로 spinnel 상 즉, (x)ZnIn2O4-(1-x)Zn2SnO4 (0<x<0.45)을 포함할 수도 있다.
도 3a 및 도 3b는 본 발명의 또 다른 실시예에 따른 박막트랜지스터의 제조방법을 보여주는 단면도들이다. 본 실시예에 따른 박막트랜지스터 제조방법은 후술하는 것을 제외하고는 도 1을 참고하여 설명한 박막트랜지스터 제조방법과 유사할 수 있다.
도 3a를 참조하면, 기판(10) 상에 버퍼층(15)을 형성할 수 있다. 상기 버퍼층(15)은 실리콘 산화막, 실리콘 산질화막, 실리콘 질화막, 또는 이들의 복합막일 수 있다.
상기 버퍼층(15) 상에 전이금속층과 IZTO 채널층을 차례로 형성하고, 상기 IZTO 채널층과 상기 전이금속층을 차례로 패터닝하여 상기 버퍼층(15) 상에 차례로 적층되고 패터닝된 전이금속층(60)과 IZTO 채널층(45)을 형성할 수 있다. 그 결과, 패터닝된 IZTO 채널층(45)과 전이금속층(60)은 실질적으로 동일한 폭과 길이를 가질 수 있다. 구체적으로, 상기 IZTO 채널층(45)은 후술하는 열처리에서 충분히 결정화될 수 있는 수 내지 수십 nm의 두께, 예를 들어, 10 내지 50nm, 일 예로서, 10 내지 30nm의 두께로 형성할 수 있다. 또한, 상기 IZTO 채널층(45)은 인듐, 아연, 주석의 원자수 합을 100으로 할 때, 21 내지 25 at%의 인듐(In), 54 내지 57 at%의 아연(Zn), 및 19 내지 22 at%의 주석(Sn)을 함유할 수 있다. 구체적으로, 상기 IZTO 채널층은 In, Zn, Sn의 원자수 합을 100으로 할 때, 22 내지 24 at%의 In, 54.5 내지 56 at%의 Zn, 및 20 내지 21.5 at%의 Sn, 더 구체적으로 22.5 내지 23.5 at%의 In, 54.7 내지 55.5 at%의 Zn, 및 20.5 내지 21.3 at%의 Sn을 함유할 수 있다. 상기 전이금속층(60)은 Ta층, Ti층, 또는 Mo층일 수 있다. 다른 예로서, 상기 전이금속층(60)은 소량의 질소를 포함하는(예를 들어, 질소의 함량이 5 내지 35 원자퍼센트인) 전이금속 질화막, 다시 말해서 전이금속리치한 전이금속 질화막 일 예로서 Ti 리치한 TiN층, Ta 리치한 TaN층, 또는 Mo 리치한 MoN층일 수 있다.
상기 IZTO 채널층을 증착하고 패터닝하지 않은 상태 혹은 패터닝한 상태에서, 결과물을 도 1을 참조하여 설명한 바와 같이 결정화 열처리할 수 있다. 구체적으로, 상기 결정화 열처리는 약 150℃ 내지 500℃, 구체적으로는 약 250℃ 초과 400℃ 미만, 더 구체적으로는 약 270℃ 내지 350℃또는 약 290℃ 내지 310℃의 온도범위에서 열처리할 수 있다. 다만, 도 1을 참조하여 설명한 결정화 열처리는 산소 또는 질소 분위기에서 수행될 수 있으나, 본 실시예에서 결정화 열처리는 질소 분위기가 아닌 산소 분위기에서 수행될 수 있다.
상기 결정화 열처리 과정에서 상기 IZTO 채널층(45)은 도 1을 참조하여 설명한 바와 같이, 결정화될 수 있다. 구체적으로, 상기 결정화된 IZTO 채널층(45)은 육방정계 결정립들 일 예로서, 동종 화합물 상(homologous compound phase)인 (ZnO)kIn2O3 (k=3 내지 11의 정수)상을 갖는 결정립을 주로 가질 수 있다. 다시 말해서, 상기 결정화된 IZTO 채널층(45)은 주된 결정구조로 (ZnO)kIn2O3 (k=3 내지 11의 정수)상을 가질 수 있다. 상기 동종 화합물 상은 InO2와 (InZnk)Ok+1 구조가 교호적으로 반복 적층된 구조를 갖는 것으로, 이 결정구조는 JCPDS 카드 번호가 20-1440일 수 있다. 상기 (ZnO)kIn2O3 (k=정수)상에서 k는 5일 수 있는데, 이에 따라 상기 IZTO 채널층(45)에 대한 XRD 그래프는 2θ가 약 30 내지 33도 구체적으로 약 32도일 때 (0021) 면에 해당하는 회절피크를 나타낼 수 있다. 또한, 이 회절피크의 반치폭은 약 0.3 내지 0.5 라디안 구체적으로, 약 0.32 내지 0.45 라디안, 더 구체적으로 약 0.35 내지 0.4 라디안일 수 있다.
상기 (ZnO)kIn2O3 (k=정수)상 내에 SnO2가 혼합되어 고용체(solid solution)의 형태로 존재할 수 있다. 또한, 상기 IZTO 채널층(45)은 주된 결정상인 (ZnO)kIn2O3 (k=정수)상 외에 부차적인 결정상인 서브 솔리드 상(sub-solid phase) 으로 spinnel 상 즉, (x)ZnIn2O4-(1-x)Zn2SnO4 (0<x<0.45)을 포함할 수도 있다.
도 3b를 참조하면, 상기 IZTO 채널층(45) 상에 게이트 절연막(30)을 형성할 수 있다. 상기 게이트 절연막(30) 상에 상기 IZTO 채널층(45)의 상부를 가로지르는 게이트 전극(20)을 형성할 수 있다. 그 결과, 상기 게이트 전극(20)의 하부에서 상기 IZTO 채널층(45)이 상기 게이트 전극(20)와 중첩되어 배치될 수 있다. 이 후, 상기 게이트 전극(20) 상에 상기 게이트 전극(20)을 덮는 층간 절연막(35)을 형성할 수 있다. 상기 층간 절연막(35)은 실리콘 산화막, 실리콘 산질화막, 실리콘 질화막, 또는 이들의 복합막일 수 있다.
상기 층간 절연막(35) 및 그 하부의 게이트 절연막(30) 내에 상기 IZTO 채널층(45)의 양측 단부들을 각각 노출시키는 컨택홀들을 형성하고, 상기 컨택홀들 내에 상기 IZTO 채널층(45)의 양측 단부에 각각 접속하는 소오스 전극(50S)과 드레인 전극(50D)을 형성할 수 있다. 이 후, 상기 IZTO 채널층(45)과 상기 소오스/드레인 전극들(50S, 50D) 사이의 오믹 접합성을 향상시키는 열처리 즉, 증착후 열처리 (post-deposition annealing)를 수행할 수 있다. 상기 증착후 어닐링은 산소 분위기 구체적으로 대기 분위기에서 약 300 내지 500 ℃의 온도, 일 예로서 약 250 내지 450 ℃ 더 구체적으로, 약 270 내지 430 ℃에서 수행될 수 있다.
도 1, 도 2, 및 도 3b에서 도시된 박막트랜지스터는 각각 바텀게이트/탑컨택 구조, 바텀게이트/바텀컨택 구조, 및 탑게이트/탑컨택 구조를 나타내나, 이에 한정되지 않고 탑게이트/바텀컨택 구조의 박막트랜지스터 또한 구현 가능하다.
이상 설명한 바와 같이, n형 반도체인 IZTO 채널층을 구비하는 n형 박막트랜지스터는 p형 박막트랜지스터와 함께 상보성 박막트랜지스터(complementary TFT) 회로 일 예로서 인버터를 구성할 수 있다. 이 때, p형 박막트랜지스터는 p형 산화물 반도체를 채널층으로 구비할 수 있고, p형 산화물 반도체는 SnO, Cu2O, NiO일 수 있으나 이에 한정되는 것은 아니다.
또한, 상기 n형 박막트랜지스터는 유기발광다이오드(OLED) 혹은 액정디스플레이의 화소전극에 전기적으로 연결된 스위칭 소자로서 사용할 수 있고, 또는 메모리 소자 일 예로서, 저항변화메모리(RRAM), PRAM(phase change RAM), 또는 MRAM(magnetic RAM)의 일측 전극에 전기적으로 연결된 스위칭 소자로서도 사용될 수도 있다. 그러나, 이에 한정되는 것은 아니다.
이하, 본 발명의 이해를 돕기 위하여 바람직한 실험예(example)를 제시한다. 다만, 하기의 실험예는 본 발명의 이해를 돕기 위한 것일 뿐, 본 발명이 하기의 실험예에 의해 한정되는 것은 아니다.
TFT 제조예들 1 내지 4
게이트 전극인 p형 Si 웨이퍼(<0.005Ω·cm)를 열산화하여 p형 Si 웨이퍼 상에 게이트 절연막인 100nm의 SiO2층을 성장시켰다. 상기 SiO2층 상에 새도우 마스크를 배치하고, 실온에서 RF 마그네트론 스퍼터링을 사용하여 17nm의 두께를 갖는 비정질 IZTO 반도체 패턴을 증착하였다. 스퍼터링 IZTO 타겟은 인듐 산화물 (InO1.5), 산화 아연 (ZnO) 및 산화 주석 (SnO2)이 23 : 55 : 21의 몰비 (In : Zn : Sn의 양이온 원자 백분율은 23:55:21)로 구성된 화합물이었다. 스퍼터링 동안의 RF 전력 및 작동 압력은 Ar 분위기 하에서 각각 50 W 및 3 mtorr로 고정되었다. 상기 비정질 IZTO 반도체 패턴 상에 새도우 마스크를 배치하고 Ar 분위기 하에서 스퍼터링을 사용하여 ITO 패턴을 증착하여, 상기 IZTO 반도체 패턴의 양측 단부들 상에 소오스/드레인 전극들을 형성하였다. 상기 반도체 패턴의 폭은 1000㎛였고, 상기 소오스/드레인 전극들 사이에 상기 반도체 패턴이 노출된 길이는 300㎛였다. 이 후, 포스트-증착 어닐링(post-deposition annealing, PDA)이 O2 분위기에서 400℃로 1 시간 동안 수행되었다. 상기 소오스/드레인 전극들 사이에 노출된 상기 반도체 패턴 상에, 새도우 마스크를 사용하여 10 nm의 Ta 층을 스퍼터링에 의해 형성하였다. 이 때, Ta층의 폭은 상기 반도체 패턴의 폭 보다 넓은 2300㎛였고, Ta층의 길이는 상기 소오스/드레인 전극들 사이에 상기 반도체 패턴이 노출된 길이보다 짧은 150㎛였다. 이러한 샘플들을 다수개 제조하여, 이들을 대기분위기 즉, 산소 분위기에서 온도를 달리하면서 1시간 동안 결정화 어닐링하였다. 이러한 샘플들의 결정화 어닐링 온도를 하기 표 1로 정리하였다.
TFT 제조예들 5 내지 8
TFT 제조예 1에서 사용된 스퍼터링 IZTO 타겟 대신에, 인듐 산화물 (InO1.5), 산화 아연 (ZnO) 및 산화 주석 (SnO2)이 18 : 60 : 21의 몰비 (In : Zn : Sn의 양이온 원자 백분율은 18:60:21)로 구성된 화합물을 스퍼터링 IZTO 타겟으로 사용한 것을 제외하고는 TFT 제조예 1과 동일한 방법을 수행하되, 하기 표 1에 정리된 바와 같이 결정화 어닐링 온도를 달리하여 TFT를 제조하였다.
TFT 비교예들 1 내지 3
소오스/드레인 전극들 사이에 노출된 상기 반도체 패턴 상에 Ta 층을 형성하지 않은 상태에서 결정화 어닐링 한 것을 제외하고는 TFT 제조예 1과 동일한 방법을 수행하되, 하기 표 1에 정리된 바와 같이 결정화 어닐링 온도를 달리하여 TFT를 제조하였다.
TFT 비교예들 4 내지 6
소오스/드레인 전극들 사이에 노출된 상기 반도체 패턴 상에 Ta 층을 형성하지 않은 상태에서 결정화 어닐링 한 것을 제외하고는 TFT 제조예 5과 동일한 방법을 수행하되, 하기 표 1에 정리된 바와 같이 결정화 어닐링 온도를 달리하여 TFT를 제조하였다.
| 스퍼터링 타겟 조성 In:Zn:Sn의 원자 백분율 |
결정화 열처리 조건 | 결정화 열처리 온도 | |
| TFT 제조예 1 | 23:55:21 | Ta층, O2 분위기 | 200 ℃ |
| TFT 제조예 2 | Ta층, O2 분위기 | 250 ℃ | |
| TFT 제조예 3 | Ta층, O2 분위기 | 300 ℃ | |
| TFT 제조예 4 | Ta층, O2 분위기 | 400 ℃ | |
| TFT 비교예 1 | 대기 분위기 | 400 ℃ | |
| TFT 비교예 2 | 대기 분위기 | 700 ℃ | |
| TFT 비교예 3 | 대기 분위기 | 800 ℃ | |
| TFT 제조예 5 | 18:60:21 | Ta층, O2 분위기 | 200 ℃ |
| TFT 제조예 6 | Ta층, O2 분위기 | 250 ℃ | |
| TFT 제조예 7 | Ta층, O2 분위기 | 300 ℃ | |
| TFT 제조예 8 | Ta층, O2 분위기 | 400 ℃ | |
| TFT 비교예 4 | 대기 분위기 | 400 ℃ | |
| TFT 비교예 5 | 대기 분위기 | 700 ℃ | |
| TFT 비교예 6 | 대기 분위기 | 800 ℃ |
도 4는 TFT 제조예들 1 내지 4 및 TFT 비교예들 1 내지 3에서 제조된 TFT들에 포함된 IZTO 반도체 패턴들의 XRD 패턴들을 보여주는 그래프이다.
도 4를 참조하면, 제조예들 1, 2, 및 4 그리고 비교예들 1 내지 3에 비해, 제조예 3에 따른 TFT에 포함된 IZTO 반도체 패턴은 2θ가 약 32도일 때 (0021) 면에 해당하는 회절피크를 나타냄을 알 수 있다. 이 회절피크는 제조예 3에 따른 TFT에 포함된 IZTO 반도체 패턴이 육방정계 형(hexagonal type)의 동종 화합물 상(homologous compound phase)인 (ZnO)kIn2O3 (k=5) 상을 갖는 것을 의미할 수 있다. 또한, 이 회절피크는 약 0.382 라디안(radian)인 반치폭(Full width at half maximum, FWHM)을 갖는 것으로 나타났다.
도 5는 TFT 제조예들 5 내지 8 및 TFT 비교예들 4 내지 6에서 제조된 TFT들에 포함된 IZTO 반도체 패턴들의 XRD 패턴들을 보여주는 그래프이다.
도 5를 참조하면, 제조예들 5, 6, 및 8 그리고 비교예들 4 내지 6에 비해, 제조예 7에 따른 TFT에 포함된 IZTO 반도체 패턴 또한 2θ가 약 32도일 때 (0021) 면에 해당하는 회절피크를 나타냄을 알 수 있다. 이 회절피크는 제조예 3에 따른 TFT에 포함된 IZTO 반도체 패턴과 유사하게 제조예 7에 따른 TFT에 포함된 IZTO 반도체 패턴 또한 육방정계 형(hexagonal type)의 동종 화합물 상(homologous compound phase)인 (ZnO)kIn2O3 (k=5) 상을 갖는 것을 알 수 있다. 그러나, 이 회절피크는 약 0.621 라디안(radian)인 반치폭(Full width at half maximum, FWHM)을 갖는 것으로 나타나 제조예 3에 따른 TFT에 포함된 IZTO 반도체 패턴 대비 결정화도가 낮은 것으로 나타났다.
도 6은 TFT 제조예들 1 내지 4에 따른 TFT들의 전달특성을 보여주는 그래프들이고, 도 7은 TFT 제조예들 5 내지 8에 따른 TFT들의 전달특성을 보여주는 그래프들이다.
하기 표 2에 TFT 제조예들 1 내지 4 및 TFT 제조예들 5 내지 8에 따른 TFT들의 전기적 특성을 정리하여 나타내었다.
| μlin (cm2V-1s-1) |
μsat (cm2V-1s-1) |
SS (Vdecade-1) |
VTH (V) |
|
| TFT 제조예 1 | N.A. | N.A. | N.A. | N.A. |
| TFT 제조예 2 | 80.49 | 50.15 | 0.14 | -0.83 |
| TFT 제조예 3 | 91.73 | 57.93 | 0.13 | -0.6 |
| TFT 제조예 4 | 46.51 | 23.93 | 0.665 | -17.573 |
| TFT 비교예 1 | 43.44 | 21.63 | 0.13 | -3.06 |
| TFT 제조예 5 | 66.48 | 35.08 | 0.27 | 0.04 |
| TFT 제조예 6 | 56.81 | 34.7 | 0.2 | 0.27 |
| TFT 제조예 7 | 46.92 | 30.2 | 0.23 | 0.2 |
| TFT 제조예 8 | 40.17 | 20.4 | 0.22 | -1.1 |
| TFT 비교예 4 | 32.37 | 15.25 | 0.17 | 0.26 |
도 6, 도 7, 및 표 2를 동시에 참조하면, 제조예들 1 내지 4에 따른 TFT들 중 제조예들 1 내지 3에 따른 TFT들은 46.51 내지 91.73 cm2V-1s-1의 선형 영역 전하 이동도와 23.93 내지 57.93 cm2V-1s-1의 포화 영역 전하 이동도를 나타내어 TFT 비교예 1 대비 우수한 전하 이동도를 갖는 것으로 나타났다. 또한, 제조예들 5 내지 8에 따른 TFT들은 40.17 내지 66.48 cm2V-1s-1의 선형 영역 전하 이동도를 나타내어 TFT 비교예 4 대비 우수한 전하 이동도를 갖는 것으로 나타났다. 한편, 제조예 3에 따른 TFT의 선형 영역 이동도가 91.73 cm2V-1s-1로 다른 예들에 따른 TFT들에 비해 월등히 우수함을 알 수 있다.
도 5 및 도 6과 더불어 도 6, 도 7, 및 표 2을 참조하면, (ZnO)kIn2O3 (k=5) 상을 갖는 제조예 3에 따른 TFT에 포함된 IZTO 반도체 패턴과 제조예 7에 따른 TFT에 포함된 IZTO 반도체 패턴을 구비하는 TFT들은 대체적으로 비교예에 따른 TFT 대비 우수한 전하이동도를 갖는 것을 알 수 있다. 그러나, 제조예 3에 따른 TFT는 가장 우수한 전하이동도를 나타내는데, 이는 (ZnO)kIn2O3 (k=5) 상을 나타내는 회절피크가 반치폭이 더 작아 더 뾰족한 점 그리고, In:Zn:Sn의 원자 백분율이 23:55:21의 비율로 Zn의 비율이 54 내지 57 at%일 때 더 우수한 전하이동도를 가질 수 있음을 의미할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
Claims (22)
- 게이트 전극;
상기 게이트 전극의 상부 또는 하부와 중첩하고, 육방정계 결정립들을 갖는 결정성 IZTO(In-Zn-Sn oxide) 채널층;
상기 게이트 전극과 상기 IZTO 채널층 사이에 배치된 게이트 절연막; 및
상기 IZTO 채널층의 양측 단부들에 각각 접속하는 소오스 및 드레인 전극들을 포함하는 박막트랜지스터. - 제1항에 있어서,
상기 육방정계 결정립들은 (ZnO)kIn2O3 (k=3 내지 11의 정수)상을 갖는 결정립들인 박막트랜지스터. - 제2항에 있어서,
상기 (ZnO)kIn2O3 상에서 k는 5인 박막트랜지스터. - 제2항 또는 제3항에 있어서,
상기 IZTO 채널층은 서브 솔리드 상(sub-solid phase)으로 (x)ZnIn2O4-(1-x)Zn2SnO4 (0<x<0.45)을 더 갖는 박막트랜지스터. - 제2항 또는 제3항에 있어서,
상기 (ZnO)kIn2O3 (k=3 내지 11의 정수)상 내에 SnO2가 혼합되어 고용체(solid solution)의 형태로 존재하는 박막트랜지스터. - 제1항에 있어서,
상기 육방정계 결정립들은 JCPDS 카드 번호가 20-1440인 박막트랜지스터. - 제1항에 있어서,
상기 IZTO 채널층에 대한 XRD 그래프는 (0021) 면에 해당하는 회절피크를 나타내는 박막트랜지스터. - 제7항에 있어서,
상기 회절피크의 반치폭(Full width at half maximum, FWHM)은 0.3 내지 0.45 라디안인 박막트랜지스터. - 제1항에 있어서,
상기 IZTO 채널층은 인듐, 아연, 및 주석의 원자수 합을 100으로 할 때, 21 내지 25 at%의 인듐(In), 54 내지 57 at%의 아연(Zn), 및 19 내지 22 at%의 주석(Sn)을 함유하는 박막트랜지스터. - 제9항에 있어서,
상기 IZTO 채널층은 In, Zn, 및 Sn의 원자수 합을 100으로 할 때, 22.5 내지 23.5 at%의 In, 54.7 내지 55.5 at%의 Zn, 및 20.5 내지 21.3 at%의 Sn을 함유하는 박막트랜지스터. - 기판 상에 비정질 IZTO(In-Zn-Sn oxide)층을 형성하는 단계;
상기 비정질 IZTO층을 형성하기 전 상기 비정질 IZTO층 하부에 또는 상기 비정질 IZTO층을 형성한 후 상기 비정질 IZTO층 상부에 In, Zn, 및 Sn 대비 산화 경향(oxidation tendency)가 큰 전이금속을 함유하는 전이금속층을 형성하는 단계; 및
상기 비정질 IZTO층과 상기 전이금속층이 형성된 기판을 결정화 열처리하여, 상기 비정질 IZTO층을 육방정계 결정립들을 갖는 결정성 IZTO층으로 변화시키는 단계를 포함하는 결정질 IZTO 제조방법. - 제11항에 있어서,
상기 비정질 IZTO층은 인듐, 아연, 및 주석의 원자수 합을 100으로 할 때, 21 내지 25 at%의 인듐(In), 54 내지 57 at%의 아연(Zn), 및 19 내지 22 at%의 주석(Sn)을 함유하는 결정질 IZTO 제조방법. - 제12항에 있어서,
상기 비정질 IZTO층은 In, Zn, 및 Sn의 원자수 합을 100으로 할 때, 22.5 내지 23.5 at%의 In, 54.7 내지 55.5 at%의 Zn, 및 20.5 내지 21.3 at%의 Sn을 함유하는 결정질 IZTO 제조방법. - 제11항에 있어서,
상기 열처리 온도는 270℃ 내지 350℃인 결정질 IZTO 제조방법. - 제11항에 있어서,
상기 전이금속층은 Ta층인 결정질 IZTO 제조방법. - 제11항에 있어서,
상기 육방정계 결정립들은 (ZnO)kIn2O3 (k=5)상을 갖는 결정립들인 결정질 IZTO 제조방법. - 기판 상에 게이트 전극; 상기 게이트 전극의 상부 또는 하부와 중첩하는 채널층; 상기 게이트 전극과 상기 채널층 사이에 배치된 게이트 절연막; 및 상기 채널층의 양측 단부들에 각각 접속하는 소오스 및 드레인 전극들을 포함하는 박막트랜지스터를 형성함에 있어서,
상기 채널층은 결정질 IZTO층이고, 상기 결정질 IZTO층은
비정질 IZTO층을 형성하는 단계;
상기 비정질 IZTO층을 형성하기 전 상기 비정질 IZTO층 하부에 또는 상기 비정질 IZTO층을 형성한 후 상기 비정질 IZTO층 상부에 In, Zn, 및 Sn 대비 산화 경향(oxidation tendency)가 큰 전이금속을 함유하는 전이금속층을 형성하는 단계; 및
상기 비정질 IZTO층과 상기 전이금속층이 형성된 기판을 결정화 열처리하여, 상기 비정질 IZTO층을 육방정계 결정립들을 갖는 결정성 IZTO층으로 변화시키는 단계를 포함하는 박막트랜지스터 제조방법. - 제17항에 있어서,
상기 비정질 IZTO층은 인듐, 아연, 및 주석의 원자수 합을 100으로 할 때, 21 내지 25 at%의 인듐(In), 54 내지 57 at%의 아연(Zn), 및 19 내지 22 at%의 주석(Sn)을 함유하는 박막트랜지스터 제조방법. - 제18항에 있어서,
상기 비정질 IZTO층은 In, Zn, 및 Sn의 원자수 합을 100으로 할 때, 22.5 내지 23.5 at%의 In, 54.7 내지 55.5 at%의 Zn, 및 20.5 내지 21.3 at%의 Sn을 함유하는 박막트랜지스터 제조방법. - 제17항에 있어서,
상기 열처리 온도는 270℃ 내지 350℃인 박막트랜지스터 제조방법. - 제17항에 있어서,
상기 전이금속층은 Ta층인 박막트랜지스터 제조방법. - 제17항에 있어서,
상기 육방정계 결정립들은 (ZnO)kIn2O3 (k=5)상을 갖는 결정립들인 박막트랜지스터 제조방법.
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