KR20180020916A - 박막 트랜지스터 및 이의 제조 방법 - Google Patents
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Abstract
금속산화물 반도체 박막을 포함하는 박막 트랜지스터와 이의 제조 방법이 제공된다. 전이금속 금속촉매층을 이용하여 금속산화물 반도체 박막을 저온 열처리로 다결정질로 개질 할 수 있다. 또한, 게이트 전극 및 게이트 절연막을 형성하기 위한 식각 과정에서 소오스 및 드레인 영역을 형성하는 자가정렬 탑게이트 박막 트랜지스터 제조 방법을 이용하여 공정을 단순화하고 기생축전용량을 감소시킬 수 있다.
Description
본 발명은 박막 트랜지스터 및 이의 제조 방법에 관한 것으로, 더욱 상세하게는 금속 유도 결정화를 통해 저온에서 결정화된 금속 산화물 반도체 박막을 포함하는 박막 트랜지스터 및 그 제조 방법에 관한 것이다.
금속 산화물 반도체는 박막 형성 시 균질도가 높아 대면적 증착에 유리하고 공정비용이 낮아 차세대 디스플레이용 박막 트랜지스터 소재로서 각광받고 있다. 그러나 10 cm2/V·s 내지 20 cm2/V·s의 낮은 이동도로 인하여 이동도를 향상시키기 위한 다양한 연구가 진행 중에 있다.
현재, 박막 트랜지스터의 이동도를 향상시키기 위하여 열처리를 통하여 금속 산화물 반도체를 결정화시키는 공정이 알려져 있다. 금속 산화물 반도체의 구조 상 결정의 핵을 생성하기 위한 에너지와 결정을 이루기 위한 재배열 에너지의 높은 에너지 장벽으로 인하여 600℃ 이상의 고온에서 열처리 공정이 필요하다. 그러나 고온 열처리는 유리 기판 및 플라스틱 기판에 부적합하기 때문에 저온 공정에서 금속 산화물 반도체를 결정화하기 위한 방법을 필요로 한다.
한편, 게이트 전극과 소오스 및 드레인 전극이 중첩되는 면적이 커질 경우 기생 용량이 발생한다. 박막 트랜지스터의 기생 용량은 화소 전압의 전압 강하를 유발하여 디스플레이의 잔상 현상이나 깜박거림과 같은 문제를 발생시킨다. 따라서, 게이트 전극과 소오스 및 드레인 전극의 중첩되는 면적을 최소화하여 기생 용량의 발생을 감소시키기 위한 구조의 적용이 요구된다.
본 발명이 해결하고자 하는 제1 기술적 과제는 금속유도 결정화된 금속산화물 반도체 박막을 포함하는 박막 트랜지스터를 제공함에 있다.
본 발명이 해결하고자 하는 제2 기술적 과제는 금속산화물 반도체 박막의 금속유도 결정화 방법을 제공함에 있다.
본 발명이 해결하고자 하는 제3 기술적 과제는 금속유도 결정화된 금속산화물 반도체 박막을 포함하는 박막 트랜지스터의 제조 방법을 제공함에 있다.
상술한 제1 기술적 과제를 해결하기 위하여 본 발명은 금속산화물 반도체 박막, 상기 금속산화물 반도체 박막의 상부 또는 하부를 가로지르는 게이트 전극, 상기 금속산화물 반도체 박막과 상기 게이트 전극 사이에 배치된 게이트 절연막, 상기 금속산화물 반도체 박막의 양단부에 각각 전기적으로 접속하는 소오스 및 드레인 전극 및 상기 게이트 전극 및 상기 게이트 절연막에 인접하는 상기 금속산화물 반도체 박막의 면과 반대 면에 접하여 형성되고 상기 소오스 및 드레인 전극과 전기적으로 절연되는 금속촉매산화물층을 포함하는 박막 트랜지스터를 제공한다.
상기 금속촉매산화물층은 탄탈륨, 티타늄, 니켈, 하프늄, 텅스텐 및 이들의 합금 중 어느 하나를 포함할 수 있다.
상기 금속산화물 반도체 박막은 아연 또는 주석을 포함할 수 있으며, 구체적으로 InGaZnO, InZnO, InSnO, ZnSnO, InGaO, InZnSnO, HfInZnO, ZrZnSnO 및 HfZnSnO 중 어느 하나를 포함할 수 있으나 이에 한정되는 것은 아니다.
박막 트랜지스터는 일 실시예에 따라 상기 게이트 절연막 및 상기 금속산화물 반도체 박막은 상기 게이트 전극 상에 순차적으로 위치하고, 상기 소오스 및 드레인 전극은 상기 금속산화물 반도체 박막의 양단부 상에 각각 위치하고, 상기 금속촉매산화물층은 상기 금속산화물 반도체 박막 상의 상기 소오스 및 드레인 전극의 사이 영역에 상기 소오스 및 드레인 전극과 이격되어 형성될 수 있다.
본 발명의 또 다른 일 실시예에 따라 박막 트랜지스터는 금속산화물 반도체 박막이 상기 금속촉매산화물층 상에 위치하고, 상기 금속산화물 반도체 박막 상의 일부 영역에 상기 게이트 절연막 및 상기 게이트 전극이 위치하고, 상기 게이트 절연막 및 상기 게이트 전극이 위치한 상기 금속산화물 반도체 박막의 일부 영역은 활성 영역으로 정의되고, 상기 게이트 절연막 및 상기 게이트 전극으로부터 노출된 상기 금속산화물 반도체 박막의 다른 영역들은 각각 상기 활성 영역보다 높은 전도도를 갖는 소오스 영역 및 드레인 영역으로 정의되고, 상기 소오스 및 드레인 전극은 각각 상기 소오스 영역 및 상기 드레인 영역과 전기적으로 접속되도록 형성될 수 있다.
상술한 제2 기술적 과제를 해결하기 위하여 본 발명은 금속산화물 반도체 박막을 형성하는 단계, 상기 금속산화물 반도체 박막에 접하는 금속촉매층을 형성하는 단계, 상기 금속산화물 반도체 박막 및 상기 금속촉매층을 열처리하는 단계를 포함하는 금속산화물 반도체 박막의 결정화 방법을 제공한다.
상술한 제3 기술적 과제를 해결하기 위하여 본 발명은 금속산화물 반도체 박막, 상기 금속산화물 반도체 박막의 상부 또는 하부를 가로지르는 게이트 전극, 상기 금속산화물 반도체 박막과 상기 게이트 전극 사이에 배치된 게이트 절연막 및 상기 금속산화물 반도체 박막의 양단부에 각각 전기적으로 접속하는 소오스 및 드레인 전극을 포함하는 박막 트랜지스터의 제조 방법에 있어서, 상기 금속산화물 반도체 박막에 접하는 금속촉매층을 형성하는 단계; 및 상기 금속산화물 반도체 박막 및 상기 금속촉매층을 열처리 하는 단계를 포함하는 박막 트랜지스터의 제조 방법을 제공한다.
상기 금속촉매층은 탄탈륨, 티타늄, 니켈, 하프늄, 텅스텐 및 이들의 합금 중 어느 하나를 포함할 수 있다.
상기 금속산화물 반도체 박막은 아연 또는 주석을 포함할 수 있다.
본 발명의 박막 트랜지스터의 제조 방법은, 상기 게이트 전극을 형성하는 단계, 상기 게이트 전극 상에 상기 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 상에 상기 금속산화물 반도체 박막을 형성하는 단계, 상기 금속산화물 반도체 박막의 일부 영역 상에 금속촉매층을 형성하는 단계, 상기 금속산화물 반도체 박막의 양단부에 전기적으로 접속하고, 상기 금속촉매층과 이격된 상기 소오스 및 드레인 전극을 각각 형성하는 단계 및 상기 금속산화물 반도체 박막 및 상기 금속촉매층을 열처리 하는 단계를 포함할 수 있다.
또는 본 발명의 박막 트랜지스터의 제조 방법은, 상기 금속촉매층을 형성하는 단계, 상기 금속촉매층 상에 상기 금속산화물 반도체 박막을 형성하는 단계, 상기 금속촉매층 및 상기 금속산화물 반도체 박막을 열처리하는 단계, 상기 금속산화물 반도체 박막 상에 절연막층을 형성하는 단계, 상기 절연막층 상에 도전층을 형성하는 단계, 상기 절연막층 및 상기 도전층의 상기 금속산화물 반도체 박막의 중간을 가로지르는 영역 외의 일부 영역을 식각하는 단계 및 상기 절연막층 및 상기 도전층이 식각되어 노출된 상기 금속산화물 반도체의 양 단부에 전기적으로 접속하는 상기 소오스 전극 및 상기 드레인 전극을 형성하는 단계를 포함할 수 있다.
또는 본 발명의 박막 트랜지스터의 제조 방법은, 상기 금속산화물 반도체 박막을 형성하는 단계, 상기 금속산화물 반도체 박막상에 상기 금속촉매층을 형성하는 단계, 상기 금속산화물 반도체 박막 및 상기 금속촉매층을 열처리하는 단계, 상기 금속촉매층을 식각하여 제거하는 단계, 상기 금속산화물 반도체 박막 상에 절연막층을 형성하는 단계, 상기 절연막층 상에 도전층을 형성하는 단계, 상기 절연막층 및 상기 도전층의 상기 금속산화물 반도체 박막의 중간을 가로지르는 영역 외의 일부 영역을 식각하는 단계 및 상기 절연막층 및 상기 도전층이 식각되어 노출된 상기 금속산화물 반도체의 양 단부에 전기적으로 접속하는 상기 소오스 전극 및 상기 드레인 전극을 형성하는 단계를 포함할 수 있다.
본 발명에 따르면, 금속촉매층을 이용하여 금속 산화물 반도체 박막을 저온에서 금속 유도 결정화가 가능하다. 따라서 기존의 고온 결정화 공정에서 기판으로 사용할 수 없었던 유리 기판 또는 플라스틱 기판을 사용할 수 있다. 따라서 금속 산화물 반도체 박막 트랜지스터를 투명 소자 또는 플렉서블 소자와 같은 차세대 디스플레이 등에 응용 가능하다. 또한, 금속촉매층을 금속 산화물 반도체 박막 전면에 형성할 경우 채널층 영역 전체에 대하여 균일한 결정화가 가능하여 소자의 신뢰성이 확보될 수 있다.
또, 게이트 전극 및 게이트 절연막의 패터닝과 동시에 소오스-드레인 영역을 형성하는 자가 정렬 탑게이트 구조의 박막 트랜지스터를 형성함에 따라, 박막 트랜지스터에서 발생할 수 있는 기생 용량을 감소 시킬 수 있다. 따라서 공정이 간소화될 뿐 아니라 박막 트랜지스터의 신뢰성을 향상시킬 수 있다.
도 1은 (a) 본 발명의 일 실시예에 따른 금속산화물 반도체 박막의 단면을 도시한 투과전자현미경 사진이고, (b)와 (c)는 각각 A 영역과 B 영역의 결정화 정도를 나타내기 위한 투과전자현미경 사진이다.
도 2는 (a) 본 발명의 일 실시예에 따른 금속산화물 반도체 박막의 단면을 도시하는 투과전자현미경 사진과 (b) A 영역의 결정화 정도를 나타내기 위한 투과전자현미경 사진이다.
도 3은 본 발명의 일 실시예에 따른 박막 트랜지스터를 도시한 단면도이다.
도 4는 본 발명의 일 실시예에 따른 박막 트랜지스터를 제조하기 위한 단계를 도시한 단면도들이다.
도 5는 (a) 금속유도결정화 공정을 거치지 않은 금속 산화물 반도체 박막 트랜지스터와 (b) 본 발명의 일 실시예에 따른 박막 트랜지스터의 전압-전류 특성을 도시하는 그래프이다.
도 6은 본 발명의 일 실시예에 따른 자가 정렬 탑게이트 구조의 박막 트랜지스터를 도시한 단면도이다.
도 7은 본 발명의 일 실시예에 따른 자가 정렬 탑게이트 구조의 박막 트랜지스터를 제조하기 위한 단계를 도시한 단면도들이다.
도 8은 본 발명의 일 실시예에 따라 금속촉매 산화물층을 제거한 자가 정렬 탑게이트 구조의 박막 트랜지스터를 제조하기 위한 단계를 도시한 단면도들이다.
도 2는 (a) 본 발명의 일 실시예에 따른 금속산화물 반도체 박막의 단면을 도시하는 투과전자현미경 사진과 (b) A 영역의 결정화 정도를 나타내기 위한 투과전자현미경 사진이다.
도 3은 본 발명의 일 실시예에 따른 박막 트랜지스터를 도시한 단면도이다.
도 4는 본 발명의 일 실시예에 따른 박막 트랜지스터를 제조하기 위한 단계를 도시한 단면도들이다.
도 5는 (a) 금속유도결정화 공정을 거치지 않은 금속 산화물 반도체 박막 트랜지스터와 (b) 본 발명의 일 실시예에 따른 박막 트랜지스터의 전압-전류 특성을 도시하는 그래프이다.
도 6은 본 발명의 일 실시예에 따른 자가 정렬 탑게이트 구조의 박막 트랜지스터를 도시한 단면도이다.
도 7은 본 발명의 일 실시예에 따른 자가 정렬 탑게이트 구조의 박막 트랜지스터를 제조하기 위한 단계를 도시한 단면도들이다.
도 8은 본 발명의 일 실시예에 따라 금속촉매 산화물층을 제거한 자가 정렬 탑게이트 구조의 박막 트랜지스터를 제조하기 위한 단계를 도시한 단면도들이다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 실시예를 상세히 설명하면 다음과 같다.
본 발명이 여러 가지 수정 및 변형을 허용하면서도, 그 특정 실시예들이 도면들로 예시되어 나타내어지며, 이하에서 상세히 설명될 것이다. 그러나 본 발명을 개시된 특별한 형태로 한정하려는 의도는 아니며, 오히려 본 발명은 청구항들에 의해 정의된 본 발명의 사상과 합치되는 모든 수정, 균등 및 대용을 포함한다.
층, 영역 또는 기판과 같은 요소가 다른 구성요소 "상(on)"에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 중간 요소가 존재할 수도 있다는 것을 이해할 수 있을 것이다.
비록 제1, 제2 등의 용어가 여러 가지 요소들, 성분들, 영역들, 층들 및/또는 지역들을 설명하기 위해 사용될 수 있지만, 이러한 요소들, 성분들, 영역들, 층들 및/또는 지역들은 이러한 용어에 의해 한정되어서는 안 된다는 것을 이해할 것이다.
실시예 1 : 금속유도 결정화된 금속산화물 반도체 박막
본 발명의 금속유도 결정화된 금속산화물 반도체 박막은 일면이 금속촉매층과 접한 금속산화물 반도체 박막을 열처리하여 형성할 수 있다.
상기 금속촉매층은 전이금속 박막일 수 있다. 상기 전이금속은 탄탈륨, 티타늄, 니켈, 하프늄, 텅스텐 및 이들의 합금 중 어느 하나일 수 있다.
상기 금속산화물 반도체 박막은 주석, 아연 또는 이들의 혼합물을 포함할 수 있으며, 예를 들어 InGaZnO, InZnO, InSnO, ZnSnO, InGaO, InZnSnO, HfInZnO, ZrZnSnO 및 HfZnSnO 중 어느 하나를 포함할 수 있으나 이에 한정되는 것은 아니다.
금속유도결정화된 금속산화물 반도체 박막은 금속산화물 반도체 결정의 격자 정렬 정도(degree of lattice ordering)가 향상되는 다결정질 구조를 갖는다.
금속촉매층과 접한 금속산화물 반도체 박막을 열처리하면 낮은 전기음성도를 가진 전이금속으로부터 금속산화물 반도체 박막의 주석, 아연 또는 이들의 혼합물과 산소 사이의 결합에 존재하는 안티-본딩 오비탈(anti-bonding orbital)로 전자가 이동한다. 이는 비정질 금속산화물 반도체 박막의 주석, 아연 또는 이들의 혼합물과 산소의 결합을 약화시키고, 이들의 재정렬을 가능하게 한다. 결정화된 금속산화물 반도체 박막의 깁스 자유 에너지(Gibbs free energy)가 비정질 금속산화물 반도체 박막의 깁스 자유 에너지보다 낮기 때문에 금속산화물 반도체 박막을 결정화 될 수 있다. 격자 정렬도가 향상될수록 전자의 이동도(mobility)가 높아지므로, 낮은 온도의 열처리를 통하여 양호한 전기적 특성을 갖는 금속산화물 반도체 박막을 얻을 수 있다.
도 1은 (a) 본 발명의 일 실시예에 따라 탄탈럼 금속촉매에 의하여 유도결정화된 ZTO 박막의 단면을 도시한 투과전자현미경 사진이고, (b)와 (c)는 각각 A 영역과 B 영역의 결정화 정도를 나타내기 위한 투과전자현미경 사진이다.
금속촉매유도결정화된 금속산화물 반도체 박막의 특성을 확인하기 위하여, p-타입으로 토핑된 실리콘 기판 위에 실리콘 산화물 막을 100 nm 두께로 형성하였다. 형성된 실리콘 산화물 막 상에 스퍼터링 공정을 통하여 30 nm 두께의 비정질 ZTO 박막을 형성하였다. 상기 비정질 ZTO 박막 상에 40 nm 두께의 탄탈럼 금속촉매층을 스퍼터링 공정을 통하여 형성하였다. 1시간 동안 300 ℃에서 열처리를 하여 ZTO 박막을 금속촉매유도결정화 하였다.
도 1을 참조하면, 금속산화물 반도체 박막의 일 면(B)은 금속촉매 산화물층에 접하고, 상기 금속산화물 반도체 박막의 다른 일 면(A)은 실리콘 산화물막에 접한 것을 확인할 수 있다. 금속촉매 산화물층은 열처리 시 금속촉매층이 대기 및 금속산화물 반도체에 포함된 산소와 결합하여 형성되는 층이다. 금속산화물 반도체 박막이 촉매 반응 없이 결정화가 되는 온도에 미치지 못하는 낮은 온도의 열처리만으로도 금속산화물 반도체 박막이 결정화 된 것을 확인할 수 있다. 또한 금속촉매 산화물층에 접하지 않은 측면(A) 역시 결정화되어 회절 패턴이 뚜렷하게 나타나는 것을 확인할 수 있다(b).
도 2는 (a) 본 발명의 일 실시예에 따라 탄탈럼 금속촉매층에 의하여 금속촉매유도결정화된 IGZO 금속산화물 반도체 박막의 단면을 도시하는 투과전자현미경 사진과 (b) A 영역의 결정화 정도를 나타내기 위한 투과전자현미경 사진이다.
금속촉매유도결정화된 금속산화물 반도체 박막의 특성을 확인하기 위하여, p-타입으로 도핑된 실리콘 기판 상에 100 nm 두께의 실리콘 옥사이드 표면산화물층을 형성 하였다. 상기 표면산화물층 상에 40 nm 두께의 탄탈럼 금속촉매층을 스퍼터링을 통하여 형성하였다. 탄탈륨 금속촉매층 상에 IGZO 박막을 스퍼터링을 통하여 형성하였다. 1시간 동안 300 ℃에서 열처리를 하여 IGZO 박막을 금속촉매유도결정화 하였다.
도 2를 참조하면, IGZO 박막 전체가 결정화된 것을 확인할 수 있다. 결정화된 금속산화물 반도체 박막은 다결정질을 이룬다. A 영역의 TEM 회절 패턴은 금속산화물 반도체 박막이 결정화되어 정렬된 격자구조를 가지고 있음을 나타낸다.
실시예
2 : 금속산화물 반도체 박막의 일부 영역이 금속촉매유도결정화된 박막 트랜지스터
도 3은 본 발명의 일 실시예에 따른 박막 트랜지스터를 도시한 단면도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따라 금속 산화물 반도체 박막의 일부 영역이 금속촉매유도결정화된 박막 트랜지스터는 기판(110), 상기 기판 상에 형성된 게이트 전극(120), 상기 게이트 전극(120) 및 기판(110)의 전면 상에 형성된 게이트 절연막(130), 상기 게이트 절연막(130) 상에 형성된 금속 산화물 반도체 박막(140), 상기 금속 산화물 반도체 박막(140)의 일부 영역 상에 형성된 금속촉매 산화물층(150), 상기 금속 산화물 반도체 박막(140) 상에 형성되고 상기 금속촉매 산화물층(150)과 이격되어 형성된 소오스 전극(160) 및 상기 금속촉매 산화물층(150)을 사이에 두고 소오스 전극(160)의 맞은 편에 대칭적으로 형성된 드레인 전극(170)을 포함한다. 상기 금속 산화물 반도체 박막(140)은 상기 금속촉매 산화물층(150)의 하부에 위치하는 다결정질 영역(143)과 그 양 옆에 위치한 영역인 비정질 영역(141)을 포함한다.
도 4는 본 발명의 일 실시예에 따른 박막 트랜지스터를 제조하기 위한 단계를 도시한 단면도들이다.
도 4를 참조하면, (a) 상기 기판(110)은 공지된 다양한 물질을 이용할 수 있다. 상기 기판(110)은 실리콘, 금속, 유리, 사파이어, 퀄츠, PES(Polyethersulfone), PET(Polyethylene terephthalate), PEN(Polyethylene naphthalate), COC(Cyclic olefin copolymer) 및 PDMS(Polydimethylsiloxane) 중 어느 하나일 수 있다.
상기 기판(110) 상에 게이트 전극(120)을 형성한다. 상기 게이트 전극(120)은 전극으로 사용 가능한 전도성이 높은 물질을 제한 없이 사용할 수 있다. 상기 게이트 전극(120)은 Ni, Cu, Zn, Au, Ag, Pt, Al, Ti, Pd, Cr 및 이들의 합금 중 어느 하나를 포함할 수 있다.
(b) 상기 게이트 전극(120)과 상기 금속 산화물 반도체 박막(140) 사이의 절연을 위하여 상기 게이트 절연막(130)이 상기 기판(110) 및 상기 게이트 전극(120) 상에 형성된다. 상기 게이트 절연막(130)은 실리콘 산화물(Silicon oxide) 외에도 금속 산화물, 실리콘 질화물(Silicon nitride), 붕소 질화물(Boron nitride), 고분자 화합물 등 반도체 공정에 사용될 수 있는 절연물로 형성할 수 있다.
상기 기판(110)이 전도성 물질인 경우 상기 기판(110) 상에 표면 산화물층(미도시)을 형성하여 상기 게이트 전극(120) 및 상기 게이트 절연막(130) 대신 백게이트로 사용할 수 있다.
(c) 상기 게이트 절연막(130) 상에 금속산화물 반도체 박막(140)이 형성된다. 상기 금속 산화물 반도체 박막(140)은 산소 공공을 포함하는 금속 산화물을 포함한다. 예를 들어 금속 산화물 반도체 박막(140)은 InGaZnO, InZnO, InSnO, ZnSnO, InGaO, InZnSnO, HfInZnO, ZrZnSnO 및 HfZnSnO 중 적어도 어느 하나 이상을 포함할 수 있다.
(d) 상기 금속산화물 반도체 박막(140) 상에 금속촉매층(150')이 형성된다. 상기 금속촉매층(150')은 전이금속 산화물을 포함한다. 상기 전이금속은 탄탈륨(Ta), 니켈(Ni), 티타늄(Ti), 하프늄(Hf), 텅스텐(W) 및 이들의 합금일 수 있다. 상기 금속촉매층(150)은 상기 금속산화물 반도체 박막(140)이 저온 열처리에 의한 금속 유도 결정화를 위한 것으로, 상기 금속산화물 반도체 박막(140)의 활성 영역을 형성하고자 하는 위치 상에 형성된다.
(e) 상기 금속촉매층(150')을 사이에 두고 상기 금속산화물 반도체 박막(140)의 양 단부에 각각 소오스 전극(160) 및 드레인 전극(170)이 형성된다. 상기 소오스 전극(160) 및 드레인 전극(170)은 상기 게이트 전극(120)과 마찬가지로 전극으로 사용 가능한 전도성 물질을 제한 없이 사용할 수 있다. 상기 소오스 전극(160) 및 상기 드레인 전극(170)은 상기 금속촉매층(150')과 일정 거리 이격될 수 있다. 이는 금속촉매층(150')이 산화되어 형성되는 금속촉매 산화물층(150)을 통하여 전류가 누설되는 것을 방지하기 위함이다.
(f) 상기 금속산화물 반도체 박막(140)을 개질하기 위하여 저온 열처리를 한다. 저온 열처리 공정은 금속산화물 반도체 박막(140)에 접촉하는 금속촉매층(150')이 형성되는 (d) 단계 이후에 수행될 수도 있다. 열처리는 촉매 반응 없이 금속산화물 반도체를 결정화 시킬 때 요구되는 온도보다 낮은 온도에서 수행 가능하다. 열처리 공정을 통하여 금속촉매층(150')은 대기 및 금속산화물 반도체 박막(140)에 존재하는 산소 원자와 결합하여 금속촉매 산화물층(150)으로 변한다. 금속촉매층(150') 하부 영역에 위치한 비정질의 금속산화물 반도체 박막(140)은 다결정질 영역(143)으로 금속유도결정화된다. 반면 금속촉매층(150')과 접촉하지 않은 영역은 저온의 열처리를 통해서는 결정화되지 않으므로 비정질 상태로 남게 된다.
상기 다결정질 영역(143)은 금속촉매 산화물층(150)과 접하는 면에 결정핵 및 그레인의 시작점이 존재하고, 게이트 절연막(130)과 접하는 면에 가까워질수록 격자 정렬도가 상승한다. 전하 캐리어의 운송은 대부분 금속산화물 반도체 박막(140)과 게이트 절연막(130)의 계면에 국한되므로, 게이트 절연막(130)과 접하는 면의 높은 격자 정렬도는 박막 트랜지스터의 전기적 특성을 크게 향상시킬 수 있다.
각 구성 요소는 공지된 반도체 공정 프로세스를 이용하여 형성될 수 있다. 즉 포토 리소그래피, 쉐도우 마스크 등의 공지된 패터닝 공정과 스퍼터링(Sputtering), 열기상증착(Thermal Evaporation), 화학기상증착(Chemical Vapor Deposition), 원자층 증착(Atomic Layer Deposition) 및 용액공정 등의 공지된 증착 공정을 이용하여 형성할 수 있다.
실험예 1
P+ 도핑된 실리콘 기판 상에 100 nm 두께의 실리콘 옥사이드 표면산화물층을 형성 하였다. 상기 표면산화물층 상에 30 nm 두께의 비정질 ZTO 반도체 박막을 아르곤과 산소 분위기 하에서 스퍼터링하여 형성하였다. 상기 반도체 박막 상에 ITO를 이용하여 소오스 전극 및 드레인 전극을 형성하였다. 상기 소오스 전극 및 드레인 전극은 아르곤 분위기 하에서 스퍼터링을 통하여 형성되었다. 소오스 전극 및 드레인 전극 사이의 이격 거리로 정의되는 반도체 박막의 활성 영역의 길이는 300 μm이고, 상기 소오스 전극 및 드레인 전극의 폭으로 정의되는 반도체 박막의 활성 영역의 넓이는 1000 μm이다. 상기 소오스 전극 및 드레인 전극의 사이 영역에 소오스 전극 및 드레인 전극과 접촉하지 않도록 길이가 150 μm이고, 넓이가 2300 μm인 탄탈륨 금속촉매층이 40 nm 두께로 형성되었다. 300℃에서 1시간동안 열처리를 하여 본 발명의 제1 실시예에 따른 박막 트랜지스터를 제조하였다.
비교를 위하여 탄탈륨 금속촉매층이 없는 동일한 구조의 박막 트랜지스터를 제조하였다.
도 5는 (a) 금속유도결정화 공정을 거치지 않은 금속 산화물 반도체 박막 트랜지스터와 (b) 본 발명의 일 실시예에 따른 박막 트랜지스터의 전압-전류 특성을 도시하는 그래프이다.
도 5를 참조하면, 본 발명의 제1 실시예에 따라 제작된 박막 트랜지스터(b)가 금속유도결정화 공정을 거치지 않은 동일한 구조의 금속 산화물 반도체 박막 트랜지스터와 비교할 때, 문턱 전압 이전 기울기(Subthershold Swing)가 더 작고 이동도(mobility)가 약 두 배 큰 것을 확인할 수 있었다. 이는 금속촉매층의 전이 금속이 ZTO 반도체 박막의 격자 정렬(ordering)에 영항을 미치기 때문인 것으로 생각된다.
실시예 3 : 자기정렬 상부게이트 구조를 가지는 박막 트랜지스터
상술한 실시예 2의 박막 트랜지스터는 금속촉매에 의하여 결정화 되는 영역이 금속산화물 반도체 박막의 전면이 아니라 금속촉매층이 형성된 영역 아래에 한정된다는 문제점이 있다. 따라서 채널이 형성되는 소오스-드레인 전극 사이의 영역은 비정질 - 다결정질 - 비정질 금속산화물 반도체 영역이 혼재되어 있고, 비정질 금속산화물 반도체 영역에 의하여 전하 이동도의 감소가 불가피하다. 따라서 실시예 2의 발명을 개량하여 금속산화물 반도체 박막의 전면을 결정화하면서 공정을 보다 단순화하고, 게이트 전극과 소오스 전극 및 드레인 전극이 중첩되는 영역에서 발생할 수 있는 기생 축전 용량을 감소시키기 위한 구조의 박막 트랜지스터를 개발하였다.
본 실시예 3에 따른 박막 트랜지스터는 상술한 실시예 2에 다른 박막 트랜지스터와 동일한 구성요소 및 제조단계를 포함할 수 있다. 이하에서는 동일한 구성 요소 및 제조 단계에 대하여는 실시예 2의 설명을 원용하여 상세한 설명을 생략한다.
도 6은 본 발명의 제3 실시예에 따른 자가 정렬 탑게이트 구조의 박막 트랜지스터를 도시한 단면도이다.
도 6을 참조하면, 자가정렬 탑게이트 구조의 박막 트랜지스터는 기판(210), 상기 기판(210) 상에 선택적으로 형성될 수 있는 표면 산화물층(215), 상기 기판(210) 또는 표면 산화물층(215) 상에 형성된 금속촉매층(250), 상기 금속촉매층(250) 상에 형성된 금속 산화물 반도체 박막(240), 상기 금속 산화물 반도체 박막(240)의 일부 영역 상에 형성된 게이트 절연막(230), 상기 게이트 절연막(230) 상에 형성된 게이트 전극(220), 상기 게이트 전극(220), 상기 금속 산화물 반도체 박막(240) 및 상기 기판(210) 상에 선택적으로 형성 가능한 캡핑층(280), 상기 금속 산화물 반도체 박막(240)의 양 단부와 접촉하는 소오스 전극(260) 및 드레인 전극(270)을 포함한다.
상기 금속 산화물 반도체 박막(240)은 상기 게이트 절연막(230) 및 상기 게이트 전극(220)이 형성된 영역 하부에 위치한 활성 영역(241)과 상기 활성 영역(241)의 양 측에 위치하는 소오스 영역(243) 및 드레인 영역(245)을 포함한다. 상기 활성 영역(241)은 상기 게이트 절연막(230) 및 상기 게이트 전극(220)이 형성된 영역과 일치하며, 상기 활성 영역(241)을 사이에 두고 상기 소오스 영역(243) 및 상기 드레인 영역(245)이 형성된다. 상기 소오스 영역(243) 및 상기 드레인 영역(245)은 상기 게이트 절연막(230) 및 상기 게이트 전극(220)이 형성될 때 식각 플라즈마에 노출됨으로써 상기 활성 영역(241)보다 높은 캐리어 농도 및 전도도를 가질 수 있다. 높은 전도도를 가지는 소오스 영역(243) 및 드레인 영역(245)이 게이트 전극(220)과 중첩되는 영역이 최소화되므로 기생 축전 용량을 최소화 할 수 있다.
상기 캡핑층(280)은 상기 게이트 전극(220), 상기 금속 산화물 반도체 박막(240) 및 상기 기판(210)을 포함하는 박막 트랜지스터의 구조물을 보호하기 위하여 형성될 수 있다. 상기 캡핑층(280)은 반도체 공정에 일반적으로 사용되는 절연성 물질일 수 있다. 상기 캡핑층(280)이 형성되었을 때 상기 소오스 전극(260) 및 상기 드레인 전극(270)을 상기 금속 산화물 반도체 박막(240)의 소오스 영역(423) 및 드레인 영역(425)에 접촉하게 하기 위하여 컨택홀을 형성할 수 있다.
도 7은 본 발명의 제3 실시예에 따른 박막 트랜지스터를 제조하기 위한 단계를 도시한 단면도들이다.
도 7을 참조하면, (a) 먼저 기판(210) 상에 금속촉매층(250)을 형성할 수 있다. 상기 금속촉매층(250) 상에 금속 산화물 반도체 박막(240)을 형성한다. 상기 기판(210)이 실시예 1에서 설명한 바와 같이 도전성인 경우 표면 산화물층(215)을 선택적으로 형성할 수 있다. 금속 산화물 반도체 박막(240) 및 금속촉매층(250)에 저온 열처리를 하여 상기 금속 산화물 반도체 박막(240)을 금속유도결정화 시킨다. 이 때 금속촉매층(250)은 금속산화물 반도체 박막(240)의 전 영역과 접촉하므로, 금속산화물 반도체 박막(240)의 전체 영역이 다결정질로 결정화 될 수 있다.
(b) 박막 트랜지스터의 크기에 맞추어 금속 산화물 반도체 박막(240) 및 금속촉층(250)을 식각한다.
(c) 금속 산화물 반도체 박막(240) 및 기판(210)의 전면 상에 게이트 절연막(230)을 형성하기 위한 절연성 박막(230')을 적층한다.
(d) 상기 절연성 박막(230') 상에 게이트 전극(220)을 형성하기 위한 도전성 박막(220')을 적층한다.
(e) 상기 절연성 박막(230') 및 도전성 박막(220')을 상기 금속 산화물 반도체 박막(240)의 활성 영역(241)이 될 부분 상부에 위치한 영역을 제외하고 건식 식각한다. 이 때 절연성 박막(230') 및 도전성 박막(220')이 제거되어 식각 가스에 노출되었던 금속 산화물 반도체 박막(240)의 양 단부는 소오스 영역(243) 및 드레인 영역(245)을 형성한다. 소오스 영역(243) 및 드레인 영역(245)은 활성 영역(241)에 비하여 높은 전기 전도도를 가질 수 있다.
(f) 기판(210), 금속 산화물 반도체 박막(240), 게이트 절연막(230) 및 게이트 전극(220)을 덮는 캡핑층(280)을 형성할 수 있다.
(g) 캡핑층(280)을 형성한 경우, 금속 산화물 반도체 박막(240)의 소오스 영역(243) 및 드레인 영역(245)에 접촉하기 위한 컨택홀을 캡핑층(280)에 형성할 수 있다. 상기 컨택홀을 도전성 물질로 매립하여 소오스 영역(243)과 전기적으로 연결되는 소오스 전극(260) 및 드레인 영역(245)과 전기적으로 연결되는 드레인 전극(270)을 형성할 수 있다.
도 8은 본 발명의 또 다른 일 실시예에 따라 금속촉매 산화물층을 제거한 자가 정렬 탑게이트 구조의 박막 트랜지스터를 제조하기 위한 단계를 도시한 단면도들이다.
도 8을 참조하면, (a) 단계에서 상기 금속촉매층(250)은 금속 산화물 반도체 박막(240) 상에 형성 될 수 있다.
(b) 저온 열처리 공정을 통하여 금속산화물 반도체 박막(240)을 금속촉매유도결정화 한다. 금속촉매층(250)이 열처리로 인해 금속촉매 산화물층이 되고, 그 위에 게이트 절연막(230) 및 게이트 전극(220)이 형성될 경우 금속촉매 산화물층으로 인해 박막 트랜지스터의 전기적 특성이 저하될 수 있다. 따라서, 열처리 후 금속촉매 산화물층은 식각을 통하여 제거한다.
(c) 금속 산화물 반도체 박막(240) 및 기판(210)의 전면 상에 게이트 절연막(230)을 형성하기 위한 절연성 박막(230')을 적층한다.
(d) 상기 절연성 박막(230') 상에 게이트 전극(220)을 형성하기 위한 도전성 박막(220')을 적층한다.
(e) 상기 절연성 박막(230') 및 도전성 박막(220')을 상기 금속 산화물 반도체 박막(240)의 활성 영역(241)이 될 부분을 제외하고 건식 식각한다. 이 때 절연성 박막(230') 및 도전성 박막(220')이 제거되어 식각 가스 및 식각 플라즈마에 노출되었던 금속 산화물 반도체 박막(240)의 양 단부는 소오스 영역(243) 및 드레인 영역(245)을 형성한다. 소오스 영역(243) 및 드레인 영역(245)은 활성 영역(241)에 비하여 높은 전기 전도도를 가질 수 있다.
(f) 기판(210), 금속 산화물 반도체 박막(240), 게이트 절연막(230) 및 게이트 전극(220)을 덮는 캡핑층(280)을 형성할 수 있다.
(g) 캡핑층(280)을 형성한 경우, 금속 산화물 반도체 박막(240)의 소오스 영역(243) 및 드레인 영역(245)에 접촉하기 위한 컨택홀을 캡핑층(280)에 형성할 수 있다. 상기 컨택홀을 도전성 물질로 매립하여 소오스 영역(243)과 전기적으로 연결되는 소오스 전극(260) 및 드레인 영역(245)과 전기적으로 연결되는 드레인 전극(270)을 형성할 수 있다.
110 : 기판
120 : 게이트 전극
130 : 게이트 절연막 140 : 금속 산화물 반도체 박막
150 : 금속촉매 산화물층 150': 금속촉매층
160 : 소오스 전극 170 : 드레인 전극
210 : 기판 215 : 표면산화물층
220 : 게이트 전극 230 : 게이트 절연막
240 : 금속 산화물 반도체 박막
241 : 활성 영역 243 : 소오스 영역
245 : 드레인 영역
250 : 금속촉매층 260 : 소오스 전극
270 : 드레인 전극 280 : 캡핑층
130 : 게이트 절연막 140 : 금속 산화물 반도체 박막
150 : 금속촉매 산화물층 150': 금속촉매층
160 : 소오스 전극 170 : 드레인 전극
210 : 기판 215 : 표면산화물층
220 : 게이트 전극 230 : 게이트 절연막
240 : 금속 산화물 반도체 박막
241 : 활성 영역 243 : 소오스 영역
245 : 드레인 영역
250 : 금속촉매층 260 : 소오스 전극
270 : 드레인 전극 280 : 캡핑층
Claims (15)
- 금속산화물 반도체 박막;
상기 금속산화물 반도체 박막의 상부 또는 하부를 가로지르는 게이트 전극;
상기 금속산화물 반도체 박막과 상기 게이트 전극 사이에 배치된 게이트 절연막;
상기 금속산화물 반도체 박막의 양단부에 각각 전기적으로 접속하는 소오스 및 드레인 전극; 및
상기 금속산화물 반도체 박막의 상기 게이트 절연막이 인접한 면의 반대 면에 접하여 형성되고 상기 소오스 및 드레인 전극과 전기적으로 절연되는 금속촉매산화물층을 포함하는 박막 트랜지스터. - 제1항에 있어서,
상기 금속촉매산화물층은 탄탈륨, 티타늄, 니켈, 하프늄, 텅스텐 및 이들의 합금 중 어느 하나를 포함하는 박막 트랜지스터. - 제1항에 있어서,
상기 금속산화물 반도체 박막은 아연 또는 주석을 포함하는 박막 트랜지스터. - 제1항에 있어서,
상기 금속산화물 반도체 박막은 InGaZnO, InZnO, InSnO, ZnSnO, InGaO, InZnSnO, HfInZnO, ZrZnSnO 및 HfZnSnO 중 어느 하나를 포함하는 박막 트랜지스터. - 제1항에 있어서,
상기 게이트 절연막은 상기 게이트 전극 상에 위치하고,
상기 금속산화물 반도체 박막은 상기 게이트 절연막 상에 위치하고,
상기 소오스 및 드레인 전극은 상기 금속산화물 반도체 박막의 양단부 상에 각각 위치하고,
상기 금속촉매산화물층은 상기 금속산화물 반도체 박막 상에 상기 소오스 및 드레인 전극과 이격되어 형성된 박막 트랜지스터. - 제1항에 있어서,
상기 금속산화물 반도체 박막은 상기 금속촉매산화물층 상에 위치하고,
상기 금속산화물 반도체 박막 상의 일부 영역에 상기 게이트 절연막 및 상기 게이트 전극이 위치하고,
상기 게이트 절연막 및 상기 게이트 전극으로부터 노출된 상기 금속산화물 반도체 박막의 양 단부는 각각 소오스 영역 및 드레인 영역으로 정의되며,
상기 소오스 및 드레인 전극은 각각 상기 소오스 영역 및 상기 드레인 영역과 전기적으로 접속되는 박막 트랜지스터. - 금속산화물 반도체 박막을 형성하는 단계;
상기 금속산화물 반도체 박막에 접하는 금속촉매층을 형성하는 단계;
상기 금속산화물 반도체 박막 및 상기 금속촉매층을 열처리하는 단계를 포함하는 금속산화물 반도체 박막의 결정화 방법. - 제7항에 있어서,
상기 금속촉매층은 탄탈륨, 티타늄, 니켈, 하프늄, 텅스텐 및 이들의 합금 중 어느 하나를 포함하는 금속산화물 반도체 박막의 결정화 방법. - 제7항에 있어서,
상기 금속산화물 반도체 박막은 아연 또는 주석을 포함하는 금속산화물 반도체 박막의 결정화 방법. - 금속산화물 반도체 박막, 상기 금속산화물 반도체 박막의 상부 또는 하부를 가로지르는 게이트 전극, 상기 금속산화물 반도체 박막과 상기 게이트 전극 사이에 배치된 게이트 절연막 및 상기 금속산화물 반도체 박막의 양단부에 각각 전기적으로 접속하는 소오스 및 드레인 전극을 포함하는 박막 트랜지스터의 제조 방법에 있어서,
상기 금속산화물 반도체 박막에 접하는 금속촉매층을 형성하는 단계; 및
상기 금속산화물 반도체 박막 및 상기 금속촉매층을 열처리 하는 단계를 포함하는 박막 트랜지스터의 제조 방법. - 제10항에 있어서,
상기 금속촉매층은 탄탈륨, 티타늄, 니켈, 하프늄, 텅스텐 및 이들의 합금 중 어느 하나를 포함하는 박막 트랜지스터의 제조 방법. - 제10항에 있어서,
상기 금속산화물 반도체 박막은 아연 또는 주석을 포함하는 박막 트랜지스터의 제조 방법. - 제10항에 있어서,
상기 게이트 전극을 형성하는 단계;
상기 게이트 전극 상에 상기 게이트 절연막을 형성하는 단계;
상기 게이트 절연막 상에 상기 금속산화물 반도체 박막을 형성하는 단계;
상기 금속산화물 반도체 박막의 일부 영역 상에 금속촉매층을 형성하는 단계;
상기 금속산화물 반도체 박막의 양단부에 전기적으로 접속하고, 상기 금속촉매층과 이격된 상기 소오스 및 드레인 전극을 각각 형성하는 단계; 및
상기 금속산화물 반도체 박막 및 상기 금속촉매층을 열처리 하는 단계를 포함하는 박막 트랜지스터의제조 방법. - 제10항에 있어서,
상기 금속촉매층을 형성하는 단계;
상기 금속촉매층 상에 상기 금속산화물 반도체 박막을 형성하는 단계;
상기 금속촉매층 및 상기 금속산화물 반도체 박막을 열처리하는 단계;
상기 금속산화물 반도체 박막 상에 절연막층을 형성하는 단계;
상기 절연막층 상에 도전층을 형성하는 단계;
상기 금속산화물 반도체 박막의 양 단부가 노출되도록 상기 절연막층 및 상기 도전층의 일부 영역을 식각하는 단계; 및
상기 절연막층 및 상기 도전층이 식각되어 노출된 상기 금속산화물 반도체의 양 단부에 전기적으로 접속하는 상기 소오스 전극 및 상기 드레인 전극을 형성하는 단계를 포함하는 박막 트랜지스터의 제조 방법. - 제10항에 있어서,
상기 금속산화물 반도체 박막을 형성하는 단계;
상기 금속산화물 반도체 박막상에 상기 금속촉매층을 형성하는 단계;
상기 금속산화물 반도체 박막 및 상기 금속촉매층을 열처리하는 단계;
상기 금속촉매층을 식각하여 제거하는 단계;
상기 금속산화물 반도체 박막 상에 절연막층을 형성하는 단계;
상기 절연막층 상에 도전층을 형성하는 단계;
상기 금속산화물 반도체 박막의 양 단부가 노출되도록 상기 절연막층 및 상기 도전층의 일부 영역을 식각하는 단계; 및
상기 절연막층 및 상기 도전층이 식각되어 노출된 상기 금속산화물 반도체의 양 단부에 전기적으로 접속하는 상기 소오스 전극 및 상기 드레인 전극을 형성하는 단계를 포함하는 박막 트랜지스터의 제조 방법.
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