KR102304800B1 - Igo 채널층 기반의 메모리 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 IGO 채널층 기반의 메모리 장치 및 그 제조방법에 관한 것으로서, 일실시예에 따른 메모리 장치는 적어도 하나의 전이 금속을 구비하는 다중층 및 다중층과 인접하여 형성되고, IGO(indium gallium oxide) 물질을 구비하는 채널층을 포함한다.

Description

IGO 채널층 기반의 메모리 장치 및 그 제조방법{MEMORY DEVICE BASED ON IGO CHANNEL LAYER AND MANUFACTURING METHOD THEREOF}
본 발명은 메모리 장치 및 그 제조방법에 관한 것으로, 보다 상세하게는 IGO 물질로 채널층을 형성하는 기술적 사상에 관한 것이다.
최근 2D NAND 플래시 메모리(flash memory)가 가진 셀 특성 열화, 공정 및 스캐일링(scaling) 등으로 인한 한계로 CTF(charge trap flash) 기반의 3D V-NAND 플래시 메모리가 각광을 받고 있다.
3D V-NAND 플래시 메모리는 단수를 증가시킴으로써 메모리 집적도를 높일 수 있으며 최근에는 64단 512Gb 제품 개발에 성공 하였다. 이와 같이 산업체에서는 고단의 고집적 메모리 구현을 목표로 하고 있다.
그러나, 현재 3D V-NAND 플래시 메모리는 폴리-실리콘 채널층(Poly-Si channel layer)에서의 셀(cell)간 열화 특성과 낮은 캐리어 이동도(carrier mobility) 및 균일성(uniformity)에 따른 문제가 야기되고 있다.
보다 구체적으로, 3D V-NAND 플래시 메모리는 폴리-실리콘을 채널로 사용함에 따라 그레인 바운더리(grain boundary)를 통해 전류가 흐르게 되는데, 고단 구조에서 채널의 길이가 증가됨에 따라 불균일한 문턱전압(threshold voltage)이 야기되고, 낮은 캐리어 이동도와 불균일한 폴리-실리콘의 그레인 사이즈에 의한 전기적 특성이 문제가 되고 있다. 또한, 스택(stack)의 수가 증가함에 따라 홀(hole) 형성 후 필링(filing) 문제 및 폴리-실리콘의 특성 열화가 나타나고 있다.
이에, 기존의 폴리-실리콘 채널층을 대체하여 전기적 특성을 개선시킬 수 있는 새로운 채널 물질의 개발 필요성이 증대되고 있다.
한국공개특허 제10-2018-0033952호, "셀 전류를 증가시키는 3차원 플래시 메모리 및 그 제조 방법"
본 발명은 원자층 증착법을 통해 IGO 물질을 증착하여 채널층을 형성함으로써, 사이즈를 축소시킬 수 있는 메모리 장치 및 그 제조방법을 제공하고자 한다.
또한, 본 발명은 증착된 IGO 물질을 열처리하여 결정화함으로써 기존의 폴리-실리콘 채널층에서 나타나는 분균일한 그레인 사이즈에 따른 긴 전도성 경로(long conductive paths) 문제와 낮은 캐리어 이동도 특성을 개선할 수 있는 메모리 장치 및 그 제조방법을 제공하고자 한다.
본 발명의 일실시예에 따른 메모리 장치는 적어도 하나의 전이 금속을 구비하는 다중층 및 다중층과 인접하여 형성되고, IGO(indium gallium oxide) 물질을 구비하는 채널층을 포함할 수 있다.
일측에 따르면, 채널층은 650
Figure 112019130493790-pat00001
내지 750
Figure 112019130493790-pat00002
의 온도 범위에서 수행되는 열처리를 통해 결정화된 IGO 물질을 구비할 수 있다.
일측에 따르면, IGO 물질은 (222) 결정면으로 결정화될 수 있다.
일측에 따르면, 다중층은 터널 절연층(tunneling oxide layer), 전하 트랩층(charge trap layer) 및 블로킹 절연층(blocking oxide layer)을 포함하는 ONO(oxide-nitride-oxide)층일 수 있다.
일측에 따르면, 전이 금속은 알루미늄(Al), 티타늄(Ti) 및 티타늄 질화물(TiN) 중 적어도 하나를 포함할 수 있다.
본 발명의 일실시예에 따른 메모리 장치의 제조방법은 적어도 하나의 전이 금속을 구비하는 다중층을 형성하는 단계 및 다중층에 인접하여 IGO(indium gallium oxide) 물질을 구비하는 채널층을 형성하는 단계를 포함할 수 있다.
일측에 따르면, 채널층을 형성하는 단계는 650
Figure 112019130493790-pat00003
내지 750
Figure 112019130493790-pat00004
의 온도 범위에서 수행되는 열처리를 통해 IGO 물질을 결정화할 수 있다.
일측에 따르면, IGO 물질은 (222) 결정면으로 결정화될 수 있다.
일측에 따르면, 채널층을 형성하는 단계는 원자층 증착법(atomic layer deposition; ALD)을 통해 IGO 물질을 10nm 내지 20nm의 두께로 증착하여 채널층을 형성할 수 있다.
일측에 따르면, 다중층은 터널 절연층(tunneling oxide layer), 전하 트랩층(charge trap layer) 및 블로킹 절연층(blocking oxide layer)을 포함하는 ONO(oxide-nitride-oxide)층일 수 있다.
일측에 따르면, 전이 금속은 알루미늄(Al), 티타늄(Ti) 및 티타늄 질화물(TiN) 중 적어도 하나를 포함할 수 있다.
일측에 따르면, 일실시예에 따른 메모리 장치의 제조 방법은 복수의 전극층과 복수의 층간 절연층을 서로 교대로 적층 형성하는 단계 및 적층 형성된 복수의 전극층과 층간 절연층을 관통하는 홀(hole)을 형성하는 단계를 더 포함할 수 있다.
일실시예에 따르면, 원자층 증착법을 통해 IGO 물질을 증착하여 채널층을 형성함으로써, 메모리 장치의 사이즈를 축소시킬 수 있다.
일실시예에 따르면, 증착된 IGO 물질을 열처리하여 결정화함으로써 기존의 폴리-실리콘 채널층에서 나타나는 분균일한 그레인 사이즈에 따른 긴 전도성 경로(long conductive paths) 문제와 낮은 캐리어 이동도 특성을 개선할 수 있다.
도 1은 일실시예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 2는 다른 실시예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 3은 일실시예에 따른 메모리 장치의 I-V 특성을 설명하기 위한 도면이다.
도 4는 일실시예에 따른 메모리 장치의 채널층의 결정화 특성을 설명하기 위한 도면이다.
도 5는 일실시예에 따른 메모리 장치의 채널층의 열처리 온도에 따른 특성을 설명하기 위한 도면이다.
도 6a 내지 도 6d는 일실시예에 따른 메모리 장치의 제조 방법을 설명하기 위한 도면이다.
이하, 본 문서의 다양한 실시 예들이 첨부된 도면을 참조하여 기재된다.
실시 예 및 이에 사용된 용어들은 본 문서에 기재된 기술을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 해당 실시 예의 다양한 변경, 균등물, 및/또는 대체물을 포함하는 것으로 이해되어야 한다.
하기에서 다양한 실시 예들을 설명에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다.
그리고 후술되는 용어들은 다양한 실시 예들에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도면의 설명과 관련하여, 유사한 구성요소에 대해서는 유사한 참조 부호가 사용될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다.
본 문서에서, "A 또는 B" 또는 "A 및/또는 B 중 적어도 하나" 등의 표현은 함께 나열된 항목들의 모든 가능한 조합을 포함할 수 있다.
"제1," "제2," "첫째," 또는 "둘째," 등의 표현들은 해당 구성요소들을, 순서 또는 중요도에 상관없이 수식할 수 있고, 한 구성요소를 다른 구성요소와 구분하기 위해 사용될 뿐 해당 구성요소들을 한정하지 않는다.
어떤(예: 제1) 구성요소가 다른(예: 제2) 구성요소에 "(기능적으로 또는 통신적으로) 연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(예: 제3 구성요소)를 통하여 연결될 수 있다.
본 명세서에서, "~하도록 구성된(또는 설정된)(configured to)"은 상황에 따라, 예를 들면, 하드웨어적 또는 소프트웨어적으로 "~에 적합한," "~하는 능력을 가지는," "~하도록 변경된," "~하도록 만들어진," "~를 할 수 있는," 또는 "~하도록 설계된"과 상호 호환적으로(interchangeably) 사용될 수 있다.
어떤 상황에서는, "~하도록 구성된 장치"라는 표현은, 그 장치가 다른 장치 또는 부품들과 함께 "~할 수 있는" 것을 의미할 수 있다.
예를 들면, 문구 "A, B, 및 C를 수행하도록 구성된(또는 설정된) 프로세서"는 해당 동작을 수행하기 위한 전용 프로세서(예: 임베디드 프로세서), 또는 메모리 장치에 저장된 하나 이상의 소프트웨어 프로그램들을 실행함으로써, 해당 동작들을 수행할 수 있는 범용 프로세서(예: CPU 또는 application processor)를 의미할 수 있다.
또한, '또는' 이라는 용어는 배타적 논리합 'exclusive or' 이기보다는 포함적인 논리합 'inclusive or' 를 의미한다.
즉, 달리 언급되지 않는 한 또는 문맥으로부터 명확하지 않는 한, 'x가 a 또는 b를 이용한다' 라는 표현은 포함적인 자연 순열들(natural inclusive permutations) 중 어느 하나를 의미한다.
상술한 구체적인 실시 예들에서, 발명에 포함되는 구성 요소는 제시된 구체적인 실시 예에 따라 단수 또는 복수로 표현되었다.
그러나, 단수 또는 복수의 표현은 설명의 편의를 위해 제시한 상황에 적합하게 선택된 것으로서, 상술한 실시 예들이 단수 또는 복수의 구성 요소에 제한되는 것은 아니며, 복수로 표현된 구성 요소라 하더라도 단수로 구성되거나, 단수로 표현된 구성 요소라 하더라도 복수로 구성될 수 있다.
한편 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 다양한 실시 예들이 내포하는 기술적 사상의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다.
그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니되며 후술하는 청구범위뿐만 아니라 이 청구범위와 균등한 것들에 의해 정해져야 한다.
도 1은 일실시예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 일실시예에 따른 메모리 장치(100)는 원자층 증착법을 통해 IGO 물질을 증착하여 채널층을 형성함으로써 장치의 사이즈를 축소시킬 수 있다.
또한, 메모리 장치(100)는 증착된 IGO 물질을 열처리하여 결정화함으로써 기존의 폴리-실리콘 채널층에서 나타나는 분균일한 그레인 사이즈에 따른 긴 전도성 경로(long conductive paths) 문제와 낮은 캐리어 이동도 특성을 개선할 수 있다.
이하에서 도 1을 통해 설명하는 메모리 장치(100)는 3D V-NAND 플래시 메모리 장치일 수 있으나, 메모리 장치(100)는 3D V-NAND 플래시 메모리 장치 이외에도 2D NAND 플래시 메모리, DRAM 및 SRAM 중 적어도 하나일 수도 있다.
구체적으로, 메모리 장치(100)는 복수의 전극층(130), 복수의 층간 절연층(140), 다중층(110) 및 채널층(120)을 포함할 수 있으며, 복수의 전극층(130) 각각은 컨트롤 게이트로 동작할 수 있다.
보다 구체적으로, 복수의 전극층(130) 및 복수의 층간 절연층(140)은 수직 방향으로 형성되는 채널층(120)과 직교하는 방향(수평 방향)으로 적층되고, 복수의 전극층(130) 및 복수의 층간 절연층(140)은 교대로 배치되어 수평 방향으로 연장될 수 있다.
여기서, 복수의 층간 절연층(140)은 실리콘 산화막 또는 실리콘 질화막일 수 있으며, 각각의 두께가 모두 동일하거나 서로 상이할 수 있다. 일례로 복수의 층간 절연층(140)은 적층 하부로 내려갈수록 더 두꺼운 두께를 갖도록 형성될 수도 있다.
복수의 전극층(130)은 도전성 물질로 형성될 수 있으며, 복수의 층간 절연층(140)과 마찬가지로 각각의 두께가 모두 동일하거나 서로 상이할 수도 있다.
일실시예에 따른 다중층(110)은 적어도 하나의 전이 금속을 구비할 수 있고, 일례로 전이 금속은 알루미늄(Al), 티타늄(Ti) 및 티타늄 질화물(TiN) 중 적어도 하나를 포함할 수 있으며, 전이 금속은 15nm 이상의 두께로 형성될 수 있다.
예를 들면, 다중층(110)은 터널 절연층(tunneling oxide layer; 113), 전하 트랩층(charge trap layer; 112) 및 블로킹 절연층(blocking oxide layer; 111)을 포함하는 ONO(Oxide-Nitride-Oxide)층일 수 있으며, 여기서 전하 트랩층(112)은 플로팅 게이트로 동작할 수 있다.
보다 구체적으로, 터널 절연층(113)은 채널층(120)에 인접하여 형성되고, 블로킹 절연층(111)은 복수의 전극층(130) 및 복수의 층간 절연층(140)과 인접하여 형성될 수 있다.
바람직하게는, 블로킹 절연층(111)은 산화규소(SiO2) 물질로 형성되고, 전하 트랩층(112)은 질화규소(Si3N4) 물질로 형성되며, 터널 절연층(113)은 산화 알루미늄(Al2O3) 물질로 형성될 수 있다.
일실시예에 따른 채널층(120)은 다중층(110)과 인접하여 형성되고, IGO(indium gallium oxide) 물질을 구비할 수 있다.
예를 들면, 채널층(120)은 내부가 빈 튜브형으로 형성될 수 있으며, 이 경우 채널층(120)의 내부를 채우는 매립층이 더 배치될 수 있다.
또한, 채널층(120)의 상부에는 드레인 영역이 배치될 수 있고, 드레인 영역 상에 도전 패턴이 형성되어, 비트 라인과 연결될 수 있다. 이 경우, 비트 라인은 수평 방향으로 연장될 수 있다. 이에, 채널층(120)이 복수 개 구비되어, 수평 방향으로 정렬되는 경우, 복수의 채널층들은 공통의 비트 라인으로 연결될 수 있다.
일측에 따르면, 채널층(120)을 형성하는 IGO 물질은 원자층 증착법(atomic layer deposition; ALD)을 통해 증착될 수 있으며, 이때 IGO 물질은 10nm 내지 20nm의 두께로 증착 형성될 수 있다.
원자층 증착법은 나노급 반도체 소자 제조에 이용되는 증착 기술로, 기존의 박막 증착 기술인 화학기상증착법 또는 물리기상증착법에 비해 매우 얇은 막을 정밀하게 제어할 수 있으며, 불순물 함량이 낮고 핀홀이 거의 없다는 장점이 있다.
원자층 증착의 원리는 비활성 가스(Ar, N2 등)에 의해서 분리된 각각의 반응물(전구체)을 기판 위에 공급함에 따라 하나의 원자층이 증착되며, 원하는 두께를 증착하기 위해서 원자층이 반복적으로 증착될 수 있다.
즉, 원자층 증착법은 화학기상증착법과 같이 반응 기체가 기상 반응에 의해 박막이 증착되는 것이 아니라, 하나의 반응물이 화학 흡착된 후 제2 또는 제3의 기체가 들어와 다시 화학 흡착이 일어나면서 박막이 형성될 수 있다.
결론적으로, 본 발명은 원자층 증착법을 이용함으로써, 원자층 두께로 형성되어 단차피복성을 향상시키고 치밀한 막을 갖는 IGO 박막을 형성할 수 있다.
일측에 따르면, 채널층(120)은 650
Figure 112019130493790-pat00005
내지 750
Figure 112019130493790-pat00006
의 온도 범위에서 수행되는 열처리를 통해 결정화된 IGO 물질을 구비할 수 있으며, 여기서 IGO 물질은 (222) 결정면으로 결정화 될 수 있다. 바람직하게는, IGO 물질은 700
Figure 112019130493790-pat00007
의 온도 범위에서 열처리가 수행되어 결정화 될 수 있다.
다시 말해, 메모리 장치(100)는 650
Figure 112019130493790-pat00008
내지 750
Figure 112019130493790-pat00009
의 온도 범위에서 수행되는 열처리를 통해 (202) 결정면으로 결정화된 IGO 채널층(120)을 구비함으로써, 높은 이동도(mobility)와 메모리 윈도우(memory window) 특성을 확보할 수 있다.
한편, 메모리 장치(100)는 채널층(120)이 외부에 노출되지 않도록 채널층(120)의 상부를 덮는 캡핑층을 더 포함할 수 있다.
보다 구체적으로, 캡핑층은 도전성 물질인 컨덕터(일례로, Ga, As 및 P를 포함하는 3-5족 화합물)로 형성될 수 있으며, 이 경우 비트 라인과 연결되도록 도전 패턴이 형성되는 드레인 영역은 적어도 캡핑층의 상부에 배치될 수도 있다. 이에, 채널층(120)은 도전성 물질인 캡핑층을 통하여 비트 라인과 연결될 수 있다.
도 2는 다른 실시예에 따른 메모리 장치를 설명하기 위한 도면이다.
다시 말해, 도 2는 도 1을 통해 설명한 일실시예에 따른 메모리 장치의 다른 예시를 설명하는 도면으로, 이하에서 도 2를 통해 설명하는 내용 중 도 1을 통해 설명한 내용과 중복되는 설명은 생략하기로 한다.
도 2를 참조하면, 다른 실시예에 따른 메모리 장치(200)는 기판(230), 다중층(210), 채널층(220) 및 제1 내지 제3 전극(250 내지 270)을 포함할 수 있다.
예를 들면, 기판(230)은 실리콘 단결정 기판, 게르마늄 단결정 기판 또는 실리콘-게르마늄 단결정 기판 또는 SOI(Semiconductor on Insulator) 기판일 수 있다.
또한, 기판(230)은 반도체 기판상에 제공된 소자(트랜지스터 등)를 보호하는 절연층 상에 배치된 반도체 층(일례로, 실리콘층, 실리콘-게르마늄층 또는 게르마늄층)을 포함할 수도 있다.
이하에서 도 2를 통해 설명하는 메모리 장치(200)는 2D NAND 플래시 메모리 장치일 수 있으며, 메모리 장치(200)는 다중층(210), 채널층(220) 및 제1 내지 제3 전극(250 내지 270)으로 구현되는 복수 개의 메모리 소자를 구비할 수 있다.
일측에 따르면, 제1 전극(250)은 드레인 전극이고 제2 전극(260)은 소스 전극이며 제3 전극(270)은 게이트 전극일 수 있다. 또한, 제1 전극(250)은 소스 전극이고 제2 전극(260)은 드레인 전극일 수도 있다.
구체적으로, 다중층(210)은 적어도 하나의 전이 금속을 구비할 수 있으며, 일례로 전이 금속은 알루미늄(Al), 티타늄(Ti) 및 티타늄 질화물(TiN) 중 적어도 하나를 포함할 수 있다.
일측에 따르면, 다중층(210)은 터널 절연층, 전하 트랩층 및 블로킹 절연층을 포함하는 ONO(oxide-nitride-oxide)층일 수 있다.
일실시예에 따른 채널층(220)은 다중층(210)과 인접하여 형성되고, IGO(indium gallium oxide) 물질을 구비할 수 있다. 예를 들면, 다중층(210)은 채널층(220) 상에 형성될 수 있다.
일측에 따르면, 채널층(120)은 650
Figure 112019130493790-pat00010
내지 750
Figure 112019130493790-pat00011
의 온도 범위에서 수행되는 열처리를 통해 결정화된 IGO 물질을 구비할 수 있으며, 여기서 IGO 물질은 (222) 결정면으로 결정화 될 수 있다.
또한, 채널층(120)을 형성하는 IGO 물질은 원자층 증착법(atomic layer deposition; ALD)을 통해 증착될 수 있으며, 이때 IGO 물질은 10nm 내지 20nm의 두께로 증착 형성될 수 있다.
도 3은 일실시예에 따른 메모리 장치의 I-V 특성을 설명하기 위한 도면이다.
도 3을 참조하면, 도 3의 (a) 및 (b)는 스퍼터링법을 통해 형성된 IGO 채널층의 드레인 전류(IDS)-게이트 전압(VGS) 및 드레인 전류(IDS)-드레인 전압(VDS) 특성을 나타내고, 도 3의 (c) 및 (d)는 원자층 증착법을 통해 형성된 IGO 채널층의 드레인 전류(IDS)-게이트 전압(VGS) 및 드레인 전류(IDS)-드레인 전압(VDS) 특성을 나타낸다.
구체적으로, 도 3의 (a) 내지 (d)는 일실시예에 따른 메모리 장치의 IGO 채널층을 포함하는 TFT(Thin Film Transistor) 소자의 I-V 특성 비교 결과를 나타낸다.
도 3의 (a) 내지 (d)에 따르면, 원자층 증착법을 통해 형성된 IGO 채널층은 스퍼터링법을 통해 형성된 IGO 채널층 보다 높은 이동도(mobility)를 보이는 것으로 나타났다. 즉, NAND 플래시 메모리에 적용되는 IGO 채널층은 원자층 증착법을 통해 증착 되었을 때 보다 우수한 전기적 특성을 나타내는 것을 확인할 수 있다.
도 4는 일실시예에 따른 메모리 장치의 채널층의 결정화 특성을 설명하기 위한 도면이다.
도 4를 참조하면, 일실시예에 따른 IGO 채널층에 대한 열처리를 수행한 이후에 투과 전자현미경(transmission electron microscope; TEM)을 통해 IGO 채널층을 관찰하면, IGO 물질이 (222) 결정면으로 결정화된 것을 확인할 수 있다.
도 5는 일실시예에 따른 메모리 장치의 채널층의 열처리 온도에 따른 특성을 설명하기 위한 도면이다.
도 5를 참조하면, 도 5의 (a)는 700
Figure 112019130493790-pat00012
의 온도에서 열처리를 수행한 IGO 채널의 I-V(drain current - gate voltage) 특성을 나타내고, 도 5의 (b)는 열처리 온도(temperature)에 따른 메모리 윈도우(memory window) 특성을 나타내며, 도 5의 (c)는 열처리 온도(temperature)에 따른 이동도(mobility) 특성을 나타낸다.
도 5의 (a) 내지 (c)에 따르면, ONO층 상에 IGO 채널층을 증착하고 서로 다른 온도(300
Figure 112019130493790-pat00013
내지 1,000
Figure 112019130493790-pat00014
)에서 열처리를 진행한 후에 18V, 100μs의 프로그램 펄스(program pulse)에서 열처리에 따른 채널층의 전기적인 특성을 살펴보면, 650
Figure 112019130493790-pat00015
내지 750
Figure 112019130493790-pat00016
의 온도에서 열처리가 수행된 IGO 채널층은 0.3 V 이상의 메모리 윈도우와, 30 cm2/Vs 이상의 이동도가 확보될 수 있음을 확인할 수 있다.
다시 말해, 일실시예에 따른 IGO 채널층은 열처리 수행에 따른 결정화로 인해 그레인 사이즈(grain size)가 증가하고, 그래인 바운더리(grain boundary)가 감소하여 이동도가 향상되는 것을 확인할 수 있다. 특히, IGO 채널층은 650
Figure 112019130493790-pat00017
내지 750
Figure 112019130493790-pat00018
의 온도 범위에서 열처리가 수행되는 경우 (222) 결정면으로 결정화되어 높은 이동도와 메모리 윈도우 특성을 나타내는 것을 확인할 수 있다.
도 6a 내지 도 6d는 일실시예에 따른 메모리 장치의 제조 방법을 설명하기 위한 도면이다.
다시 말해, 도 6a 내지 도 6d는 도 1 내지 도 5를 통해 설명한 일실시예에 따른 메모리 장치의 제조 방법에 관한 도면으로, 이후 도 6a 내지 도 6d를 통해 설명하는 내용 중 도 1 내지 도 5를 통해 설명한 내용과 중복되는 설명은 생략하기로 한다.
도 6a 내지 도 6d를 참조하면, 610 단계에서 일실시예에 따른 메모리 장치의 제조 방법은 복수의 전극층(611)과 복수의 층간 절연층(612)을 서로 교대로 적층 형성할 수 있다.
다음으로, 620 단계에서 일실시예에 따른 메모리 장치의 제조 방법은 적층 형성된 복수의 전극층(611)과 층간 절연층(612)을 관통하는 홀(hole)을 형성할 수 있다.
다음으로, 630 단계에서 일실시예에 따른 메모리 장치의 제조 방법은 적어도 하나의 전이 금속을 구비하는 다중층(631)을 형성할 수 있다. 일례로 전이 금속은 알루미늄(Al), 티타늄(Ti) 및 티타늄 질화물(TiN) 중 적어도 하나를 포함할 수 있으며, 전이 금속은 15nm 이상의 두께로 형성될 수 있다.
일측에 따르면, 다중층(631)은 터널 절연층(tunneling oxide layer, 634), 전하 트랩층(charge trap layer, 633) 및 블로킹 절연층(blocking oxide layer, 632)을 포함하는 ONO(oxide-nitride-oxide)층일 수 있다.
보다 구체적으로, 630 단계에서 일실시예에 따른 메모리 장치의 제조 방법은 복수의 전극층(611)과 층간 절연층(612)에 인접하여 블로킹 절연층(632)을 형성하고, 형성된 블로킹 절연층(632)에 인접하여 전하 트랩층(633)을 형성한 후, 형성된 전하 트랩층(633) 상에 터널 절연층(634)을 형성할 수 있다.
다음으로, 640 단계에서 일실시예에 따른 메모리 장치의 제조 방법은 다중층(631)에 인접하여 IGO(indium gallium oxide) 물질을 구비하는 채널층(641)을 형성할 수 있다.
일측에 따르면, 640 단계에서 일실시예에 따른 메모리 장치의 제조 방법은 원자층 증착법(atomic layer deposition; ALD)을 통해 IGO 물질을 10nm 내지 20nm의 두께로 증착하여 채널층(641)을 형성할 수 있다.
일측에 따르면, 640 단계에서 일실시예에 따른 메모리 장치의 제조 방법은 650
Figure 112019130493790-pat00019
내지 750
Figure 112019130493790-pat00020
의 온도 범위에서 수행되는 열처리를 통해 IGO 물질을 결정화할 수 있으며, 이때 IGO 물질은 (222) 결정면으로 결정화될 수 있다. 바람직하게는, IGO 물질은 700
Figure 112019130493790-pat00021
의 온도 범위에서 열처리가 수행되어 결정화 될 수 있다.
이상과 같이 실시예들이 비록 한정된 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.
100: 메모리 장치 110: 다중층
111: 블로킹 절연층 112: 전하 트랩층
113: 터널 절연층 120: 채널층
130: 전극층 140: 층간 절연층

Claims (12)

  1. 적어도 하나의 전이 금속을 구비하는 다중층 및
    원자층 증착법(atomic layer deposition; ALD)을 통해 상기 다중층과 인접하여 형성되고, IGO(indium gallium oxide) 물질을 구비하는 채널층
    을 포함하는 메모리 장치.
  2. 제1항에 있어서,
    상기 채널층은 650
    Figure 112019130493790-pat00022
    내지 750
    Figure 112019130493790-pat00023
    의 온도 범위에서 수행되는 열처리를 통해 결정화된 상기 IGO 물질을 구비하는
    메모리 장치.
  3. 제2항에 있어서,
    상기 IGO 물질은 (222) 결정면으로 결정화되는
    메모리 장치.
  4. 제1항에 있어서,
    상기 다중층은 터널 절연층(tunneling oxide layer), 전하 트랩층(charge trap layer) 및 블로킹 절연층(blocking oxide layer)을 포함하는 ONO(oxide-nitride-oxide)층인
    메모리 장치.
  5. 제1항에 있어서,
    상기 전이 금속은 알루미늄(Al), 티타늄(Ti) 및 티타늄 질화물(TiN) 중 적어도 하나를 포함하는
    메모리 장치.
  6. 적어도 하나의 전이 금속을 구비하는 다중층을 형성하는 단계 및
    상기 다중층에 인접하여 IGO(indium gallium oxide) 물질을 구비하는 채널층을 형성하는 단계
    를 포함하고,
    상기 채널층을 형성하는 단계는 원자층 증착법(atomic layer deposition; ALD)을 통해 진행되는 메모리 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 채널층을 형성하는 단계는 650
    Figure 112019130493790-pat00024
    내지 750
    Figure 112019130493790-pat00025
    의 온도 범위에서 수행되는 열처리를 통해 상기 IGO 물질을 결정화하는
    메모리 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 IGO 물질은 (222) 결정면으로 결정화되는
    메모리 장치의 제조 방법.
  9. 제6항에 있어서,
    상기 IGO 물질을 10nm 내지 20nm의 두께로 증착하여 상기 채널층을 형성하는
    메모리 장치의 제조 방법.
  10. 제6항에 있어서,
    상기 다중층은 터널 절연층(tunneling oxide layer), 전하 트랩층(charge trap layer) 및 블로킹 절연층(blocking oxide layer)을 포함하는 ONO(oxide-nitride-oxide)층인
    메모리 장치의 제조 방법.
  11. 제6항에 있어서,
    상기 전이 금속은 알루미늄(Al), 티타늄(Ti) 및 티타늄 질화물(TiN) 중 적어도 하나를 포함하는
    메모리 장치의 제조 방법.
  12. 제6항에 있어서,
    복수의 전극층과 복수의 층간 절연층을 서로 교대로 적층 형성하는 단계 및
    상기 적층 형성된 복수의 전극층과 층간 절연층을 관통하는 홀(hole)을 형성하는 단계
    를 더 포함하는 메모리 장치의 제조 방법.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101014854B1 (ko) * 2008-08-25 2011-02-16 주식회사 하이닉스반도체 수직 구조의 플래시 메모리소자 제조방법
KR102049081B1 (ko) 2016-08-19 2019-11-26 한양대학교 산학협력단 박막 트랜지스터 및 이의 제조 방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4982619B1 (ja) * 2011-07-29 2012-07-25 富士フイルム株式会社 半導体素子の製造方法及び電界効果型トランジスタの製造方法
JP2013187362A (ja) * 2012-03-08 2013-09-19 Toshiba Corp 不揮発性半導体記憶装置
JP2013201211A (ja) * 2012-03-23 2013-10-03 Sony Corp 薄膜トランジスタ、薄膜トランジスタの製造方法および電子機器
KR102188538B1 (ko) * 2014-04-21 2020-12-09 삼성전자주식회사 반도체 메모리 장치 및 이의 제조 방법
US9634097B2 (en) * 2014-11-25 2017-04-25 Sandisk Technologies Llc 3D NAND with oxide semiconductor channel
KR102437416B1 (ko) * 2015-08-28 2022-08-30 삼성전자주식회사 3차원 반도체 메모리 장치
KR20180020024A (ko) * 2016-08-17 2018-02-27 영남대학교 산학협력단 저온 용액공정을 이용한 인듐갈륨산화물 박막트랜지스터의 제조방법
KR101872108B1 (ko) 2016-09-27 2018-06-27 한양대학교 산학협력단 셀 전류를 증가시키는 3차원 플래시 메모리 및 그 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101014854B1 (ko) * 2008-08-25 2011-02-16 주식회사 하이닉스반도체 수직 구조의 플래시 메모리소자 제조방법
KR102049081B1 (ko) 2016-08-19 2019-11-26 한양대학교 산학협력단 박막 트랜지스터 및 이의 제조 방법

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