CN105140275A - 半导体器件及其制造方法 - Google Patents

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CN105140275A
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film
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gate electrode
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井上真雄
丸山祥辉
齐藤朋也
吉富敦司
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Renesas Electronics Corp
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Abstract

本公开涉及半导体器件及其制造方法。实现包括存储器元件的半导体器件的性能的改善。在半导体衬底之上，经由作为用于存储器元件的栅极绝缘膜的绝缘膜，形成用于存储器元件的栅极电极。绝缘膜包括依次远离衬底的第一绝缘膜、第二绝缘膜、第三绝缘膜、第四绝缘膜和第五绝缘膜。第二绝缘膜具有电荷存储功能。第一绝缘膜和第三绝缘膜中的每一个绝缘膜的带隙大于第二绝缘膜的带隙。第四绝缘膜的带隙小于第三绝缘膜的带隙。第五绝缘膜的带隙小于第四绝缘膜的带隙。

Description

半导体器件及其制造方法
相关申请的交叉引用
这里通过参考并入2014年5月30日提交的日本专利申请No.2014-112887的全部公开内容，包括说明书、附图和摘要。
技术领域
本发明涉及半导体器件及其制造方法，并且可以适当地用于具有例如存储器元件的半导体器件及其制造方法。
背景技术
作为电可写/可擦除非易失性半导体存储器件，已经广泛使用EEPROM(电可擦和可编程只读存储器)。当前广泛使用的由快闪存储器代表的这种存储器件在MISFET的栅极电极之下具有由氧化物膜围绕的导电浮置栅极电极或捕获绝缘膜。浮置栅极或捕获绝缘膜中的电荷存储状态被用作存储的信息，该存储的信息被作为晶体管的阈值读出。捕获绝缘膜指示能够在其中存储电荷的绝缘膜。可以提及的捕获绝缘膜的示例包括氮化硅膜。通过向这种电荷存储区域注入电荷/从这种电荷存储区域释放电荷，改变MISFET(金属绝缘体半导体场效应晶体管)的阈值以使得MISFET操作为存储元件。当诸如氮化硅膜之类的捕获绝缘膜被用作电荷存储区域时，提供优势，从而由于其中电荷的离散存储，其数据保持的可靠性高于使用导电浮置栅极膜作为电荷存储区域的情况，从而更高的数据保持的可靠性允许氮化硅膜之上和之下的氧化物膜的厚度的减小，并且从而可以降低用于写入/擦除操作的电压。
日本未审专利公开No.2008-78387(专利文献1)和No.2003-68897(专利文献2)中的每一个描述了有关具有非易失性存储器的半导体器件的技术。
[有关现有技术文献]
[专利文献]
[专利文献1]
日本未审专利公开No.2008-78387
[专利文献2]
日本未审专利公开No.2003-68897
发明内容
同样在具有存储器元件的半导体器件中，期望最大化地改善其性能。
本发明的其它问题和新颖特征将从本说明书和附图的陈述中变得显而易见。
根据实施例，一种用于存储器元件的栅极绝缘膜包括第一绝缘膜、在第一绝缘膜之上的第二绝缘膜、在第二绝缘膜之上的第三绝缘膜、在第三绝缘膜之上的第四绝缘膜以及在第四绝缘膜之上的第五绝缘膜。第二绝缘膜具有电荷存储功能。第一绝缘膜和第三绝缘膜中的每一个绝缘膜的带隙都大于第二绝缘膜的带隙。第四绝缘膜的带隙小于第三绝缘膜的带隙。第五绝缘膜的带隙小于第四绝缘膜的带隙。
根据实施例，一种用于存储器元件的栅极绝缘膜包括第一绝缘膜、在第一绝缘膜之上的第二绝缘膜、在第二绝缘膜之上的第三绝缘膜、在第三绝缘膜之上的第四绝缘膜以及在第四绝缘膜之上的第五绝缘膜。第二绝缘膜具有电荷存储功能。第一绝缘膜由二氧化硅膜或氮氧化硅膜制成。第二绝缘膜由氮化硅膜制成。第三绝缘膜、第四绝缘膜和第五绝缘膜中的每一个绝缘膜由包含氧和氮中的至少一项以及硅作为构成元素的膜制成。第四绝缘膜的氮浓度高于第三绝缘膜的氮浓度。第五绝缘膜的氮浓度高于第四绝缘膜的氮浓度。
根据实施例，一种制造包括存储器元件的半导体器件的方法包括形成用于存储器元件的栅极绝缘膜的叠置膜的步骤，该叠置膜包括第一绝缘膜、在第一绝缘膜之上的第二绝缘膜、在第二绝缘膜之上的第三绝缘膜、在第三绝缘膜之上的第四绝缘膜以及在第四绝缘膜之上的第五绝缘膜。第二绝缘膜具有电荷存储功能。第一绝缘膜由二氧化硅膜或氮氧化硅膜制成。第二绝缘膜由氮化硅膜制成。第三绝缘膜、第四绝缘膜和第五绝缘膜中的每一个绝缘膜由包含氧和氮中的至少一项以及硅作为构成元素的膜制成。第四绝缘膜的氮浓度高于第三绝缘膜的氮浓度。第五绝缘膜的氮浓度高于第四绝缘膜的氮浓度。
根据实施例，可以改善半导体器件的性能。
附图说明
图1是一个实施例中的半导体器件的主要部分的横截面图；
图2是图1中的半导体器件的部分放大的横截面图；
图3是示出实施例中的半导体器件的制造工艺的一部分的工艺流程图；
图4是实施例中的半导体器件在其制造工艺期间的主要部分的横截面图；
图5是图4之后的半导体器件在其制造工艺期间的主要部分的横截面图；
图6是图5之后的半导体器件在其制造工艺期间的主要部分的横截面图；
图7是图6之后的半导体器件在其制造工艺期间的主要部分的横截面图；
图8是图7之后的半导体器件在其制造工艺期间的主要部分的横截面图；
图9是图8之后的半导体器件在其制造工艺期间的主要部分的横截面图；
图10是图9之后的半导体器件在其制造工艺期间的主要部分的横截面图；
图11是图10之后的半导体器件在其制造工艺期间的主要部分的横截面图；
图12是图11之后的半导体器件在其制造工艺期间的主要部分的横截面图；
图13是图12之后的半导体器件在其制造工艺期间的主要部分的横截面图；
图14是图13之后的半导体器件在其制造工艺期间的主要部分的横截面图；
图15是图14之后的半导体器件在其制造工艺期间的主要部分的横截面图；
图16是实施例中的半导体器件的主要部分的横截面图；
图17是存储器单元的等同电路图；
图18是示出在“写入”、“擦除”和“读取”操作期间针对所选存储器单元的各个部分的电压施加条件的示例的表；
图19是示出实施例中的半导体器件的制造工艺的一部分的工艺流程图；
图20是示出实施例中的半导体器件的制造工艺的一部分的工艺流程图；
图21是实施例中的半导体器件在其制造工艺期间的主要部分的横截面图；
图22是图21之后的半导体器件在其制造工艺期间的主要部分的横截面图；
图23是图22之后的半导体器件在其制造工艺期间的主要部分的横截面图；
图24是图23之后的半导体器件在其制造工艺期间的主要部分的横截面图；
图25是图24之后的半导体器件在其制造工艺期间的主要部分的横截面图；
图26是图25之后的半导体器件在其制造工艺期间的主要部分的横截面图；
图27是图26之后的半导体器件在其制造工艺期间的主要部分的横截面图；
图28是图27之后的半导体器件在其制造工艺期间的主要部分的横截面图；
图29是图28之后的半导体器件在其制造工艺期间的主要部分的横截面图；
图30是图29之后的半导体器件在其制造工艺期间的主要部分的横截面图；
图31是图30之后的半导体器件在其制造工艺期间的主要部分的横截面图；
图32是示出实施例中的半导体器件中的存储器元件的能带结构的说明性视图；
图33是示出擦除操作期间的存储器元件的能带结构的说明性视图；
图34是示出被写入状态中的存储器元件的能带结构的说明性视图；
图35是示出第一研究示例中的存储器元件的部分放大的横截面图；
图36是示出第一研究示例中的存储器元件的能带结构的说明性视图；
图37是示出第二研究示例中的存储器元件的部分放大的横截面图；
图38是示出第二研究示例中的存储器元件的能带结构的说明性视图；
图39是示出用于存储器元件的栅极绝缘膜的绝缘膜中的氮浓度的曲线图；
图40是示出另一实施例中的半导体器件中的存储器元件的能带结构的说明性视图；
图41是示出用于存储器元件的栅极绝缘膜的绝缘膜中的氮浓度的曲线图；
图42是示出另一实施例中的半导体器件中的存储器元件的能带结构的说明性视图；以及
图43是示出用于存储器元件的栅极绝缘膜的绝缘膜的氮浓度的曲线图。
具体实施方式
在下面的实施例中，为方便起见，必要时将通过划分成多个部分或实施例来描述每个实施例。然而，除非另外特别地明确描述，否则它们彼此决非不相关，并且这些部分或实施例中的一个是另一个的全部或部分的修改、细节、补充说明等。而且，在下面的实施例中，当提到元件的数目等(包括数量、数值、量、范围等)时，它们并不限于特定数目，除非另外特别地明确描述或除非它们原则上明显限于特定数目。元件的数目等可以不小于或不大于该特定数目。同样，在下面的实施例中，不用说，其组件(也包括元素、步骤等)不一定必不可少，除非另外特别地明确描述或除非这些组件原则上认为明显必不可少。类似地，如果在下面的实施例中提及组件等的形状、位置关系等，则这些形状、位置关系等被认为包括与之基本类似或近似的那些形状、位置关系等，除非另外特别地明确描述或除非可以认为它们原则上明显不是如此。这也适用于前述的数值和范围。
下面将基于附图详细地描述实施例。注意，贯穿所有用于图示实施例的附图，通过相同的参考标号标示具有相同功能的部件，并且省略其重复描述。在下面的实施例中，原则上将不重复相同或类似部分的描述，除非特别必要。
在实施例中使用的附图中，在横截面图中甚至可以省略阴影用于改善的清晰图示，同时即使平面图也可以有阴影用于改善的清晰图示。
(实施例1)
<单一栅极存储器元件>
参考附图，将描述本实施例中的半导体器件。图1是本实施例中的半导体器件的主要部分的横截面图。图2是以放大关系示出图1的半导体器件的一部分的部分放大的横截面图。
本实施例中的半导体器件包括非易失性存储器(非易失性存储元件、快闪存储器或非易失性半导体存储器件)。图1示出存储器元件形成区域的主要部分的横截面图，该存储器元件形成区域作为其中形成了包括在非易失性存储器中的存储器元件MC1的区域。注意，图1所示的横截面垂直于包括在存储器元件MC1中的栅极电极MG1的延伸方向(垂直于图1中的纸张表面的方向)。在图2中，以放大关系示出图1所示的半导体衬底SB、栅极电极MG1和在它们之间的绝缘膜MZ。
图1所示的存储器元件(存储元件或存储器单元)MC1是单一栅极存储器元件。存储器元件MC1使用捕获绝缘膜(能够在其中存储电荷的绝缘膜)作为电荷存储部分。存储器元件MC1被描述为n沟道晶体管(即n沟道MISFET)，但也可以被描述为具有相反导电类型的p沟道晶体管(即p沟道MISFET)。
如图1所示，在由具有例如约1Ωcm到10Ωcm等的特定电阻的p型单晶硅制成的半导体衬底(半导体晶片)SB中，形成用于隔离元件的隔离区域(未示出)。在通过隔离区域隔离(限定)的有源区域中，形成p型阱PW1。p型阱PW1是其中已经引入p型杂质的p型半导体区域。p型阱PW1主要形成在位于存储器元件形成区域中的半导体衬底SB中。在存储器元件形成区域中的p型阱PW1中，形成图1所示的存储器元件MC1。
将具体描述形成在存储器元件形成区域中的存储器元件MC1的配置。
如图1所示，存储器元件MC1具有形成在半导体衬底SB之上(即在p型阱PW1之上)的绝缘膜MZ、形成在绝缘膜MZ之上的栅极电极(存储器栅极电极)MG1、形成在栅极电极MG1的侧壁之上的侧壁间隔物SW以及形成在半导体衬底SB的p型阱PW1中的源极/漏极n型半导体区域(EX和SD)。也就是，在p型阱PW1的顶表面之上，经由绝缘膜MZ形成栅极电极MG1，该绝缘膜MZ用作具有电荷存储部分的栅极绝缘膜。
绝缘膜MZ插入在半导体衬底SB(p型阱PW1)与栅极电极MG1之间以用作栅极绝缘膜。绝缘膜MZ具有内部电荷存储部分。绝缘膜MZ是其中叠置多个绝缘膜的叠置绝缘膜。具体而言，绝缘膜MZ由叠置膜形成，该叠置膜包括绝缘膜MZ1、形成在绝缘膜MZ1之上的绝缘膜MZ2、形成在绝缘膜MZ2之上的绝缘膜MZ3、形成在绝缘膜MZ3之上的绝缘膜MZ4以及形成在绝缘膜MZ4之上的绝缘膜MZ5。这里，绝缘膜MZ1由二氧化硅膜(氧化物膜)或氮氧化硅膜(氮氧化物膜)制成。绝缘膜MZ2由氮化硅膜(氮化物膜)制成。绝缘膜MZ3由二氧化硅膜(氧化物膜)制成。绝缘膜MZ4由氮氧化硅膜(氮氧化物膜)制成。绝缘膜MZ5由氮化硅膜(氮化物膜)制成。
注意，为了改善的附图清晰性，图1将由包括绝缘膜MZ1、MZ2、MZ3、MZ4和MZ5的叠置膜制成的绝缘膜MZ示出为单层绝缘膜MZ。然而，在实际情形中，如图2的放大视图中所示，绝缘膜MZ由包括绝缘膜MZ1、MZ2、MZ3、MZ4和MZ5的叠置膜制成。
在绝缘膜MZ中，绝缘膜MZ2具有电荷存储功能。也就是，在绝缘膜MZ中，绝缘膜MZ2用于存储电荷并用作电荷存储层(电荷存储部分)。也就是，绝缘膜MZ2是形成在绝缘膜MZ中的捕获绝缘膜。这里，捕获绝缘膜指示能够在其中存储电荷的绝缘膜。因而，作为具有捕获级的绝缘膜(电荷存储层)，使用绝缘膜MZ2。因此，绝缘膜MZ可以被视为具有内部电荷存储部分(其在这里为绝缘膜MZ2)的绝缘膜。
在绝缘膜MZ中，位于用作捕获绝缘膜的绝缘膜MZ2之上和之下的绝缘膜MZ3和MZ1可以用作电荷阻挡层或电荷限制层，用于将电荷限制于捕获绝缘膜。通过使用其中在均用作电荷阻挡层(或电荷限制层)的绝缘膜MZ1和MZ3之间插入用作捕获绝缘膜的绝缘膜MZ2的结构，可以在绝缘膜MZ2中存储电荷。
形成在存储器元件形成区域中的绝缘膜MZ用作存储器元件MC1的栅极绝缘膜并具有电荷保持(电荷存储)功能。因此，绝缘膜MZ具有包括至少三层的叠置结构，使得能够用作具有电荷保持功能的存储器晶体管的栅极绝缘膜。用作电荷存储部分的内层(其在这里为绝缘膜MZ2)的势垒高度低于均用作电荷阻挡层的每个外层(其在这里为绝缘膜MZ1和MZ3)的势垒高度。这可以通过形成二氧化硅膜的绝缘膜MZ1、形成氮化硅膜的绝缘膜MZ2和形成二氧化硅膜的绝缘膜MZ3来实现。
绝缘膜MZ具有叠置结构，其中在顶部绝缘膜和底部绝缘膜之间插入电荷存储层(其在这里为绝缘膜MZ2)。这里，作为顶部绝缘膜，使用包括绝缘膜MZ3、MZ4和MZ5的叠置膜LM，并且作为底部绝缘膜，使用绝缘膜MZ1。
在绝缘膜MZ中，在绝缘膜MZ2之上的绝缘膜MZ3和在绝缘膜MZ2之下的绝缘膜MZ1中的每一个绝缘膜的带隙必须大于在绝缘膜MZ3和MZ1之间的电荷存储层(其为绝缘膜MZ2)的带隙。也就是，绝缘膜MZ1和MZ3中的每一个绝缘膜的带隙都大于用作捕获绝缘膜的绝缘膜MZ2的带隙。这允许其间插入有用作电荷存储层的绝缘膜MZ2的绝缘膜MZ3和MZ1中的每一个绝缘膜用作电荷阻挡层(或电荷限制层)。由于二氧化硅膜的带隙大于氮化硅膜的带隙，可以使用氮化硅膜作为绝缘膜MZ2并且使用二氧化硅膜作为绝缘膜MZ1和MZ3中的每一个绝缘膜。作为绝缘膜MZ1，也可以使用氮氧化硅膜。
在本实施例中，绝缘膜MZ不仅包括绝缘膜MZ1、MZ2和MZ3，而且包括在绝缘膜MZ3之上的绝缘膜MZ4以及在绝缘膜MZ4之上的绝缘膜MZ5。绝缘膜MZ4插入在绝缘膜MZ3和MZ5之间。绝缘膜MZ5插入在绝缘膜MZ4和栅极电极MG1之间。绝缘膜MZ4具有小于绝缘膜MZ3的带隙的带隙。也就是，绝缘膜MZ4的带隙小于绝缘膜MZ3的带隙。绝缘膜MZ5具有小于绝缘膜MZ4的带隙的带隙。也就是，绝缘膜MZ5的带隙小于绝缘膜MZ4的带隙。作为结果，当将绝缘膜MZ3、MZ4和MZ5的相应带隙彼此比较时，绝缘膜MZ3的带隙是最大的，并且绝缘膜MZ5的带隙是最小的。绝缘膜MZ4的带隙小于绝缘膜MZ3的带隙且大于绝缘膜MZ5的带隙。氮氧化硅膜的带隙小于二氧化硅膜的带隙且大于氮化硅膜的带隙。因此，可以使用二氧化硅膜作为绝缘膜MZ3，使用氮氧化硅膜作为绝缘膜MZ4，以及使用氮化硅膜作为绝缘膜MZ5。
注意，作为绝缘膜MZ3，二氧化硅膜优于氮氧化硅膜，但也可以使用氮氧化硅膜。然而，在使用氮氧化硅膜作为绝缘膜MZ3的情况下，将形成绝缘膜MZ3的氮氧化硅膜的氮(N)浓度设定成低于形成绝缘膜MZ4的氮氧化硅膜的氮(N)浓度。作为结果，甚至在使用氮氧化硅膜作为绝缘膜MZ3和MZ4中的每一个绝缘膜的情况下，也可以将绝缘膜MZ3的带隙设定成大于绝缘膜MZ4的带隙且大于绝缘膜MZ2的带隙。这是因为氮氧化硅膜的带隙随着氮氧化硅膜的氮浓度增加而减小。
作为绝缘膜MZ5，氮化硅膜优于氮氧化硅膜，但也可以使用氮氧化硅膜。然而，在使用氮氧化硅膜作为绝缘膜MZ5的情况下，将形成绝缘膜MZ5的氮氧化硅膜的氮(N)浓度设定成高于形成绝缘膜MZ4的氮氧化硅膜的氮(N)浓度。作为结果，甚至在使用氮氧化硅膜作为绝缘膜MZ4和MZ5中的每一个绝缘膜的情况下，也可以将绝缘膜MZ5的带隙设定成小于绝缘膜MZ4的带隙。
栅极电极MG1由导电膜制成。这里，栅极电极MG1由硅膜形成，并且硅膜优选地为多晶硅(多晶硅)膜。形成栅极电极MG1的硅膜可以是其中引入了n型杂质的掺杂多晶硅膜。然而，在另一形式中，形成栅极电极MG1的硅膜也可以是其中引入了p型杂质的掺杂多晶硅膜或其中未特意引入杂质的非掺杂多晶硅膜。
在栅极电极MG1的侧壁之上，形成侧壁间隔物SW(侧壁绝缘膜或侧壁)作为侧壁绝缘膜。侧壁间隔物SW中的每一个侧壁间隔物由绝缘膜例如二氧化硅膜、氮化硅膜或其叠置膜形成。
在存储器元件形成区域中的p型阱PW1中，作为均具有LDD(轻掺杂漏极)结构的用于存储器元件MC1的源极/漏极区域(源极或漏极半导体区域)，形成n-型半导体区域(扩展区域或LDD区域)EX和具有比n-型半导体区域EX的杂质浓度更高的杂质浓度的n+型半导体区域(源极/漏极区域)SD。n+型半导体区域SD具有比n-型半导体区域EX的杂质浓度更高的杂质浓度和比n-型半导体区域EX的结深度更深的结深度。
n-型半导体区域EX通过与栅极电极MG1自对准而形成。n+型半导体区域SD通过与设置在栅极电极MG1的侧壁之上的侧壁间隔物SW自对准而形成。作为结果，在栅极电极MG1的侧壁之上的侧壁间隔物SW之下形成较低浓度的n-型半导体区域EX，而在较低浓度的n-型半导体区域EX外部形成较高浓度的n+型半导体区域SD。也就是，n-型半导体区域EX位于在将插入于沟道形成区域与n+型半导体区域SD之间的栅极电极MG1的侧壁之上形成的侧壁间隔物SW之下。
位于栅极电极MG1之下的半导体衬底SB(p型阱PW1)的区域用作将形成有沟道的区域，即沟道形成区域。在栅极电极MG1之下的绝缘膜MZ之下的沟道形成区域中，根据需要形成用于阈值电压调整的半导体区域(p型半导体区域或n型半导体区域)。
在其间插入有沟道形成区域而彼此间隔开的、位于存储器元件形成区域中的半导体衬底SB(p型阱PW1)的区域中，形成n-型半导体区域EX，并且在n-型半导体区域EX外部(在远离沟道形成区域的n-型半导体区域EX侧上)，形成n+型半导体区域SD。也就是，n-型半导体区域EX与沟道形成区域邻近，而n+型半导体区域SD形成在与沟道形成区域远离(在沟道长度方向上远离)对应于n-型半导体区域EX的距离的位置处，以与n-型半导体区域EX相接触。
在n+型半导体区域SD和栅极电极MG1的顶表面(上表面)之上，更优选地使用自对准硅化(自对准硅化物)技术来形成金属硅化物层SL。金属硅化物层SL可以是硅化钴层、硅化镍层、添加有铂的硅化镍层等。当无需金属硅化物层SL时，也可以省略其形成。
接下来将对位于存储器元件MC1之上的层的结构给出描述。
在半导体衬底SUB之上，形成绝缘膜IL1作为层间绝缘膜，使得覆盖栅极电极MG1和侧壁间隔物SW。绝缘膜IL1由单层二氧化硅膜、包括氮化硅膜和在氮化硅膜之上形成为比氮化硅膜更厚的二氧化硅膜的叠置膜等制成。对绝缘膜IL1的上表面进行平坦化。
在绝缘膜IL1中，形成接触孔(开口或通孔)CT。在接触孔CT中，嵌入导电插塞PG作为导体部分(耦合导体部分)。
每个插塞PG由形成在接触孔CT的底部和侧壁(侧表面)之上的薄势垒导体膜以及形成在势垒导体膜之上的主导体膜形成，以便嵌入在接触孔CT中。然而，为了更简单地图示，在图1中整体示出在插塞PG中均包括的势垒导体膜和主导体膜(钨膜)。注意，在每个插塞PG中包括的势垒导体膜例如可以为钛膜、氮化钛膜或其叠置膜。在每个插塞PG中包括的主导体膜可以是钨膜。
接触孔CT和嵌入在其中的插塞PG形成在n+型半导体区域SD、栅极电极MG1等之上。在接触孔CT的底部处，露出半导体衬底SB的主表面的部分，例如n+型半导体区域SD(在其顶表面之上的金属硅化物层SL)的部分、栅极电极MG1(在其顶表面之上的金属硅化物层SL)的部分等。插塞PG耦合到这些露出的部分。注意，图1示出其中n+型半导体区域SD(在其顶表面之上的金属硅化物层SL)的部分在接触孔CT的底部处露出并与嵌入在接触孔CT中的插塞PG电耦合的横截面。
在其中嵌入插塞PG的绝缘膜IL1之上，形成导线M1。导线M1例如是大马士革导线(嵌入的导线)并且嵌入于在绝缘膜IL1之上形成的绝缘膜IL2中设置的导线沟槽中。导线M1经由插塞PG电耦合到n+型半导体区域SD、栅极电极MG1等。注意，在图1中，作为导线M1的示例，示出经由插塞PG电耦合到n+型半导体区域SD的导线M1。在位于其上方的层中也形成导线和绝缘膜，但这里省略其图示和描述。导线M1和在位于其上方的层中的导线不限于大马士革导线(嵌入的导线)，也可以通过对用于导线的导体膜进行构图来形成。例如，导线M1和在位于其上方的导线也可以是钨导线、铝导线等。
存储器元件MC1是包括具有内部电荷存储部分的栅极绝缘膜(其在这里是绝缘膜MZ)的场效应晶体管。存储器元件MC1可以通过将电荷存储或保持在绝缘膜MZ中的用作电荷存储层(电荷存储部分)的绝缘膜MZ2中来存储信息。
例如，在对存储器元件MC1的写入操作期间，电子被注入到绝缘膜MZ中的绝缘膜MZ2中，以使存储器元件MC1进入被写入状态。这里，通过将来自半导体衬底(p型阱PW1)的电子注入到绝缘膜MZ中的绝缘膜MZ2中，可以使存储器元件MC1进入被写入状态。在对存储器元件MC1的擦除操作期间，空穴(正空穴)被注入到绝缘膜MZ中的绝缘膜MZ2中，以使存储器元件MC1进入擦除状态。这里，通过将来自栅极电极MG1的空穴(正空穴)注入到绝缘膜MZ中的绝缘膜MZ2中，可以使存储器元件MC1进入被擦除状态。可以使用FN(FowlerNordheim)隧穿来执行擦除操作期间的电荷从栅极电极MG1到绝缘膜MZ的绝缘膜MZ2中的注入。在对存储器元件MC1的读取操作期间，可以使用存储器元件MC1的阈值电压来确定存储器元件MC1是处于被写入状态还是被擦除状态，存储器元件MC1的该阈值电压在被写入状态和被擦除状态中具有不同值。
接下来，将对制造本实施例中的半导体器件的方法给出描述。
图3是示出本实施例中的半导体器件的制造工艺的一部分的工艺流程图。图4至图15是本实施例中的半导体器件在其制造工艺期间的主要部分的横截面图。图4至图15中的每一个图都示出与上述图1中对应的区域的横截面图。
为了制造该半导体器件，如图4所示，提供(制备)半导体衬底(半导体晶片)SB，该半导体衬底SB由p型单晶硅制成，具有例如约1Ωcm至10Ωcm等的特定电阻(图3中的步骤S1)。然后，在半导体衬底SB的主表面中，形成限定(界定)有源区域的隔离区域(未示出)。隔离区域由二氧化硅等制成的绝缘膜形成，并且可以使用例如STI(浅沟槽隔离)方法等来形成。例如，通过在半导体衬底SB的主表面中形成隔离沟槽并且然后在隔离沟槽中嵌入由例如二氧化硅等制成的绝缘膜，可以形成隔离区域。
接下来，如图5所示，在位于存储器元件形成区域中的半导体衬底SB中形成p型阱PW1(图3中的步骤S2)。
可以通过向半导体衬底SB等中离子注入例如硼(B)之类的p型杂质来形成p型阱PW1。p型阱PW1形成在从半导体衬底SB的主表面起的预定深度之上。
接下来，通过使用例如氢氟酸(HF)水溶液等的湿法刻蚀，去除在半导体衬底SB的顶表面之上的自然氧化物膜，以清洗和清洁半导体衬底SB的顶表面。作为结果，露出半导体衬底SB(p型阱PW1)的顶表面(硅表面)。
接下来，如图6所示，在半导体衬底SB的顶表面之上，即在p型阱PW1的顶表面之上，形成绝缘膜MZ(图3中的步骤S3)。
绝缘膜MZ用于存储器元件(MC1)的栅极绝缘膜并且具有内部电荷存储层(电荷存储部分)。绝缘膜MZ由叠置膜(叠置绝缘膜)形成，该叠置膜包括绝缘膜MZ1、形成在绝缘膜MZ1之上的绝缘膜MZ2、形成在绝缘膜MZ2之上的绝缘膜MZ3、形成在绝缘膜MZ3之上的绝缘膜MZ4以及形成在绝缘膜MZ4之上的绝缘膜MZ5。
注意，为了改善的图示清晰性，图6将包括绝缘膜MZ1、MZ2、MZ3、MZ4和MZ5的绝缘膜MZ示出为单层绝缘膜MZ。然而，在实际情形中，如图6中的点划线圆圈所圈住的区域的放大视图中所示，绝缘膜MZ由包括绝缘膜MZ1、MZ2、MZ3、MZ4和MZ5的叠置膜制成。
相应地，在步骤S3中形成绝缘膜MZ的步骤包括形成绝缘膜MZ1的步骤、形成绝缘膜MZ2的步骤、形成绝缘膜MZ3的步骤、形成绝缘膜MZ4的步骤、以及形成绝缘膜MZ5的步骤。在步骤S3中，形成绝缘膜MZ1的步骤、形成绝缘膜MZ2的步骤、形成绝缘膜MZ3的步骤、形成绝缘膜MZ4的步骤以及形成绝缘膜MZ5的步骤以此顺序连续执行。
这里，绝缘膜MZ1和MZ3中的每一个绝缘膜可以由二氧化硅膜(氧化物膜)形成。绝缘膜MZ2和MZ5中的每一个绝缘膜可以由氮化硅膜(氮化物膜)形成。绝缘膜MZ4可以由氮氧化硅膜(氮氧化物膜)形成。
将对步骤S3中形成绝缘膜MZ的步骤的特定示例给出描述。步骤S3中形成绝缘膜MZ的步骤可以执行如下。
也就是，首先，在半导体衬底SB的顶表面之上，即在p型阱PW1的顶表面之上，形成绝缘膜MZ1。
绝缘膜MZ1由二氧化硅膜制成并且可以通过热氧化工艺形成。此时，作为氧化工艺(热氧化工艺)，更优选地使用ISSG(原位水汽生成)氧化。作为绝缘膜MZ1的二氧化硅膜的厚度(所形成的膜厚度)可以被设定为例如约2nm至5nm。在另一形式中，也可以通过热氧化形成二氧化硅膜(绝缘膜MZ1)并且然后执行热氮化工艺或等离子体氮化工艺，从而使二氧化硅膜(绝缘膜MZ1)氮化并在其中引入氮。
然后，在绝缘膜MZ1之上，形成绝缘膜MZ2。绝缘膜MZ2由氮化硅膜制成并且可以使用LPCVD(低压化学气相沉积)方法等形成。此时，膜沉积温度可以被设定为例如约600℃至800℃。所形成的氮化硅膜(绝缘膜MZ2)在其中具有大量捕获级。作为绝缘膜MZ2的氮化硅膜的厚度(所形成的膜厚度)可以被设定为例如4nm至8nm。
然后，在绝缘膜MZ2之上形成绝缘膜MZ3。绝缘膜MZ3由二氧化硅膜制成并且可以使用LPCVD方法等形成。此时，可以将膜沉积温度设定为例如约600℃至800℃。在另一形式中，也可以使用LPCVD方法等来形成氮化硅膜(绝缘膜MZ2)并且然后执行热氧化工艺，以在氮化硅膜(绝缘膜MZ2)的顶表面中形成二氧化硅膜(绝缘膜MZ3)。此时，可以将热氧化温度设定为例如约800℃至1000℃。
绝缘膜MZ3的厚度优选地被设定为相对小的厚度，特别优选地设定为约1nm至2nm。当绝缘膜MZ3过薄时，很可能出现如下现象：其中存储在绝缘膜MZ2中的电荷移动到栅极电极MG1中。这会使绝缘膜MZ2的电荷保持功能变差。另一方面，当绝缘膜MZ3过厚时，在擦除操作期间可能抑制电荷(这里为空穴)从栅极电极MG1到绝缘膜MZ2中的注入。这会不期望地降低擦除速度。因此，绝缘膜MZ3的厚度被具体地优化到约1nm至2nm，以容易地实现绝缘膜MZ2的电荷保持功能的改善和擦除速度的改善中的每一项改善。绝缘膜MZ3的带隙的尺寸(宽度)大于绝缘膜MZ2的带隙的尺寸(宽度)。具体而言，由二氧化硅膜制成的绝缘膜MZ3的带隙为8eV至9eV，其大于氮化硅膜(绝缘膜MZ2)的带隙(约5.5eV)。
然后，在绝缘膜MZ3之上形成绝缘膜MZ4。绝缘膜MZ4由氮氧化硅膜制成并且可以使用LPCVD方法等形成。此时，可以将膜沉积温度设定为例如约600℃至800℃。作为膜沉积气体，例如可以使用二氯甲硅烷(H2SiCl2)作为硅源(硅源气体)，可以使用一氧化二氮(N2O)作为氧源(氧源气体)，并且可以使用氨气(NH3)作为氮源(氮源气体)。
如将在稍后详细描述的那样，绝缘膜MZ4是用于增加绝缘膜MZ3、MZ4和MZ5的总厚度、同时减小绝缘膜MZ3和MZ5的相应厚度的膜。因此，绝缘膜MZ4的厚度具有的范围可根据目标性质或目标性能是可广泛地选择的。优选地，绝缘膜MZ4的厚度大于绝缘膜MZ3和MZ5中的每一个绝缘膜的厚度并且可以被设定为例如约4nm至6nm。形成绝缘膜MZ4的氮氧化硅膜的氮浓度高于绝缘膜MZ3的氮浓度且低于绝缘膜MZ2和MZ5中的每一个绝缘膜的氮浓度，并且可被设定为例如约10at％至30at％，这对应于约1.5至1.7的折射率。
然后，在绝缘膜MZ4之上形成绝缘膜MZ5。绝缘膜MZ5由氮化硅膜制成并且可以使用LPCVD方法等形成。此时，可以将膜沉积温度设定为例如约600℃至800℃。
绝缘膜MZ5的厚度优选地被设定为相对小的厚度，特别优选地被设定为约2nm至3nm。当绝缘膜MZ5过薄时，不太可能形成预期的能带结构。当绝缘膜MZ5过厚时，如稍后将描述的，绝缘膜MZ的可靠性会变差。在形成氮化硅膜的绝缘膜MZ5的情况下，当绝缘膜MZ5过厚时，可以在绝缘膜MZ5中存储电荷。因此，期望优化绝缘膜MZ5的厚度具体为约2nm至3nm。
通过使用与用作电荷存储层的绝缘膜MZ2相同的膜(其在这里为氮化硅膜)作为绝缘膜MZ5，可以减小绝缘膜MZ5的带隙的尺寸。作为结果，当稍后形成栅极电极MG1时，可以将在栅极电极MG1与绝缘膜MZ5之间形成的价带势垒能带减小到例如约1.8eV。
因而，执行步骤S3以提供如下状态：其中在存储器元件形成区域中，绝缘膜MZ1、MZ2、MZ3、MZ4和MZ5以升序连续叠置在半导体衬底SB(p型阱PW1)之上。也就是，提供如下状态：其中在存储器元件形成区域中，由包括绝缘膜MZ1、MZ2、MZ3、MZ4和MZ5的叠置膜制成的绝缘膜MZ形成在半导体衬底SB(p型阱PW1)之上。
接下来，如图7所示，在半导体衬底SB的主表面(整个主表面)之上，即在绝缘膜MZ之上，形成硅膜PS作为用于形成栅极电极MG1的导电膜(图3中的步骤S4)。
硅膜PS由多晶硅膜制成并且可以使用LPCVD方法等形成。此时，可以将膜沉积温度设定为例如约600℃。作为膜沉积气体(源气体)，例如可以使用硅烷(SiH4)气体。硅膜PS的厚度可以优选地被设定为30nm至200nm，例如约100nm。硅膜PS也可以通过沉积非晶硅膜并且然后通过后续热处理将所沉积的非晶硅膜变成多晶硅膜来形成。硅膜PS可以是其中引入了n型杂质的掺杂多晶硅膜。然而，在另一形式中，硅膜PS也可以是其中引入了p型杂质的掺杂多晶硅膜或其中未特意引入杂质的非掺杂多晶硅膜。在向硅膜PS中引入n型或p型杂质的情况下，可以在硅膜PS的沉积期间或在硅膜PS的沉积之后向硅膜PS中引入n型或p型杂质。在硅膜PS的沉积期间向硅膜PS引入n型或p型杂质的情况下，通过使得用于硅膜PS的膜沉积气体包括掺杂气体(用于添加n型或p型杂质的气体)，可以沉积其中引入了n型或p型杂质的硅膜PS。在硅膜PS的沉积之后向硅膜PS中引入n型或p型杂质的情况下，在沉积硅膜PS之后通过离子注入在硅膜PS中引入n型或p型杂质。此时，可以对整个硅膜PS执行离子注入，或者在硅膜PS之上形成作为离子注入抑制掩膜的光致抗蚀剂层并且然后对位于存储器元件形成区域中的硅膜PS执行离子注入。
然后，如图8所示，使用光刻技术或刻蚀技术对硅膜PS进行构图以形成栅极电极MG1(图3中的步骤S5)。例如，可以如下执行步骤S5中的构图步骤。
也就是，首先，使用光刻方法在硅膜PS之上形成光致抗蚀剂图案(未示出)。光致抗蚀剂图案形成在存储器元件形成区域中的将形成栅极电极MG1的区域中。然后，使用光致抗蚀剂图案作为刻蚀掩膜，对硅膜PS进行刻蚀(优选地进行干法刻蚀)以进行构图。之后，去除光致抗蚀剂图案，得到图8所示的状态。
因而，在步骤S5中，对硅膜PS进行构图，并且如图8所示，形成由经构图的硅膜PS制成的栅极电极MG1。也就是，在存储器元件形成区域中，对硅膜PS进行刻蚀以除了其用作栅极电极MG1的部分之外将其去除，从而形成栅极电极MG1。栅极电极MG1形成在绝缘膜MZ之上。也就是，由经构图的硅膜PS制成的栅极电极MG1经由绝缘膜MZ形成在p型阱PW1的顶表面之上。
接下来，如图9所示，通过刻蚀去除绝缘膜MZ的未覆盖有栅极电极MG1的露出部分(图3中的步骤S6)。在步骤S6中，可以优选地使用湿法刻蚀。作为刻蚀剂，例如可以使用氢氟酸溶液等。
在步骤S6中，保留位于栅极电极MG1之下的绝缘膜MZ而不去除，以用作存储器元件MC1的栅极绝缘膜。也就是，保留在栅极电极MG1之下的绝缘膜MZ用作存储器元件MC1的栅极绝缘膜(具有电荷存储部分的栅极绝缘膜)。也就是，在步骤S6中，将插入在栅极电极MG1与半导体衬底SB(p型阱PW1)之间的保留在栅极电极MG1之下的绝缘膜MZ用作存储器元件MC1的栅极绝缘膜(具有电荷存储部分的栅极绝缘膜)。
也可以存在如下情况：通过步骤S5中对硅膜PS进行构图时的干法刻蚀部分地刻蚀绝缘膜MZ的未覆盖有栅极电极MG1的部分。也就是，也可以存在如下情况：通过步骤S5中对硅膜PS进行构图时的干法刻蚀以及通过步骤S6中的刻蚀(优选地湿法刻蚀)，去除绝缘膜MZ的未覆盖有栅极电极MG1的部分。
注意，为了改善的图示清晰性，图9也将包括绝缘膜MZ1、MZ2、MZ3、MZ4和MZ5的绝缘膜MZ示出为单层绝缘膜MZ。然而，在实际情形中，如图9中的点划线圆圈所圈住的区域的放大视图所示，绝缘膜MZ由包括绝缘膜MZ1、MZ2、MZ3、MZ4和MZ5的叠置膜制成。
接下来，如图10所示，通过离子注入方法等，在存储器元件形成区域中的半导体衬底SB(p型阱PW1)中形成n-型半导体区域EX(图3中的步骤S7)。
也就是，在步骤S7中，在位于栅极电极MG1的两侧上的、存储器元件形成区域中的p型阱PW1的区域中，离子注入诸如磷(P)或砷(As)的n型杂质，以形成n-型半导体区域EX。在用于形成n-型半导体区域EX的离子注入中，栅极电极MG1可以用作掩膜(离子注入抑制掩膜)。因此，n-型半导体区域EX通过与栅极电极MG1的侧壁自对准而形成。因此，在存储器元件形成区域中的半导体衬底SB(p型阱PW1)中，将n-型半导体区域EX形成在栅极电极MG1的两侧上(栅极长度方向的两侧上)。
接下来，如图11所示，在栅极电极MG1的侧壁之上，作为侧壁绝缘膜，形成均由绝缘膜制成的侧壁间隔物SW(图3中的步骤S8)。
例如，可以如下执行步骤S8中的形成侧壁间隔物SW的步骤。也就是，在半导体衬底SB的整个主表面之上，形成用于形成侧壁间隔物SW的绝缘膜使得覆盖栅极电极MG1。用于形成侧壁间隔物SW的绝缘膜由例如二氧化硅膜、氮化硅膜或其叠置膜制成并且可以使用CVD方法等形成。然后使用各向异性刻蚀技术(通过刻蚀、干法刻蚀或各向异性刻蚀)回刻蚀用于形成侧壁间隔物SW的绝缘膜。因而，如图11所示，用于形成侧壁间隔物SW的绝缘膜被选择性地留在栅极电极MG1的侧壁之上，从而形成侧壁间隔物SW。
接下来，通过离子注入方法等，在存储器元件形成区域中的半导体衬底SB(p型阱PW1)中形成n+型半导体区域SD(图3中的步骤S9)。
也就是，在步骤S9中，向存储器元件形成区域中的p型阱PW1的、位于栅极电极MG1和侧壁间隔物SW的两侧上的区域中离子注入n型杂质诸如磷(P)或砷(As)，以形成n+型半导体区域SD。在用于形成n+型半导体区域SD的离子注入中，栅极电极MG1和在其侧壁之上的侧壁间隔物SW可以用作掩膜(离子注入抑制掩膜)。相应地，通过与栅极电极MG1的侧壁之上的侧壁间隔物SW的侧表面自对准而形成n+型半导体区域SD。因此，在位于存储器元件形成区域中的半导体衬底SB(p型阱PW1)中，在包括栅极电极MG1和在其侧壁之上的侧壁间隔物SW的结构的两侧(在栅极长度方向上的两侧)上形成n+型半导体区域SD。n+型半导体区域SD具有比n-型半导体区域EX的杂质浓度更高的杂质浓度以及比n-型半导体区域EX的结深度更深的结深度。
因而，在存储器元件形成区域的半导体衬底SB(p型阱PW1)中，n-型半导体区域EX和具有比n-型半导体区域EX的杂质浓度更高杂质浓度的n+型半导体区域SD形成n型半导体区域，该n型半导体区域均用作用于存储器元件MC1的源极或漏极的半导体区域(源极/漏极区域)。
在用于形成n-型半导体区域EX的离子注入步骤中或在形成n+型半导体区域SD的离子注入步骤中，可以向形成栅极电极MG1的绝缘膜中引入n型杂质。
接下来，执行激活退火，作为用于对在源极/漏极半导体区域(n-型半导体区域EX和n+型半导体区域SD)等中引入的杂质进行激活的热处理(图3中的步骤S10)。步骤S10中的热处理可以在例如900℃至1100℃的热处理温度下、在惰性气体气氛中更优选地在氮气气氛中执行。
以此方式，存储器元件MC1被形成。栅极电极MG1用作存储器元件MC1的栅极电极。在栅极电极MG1之下的绝缘膜MZ用作存储器元件MC1的栅极绝缘膜。此外，均用作存储器元件MC1的源极或漏极的n型半导体区域(杂质扩散层)由n+型半导体区域SD和n-型半导体区域EX形成。
接下来，通过自对准硅化(自对准硅化物)工艺，形成金属硅化物层SL。金属硅化物层SL可以被如下形成。
首先，根据需要执行刻蚀(例如使用稀释的氢氟酸等的湿法刻蚀)。因而，清洗(露出)n+型半导体区域SD的上表面(顶表面)和栅极电极MG1的上表面。此时执行的刻蚀可以是轻刻蚀使得去除自然氧化物膜。然后，如图12所示，在半导体衬底SB的整个主表面之上、包括n+型半导体区域SD和栅极电极MG1的相应上表面(顶表面)之上，形成(沉积)金属膜ME使得覆盖栅极电极MG1和侧壁间隔物SW。金属膜ME可以是例如单元素金属膜(纯金属膜)或合金膜，并且由例如钴(Co)膜、镍(Ni)膜、镍-铂合金膜等制成。金属膜ME可以使用溅射方法等形成。
然后，在半导体衬底SB上执行热处理，以使得n+型半导体区域SD和栅极电极MG1的相应上层部分(表面层部分)与金属膜ME发生反应。因而，如图13所示，在n+型半导体区域SD和栅极电极MG1的相应上部部分(上表面、顶表面或上层部分)中，形成作为硅-金属反应层的金属硅化物层SL。金属硅化物层SL可以是例如硅化钴层(当金属膜ME为钴膜时)、硅化镍层(当金属膜ME为镍膜时)或添加有铂的硅化镍层(当金属膜ME为镍-铂合金膜时)。这里，添加有铂的硅化镍对应于包含铂的硅化镍，即镍-铂硅化物。之后，去除未反应的金属膜ME。图13示出此阶段的横截面图。在去除未反应的金属膜ME之后，也可以进一步执行热处理。
通过这样执行所谓的自对准硅化工艺，可以形成金属硅化物层SL。通过在n+型半导体区域SD和栅极电极MG1的相应上部部分中形成金属硅化物层SL，可以降低源极/漏极和栅极电极的电阻(诸如扩散电阻和接触电阻)。当不需要金属硅化物层SL时，也可以省略其形成。
接下来，如图14所示，在半导体衬底SB的整个主表面之上，形成(沉积)绝缘膜(层间绝缘膜)IL1作为层间绝缘膜使得覆盖栅极电极MG1和侧壁间隔物SW。
绝缘膜IL1由单层二氧化硅膜、包括氮化硅膜和在氮化硅膜之上形成为比氮化硅膜更厚的二氧化硅膜的叠置膜等制成。绝缘膜IL1可以使用例如CVD方法等形成。在绝缘膜IL1的形成之后，根据需要使用CMP(化学机械抛光)方法等对绝缘膜IL1的上表面进行平坦化。
接下来，使用在绝缘膜IL1之上使用光刻方法形成的光致抗蚀剂图案(未示出)作为刻蚀掩膜，对绝缘膜IL1进行干法刻蚀以使之形成有接触孔(开口或通孔)CT。接触孔CT形成为使得延伸穿过绝缘膜IL1。
接下来，在接触孔CT中，形成均由钨(W)等制成的导电插塞PG作为耦合导体部分。
为了形成插塞PG，例如在包括每个接触孔CT的内部(底部和侧壁)的绝缘膜IL1之上，形成势垒导体膜。势垒导体膜由例如钛膜、氮化钛膜或其叠置膜制成。然后，在势垒导体膜之上，形成由钨膜等制成的主导体膜，使得嵌入在每个接触孔CT中。然后，通过CMP方法、回刻蚀方法等去除在绝缘膜IL1之上的不需要的势垒导体膜和不需要的主导体膜，以允许形成插塞PG。注意，为了更简单地图示，在图14中整体示出包括在每个插塞PG中的势垒导体膜和主导体膜(钨膜)。
接触孔CT和嵌入在其中的插塞PG被形成在n+型半导体区域SD、栅极电极MG1等之上。在每个接触孔CT的底部处，露出半导体衬底SB的主表面的部分。例如，露出n+型半导体区域SD(其顶表面之上的金属硅化物层SL)的部分、栅极电极MG1(其顶表面之上的金属硅化物层SL)的部分等。注意图14示出其中n+型半导体区域SD(其顶表面之上的金属硅化物层SL)的部分在接触孔CT的底部处露出并与嵌入在接触孔CT中的插塞PG电耦合的横截面。
接下来，在其中嵌入有插塞PG的绝缘膜IL1之上，形成作为第一层导线的导线(布线层)M1。将对其中使用大马士革技术(其在这里为单大马士革技术)形成导线M1的情况给出描述。
首先，如图15所示，在其中嵌入有插塞PG的绝缘膜IL1之上，形成绝缘膜IL2。绝缘膜IL2也可以由包括多个绝缘膜的叠置膜形成。然后，通过使用光致抗蚀剂图案(未示出)作为刻蚀掩膜的干法刻蚀，在绝缘膜IL2的预定区域中形成导线沟槽(用于导线的沟槽)。随后，在包括导线沟槽的底部和侧壁的绝缘膜IL2之上，形成势垒导体膜。势垒导体膜由例如氮化钛膜、钽膜、氮化钽膜等制成。然后，在势垒导体膜之上，通过CVD方法、溅射方法等形成铜种子层。在种子层之上，进一步使用电镀方法等形成铜镀膜以嵌入在每个导线沟槽中。然后，通过CMP方法从除了导线沟槽之外的区域去除主导体膜(铜镀膜和种子层)，以形成均由作为主导电材料被嵌入在导线沟槽中的铜制成的第一层导线M1。在图15中，为更简单图示，将势垒导体膜、种子层和铜镀膜整体地示出为每个导线M1。
经由插塞PG，将导线M1电耦合到存储器元件MC1的源极/漏极区域(n+型半导体区域SD)、存储器元件MC1的栅极电极MG1等。
随后，通过双大马士革方法等形成在第二层和后续层中的导线，但这里省略其图示和描述。导线M1和位于其上方的层中的导线不限于大马士革导线，而是也可通过对用于导线的导体膜进行构图来形成。例如，导线M1和位于其上方的层中的导线也可以是例如钨导线、铝导线等。
以此方式，本实施例中的半导体器件被制造。
<分裂栅极存储器元件>
在上面示出的“单一栅极存储器元件”章节中，已经描述了其中本实施例应用于单一栅极存储器元件的情况。这里，将对其中本实施例应用于分裂栅极存储器元件的情况给出描述。
图16是本实施例中的半导体器件的主要部分的横截面图并且示出了非易失性存储器中的存储器元件区域的主要部分的横截面图。图17是存储器元件MC2的等效电路图。注意，在图16中，省略对绝缘膜IL1和IL2、接触孔CT、插塞PG和导线M1的图示。
如图16所示，在半导体衬底SB中，形成包括存储器晶体管和控制晶体管的非易失性存储器的存储器元件(存储元件或存储器单元)MC2。在实际情形中，在半导体衬底SB中，以阵列配置形成多个存储器元件MC2。
如图16和图17所示，非易失性存储器的存储器元件(存储器单元)MC2为分裂栅极存储器元件(存储器单元)。通过将两个MISFET彼此耦合来得到存储器元件MC2，这两个MISFET为具有控制栅极电极CG的控制晶体管和具有存储器栅极电极MG2的存储器晶体管。
这里，包括含电荷存储部分(电荷存储层)的栅极绝缘膜和存储器栅极电极MG2的MISFET被称为存储器晶体管，而包括栅极绝缘膜和控制栅极电极CG的MISFET被称为控制晶体管。注意，由于控制晶体管为存储器单元选择晶体管，所以控制晶体管也可以被视为选择晶体管。存储器晶体管为存储晶体管。
下面将具体描述存储器元件MC2的配置。
如图16所示，非易失性存储器的存储器元件MC2包括形成在半导体衬底SB的p型阱PW2中的源极/漏极n型半导体区域MS和MD、形成在半导体衬底SB(p型阱PW2)之上的控制栅极电极CG以及邻近控制栅极电极CG而形成在半导体衬底SB(p型阱PW2)之上的存储器栅极电极MG2。非易失性存储器的存储器元件MC2进一步包括形成在控制栅极电极CG与半导体衬底SB(p型阱PW2)之间的绝缘膜(栅极绝缘膜)GI以及形成在存储器栅极电极MG2与半导体衬底SB(p型阱PW2)之间和存储器栅极电极MG2与控制栅极电极CG之间的绝缘膜MZ。
控制栅极电极CG和存储器栅极电极MG2沿着半导体衬底SB的主表面延伸，其中在控制栅极电极CG和存储器栅极电极MG2的相应面对侧表面之间插入有绝缘膜MZ。控制栅极电极CG和存储器栅极电极MG2经由绝缘膜GI或绝缘膜MZ而形成在位于半导体区域MD和MS之间的半导体衬底SB(p型阱PW2)之上。存储器栅极电极MG2更靠近于半导体区域MS而定位，而控制栅极电极CG更靠近于半导体区域MD而定位。注意，控制栅极电极CG经由绝缘膜GI而形成在半导体衬底SB之上，而存储器栅极电极MG2经由绝缘膜MZ而形成在半导体衬底SB之上。控制栅极电极CG和存储器栅极电极MG2彼此相邻，在其间插入有绝缘膜MZ。
形成在控制栅极电极CG和半导体衬底SB(p型阱PW2)之间的绝缘膜GI，即在控制栅极电极CG之下的绝缘膜GI，用作控制晶体管的栅极绝缘膜。绝缘膜GI可以由例如二氧化硅膜、氮氧化硅膜等形成。
在上述图1和图2中的存储器元件MC1中，绝缘膜MZ被形成在栅极电极MG1与半导体衬底SB(p型阱PW1)之间。然而，在图16中的存储器元件MC2中，绝缘膜MZ被提供为在两个区域之上延伸，这两个区域包括在存储器栅极电极MG2与半导体衬底SB(p型阱PW2)之间的区域以及在存储器栅极电极MG2与控制栅极电极CG之间的区域。
图16所示的存储器元件MC2中的绝缘膜MZ的配置(叠置配置)与上述图1和图2中的存储器元件MC1中相同，所以省略其重复描述。因此，以与上述图1和图2的存储器元件MC1中的相同方式，同样在图16所示的存储器元件MC2中，绝缘膜MZ由包括绝缘膜MZ1、形成在绝缘膜MZ1之上的绝缘膜MZ2、形成在绝缘膜MZ2之上的绝缘膜MZ3、形成在绝缘膜MZ3之上的绝缘膜MZ4和形成在绝缘膜MZ4之上的绝缘膜MZ5的叠置膜制成。
在存储器栅极电极MG2与半导体衬底SB(p型阱PW2)之间的绝缘膜MZ，即在存储器栅极电极MG2之下的绝缘膜MZ，用作存储器晶体管的栅极绝缘膜(具有内部电荷存储部分的栅极绝缘膜)。绝缘膜MZ可以被视为具有内部电荷存储部分的绝缘膜(这里为绝缘膜MZ2)。在存储器栅极电极MG2与半导体衬底SB(p型阱PW2)之间的绝缘膜MZ用作存储器晶体管的栅极绝缘膜。然而，在存储器栅极电极MG2与控制栅极电极CG之间的绝缘膜MZ用作用于将存储器栅极电极MG2与控制栅极电极CG彼此绝缘(电绝缘)的绝缘膜。
注意，为了改善的图示清晰性，将由包括绝缘膜MZ1、MZ2、MZ3、MZ4和MZ5的叠置膜制成的绝缘膜MZ示出为单层绝缘膜MZ。然而，在实际情形中，如图16中的点划线圆圈所圈住的区域的放大视图所示，绝缘膜MZ由包括绝缘膜MZ1、MZ2、MZ3、MZ4和MZ5的叠置膜制成。
控制栅极电极CG由导电膜制成。例如，控制栅极电极CG由诸如n型多晶硅膜(其中引入了n型杂质的多晶硅膜或掺杂多晶硅膜)之类的硅膜制成。具体而言，控制栅极电极CG由经构图的硅膜制成。
存储器栅极电极MG2由导电膜制成。例如，存储器栅极电极MG2由诸如n型多晶硅膜(其中引入了n型杂质的多晶硅膜或掺杂多晶硅膜)之类的硅膜制成。形成存储器栅极电极MG2的硅膜可以是其中引入了n型杂质的掺杂多晶硅膜。然而，在另一形式中，形成存储器栅极电极MG2的硅膜可以是其中引入了p型杂质的掺杂多晶硅膜或其中未特意引入杂质的非掺杂多晶硅膜。存储器栅极电极MG2经由绝缘膜MZ而以侧壁间隔物的形状被形成在控制栅极电极CG的侧壁之一之上。
半导体区域MS和MD是源极/漏极半导体区域。也就是，半导体区域MS用作源极/漏极区域中的一个区域，而半导体区域MD用作源极/漏极区域中的另一个区域。这里，半导体区域MS用作源极区域，而半导体区域MD用作漏极区域。半导体区域MS和MD中的每一个区域由其中引入了n型杂质的半导体区域制成，并且包括LDD结构。也就是，源极半导体区域MS具有n-型半导体区域EX1(扩展区域)和具有比n-型半导体区域EX1更高的杂质浓度的n+型半导体区域SD1(源极区域)。另一方面，漏极半导体区域MD具有n-型半导体区域EX2(扩展区域)和具有比n-型半导体区域EX2更高的杂质浓度的n+型半导体区域SD2(源极区域)。
半导体区域MS是源极/漏极半导体区域并且形成在半导体衬底SB中的在栅极长度方向(存储器栅极电极MG2的栅极长度方向)上邻近存储器栅极电极MG2的位置处。另一方面，半导体区域MD是源极/漏极半导体区域并且形成在半导体衬底SB中的在栅极长度方向(控制栅极电极CG的栅极长度方向)上邻近控制栅极电极CG的位置处。
在彼此不邻近的存储器栅极电极MG2和控制栅极电极CG的相应侧壁之上，形成均由绝缘体(绝缘膜)制成的侧壁间隔物SW。
在源极部分中，n-型半导体区域EX1通过与存储器栅极电极MG2自对准而形成，并且n+型半导体区域SD1通过与存储器栅极电极MG2的侧壁之上的侧壁间隔物SW自对准而形成。因此，在所制造的半导体器件中，在存储器栅极电极MG2的侧壁之上的侧壁间隔物SW之下形成较低浓度的n-型半导体区域EX1，而在较低浓度的n-型半导体区域EX1的外侧形成较高浓度的n+型半导体区域SD1。作为结果，较低浓度的n-型半导体区域EX1被形成为邻近存储器晶体管的沟道区域，而较高浓度的n+型半导体区域SD1被形成为邻近于较低浓度的n-型半导体区域EX1并且与存储器晶体管的沟道区域间隔开对应于较低浓度的n-型半导体区域EX1的距离。
在漏极部分中，n-型半导体区域EX2通过与控制栅极电极CG自对准而形成，并且n+型半导体区域SD2通过与控制栅极电极CG的侧壁之上的侧壁间隔物SW自对准而形成。因此，在所制造的半导体器件中，在控制栅极电极CG的侧壁之上的侧壁间隔物SW之下形成较低浓度的n-型半导体区域EX2，而在较低浓度的n-型半导体区域EX2的外侧形成较高浓度的n+型半导体区域SD2。作为结果，较低浓度的n-型半导体区域EX2被形成为邻近控制晶体管的沟道区域，而较高浓度的n+型半导体区域SD2被形成为邻近较低浓度的n-型半导体区域EX2并且与控制晶体管的沟道区域间隔开对应于较低浓度的n-型半导体区域EX2的距离。
在存储器栅极电极MG2之下的绝缘膜MZ之下，形成存储器晶体管的沟道区域。在控制栅极电极CG之下的绝缘膜GI之下，形成控制晶体管的沟道区域。
在n+型半导体区域SD1和SD2、存储器栅极电极MG2以及控制栅极电极CG的相应上部部分中，使用自对准硅化技术等形成了金属硅化物层LS。当不需要金属硅化物层SL时，也可以省略其形成。也可以存在如下情况：其中在n+型半导体区域SD1和SD2的上部部分中形成金属硅化物层SL的同时，不在存储器栅极电极MG2和控制栅极电极CG中的一个或每一个的上部部分中形成金属硅化物层SL。
如稍后描述的图31所示，在半导体衬底SB之上，形成绝缘膜IL1作为层间绝缘膜，使得覆盖控制栅极电极CG、存储器栅极电极MG2和侧壁间隔物SW，但其图示在图16中被省略。在绝缘膜IL11中，形成接触孔CT，并且在接触孔CT中嵌入插塞PG。在其中嵌入插塞PG的绝缘膜IL1之上，形成绝缘膜IL2和导线M1。
接下来将参照图18对非易失性存储器元件MC2的操作的示例给出描述。
图18是示出在“写入”、“擦除”以及“读取”操作期间针对所选存储器单元的各个部分的电压施加条件的表。在图18的表中，示出在“写入”、“擦除”以及“读取”操作中的每个操作期间向如图16和图17所示的存储器单元(所选存储器单元)的各个部分施加的电压(Vd、Vcg、Vmg、Vs和Vb)。这里，向存储器栅极电极MG2施加电压Vmg。向半导体区域MS(源极区域)施加电压Vs。向控制栅极电极CG施加电压Vcg。向半导体区域MD(漏极区域)施加电压Vd。向p型阱PW2施加基极电压Vb。注意，图18所示的是电压施加条件的优选示例，并且电压施加条件并不限于此。电压施加条件可以根据需要进行各种改变。在本实施例中，电子向存储器晶体管的绝缘膜MZ中的电荷存储部分(其在这里为绝缘膜MZ2)中的注入被定义为“写入”操作，并且空穴(正空穴)向存储器晶体管的绝缘膜MZ中的电荷存储部分中的注入被定义为“擦除”操作。
作为写入方法，可以适当地使用被称为所谓的SSI(源极侧注入)方法的写入方法(热电子注入写入方法)，其通过使用源极侧注入来注入热电子从而执行写入操作。
在根据SSI方法的写入操作中，向对其执行写入操作的所选存储器单元的各个部分施加诸如图18中的“写入”行中所示的电压，以将电子注入到所选存储器单元的绝缘膜MZ中的电荷存储层(其在这里为绝缘膜MZ2)中并因而执行写入操作。此时，在两个栅极电极(存储器栅极电极MG和控制栅极电极CG)之间的区域之下的沟道区域(源极和漏极之间)中产生热电子，以注入到存储器栅极电极MG2之下的绝缘膜MZ中的电荷存储层(其在这里为绝缘膜MZ2)中。因此，在SSI方法中，电子被注入到绝缘膜MZ的邻近控制栅极电极CG的部分中。所注入的热电子被绝缘膜MZ中的电荷存储层(其在这里为绝缘膜MZ2)中的捕获级所捕获，因此增加存储器晶体管的阈值电压。也就是，使存储器晶体管置于被写入状态。
作为擦除方法，可以适当地使用被称为所谓的FN(FowlerNordheim)方法的擦除方法(隧穿擦除方法)，其使用FN隧穿执行擦除操作。
在根据FN方法的擦除操作中，向对其执行擦除操作的所选存储器单元的各个部分施加诸如在图18的“擦除”行中所示的电压(Vmg是正电压，而Vd、Vcg、Vs和Vb中的每一个为0V)，以引起空穴(正空穴)从所选存储器单元中的存储器栅极电极MG2的隧穿。通过这样将空穴注入到绝缘膜MZ中的电荷存储层(其在这里为绝缘膜MZ2)中，执行擦除操作。此时，来自存储器栅极电极MG2的空穴通过FN隧穿(FN隧穿效应)而隧穿通过绝缘膜MZ5、MZ4和MZ3，以注入到绝缘膜MZ中并由绝缘膜MZ中的电荷存储层(其在这里为绝缘膜MZ2)中的捕获级所捕获。作为结果，存储器晶体管的阈值电压降低(以提供被擦除状态)。
在读取操作期间，向对其执行读取操作的所选存储器单元的各个部分施加诸如图18中的“读取”行中所示的电压。通过将读取操作期间施加到存储器栅极电极MG2的电压Vmg设定为在存储器晶体管的被写入状态中的阈值电压与存储器晶体管的被擦除状态中的阈值电压之间的值，可以将被写入状态和被擦除状态彼此区分开。
作为擦除方法，也存在被称为所谓的BTBT(带到带隧穿)方法的擦除方法(热空穴注入擦除方法)，其使用BTBT现象通过注入热空穴来执行擦除操作。通过将通过BTBT(带到带隧穿)产生的空穴(正空穴)从半导体衬底(SB)注入到绝缘膜MZ中的电荷存储层(在这里为绝缘膜MZ2)中，来执行根据BTBT方法的擦除操作。
然而，在本实施例中，优选地使用FN方法(隧穿擦除方法)而不是BTBT方法(BTBT擦除方法)作为擦除方法。在擦除操作期间消耗的电流(消耗的功率)量在FN方法(隧穿擦除方法)中比在BTBT方法(BTBT擦除方法)中更小。在本实施例中，通过使用FN方法(隧穿擦除方法)作为擦除方法，即通过将空穴从存储器栅极电极MG2注入到绝缘膜MZ的绝缘膜MZ2中(通过隧穿)来对所选存储器单元执行擦除操作，可以减少在擦除操作期间消耗的电流(消耗的功率)量。
接下来，将参考图19至图31对制造图16和图17所示的包括非易失性存储器元件MC2的半导体器件的方法给出描述。图19和图20是均示出本实施例中的半导体器件的制造工艺的部分的工艺流程图。图21至图31是本实施例中的半导体器件在其制造工艺期间的主要部分的横截面图。
如图21所示，首先，提供如在上述图21中所示的情况中提供的相同的半导体衬底SB(图19中的步骤S21)。然后，在半导体衬底SB的主表面中，形成限定有源区域的隔离区域(未示出)。
接下来，如图22所示，在位于存储器单元形成区域中的半导体衬底SB中形成p型阱PW2(图19中的步骤S22)。p型阱PW2可以通过离子注入方法来形成并且被形成在从半导体衬底SB的主表面起的预定深度之上。
接下来，通过稀释的氢氟酸清洗等，清洗半导体衬底SB(p型阱PW2)的顶表面。然后，在半导体衬底SB的主表面(p型阱PW2的顶表面)之上，形成用于控制晶体管的栅极绝缘膜的绝缘膜GI(图19中的步骤S23)。然后，在半导体衬底SB的主表面(整个主表面)之上，即在绝缘膜GI之上，形成(沉积)硅膜PS1作为用于形成控制栅极电极CG的导体膜，并且然后使用光刻方法和干法刻蚀方法对硅膜PS1进行构图，以形成由经构图的硅膜PS1制成的控制栅极电极CG(图19中的步骤S24)。
硅膜PS1由多晶体硅膜(多晶硅膜)制成并且可以使用CVD方法等来形成。然而，也可以通过沉积非晶硅膜并且然后通过后续热处理将所沉积的非晶硅膜变成多晶硅膜，来形成硅膜PS1。作为将n型杂质引入到硅膜PS1中的结果，硅膜PS1具有低电阻。可以通过沉积非掺杂硅膜并且然后通过离子注入将杂质引入到所沉积的非掺杂硅膜中，来形成硅膜PS1。因此，控制栅极电极CG由n型掺杂多晶硅膜形成。
在其中形成存储器单元的区域中，可以通过在对硅膜PS1进行构图的步骤中执行的干法刻蚀或者通过在干法刻蚀之后执行的湿法刻蚀，来去除除了其被覆盖有控制栅极电极CG的部分之外的绝缘膜GI(即，除了其用作栅极绝缘膜的部分之外的绝缘膜GI)。
接下来，在半导体衬底SB的主表面上执行清洗处理。然后，如图23所示，在半导体衬底SB的整个主表面之上，即在半导体衬底SB的主表面(顶表面)之上以及在控制栅极电极CG的顶表面(上表面和侧表面)之上，形成用于存储器晶体管的栅极绝缘膜的绝缘膜MZ(图19中的步骤S25)。
注意，为了改善的附图图示的清晰性，在图23中，将由包括绝缘膜MZ1、MZ2、MZ3、MZ4和MZ5的叠置膜制成的绝缘膜MZ示出为单层绝缘膜MZ。然而，在实际情形中，如图23中的虚线圆圈中圈住的区域的放大视图中所示，绝缘膜MZ由包括绝缘膜MZ1、MZ2、MZ3、MZ4和MZ5的叠置膜制成。
图23中的形成绝缘膜MZ的步骤(步骤S25)与上述图6中的形成绝缘膜MZ的步骤(上述步骤S3)基本相同，所以这里省略其重复描述。然而，图23所示的情况(步骤S25)与上述图6所示的情况(步骤S3)的不同之处在于，绝缘膜MZ不仅形成在半导体衬底SB的主表面(顶表面)之上，而且形成在控制栅极电极CG的顶表面(上表面和侧表面)之上。
接下来，如图24所示，在半导体衬底SB的主表面(整个主表面)之上，即在绝缘膜MZ之上，形成(沉积)硅膜PS2作为用于形成存储器栅极电极MG2的导体膜使得覆盖控制栅极电极CG(图19中的步骤S26)。
硅膜PS2由多晶硅膜制成，并且可以使用CVD方法等形成。也可以通过沉积非晶硅膜并且然后通过后续热处理将所沉积的非晶硅膜变成多晶硅膜，来形成硅膜PS2。
存储器栅极电极MG2由导体膜制成并且由诸如n型多晶硅膜之类的硅膜PS2形成。硅膜PS2可以是已经引入了n型杂质的掺杂多晶硅膜。然而，在另一形式中，硅膜PS2也可以是已经引入了p型杂质的掺杂多晶硅膜或者没有特意引入杂质的非掺杂多晶硅膜。在将n型或p型杂质引入到硅膜PS2的情况中，可以在硅膜PS2的沉积之后通过离子注入将n型或p型杂质引入到硅膜PS2中。备选地，也可以在硅膜PS2的沉积期间在硅膜PS2中引入n型或p型杂质。
接下来，使用各向异性刻蚀技术，(通过刻蚀、干法刻蚀或各向异性刻蚀)对硅膜PS2进行回刻蚀(图19中的步骤S27)。
在步骤S27的回刻蚀步骤中，通过各向异性刻蚀将硅膜PS2回刻蚀对应于其所沉积的膜厚度的厚度。因而，将硅膜PS2(经由绝缘膜MZ)以侧壁间隔物形状留在控制栅极电极CG的两个侧壁之上，而从中去除在其它区域中的硅膜PS2。结果，如图25所示，经由绝缘膜MZ在控制栅极电极CG的两个侧壁之一之上以侧壁间隔物形状留下的硅膜PS2形成存储器栅极电极MG2，而经由绝缘膜MZ在控制栅极电极CG的另一侧壁之上以侧壁间隔物形状留下的硅膜PS2形成硅间隔物PS2a。在绝缘膜MZ之上形成存储器栅极电极MG2，使得经由绝缘膜MZ与控制栅极电极CG相邻。当通过执行回刻蚀硅膜PS2的步骤形成存储器栅极电极MG2和硅间隔物PS2a时，在未被覆盖有存储器栅极电极MG2和硅间隔物PS2a的区域中的绝缘膜MZ被露出。
接下来，使用光刻技术，在半导体衬底SB之上形成覆盖存储器栅极电极MG2并露出硅间隔物PS2a的光致抗蚀剂图案(未示出)。然后，通过使用光致抗蚀剂图案作为刻蚀掩膜的干法刻蚀，去除硅间隔物PS2a(图20中的步骤S28)。之后，去除光致抗蚀剂图案。图26示出所产生的阶段。通过刻蚀步骤，如图26所示，去除硅间隔物PS2a。然而，覆盖有光致抗蚀剂图案的存储器栅极电极MG2保留而不被刻蚀。
接下来，如图27所示，通过刻蚀(例如湿法刻蚀(图20中的步骤S29))去除绝缘膜MZ的未覆盖有存储器栅极电极MG2的露出部分。此时，位于存储器栅极电极MG2之下以及在存储器栅极电极MG2与控制栅极电极CG之间的绝缘膜MZ保留而不被去除，同时在其它区域中的绝缘膜MZ从中被去除。如从图27也可见的，提供绝缘膜MZ以在包括存储器栅极电极MG2与半导体衬底SB(p型阱PW2)之间的区域以及存储器栅极电极MG2与控制栅极电极CG之间的区域的两个区域之上连续地延伸。
接下来，使用离子注入方法等，使用控制栅极电极CG和存储器栅极电极MG2作为掩膜(离子注入抑制掩膜)，将n型杂质引入到半导体衬底SB(p型阱PW2)中，以形成n-型半导体区域(杂质扩散层)EX1和EX2，如图28所示(图20中的步骤S30)。
此时，n-型半导体区域EX1通过与存储器栅极电极MG2的侧壁(与经由绝缘膜MZ与控制栅极电极CG邻接的侧壁相对的侧壁)自对准而形成。另一方面，n-型半导体区域EX2通过与控制栅极电极CG的侧壁(与经由绝缘膜MZ与存储器栅极电极MG2邻接的侧壁相对的侧壁)自对准而形成。n-型半导体区域EX1和EX2可以通过同一离子注入步骤或通过不同的离子注入步骤来形成。
接下来，如图29所示，在控制栅极电极CG和存储器栅极电极MG2的相应侧壁(与经由绝缘膜MZ彼此邻接的侧壁不同的侧壁)之上，形成均由绝缘膜制成的侧壁间隔物SW作为侧壁绝缘膜(图20中的步骤S31)。侧壁间隔物SW可以通过以下方式来形成，例如，在半导体衬底SB的整个主表面之上形成用于形成侧壁间隔物SW的绝缘膜，使得覆盖控制栅极电极CG和存储器栅极电极MG2，并使用各向异性刻蚀技术对绝缘膜进行回刻蚀。在控制栅极电极CG的与其经由绝缘膜MZ与存储器栅极电极MG2邻接的侧壁相对的侧壁之上以及在存储器栅极电极MG2的与其经由绝缘膜MZ与控制栅极电极CG邻接的侧壁相对的侧壁之上，形成侧壁间隔物SW。
接下来，使用离子注入方法等，使用控制栅极电极CG、存储器栅极电极MG2和在其侧壁之上的侧壁间隔物SW作为掩膜(离子注入抑制掩膜)，将n型杂质引入到半导体衬底SB(p型阱PW2)中，以形成n+型半导体区域SD1和SD2(图20中的步骤S32)。
此时，n+型半导体区域SD1通过与存储器栅极电极MG2的侧壁之上的侧壁间隔物SW自对准而形成，而n+型半导体区域SD2通过与控制栅极电极CG的侧壁之上的侧壁间隔物SW自对准而形成。因而，形成LDD结构。n+型半导体区域SD1和SD2可以通过同一离子注入步骤或者不同的离子注入步骤来形成。
因而，用作存储器晶体管的源极区域的n型半导体区域MS由n-型半导体区域EX1和具有比n-型半导体区域EX1的杂质浓度更大的杂质浓度的n+型半导体区域SD1形成，而用作控制晶体管的漏极区域的n型半导体区域MD由n-型半导体区域EX2和具有比n-型半导体区域EX2的杂质浓度更大的杂质浓度的n+型半导体区域SD2形成。
接下来，执行作为用于激活被引入到源极和漏极半导体区域(n-型半导体区域EX1和EX2以及n+型半导体区域SD1和SD2)中的杂质的热处理的激活退火(图20中的步骤S33)。
以此方式，形成了非易失性存储器的存储器元件MC2。
接下来，通过执行如上面参考图12和图13所述的自对准硅化工艺，形成金属硅化物层SL，如图30所示。可以在存储器栅极电极MG2、控制栅极电极CG以及n+型半导体区域SD1和SD2的相应上部部分中形成金属硅化物层SL。这可以降低源极/漏极以及各个栅极电极(CG和MG2)的相应电阻。
同样在图31所示的情况中，后续工艺与上述图14和图15中所示的情况中基本相同。
也就是，如图31所示，在半导体衬底SB的整个主表面之上，形成绝缘膜IL1作为层间绝缘膜使得覆盖控制栅极电极CG、存储器栅极电极MG2和侧壁间隔物SW。在绝缘膜IL1的形成之后，必要时使用CMP方法等对绝缘膜IL1的上表面进行平坦化。然后，使用光刻技术和干法刻蚀技术，在绝缘膜IL1中形成接触孔CT。然后，在接触孔CT中，形成导电插塞PG。随后，在其中嵌入有插塞PG的绝缘膜IL1之上，形成绝缘膜IL2。然后，在绝缘膜IL2中形成导线沟槽之后，在导线沟槽中形成导线M1。
然后，通过双大马士革方法等，形成第二层以及后续层中的导线，但这里省略其图示和描述。导线M1和位于其上方的层中的导线不限于大马士革导线，而是也可以通过对用于导线的导体膜进行构图而形成。例如，导线M1和位于其上方的层中的导线也可以是钨导线、铝导线等。
<关于能带结构>
接下来，将参考附图给出存储器元件MC1和MC2中的每一个存储器元件的能带结构的描述。
图32是示出存储器元件MC1和MC2中的每一个存储器元件的能带结构的说明性视图。图32示出在沿着上述图2中的线A-A的位置处的能带结构。沿着上述图16中的线B-B的位置处的能带结构也与图32中的相同。也就是，图32是在上述图2中的存储器元件MC1中或在上述图16中的存储器元件MC2中的如下位置处的能带图：其中被插入在半导体衬底SB与栅极电极(栅极电极MG1或存储器栅极电极MG2)之间的绝缘膜MZ在厚度方向(绝缘膜MZ的厚度方向)上延伸。在图32中，其横向方向上的位置对应于厚度方向上的位置，并且其纵向方向上的位置对应于能量。
在上述图1和图2中的存储器元件MC1中，在半导体衬底SB之上经由用于栅极绝缘膜的绝缘膜MZ形成栅极电极MG1。在上述图16中的存储器元件MC2中，在半导体衬底SB之上经由用于栅极绝缘膜的绝缘膜MZ形成存储器栅极电极MG2。在存储器元件MC1和MC2的任一个中，绝缘膜MZ都由如下叠置膜制成，该叠置膜包括绝缘膜MZ1、在绝缘膜MZ1之上形成的绝缘膜MZ2、在绝缘膜MZ2之上形成的绝缘膜MZ3、在绝缘膜MZ3之上形成的绝缘膜MZ4以及在绝缘膜MZ4之上形成的绝缘膜MZ5。在绝缘膜MZ中包括的绝缘膜MZ1、MZ2、MZ3、MZ4和MZ5当中，绝缘膜MZ2具有电荷存储功能。
如可以从图32中的能带结构也可见的，绝缘膜MZ1和MZ3中的每一个绝缘膜的带隙都大于绝缘膜MZ2的带隙。换言之，绝缘膜MZ2的带隙小于绝缘膜MZ1和MZ3中的每一个绝缘膜的带隙。这允许作为电荷存储层的绝缘膜MZ2保持电荷并允许其间插入绝缘膜MZ2的绝缘膜MZ3和MZ1中的每一个绝缘膜用作电荷阻挡层(或电荷限制层)。
绝缘膜MZ4的带隙小于绝缘膜MZ3的带隙。绝缘膜MZ5的带隙小于绝缘膜MZ4的带隙。换言之，绝缘膜MZ3的带隙大于绝缘膜MZ4的带隙，并且绝缘膜MZ4的带隙大于绝缘膜MZ5的带隙。
当使用氮化硅膜作为绝缘膜MZ2并且使用二氧化硅膜作为绝缘膜MZ3时，在绝缘膜MZ2和MZ3之间形成的价带能量势垒例如约为2.5eV至2.9eV。当使用氮化硅膜作为绝缘膜MZ5并且使用硅膜作为栅极电极(MG1或MG2)时，在绝缘膜MZ5和栅极电极(MG1或MG2)之间形成的价带能量势垒例如约为1.8eV。
图33是示出在擦除操作期间的存储器元件MC1和MC2中的每一个存储器元件的能带结构的说明性视图。类似于图32，图33也示出在沿着上述图2中的线A-A或上述图16中的线B-B的位置处的能带结构。
在擦除操作期间，向栅极电极(MG1或MG2)施加正电位(电压)作为擦除电压。结果，在栅极电极(MG1或MG2)处的电位变得高于在半导体衬底SB(p型阱PW1或PW2)处的电位，从而形成如图33所示的能带结构。在这种情况下，通过FN隧穿，栅极电极(MG1或MG2)中的空穴(正空穴)HL隧穿通过绝缘膜MZ5、MZ4和MZ3而被注入到绝缘膜MZ中并被绝缘膜MZ中的作为电荷存储层的绝缘膜MZ2中的捕获级捕获。此时空穴HL的注入的方向由图33中的箭头YG1示出。由于在擦除操作期间在栅极电极(MG1或MG2)处的电位高于在半导体衬底SB(p型阱PW1或PW2)处的电位，所以不仅空穴(正空穴)HL从栅极电极(MG1或MG2)被注入到绝缘膜MZ中，而且电子EL可以从半导体衬底SB被注入到绝缘膜MZ中。此时电子EL的注入的方向由图33中的箭头YG2所示。然而，在擦除操作期间，通过控制从栅极电极(MG1或MG2)注入到绝缘膜MZ中的空穴HL的数目，使得注入的空穴HL的数目大于从半导体衬底SB注入到绝缘膜MZ中的电子EL的数目，可以使得从栅极电极(MG1或MG2)注入到绝缘膜MZ中的空穴HL被绝缘膜MZ2中的捕获级捕获并因而使存储器元件(MC1或MC2)进入被擦除状态。在擦除操作期间，通过调整例如绝缘膜MZ中包括的绝缘膜MZ1、MZ2、MZ3、MZ4和MZ5中的每一个绝缘膜的厚度并调整擦除电压的值，可以将从栅极电极(MG1或MG2)注入到绝缘膜MZ中的空穴HL的数目控制成大于从半导体衬底SB注入到绝缘膜MZ中的电子EL的数目。
图34是示出被写入状态(其中在写入操作之后保持电荷的状态)中的存储器元件MC1和MC2中的每一个存储器元件的能带结构的说明性视图。类似于图32，图34也示出在沿着上述图2中的线A-A或上述图16中的线B-B的位置处的能带结构。
在被写入状态(其中在写入操作之后保持电荷的状态)中，电子EL被绝缘膜MZ中的作为电荷存储层的绝缘膜MZ2中的捕获级所捕获，从而形成如图34所示的能带结构。为了保持被写入状态直到执行擦除操作，期望的是防止由绝缘膜MZ2捕获的电子EL移动到栅极电极(MG1或MG2)中或者移动到半导体衬底SB(p型阱PW1或PW2)中。因此，将绝缘膜MZ1和MZ3中的每一个绝缘膜的带隙都设定成大于绝缘膜MZ2的带隙，从而在绝缘膜MZ3和MZ2之间形成能量势垒并在绝缘膜MZ1和MZ2之间形成能量势垒。
<关于研究的示例>
图35是示出在由本发明人研究的第一研究示例中的存储器元件MC101的部分放大的横截面图。图35示出与上述图2中所示的区域对应的区域。图36是与上述图32对应的在沿着图35所示的线C-C的位置处的能带结构图。
如上述图35中所示，在第一研究示例中的存储器元件MC101中，在半导体衬底SB之上经由与前述绝缘膜MZ等效的绝缘膜MZ100形成与前述栅极电极MG1等效的栅极电极MG101。
在图35所示的第一研究示例中的存储器元件MC101与本实施例中的前述存储器元件MC1的不同之处在于栅极绝缘膜(绝缘膜MZ或MZ100)的叠置结构。也就是，在第一研究示例中用作用于存储器元件的栅极绝缘膜的绝缘膜MZ100的叠置结构与本实施例中用作用于存储器元件的栅极绝缘膜的绝缘膜MZ的叠置结构不同。
也就是，在图35和图36所示的第一研究示例中，用作用于存储器元件的栅极绝缘膜的绝缘膜MZ100由包括绝缘膜MZ101、在绝缘膜MZ101之上的绝缘膜MZ102以及在绝缘膜MZ102之上的绝缘膜MZ103的叠置膜制成。绝缘膜MZ102是用作电荷存储层的绝缘膜(捕获绝缘膜)。也就是，在第一研究示例中，用作用于存储器元件的栅极绝缘膜的绝缘膜MZ100具有三层结构，其中用作电荷存储层的绝缘膜MZ102插入在绝缘膜MZ101和MZ103之间。绝缘膜MZ101和MZ103中的每一个绝缘膜的带隙都大于绝缘膜MZ102的带隙。这允许绝缘膜MZ102用作电荷存储层并允许其间插入绝缘膜MZ102的绝缘膜MZ101和MZ103中的每一个绝缘膜用作电荷阻挡层(或电荷限制层)。为了提供这样的带隙关系，使用二氧化硅膜作为绝缘膜MZ101，使用氮化硅膜作为绝缘膜MZ102，并使用二氧化硅膜作为绝缘膜MZ103。
本发明人已经研究了在对存储器元件(MC1、MC2或MC101)的擦除操作期间从用于存储器元件的栅极电极(MG1、MG2或MG101)向栅极绝缘膜(MZ或MZ100)中的电荷存储层(MZ2或MZ102)注入电荷(这里为空穴)并从而使存储器元件(MC1、MC2或MC101)进入被擦除状态的方法。这里，上述的栅极电极MG1、存储器栅极元件MG2、栅极电极MG101以及稍后描述的栅极电极MG201中的每一项都对应于用于存储器元件的栅极电极。
也就是，本发明人已经研究了通过FN隧穿从栅极电极(MG1、MG2或MG101)向栅极绝缘膜(MZ或MZ100)中的电荷存储层(MZ2或MZ102)注入电荷(这里为空穴)并从而执行对存储器元件(MC1、MC2或MC101)的擦除操作的方法。然而，在使用该擦除方法的情况中，当栅极电极侧的电荷阻挡层中的能量势垒高时，则在擦除操作期间难以使电荷(这里为空穴)穿过栅极电极侧的电荷阻挡层而从栅极电极(MG1、MG2或MG101)注入到电荷存储层中。这是因为，当栅极电极侧的电荷阻挡层中的能量势垒高时，电荷隧穿通过电荷阻挡层的可能性降低，从而减少隧穿通过电荷阻挡层的电荷(这里为空穴)的数目。这里，栅极电极侧的电荷阻挡层是在具有电荷存储功能的栅极绝缘膜中的其间插入电荷存储层的电荷阻挡层中更靠近栅极电极而定位的那个电荷阻挡层。在图35所示的第一研究示例的存储器元件MC101中，绝缘膜MZ103对应于栅极电极侧的电荷阻挡层。
因此，就在擦除操作期间从栅极电极向电荷存储层中注入电荷而言，期望栅极电极侧的阻挡层中的能量势垒低。因此，期望栅极电极侧的电荷阻挡层的带隙小。
然而，就改善存储器元件的电荷保持特性(保持特性)而言，期望栅极电极侧的电荷阻挡层中的能量势垒高。因此，期望栅极电极侧的电荷阻挡层的带隙大。这是因为，当栅极电极侧的电荷阻挡层中的能量势垒低时，可能出现其中电荷存储层中保持的电荷移动到栅极电极中的现象，并且因此电荷保持特性(保持特性)恶化。
因而，在图35所示的第一研究示例中的存储器元件MC101中，难以同时改善存储器元件的擦除特性和其保持特性。也就是，当用作栅极电极侧的电荷阻挡层的绝缘膜MZ103的带隙由于二氧化硅膜等的绝缘膜MZ103的形成而增加时，存储器元件MC101的保持特性被改善。然而，难以将电荷(这里为空穴)从栅极电极MG101注入到用作电荷存储层的绝缘膜MZ102中并且因此擦除特性恶化。另一方面，当通过形成氮氧化硅膜等的绝缘膜MZ103来减小用作栅极电极侧的电荷阻挡层的绝缘膜MZ103的带隙时，容易将电荷(这里为空穴)从栅极电极MG101注入到用作电荷存储层的绝缘膜MZ102中，并因此改善擦除特性，但存储器元件MC101的保持特性恶化。因此，考虑使用在图37和图38所示的第二研究示例中的存储器元件MC201。
图37是示出由本发明人研究的第二研究示例中的存储器元件MC201的局部放大的横截面图。图37示出与上述图2所示的区域对应的区域。图38是在沿着图37所示的线D-D的位置处的能带结构图，其对应于上述图32。
如图37所示，在第二研究示例的存储器元件MC201中，在半导体衬底SB之上，经由与前述绝缘膜MZ等效的绝缘膜MZ200来形成与前述栅极电极MG1等效的栅极电极MG201。
图37所示的第二研究示例中的存储器元件MC201与本实施例中的前述存储器元件MC1的不同之处在于栅极绝缘膜(绝缘膜MZ或MZ200)的叠置结构。也就是，用作第二研究示例中的存储器元件的栅极绝缘膜的绝缘膜MZ200的叠置结构与用作本实施例中的存储器元件的栅极绝缘膜的绝缘膜MZ的叠置结构不同。
也就是，在图37和图38所示的第二研究示例中，用作用于存储器元件的栅极绝缘膜的绝缘膜MZ200由包括绝缘膜MZ201、在绝缘膜MZ201之上的绝缘膜MZ202、在绝缘膜MZ202之上的绝缘膜MZ203和在绝缘膜MZ203之上的绝缘膜MZ204的叠置膜制成。绝缘膜MZ202是用作电荷存储层的绝缘膜(捕获绝缘膜)。也就是，在第二研究示例中，用作用于存储器元件的栅极绝缘膜的绝缘膜MZ200具有四层结构，其中用作电荷存储层的绝缘膜MZ202插入在绝缘膜MZ201与绝缘膜MZ203和MZ204之间。绝缘膜MZ201和MZ203中的每一个绝缘膜的带隙都大于绝缘膜MZ202的带隙。这允许绝缘膜MZ202用作电荷存储层并且允许其间插入绝缘膜MZ202的绝缘膜MZ203和MZ201中的每一个绝缘膜用作电荷阻挡层(或电荷限制层)。绝缘膜MZ204的带隙小于绝缘膜MZ203的带隙。为了提供这样的带隙关系，使用二氧化硅膜作为绝缘膜MZ201，使用氮化硅膜作为绝缘膜MZ202，使用二氧化硅膜作为绝缘膜MZ203，以及使用氮化硅膜作为绝缘膜MZ204。
在图37和图38所示的第二研究示例中，在用作电荷存储层的绝缘膜MZ202与栅极电极MG201之间插入包括绝缘膜MZ203和MZ204的叠置膜LM200，并且更靠近电荷存储层(MZ202)定位的绝缘膜MZ203的带隙大于更靠近栅极电极MG201定位的绝缘膜MZ204的带隙。换言之，更靠近栅极电极MG201定位的绝缘膜MZ204的带隙小于更靠近电荷存储层(MZ202)定位的绝缘膜MZ203的带隙。
因此，在图37和图38所示的第二研究示例中，可以增加与用作电荷存储层的绝缘膜MZ202相邻的绝缘膜MZ203的带隙，以允许存储器元件的保持特性的改善。此外，可以减小与栅极电极MG201相邻的绝缘膜MZ204的带隙，以允许其擦除特性的改善。也就是，当在第一研究示例和第二研究示例之间进行比较时，只要绝缘膜MZ103和MZ203的带隙的尺寸相同，第一研究示例和第二研究示例中的保持特性就基本相等。然而，由于可以将绝缘膜MZ204的带隙设定为小于绝缘膜MZ103的带隙，所以第二研究示例中的擦除特性优于第一研究示例中的擦除特性。
然而，作为研究的结果，本发明人发现，在图37和图38所示的第二研究示例中，绝缘膜MZ204的减小的带隙可能使半导体器件的可靠性变差。
在图37和图38所示的第二研究示例中，在用作电荷存储层的绝缘膜MZ202和栅极电极MG201之间插入包括绝缘膜MZ203和MZ204的叠置膜LM200。出于以下原因，叠置膜LM200需要具有足够的厚度。
为了通过将电荷(这里为空穴)从栅极电极MG201注入到电荷存储层(MZ202)中来执行擦除操作，必需在栅极电极MG201与半导体衬底SB之间施加擦除电压。擦除电压可能会不仅使得电荷(这里为空穴)从栅极电极MG201注入到电荷存储层(MZ202)中，而且使得电荷(这里为电子)从半导体衬底SB注入到电荷存储层(MZ202)中。注意，通过擦除电压的施加而可以从栅极电极MG201被注入到电荷存储层(MZ202)中的电荷(这里为空穴)中的每个电荷的极性与通过擦除电压的施加而可以从半导体衬底SB被注入到电荷存储层(MZ202)中的电荷(这里为电子)中的每个电荷的极性相反。因此，为了适当地执行擦除操作，在擦除操作期间必需促进在擦除操作期间电荷(这里为空穴)从栅极电极MG201至电荷存储层(MZ202)中的注入，同时抑制电荷(这里为电子)从半导体衬底SB至电荷存储层(MZ202)中的注入。为了促进在擦除操作期间电荷(这里为空穴)从栅极电极MG201至电荷存储层(MZ202)中的注入，需要增加在擦除操作期间向插入在电荷存储层(MZ202)与栅极电极MG201之间的叠置膜LM200施加的电位差。另一方面，为了抑制在擦除操作期间电荷(这里为电子)从半导体衬底SB向电荷存储层(MZ202)中的注入，需要减小在擦除操作期间向插入在栅极电极MG201与半导体衬底SB之间的绝缘膜MZ201施加的电位差。因而，在擦除操作期间，需要将施加到叠置膜LM200的电位差增加到一定程度并且将施加到绝缘膜MZ201的电位差减小到一定程度。为了满足要求，叠置膜LM200需要具有足够的厚度。
也就是，当在擦除操作期间在栅极电极MG201与半导体衬底SB之间施加预定电压时，向在电荷存储层(MZ202)与半导体衬底SB之间的绝缘膜MZ201施加的电位差和向在电荷存储层(MZ202)与栅极电极MG201之间的叠置膜LM200施加的电位差具有依赖于其相应厚度的值。例如，假设如下情况：其中在擦除操作期间在栅极电极MG201与半导体衬底SB之间施加的擦除电压是恒定的，并且绝缘膜MZ201和MZ202中的每一个绝缘膜的厚度也都是均匀的，但叠置膜LM200的厚度是变化的。在这种情况下，当在其中叠置膜LM200薄的情况与叠置膜LM200厚的情况之间进行比较时，与其中叠置膜LM200薄的情况中相比，在叠置膜LM200厚的情况中施加到绝缘膜MZ201的电位差更小并且施加到叠置膜LM200的电位差更大。换言之，当在其中叠置膜LM200薄的情况与其中叠置膜LM200厚的情况之间进行比较时，与其中叠置膜LM200厚的情况中相比，在叠置膜LM200薄的情况中施加到绝缘膜MZ201的电位差更大并且施加到叠置膜LM200的电位差更小。
也就是，叠置膜LM200的厚度的减小导致擦除操作期间施加到绝缘膜MZ201的电位差的增加以及擦除操作期间施加到叠置膜LM200的电位差的减小。然而，这不利地影响擦除操作，如上所述。因此，叠置膜LM200需要具有足够的厚度，这允许擦除操作期间施加到绝缘膜MZ201的电位差的减小并且允许擦除操作期间施加到叠置膜LM200的电位差的增加。因而，可以促进擦除操作期间电荷(这里为空穴)从栅极电极MG201到电荷存储层(MZ202)中的注入，同时抑制擦除操作期间电荷(这里为电子)从半导体衬底SB到电荷存储层(MZ202)中的注入。
然而，在图37和图38所示的第二研究示例中，为了增加叠置膜LM200的厚度，必需增加绝缘膜MZ203的厚度或绝缘膜MZ204的厚度。然而，与电荷存储层(MZ202)相邻并且具有大带隙的绝缘膜MZ203的厚度的增加起到减小在擦除操作期间隧穿通过具有大带隙的绝缘膜MZ203的可能性的作用。这会抑制电荷(这里为空穴)从栅极电极MG201到电荷存储层(MZ202)中的注入并且使擦除特性变差。例如导致较低的擦除速度。然而，绝缘膜MZ204的厚度的增加会导致作为栅极绝缘膜的绝缘膜MZ200的可靠性的变差。
也就是，当在擦除操作期间电荷(这里为电子)从半导体衬底SB注入到绝缘膜MZ200中时，电子中的一些电子被电荷存储层(MZ202)捕获，同时相当大量的其它电子穿过电荷存储层(MZ202)而移向栅极电极MG201。在擦除操作期间从半导体衬底SB注入到绝缘膜MZ200中并在其中移动的每个电子从在栅极电极MG201与半导体衬底SB之间施加的电位差获得能量。因此，随着电子在绝缘膜MZ200中移动并接近栅极电极MG201，电子的能量增加。当在擦除操作期间从半导体衬底SB注入到绝缘膜MZ200中并在其中朝向栅极电极MG201移动的每个电子的能量增加到大于其中电子存在的绝缘膜的带隙时，出现如下现象：其中在绝缘膜中形成电子空穴对并且所产生的正空穴(空穴)切断绝缘膜中的晶格(原子键)，从而引起绝缘膜的损坏或变差。因此，为了允许叠置膜LM200具有足够的厚度，增加具有小带隙的绝缘膜MZ204的厚度。然而，当绝缘膜MZ204的厚度增加时，在擦除操作期间从半导体衬底SB注入到绝缘膜MZ200中并在其中朝向栅极电极MG201移动的每个电子可能在厚绝缘膜MZ204中形成电子空穴对，从而可能切割绝缘膜MZ204中的晶格并使绝缘膜MZ200的可靠性变差。绝缘膜MZ204的带隙的增加可以降低该可能性，但绝缘膜MZ204的增加的带隙导致在栅极电极MG201与绝缘膜MZ204之间形成的能量势垒(价带能量势垒)的增加。在栅极电极MG201与绝缘膜MZ204之间形成的高能量势垒(价带能量势垒)起到降低在擦除操作期间电荷(这里为空穴)从栅极电荷MG201注入到电荷存储层(MZ202)中的容易性的作用，并因而使擦除特性变差。
<关于主要特有特征和效果>
本实施例中的半导体器件包括半导体衬底SB、在半导体衬底SB之上形成的用作用于存储器元件(MC1或MC2)的栅极绝缘膜的绝缘膜MZ以及形成在绝缘膜MZ之上的用于存储器元件(MC1或MC2)的栅极电极(MG1或MG2)。绝缘膜MZ包括绝缘膜MZ1(第一绝缘膜)、在绝缘膜MZ1之上的绝缘膜MZ2(第二绝缘膜)、在绝缘膜MZ2之上的绝缘膜MZ3(第三绝缘膜)、在绝缘膜MZ3之上的绝缘膜MZ4(第四绝缘膜)以及在绝缘膜MZ4之上的绝缘膜MZ5(第五绝缘膜)。绝缘膜MZ2具有电荷存储功能。绝缘膜MZ1和MZ3中的每一个绝缘膜的带隙都大于绝缘膜MZ2的带隙。绝缘膜MZ4的带隙小于绝缘膜MZ3的带隙。绝缘膜MZ5的带隙小于绝缘膜MZ4的带隙。这对于上述图1和图2中的存储器元件MC1和上述图16中的存储器元件MC2中的每一个而言是共同的。也就是，在上述图1和图2中的存储器元件MC1中，在半导体衬底SB之上，经由用作用于存储器元件MC1的栅极绝缘膜的绝缘膜MZ，形成用于存储器元件MC1的栅极电极MG1。在上述图16中所示的存储器元件MC2中，在半导体衬底SB之上，经由用作用于存储器元件MC2的栅极绝缘膜的绝缘膜MZ，形成用于存储器元件MC2的存储器栅极电极MG2。
本实施例中的半导体器件具有非易失性存储器元件。也就是，本实施例中的半导体器件具有存储器元件，并且存储器元件的栅极绝缘膜(这里其为绝缘膜MZ)包括具有电荷存储功能的绝缘膜(这里为绝缘膜MZ2)。通过允许具有电荷存储功能的绝缘膜存储或保持电荷，可以存储信息。通过在均具有大于绝缘膜MZ2的带隙的带隙的绝缘膜MZ1和MZ3之间插入具有电荷存储功能的绝缘膜MZ2，允许绝缘膜MZ2用作电荷存储层并且允许其间插入绝缘膜MZ2的绝缘膜MZ3和MZ1中的每一个绝缘膜用作电荷阻挡层(或电荷限制层)。
本实施例的主要特有特征之一在于，在具有电荷存储功能的绝缘膜MZ2与栅极电极(MG1或MG2)之间插入包括绝缘膜MZ3、在栅极绝缘膜MZ3之上的绝缘膜MZ4以及在绝缘膜MZ4之上的绝缘膜MZ5的叠置膜LM，绝缘膜MZ4的带隙小于绝缘膜MZ3的带隙，以及绝缘膜MZ5的带隙小于绝缘膜MZ4的带隙。也就是，绝缘膜MZ3、MZ4和MZ5以此顺序在远离绝缘膜MZ2而朝向栅极电极(MG1或MG2)的方向上叠置，并且其带隙的尺寸以此顺序逐步变小。
因此，绝缘膜MZ3的带隙大于绝缘膜MZ4和MZ5中的每一个绝缘膜的带隙，并且绝缘膜MZ5的带隙小于绝缘膜MZ3和MZ5中的每一个绝缘膜的带隙。因此，通过增加与用作电荷存储层的绝缘膜MZ2相邻的绝缘膜MZ3的带隙，可以改善存储器元件(MC1或MC2)的电荷保持特性(保持特性)。此外，通过减小与栅极电极(MG1或MG2)相邻的绝缘膜MZ5的带隙，可以改善擦除特性。
也就是，在具有电荷存储功能的绝缘膜MZ2与栅极电极(MG1或MG2)之间，插入包括绝缘膜MZ3、MZ4和MZ5的叠置膜LM。由于对电荷保持特性最大的贡献者是与用作电荷存储层的绝缘膜MZ2相邻的绝缘膜MZ3，所以将绝缘膜MZ3的带隙设定为大于绝缘膜MZ4和MZ5中的每一个绝缘膜的带隙以改善电荷保持特性。也就是，为了改善电荷保持特性，特别有效的是增加在具有电荷存储功能的绝缘膜MZ2与叠置膜LM之间的界面处形成的能量势垒。这可以通过增加与绝缘膜MZ2相邻的绝缘膜MZ3的带隙来实现。此外，为了允许在擦除操作期间电荷(其在这里为空穴)从栅极电极(MG1或MG2)至绝缘膜MZ的容易注入，最有效的是减小与栅极电极(MG1或MG2)相邻的绝缘膜MZ5的带隙。因此，将绝缘膜MZ5的带隙设定为小于绝缘膜MZ3和MZ4中的每一个绝缘膜的带隙，以改善擦除特性。也就是，为了允许在擦除操作期间电荷(空穴)从栅极电极(MG1或MG2)至绝缘膜MZ中的容易注入，特别有效的是减小在栅极电极(MG1或MG2)与绝缘膜MZ之间的界面处形成的能量势垒(价带能量势垒)。这可以通过减小与栅极电极(MG1或MG2)相邻的绝缘膜MZ5的带隙来实现。因而，可以同时改善电荷保持特性(保持特性)和擦除特性。
也就是，当插入在电荷存储层(MZ2、MZ102或MZ202)与栅极电极(MG1、MG2、MG101或MG201)之间并且与电荷存储层相邻的绝缘膜(MZ3、MZ102或MZ203)具有小带隙时，可能出现其中保持在电荷存储层中的电荷朝向栅极电极移动的现象，导致电荷保持特性的变差。另一方面，当插入在电荷存储层(MZ2、MZ102或MZ202)与栅极电极(MG1、MG2、MG101或MG201)之间并且与栅极电极相邻的绝缘膜(MZ5、MZ103或MZ204)具有大带隙时，在擦除操作期间难以将电荷(这里其为空穴)从栅极电极注入到栅极绝缘膜(MZ、MZ100或MZ200)中。因此，在本实施例中，绝缘膜MZ3、MZ4和MZ5当中的插入在具有电荷存储功能的绝缘膜MZ2与栅极电极(MG1或MG2)之间并与绝缘膜MZ2相邻的绝缘膜MZ3的带隙被设定为最大，以改善电荷保持特性。另一方面，绝缘膜MZ3、MZ4和MZ5当中的与栅极电极(MG1或MG2)相邻的绝缘膜MZ5的带隙被设定为最小，以改善擦除特性。
同样，在本实施例中，在与具有电荷存储功能的绝缘膜MZ2相邻的绝缘膜MZ3和与栅极电极(MG1或MG2)相邻的绝缘膜MZ5之间，插入绝缘膜MZ4。此外，绝缘膜MZ4的带隙被设定为小于绝缘膜MZ3的带隙且大于绝缘膜MZ5的带隙。出于以下原因，这可以改善用作栅极绝缘膜的绝缘膜MZ的可靠性。
也就是，在具有电荷存储功能的绝缘膜MZ2与栅极电极(MG1或MG2)之间，插入包括绝缘膜MZ3、MZ4和MZ5的叠置膜LM。叠置膜LM需要具有足够的厚度。其原因与叠置膜LM200需要具有足够厚度的原因相同，上面已经在图37和图38所示的第二研究示例中对此进行了描述。也就是，如上面已经在图37和图38所示的第二研究示例中描述的那样，叠置膜LM的厚度的减小导致在擦除操作期间施加到绝缘膜MZ1的电位差的增加以及施加到叠置膜LM的电位差的减小。这起到抑制电荷(这里其为空穴)从栅极电极(MG1或MG2)向绝缘膜MZ中的注入并且促使电荷(这里其为电子)从半导体衬底SB向绝缘膜MZ的注入的作用，这对于擦除操作是不利的。注意，可以从栅极电极(MG1或MG2)注入到用作电荷存储层的绝缘膜MZ2中的每个电荷(这里其为空穴)的极性与可以从半导体衬底SB注入到用作电荷存储层的绝缘膜MZ2中的每个电荷(这里其为电子)的极性相反。
因此，叠置膜LM需要具有足够厚度。这可以减小擦除操作期间施加到绝缘膜MZ1的电位差并且增加施加到叠置膜LM的电位差。
然而，与在本实施例中不同，在无需提供绝缘膜MZ4的情况下增加与电荷存储层(MZ2)相邻且具有大带隙的绝缘膜MZ3的厚度以因而允许叠置膜LM具有足够厚度的方法，会抑制电荷(这里其为空穴)从栅极电极(MG1或MG2)到电荷存储层(MZ2)的注入并使擦除特性变差。另一方面，与在本实施例中不同，在无需提供绝缘膜MZ4的情况下增加与栅极电极(MG1或MG2)相邻且具有小带隙的绝缘膜MZ5的厚度以因而允许叠置膜LM具有足够厚度的方法，会使用作栅极绝缘膜的绝缘膜MZ的可靠性变差。这里，与本实施例中不同的其中未提供绝缘膜MZ4的情况，对应于上述图37和图38所示的第二研究示例。
也就是，与在本实施例中不同的、在无需提供绝缘膜MZ4的情况下增加与电荷存储层(MZ2)相邻且具有大带隙的绝缘膜MZ3的厚度以因而允许叠置膜LM具有足够厚度的情况对应于上述图37和图38所示的第二研究示例中的增加绝缘膜MZ203的厚度以因而允许叠置膜LM200具有足够厚度的情况。在这种情况下，如同样在上述图37和图38所示的第二研究示例中所述的那样，隧穿通过与电荷存储层(MZ202或MZ2)相邻且具有大带隙的绝缘膜(MZ203或MZ3)的可能性减小。这可能会降低电荷(这里其为空穴)从栅极电极(MG201、MG1或MG2)到电荷存储层(MZ202或MZ2)中的注入的容易性，并使擦除特性变差。例如，可以导致较低的擦除速度。
另一方面，与在本实施例中不同的、在无需提供绝缘膜MZ4的情况下增加与栅极电极(MG1或MG2)相邻且具有小带隙的绝缘膜MZ5的厚度以因而允许叠置膜LM具有足够厚度的情况对应于上述图37和图38所示第二研究示例中的增加绝缘膜MZ204的厚度以因而允许叠置膜LM200具有足够厚度的情况。在这种情况下，如同样在上述图37和图38所示的第二研究示例中所述的那样，在擦除操作期间从半导体衬底SB已注入到栅极绝缘膜(MZ200或MZ)中并在其中朝向栅极电极(MG201、MG1或MG2)移动的每个电子具有比其中存在电子的绝缘膜的带隙更大的能量。因此，在绝缘膜中可能形成电子空穴对。此时生成的空穴可以切断绝缘膜中的晶格(原子键)并使栅极绝缘膜(MZ200或MZ)的可靠性变差。
相比之下，在本实施例中，绝缘膜MZ4插入于绝缘膜MZ3和MZ5之间。绝缘膜MZ4的带隙小于绝缘膜MZ3的带隙且大于绝缘膜MZ5的带隙。也就是，在与电荷存储层(MZ2)相邻且具有大带隙的绝缘膜MZ3和与栅极电极(MG1或MG2)相邻且具有小带隙的绝缘膜MZ5之间，放置具有带隙小于绝缘膜MZ3的带隙且大于绝缘膜MZ5的带隙的绝缘膜MZ4。
与其中在绝缘膜MZ3和MZ5之间未提供绝缘膜MZ4的情况相比，在其中在绝缘膜MZ3和MZ5之间提供绝缘膜MZ4的情况中，可以将插入于电荷存储层(MZ2)与栅极电极(MG1或MG2)之间的叠置膜LM的厚度增加与绝缘膜MZ4的厚度对应的尺度。因而，通过在绝缘膜MZ3和MZ5之间提供绝缘膜MZ4，可以相应地增加叠置膜LM的厚度，而无需增加绝缘膜MZ3和MZ5中的每一个绝缘膜的厚度。由于绝缘膜MZ4的设置相应地允许叠置膜LM的厚度的增加，所以可以减少在擦除操作期间施加到绝缘膜MZ1的电位差并增加施加到叠置膜LM的电位差。因此，可以在擦除操作期间促进电荷(这里其为空穴)从栅极电极(MG1或MG2)向绝缘膜MZ2(电荷存储层)中的注入，同时抑制电荷(这里其为电子)从半导体衬底SB向绝缘膜MZ2(电荷存储层)中的注入。作为结果，可以改善存储器元件(MC1或MC2)的擦除特性。
在本实施例中，通过提供绝缘膜MZ4，可以相应地增加叠置膜LM的厚度。这允许绝缘膜MZ3和MZ5中的每一个绝缘膜的厚度的减小，同时允许叠置膜LM具有足够的厚度。由于将绝缘膜MZ4的带隙设定成小于绝缘膜MZ3的带隙，所以可以允许擦除操作期间电荷(这里其为空穴)从栅极电极(MG1或MG2)向绝缘膜MZ2(电荷存储层)中的容易注入。作为结果，可以改善例如擦除速度。此外，由于将绝缘膜MZ4的带隙设定成大于绝缘膜MZ5的带隙，所以在擦除操作期间从半导体衬底SB注入到栅极绝缘膜(绝缘膜MZ)并在其中朝向栅极电极(MG1或MG2)移动的每个电子不太可能形成电子空穴对。因此，可以抑制或防止其中由于电子空穴对的形成而切断栅极绝缘膜中的晶格(原子键)的现象。
也就是，通过在绝缘膜MZ3和MZ5之间提供绝缘膜MZ4并设定绝缘膜MZ4的带隙大于绝缘膜MZ5的带隙，抑制电子空穴对在绝缘膜MZ中的形成。此外，通过设定绝缘膜MZ4的带隙小于绝缘膜MZ3的带隙，增强在擦除操作期间电荷(这里其为空穴)从栅极电极(MG1或MG2)隧穿到绝缘膜MZ2中的可能性。这可以增加栅极绝缘膜的可靠性并且也改善擦除特性。因此，可以改善具有使用绝缘膜MZ的存储器元件(MC1或MC2)的半导体器件的可靠性。而且，可以改善具有使用绝缘膜MZ的存储器元件(MC1或MC2)的半导体器件的性能。
因而，在本实施例中，在具有电荷存储功能的绝缘膜MZ2与栅极电极(MG1或MG2)之间，插入包括绝缘膜MZ3、MZ4和MZ5的叠置膜LM，将绝缘膜MZ4的带隙设定成小于绝缘膜MZ3的带隙，以及将绝缘膜MZ5的带隙设定成小于绝缘膜MZ4的带隙。通过将具有大带隙的绝缘膜MZ3放置在与具有电荷存储功能的绝缘膜MZ2相邻的位置处，可以改善电荷保持特性(保持特性)。此外，通过将具有小带隙的绝缘膜MZ5放置在与栅极电极(MG1或MG2)相邻的位置处，使得在擦除操作期间电荷(这里其为空穴)从栅极电极(MG1或MG2)容易地注入到绝缘膜MZ中，以允许擦除特性的改善。而且，通过在叠置膜LM的中间层中设定小于绝缘膜MZ3的带隙且大于绝缘膜MZ5的带隙的绝缘膜MZ4的带隙，可以抑制或防止电子空穴对在绝缘膜MZ中的形成并且防止绝缘膜MZ的变差，同时防止在擦除操作期间从栅极电极(MG1或MG2)注入到绝缘膜MZ2的电荷的隧穿可能性的降低。因而，可以改善具有使用绝缘膜MZ的存储器元件(MC1或MC2)的半导体器件的性能。也可以改善具有使用绝缘膜MZ的存储器元件(MC1或MC2)的半导体器件的可靠性。
因而，在本实施例中，有创造性地修改用作存储器元件(MC1或MC2)的栅极绝缘膜的绝缘膜MZ的叠置结构的带隙结构，以由此改善具有存储器元件(MC1或MC2)的半导体器件的性能和可靠性。
同样，在本实施例中，为了提供上述带隙关系，使用下列材料用于绝缘膜MZ1、MZ2、MZ3、MZ4和MZ5。
也就是，绝缘膜MZ1由二氧化硅膜或氮氧化硅膜制成。绝缘膜MZ2由氮化硅膜制成。绝缘膜MZ3、MZ4和MZ5中的每一个由包含氧(O)和氮(N)中的至少一项以及硅(Si)作为构成元素的膜制成。绝缘膜MZ4的氮(N)浓度高于绝缘膜MZ3的氮(N)浓度。绝缘膜MZ5的氮(N)浓度高于绝缘膜MZ4的氮(N)浓度。
这里，氮化硅膜的带隙小于氮氧化硅膜的带隙。氮氧化硅膜的带隙小于二氧化硅膜的带隙。随着氮氧化硅膜的氮(N)浓度越高，氮氧化硅膜的带隙越小。因此，具有高氮浓度的氮氧化硅膜的带隙小于具有低氮浓度的氮氧化硅膜的带隙。注意，当提及特定膜的氮(N)浓度时，膜中的氮(N)浓度的原子百分比表示对应于膜的氮(N)浓度。例如，具有30at％氮(N)浓度的氮氧化硅膜具有比具有20at％氮(N)浓度的氮氧化硅膜更高(更大)的氮(N)浓度。
同样，绝缘膜MZ4的氮浓度高于绝缘膜MZ3的氮浓度，并且绝缘膜MZ5的氮浓度高于绝缘膜MZ4的氮浓度。换言之，绝缘膜MZ4中的氮(N)的成分比高于绝缘膜MZ3中的氮(N)的成分比，并且绝缘膜MZ5中的氮(N)的成分比高于绝缘膜MZ4中的氮(N)的成分比。再换言之，绝缘膜MZ4中的氮(N)含量高于绝缘膜MZ3中的氮(N)含量，并且绝缘膜MZ5中的氮(N)含量高于绝缘膜MZ4中的氮(N)含量。
在本实施例中，绝缘膜MZ3、MZ4、MZ5中的每一个被形成为包含氧(O)和氮(N)中的至少一项以及硅(Si)作为构成元素的膜，而绝缘膜MZ4的氮(N)浓度被设定成高于绝缘膜MZ3的氮(N)浓度，并且绝缘膜MZ5的氮(N)浓度被设定成高于绝缘膜MZ4的氮(N)浓度。这允许绝缘膜MZ4的带隙被设定成小于绝缘膜MZ3的带隙并且允许绝缘膜MZ5的带隙被设定成小于绝缘膜MZ4的带隙。此外，通过形成二氧化硅膜或氮氧化硅膜的绝缘膜MZ1、形成氮化硅膜的绝缘膜MZ2以及形成作为包含氧(O)和氮(N)中的至少一项以及硅(Si)作为构成元素的膜的绝缘膜MZ3，可以将绝缘膜MZ1和MZ3中的每一个绝缘膜的带隙都设定成大于绝缘膜MZ2的带隙。通过设置这样的带隙关系，可以获得上述效果。
同样，在本实施例中，绝缘膜MZ3、MZ4和MZ5中的每一个绝缘膜被形成为包含氧(O)和氮(N)中的至少一项以及硅(Si)作为构成元素的膜，绝缘膜MZ4的氮(N)浓度被设定成高于绝缘膜MZ3的氮(N)浓度，并且绝缘膜MZ5的氮(N)浓度被设定成高于绝缘膜MZ4的氮(N)浓度。二氧化硅膜、氮氧化硅膜和氮化硅膜中的每一项都对应于“包含氧(O)和氮(N)中的至少一项以及硅(Si)作为构成元素的膜”。这允许如下情况：其中绝缘膜MZ3和MZ4中的每一个绝缘膜都由氮氧化硅膜形成并且绝缘膜MZ4的氮(N)浓度被设定成高于绝缘膜MZ3的氮(N)浓度。因而，绝缘膜MZ4的带隙可以被设定成小于绝缘膜MZ3的带隙。这也允许如下情况：其中绝缘膜MZ4和MZ5中的每一个绝缘膜由氮氧化硅膜形成并且绝缘膜MZ5的氮(N)浓度被设定成高于绝缘膜MZ4的氮(N)浓度。因而，绝缘膜MZ5的带隙可以被设定成小于绝缘膜MZ4的带隙。
然而，就最大化地改善电荷保持特性而言，期望的是使与具有电荷存储功能的绝缘膜MZ2相邻的绝缘膜MZ3的带隙最大化。就在擦除操作期间允许电荷从栅极电极(MG1或MG2)向绝缘膜MZ中的容易注入而言，期望的是使与栅极电极相邻的绝缘膜MZ5的带隙最小化。因此，更优选的是，绝缘膜MZ3由二氧化硅膜制成，绝缘膜MZ4由氮氧化硅膜制成，并且绝缘膜MZ5由氮化硅膜制成。这是因为绝缘膜MZ3可以在由二氧化硅膜制成时比在由氮氧化硅膜制成时具有更大带隙，并且绝缘膜MZ5可以在由氮化硅膜制成时比在由氮氧化硅膜制成时具有更小带隙。
图39示出曲线图，其示出绝缘膜MZ中包括的绝缘膜MZ1、MZ2、MZ3、MZ4和MZ5中的每一个绝缘膜的氮(N)浓度分布的示例。图39的曲线图的横轴对应于在绝缘膜MZ的厚度方向上的位置。图39的纵轴对应于氮(N)浓度。图39的曲线图对应于其中绝缘膜MZ1由二氧化硅膜形成、绝缘膜MZ2由氮化硅膜形成、绝缘膜MZ3由二氧化硅膜形成、绝缘膜MZ4由氮氧化硅膜形成以及绝缘膜MZ5由氮化硅膜形成的情况。
当绝缘膜MZ1由氮氧化硅膜形成时，在图39的曲线图中，绝缘膜MZ1的氮浓度高于零且低于绝缘膜MZ2的氮浓度。当绝缘膜MZ3由氮氧化硅膜形成时，在图39的曲线图中，绝缘膜MZ3的氮浓度高于零且低于绝缘膜MZ4的氮浓度。当绝缘膜MZ5由氮氧化硅膜形成时，在图39的曲线图中，绝缘膜MZ5的氮浓度高于绝缘膜MZ4的氮浓度且低于绝缘膜MZ2的氮浓度。在任一情况中，在图39的曲线图中，保持有序关系，使得：绝缘膜MZ2的氮浓度高于绝缘膜MZ1和MZ3中的每一个绝缘膜的氮浓度，绝缘膜MZ4的氮浓度高于绝缘膜MZ3的氮浓度，绝缘膜MZ5的氮浓度高于绝缘膜MZ4的氮浓度。绝缘膜MZ5的优选氮浓度的示例包括不少于40at％(约40at％至57at％)的值。另一方面，绝缘膜MZ4的优选氮浓度的示例包括约10at％至30at％的值。
在其中如图39的曲线图中那样绝缘膜MZ2和MZ5中的每一个绝缘膜由氮化硅膜形成的情况中，当氮化硅膜的成分为Si3N4时，氮化硅膜的氮浓度约为57at％。然而，也可以存在其中氮化硅膜的成分比偏离理论配比Si3N4的情况。在这种情况下，氮化硅膜的氮浓度具有偏离于约57at％的值。也可以存在其中形成绝缘膜MZ2的氮化硅膜的成分比与形成绝缘膜MZ5的氮化硅膜的成分比不同的情况。
为了允许擦除操作期间电荷从栅极电极(MG1或MG2)向绝缘膜MZ中的容易注入，期望的是使与栅极电极相邻的绝缘膜MZ5的带隙最小化。因此，绝缘膜MZ5的带隙更优选地与具有电荷存储功能的绝缘膜MZ2相同或小于具有电荷存储功能的绝缘膜MZ2。这允许擦除操作期间电荷从栅极电极(MG1或MG2)向绝缘膜MZ中的容易注入。在其中绝缘膜MZ5由与绝缘膜MZ2相同类型的材料例如氮化硅膜形成的情况下，当绝缘膜MZ5也由氮化硅膜形成时，绝缘膜MZ5的带隙可以被设定成等于或小于具有电荷存储功能的绝缘膜MZ2的带隙。
注意，绝缘膜MZ2和MZ5中的每一个绝缘膜由氮化硅膜形成的情况下，通过将形成绝缘膜MZ5的氮化硅膜的硅(Si)成分比设定成高于形成绝缘膜MZ2的氮化硅膜的硅(Si)成分比，可以将绝缘膜MZ5的带隙设定成小于具有电荷存储功能的绝缘膜MZ2的带隙。这允许进一步减小绝缘膜MZ5的带隙。因此，可以允许擦除操作期间电荷从栅极电极(MG1或MG2)向绝缘膜MZ中的更容易注入。
这里，可以如下不同地进行陈述“形成绝缘膜MZ5的氮化硅膜中的硅成分比被设定成高于形成绝缘膜MZ2的氮化硅膜中的硅成分比”。也就是，形成绝缘膜MZ5的氮化硅膜中的硅(Si)浓度(表示为原子百分比)被设定成高于形成绝缘膜MZ2的氮化硅膜中的硅(Si)浓度(表示为原子百分比)。再换言之，当形成绝缘膜MZ5的氮化硅膜的成分表示为SixNy时的“x/(x+y)”值被设定成大于当形成绝缘膜MZ2的氮化硅膜的成分表示为SixNy时的“x/(x+y)”值。
在上述图37和图38所示的第二研究示例中，假设其中使用氮化硅膜作为与栅极电极MG201相邻的绝缘膜MZ204的情况。在这种情况下，就降低绝缘膜MZ204的带隙而言，使用氮化硅膜作为绝缘膜MZ204是有效的，但氮化硅膜具有捕获级。因此，当增加由氮化硅膜制成的绝缘膜MZ204的厚度时，在擦除操作期间从栅极电极MG201向绝缘膜MZ200中注入的电荷(这里为空穴)在到达预期用作电荷存储层的绝缘膜MZ202之前可能被绝缘膜MZ204捕获。这会降低执行擦除操作的容易性。也就是，在使用氮化硅膜作为绝缘膜MZ204的情况中，由氮化硅膜制成的绝缘膜MZ204的厚度的增加引起如下问题：不仅由于如上所述电子空穴对的形成导致栅极绝缘膜(绝缘膜MZ200)的可靠性变差，而且由于电荷从栅极电极MG201被由氮化硅膜制成的绝缘膜MZ204捕获导致使擦除特性变差。然而，由于如上所述叠置膜LM200需要具有足够厚度，当增加绝缘膜MZ203的厚度而不是减小由氮化硅膜制成的绝缘膜MZ204的厚度时，绝缘膜MZ203的增加的厚度起到减小在擦除操作期间隧穿通过具有大带隙的绝缘膜MZ203的可能性的作用。这会使擦除特性变差。
相比之下，在本实施例中，如上所述，在绝缘膜MZ3和MZ5之间插入绝缘膜MZ4。由于提供绝缘膜MZ4，所以相应地可以减小绝缘膜MZ5的厚度。作为结果，甚至当使用氮化硅膜作为绝缘膜MZ5时，也可以减小由氮化硅膜制成的绝缘膜MZ5的厚度。这可以抑制或防止如下现象：其中从栅极电极(MG1或MG2)注入到绝缘膜MZ中的电荷(这里为空穴)在到达具有电荷存储功能的绝缘膜MZ2之前被绝缘膜MZ5捕获。由于绝缘膜MZ4具有比绝缘膜MZ5的更低的氮(N)浓度，所以在其中比在绝缘膜MZ5中更不太可能形成捕获级。作为结果，即使当将其中可能形成捕获级的氮化硅膜用作与栅极电极(MG1或MG2)相邻的绝缘膜MZ5时，在无需增加绝缘膜MZ5的厚度的情况下提供的绝缘膜MZ4也抑制或防止电荷被绝缘膜MZ5和MZ4捕获，以允许适当地执行擦除操作。
因而，当使用与具有电荷存储功能的绝缘膜MZ2的材料相同类型的材料作为绝缘膜MZ5的材料时，在绝缘膜MZ3和MZ5之间的绝缘膜MZ4的设置不仅实现抑制或防止如上所述电子空穴对的形成并改善栅极绝缘膜(绝缘膜MZ)的可靠性的效果，而且实现抑制或防止电荷被绝缘膜MZ5捕获的现象的效果。
此外，本实施例当被应用于上述其中电荷从栅极电极(MG1或MG2)注入到绝缘膜MZ的绝缘膜MZ2中以执行对存储器元件(MC1或MC2)的擦除操作的情况时实现显著效果。这是因为，在本实施例中，通过有创造性地修改用于栅极绝缘膜的绝缘膜MZ的叠置结构，解决在其中电荷从栅极电极(MG1或MG2)注入到捕获绝缘膜(这里为绝缘膜MZ2)中以执行擦除操作的情况中可能出现的问题，以允许改善半导体器件的性能。
同样，在本实施例中，叠置膜LM的厚度更优选地大于绝缘膜MZ1的厚度。也就是，绝缘膜MZ3、MZ4和MZ5的相应厚度的总和更优选地大于绝缘膜MZ1的厚度。注意，当提及绝缘膜MZ1、MZ2、MZ3、MZ4或MZ5的厚度或叠置膜LM的厚度时，厚度指示在半导体衬底SB与栅极电极(MG1或MG2)之间的膜的厚度。
如上所述，在擦除操作期间，期望减小施加到绝缘膜MZ1的电位差并且因而抑制电荷(这里为电子)从半导体衬底SB向绝缘膜MZ中的注入。也期望增加被施加到叠置膜LM的电位差并且因而促进电荷(这里为空穴)从栅极电极(MG1或MG2)向绝缘膜MZ中的注入。从这个角度而言，叠置膜LM的厚度更优选地大于绝缘膜MZ1的厚度。作为结果，当在半导体衬底SB与栅极电极(MG1或MG2)之间施加擦除电压时，可以更可靠地抑制电荷(这里为电子)从半导体衬底SB向绝缘膜MZ中的注入。因此，可以更可靠地执行擦除操作。
在绝缘膜MZ3、MZ4和MZ5的相应厚度当中，绝缘膜MZ3的厚度最明显地影响电荷向具有电荷存储功能的绝缘膜MZ2中隧穿的可能性。因此，绝缘膜MZ3、MZ4和MZ5的相应厚度当中的绝缘膜MZ3的厚度的增加导致擦除特性的变差。因此，就允许非易失性存储器满意地执行其内在功能而言，期望实践中尽可能地避免绝缘膜MZ3的厚度的增加。
作为结果，在本实施例中，更优选的是将绝缘膜MZ3的厚度设定成绝缘膜MZ3、MZ4和MZ5的相应厚度中最小的。也就是，更优选的是绝缘膜MZ3的厚度小于绝缘膜MZ4的厚度且小于绝缘膜MZ5的厚度。这可以减小绝缘膜MZ3的厚度并因而增强擦除操作期间电荷(这里为空穴)向具有电荷存储功能的绝缘膜MZ2中隧穿的可能性，同时允许擦除特性的适当改善。因此，可以允许非易失性存储器更适当地执行其内在功能。
同样，如上所述，增加在绝缘膜MZ3、MZ4和MZ5的相应带隙当中具有最小带隙的绝缘膜MZ5的厚度可以增加由前述电子空穴对的形成导致的绝缘膜MZ的变差的可能性，并引起用作栅极绝缘膜的绝缘膜MZ的可靠性的变差。因此，期望不仅减小绝缘膜MZ3的厚度，而且减小绝缘膜MZ5的厚度。另一方面，绝缘膜MZ4既不与具有电荷存储功能的绝缘膜MZ2相邻、也不与栅极电极(MG1或MG2)相邻，并且具有小于绝缘膜MZ3的带隙且大于绝缘膜MZ5的带隙的带隙。因此，增加绝缘膜MZ4的厚度与增加绝缘膜MZ3的厚度或增加绝缘膜MZ5的厚度相比更不太可能引起不利。因此，期望使用绝缘膜MZ4来增加叠置膜LM的厚度。
因此，在本实施例中，更优选的是将绝缘膜MZ4的厚度设定成绝缘膜MZ3、MZ4和MZ5的相应厚度当中最大的。也就是，更优选的是，绝缘膜MZ4的厚度比绝缘膜MZ3的厚度更大并且比绝缘膜MZ5的厚度更大。这允许叠置膜LM具有足够的厚度，同时减小绝缘膜MZ3和MZ5的相应厚度。
同样，如上所述，为了增强在擦除操作期间电荷向绝缘膜MZ2中的隧穿的可能性，期望减小绝缘膜MZ3的厚度。从这个角度而言，绝缘膜MZ3的厚度更优选地不大于2nm。当绝缘膜MZ3的厚度为1nm时，绝缘膜MZ3可能被适当地形成。因此，绝缘膜MZ3的厚度最优选地在不小于1nm且不大于2nm、即1nm至2nm的范围中。
同样，如上所述，为了改善绝缘膜MZ的可靠性，期望减小绝缘膜MZ5的厚度。从这个角度而言，绝缘膜MZ5的厚度更优选地不大于3nm。当绝缘膜MZ5的厚度不小于2nm时，带隙可能被成功地形成。因此，绝缘膜MZ5的厚度最优选地在不小于2nm且不大于3nm、即2nm至3nm的范围中。
可以将绝缘膜MZ4的厚度设定为各种值，使得允许插入在用作捕获绝缘膜的绝缘膜MZ2与栅极电极(MG1或MG2)之间的叠置膜LM具有合适厚度。例如，可以将绝缘膜MZ4的厚度设定为约4nm至6nm。
(实施例2)
除了绝缘膜MZ中的绝缘膜MZ4具有不同配置之外，实施例2与上述实施例1基本相同。因此，实施例2中的每个存储器元件的配置与上述实施例1中的存储器元件MC1或MC2的配置相同，除了绝缘膜MZ4。因此，这里将主要描述与上述实施例1的不同之处。
图40是示出实施例2中的每个存储器元件的能带结构的说明性视图，并且对应于上述实施例1中的上述图32。类似于上述图32，图40示出沿着上述图2的线A-A的位置处的能带结构和沿着上述图16的线B-B的位置处的能带结构。
在上述实施例1中，如上述图32所示，绝缘膜MZ4的带隙基本恒定。也就是，绝缘膜MZ4的带隙基本恒定，而不管绝缘膜MZ4的厚度方向上的位置如何。绝缘膜MZ4的带隙小于绝缘膜MZ3的带隙且大于绝缘膜MZ5的带隙。
相比之下，在实施例2中，如同样可以从图40中可见的那样，绝缘膜MZ4的带隙在远离绝缘膜MZ3而朝向绝缘膜MZ5的方向上持续减小。也就是，当在厚度方向上查看绝缘膜MZ4的带隙时，绝缘膜MZ4的带隙在远离绝缘膜MZ3而朝向绝缘膜MZ5的方向上持续(逐渐或渐渐地)减小。换言之，在实施例2中，绝缘膜MZ4的带隙在远离绝缘膜MZ5而朝向绝缘膜MZ3的方向上持续增加。
也就是，在实施例2中，当在厚度方向上查看绝缘膜MZ4的带隙时，绝缘膜MZ4的带隙在绝缘膜MZ3和MZ4之间的界面附近处最大。随着从绝缘膜MZ3和MZ4之间的界面朝向绝缘膜MZ4和MZ5之间的界面的距离，绝缘膜MZ4的带隙持续减小。在绝缘膜MZ4和MZ5之间的界面附近，绝缘膜MZ4的带隙是最小的。
注意，绝缘膜MZ3和MZ5中的每一个绝缘膜的带隙都基本恒定，这对于上述实施例1和实施例2中的每一个而言是共同的。同样，绝缘膜MZ1和MZ2中的每一个绝缘膜的带隙都基本恒定，这对于上述实施例1和实施例2中的每一个而言是共同的。
绝缘膜MZ4的带隙小于绝缘膜MZ3的带隙且大于绝缘膜MZ5的带隙，这对于上述实施例1和实施例2中的每一个也是共同的。在实施例2中，绝缘膜MZ4的带隙在绝缘膜MZ3和MZ4之间的界面附近具有与绝缘膜MZ3的带隙基本相同的大小，但随着从其朝向绝缘膜MZ5的距离而持续减小。因此，可以这么说，绝缘膜MZ4的带隙小于绝缘膜MZ3的带隙。同样，在实施例2中，绝缘膜MZ4的带隙在绝缘膜MZ4和MZ5之间的界面附近具有大致等于绝缘膜MZ5的带隙的大小，但随着从其朝向绝缘膜MZ3的距离而持续增加。因此可以这么说，绝缘膜MZ4的带隙大于绝缘膜MZ5的带隙。因此可以这么说，同样在实施例2中，绝缘膜MZ4的带隙小于绝缘膜MZ3的带隙并且大于绝缘膜MZ5的带隙。
绝缘膜MZ4的这种带隙可以通过控制绝缘膜MZ4中的氮浓度分布来实现。
图41是曲线图，其示出实施例2中包括在绝缘膜MZ中的绝缘膜MZ1、MZ2、MZ3、MZ4和MZ5中的每一个绝缘膜中的氮(N)浓度分布的示例，这对应于上述实施例1中的上述图39。按照与上述图39的曲线图相同的方式，图41的曲线图的横轴对应于在绝缘膜MZ的厚度方向上的位置，而图41的曲线图的纵轴对应于氮(N)浓度。
图41的曲线图对应于其中绝缘膜MZ1由二氧化硅膜形成、绝缘膜MZ2由氮化硅膜形成、绝缘膜MZ3由二氧化硅膜形成以及绝缘膜MZ5由氮化硅膜形成的情况，这对于上述实施例1中的上述图39的曲线图是共同的。因此，绝缘膜MZ1、MZ2、MZ3和MZ5中的每一个绝缘膜中的氮浓度分布与上述实施例1中的上述图39的曲线图以及实施例2中的图41的曲线图中相同。也就是，在上述图39和图41的曲线图中的任一个中，绝缘膜MZ1在厚度方向上的氮浓度分布基本均匀，绝缘膜MZ2在厚度方向上的氮浓度分布基本均匀，绝缘膜MZ3在厚度方向上的氮浓度分布基本均匀，并且绝缘膜MZ5在厚度方向上的氮浓度分布基本均匀。上述实施例1中的上述图39的曲线图和图41的曲线图在绝缘膜MZ4中的氮浓度分布上是不同的。
也就是，在上述实施例1中的上述图39的曲线图中，绝缘膜MZ4在厚度方向上的氮浓度分布基本均匀。通过比较，在实施例2中的图41的曲线图中，绝缘膜MZ4的氮浓度在远离绝缘膜MZ3而朝向绝缘膜MZ5的方向上持续增加。也就是，在实施例2中的图41的曲线图中，绝缘膜MZ4在厚度方向上的氮浓度分布在远离绝缘膜MZ3而朝向绝缘膜MZ5的方向上持续(逐渐或渐渐地)增加。换言之，在实施例2中的图41的曲线图中，绝缘膜MZ4在厚度方向上的氮浓度分布在远离绝缘膜MZ5而朝向绝缘膜MZ3的方向上持续减小。
也就是，在实施例2中的图41的曲线图中，当在厚度方向上查看绝缘膜MZ4的氮浓度时，绝缘膜NZ4的氮浓度在绝缘膜MZ3和MZ4之间的界面附近是最低的并且随着从绝缘膜MZ3和MZ4之间的界面朝向绝缘膜MZ4和MZ5之间的界面的距离而持续增加。然后，在绝缘膜MZ4和MZ5之间的界面附近，绝缘膜MZ4的氮浓度在绝缘膜MZ4和MZ5之间的界面附近最高。
对于上述实施例1中的上述图39的曲线图以及实施例2中的图41的曲线图中的每一个而言共同的是，绝缘膜MZ4的氮浓度高于绝缘膜膜MZ3的氮浓度且低于绝缘膜MZ5的氮浓度。在实施例2中的图41的曲线图中，绝缘膜MZ4的氮浓度具有基本等于绝缘膜MZ3的在绝缘膜MZ3和MZ4之间的界面附近的氮浓度的值，但随着从其朝向绝缘膜MZ5的距离而持续增加。因此，可以这样说，绝缘膜MZ4的氮浓度高于绝缘膜MZ3的氮浓度。同样，在实施例2中的图41的曲线图中，绝缘膜MZ4的氮浓度具有基本等于绝缘膜MZ5的在绝缘膜MZ4和MZ5之间的界面附近的氮浓度的值，但随着从其朝向绝缘膜MZ3的距离而持续减小。因此，可以这样说，绝缘膜MZ4的氮浓度低于绝缘膜MZ5的氮浓度。作为结果，在其中同样在实施例2中绝缘膜MZ3、MZ4和MZ5中的每一个绝缘膜均由包含氧(O)和氮(N)中的至少一项以及硅(Si)作为构成元素的膜形成的情况中，以与上述实施例1相同的方式，可以这样说，绝缘膜MZ4的氮浓度高于绝缘膜MZ3的氮浓度且低于绝缘膜MZ5的氮浓度。
接下来，将对实施例2中形成绝缘膜MZ的步骤的示例给出描述。
在实施例2中，在形成绝缘膜MZ的步骤中，形成绝缘膜MZ1的步骤、形成绝缘膜MZ2的步骤、形成绝缘膜MZ3的步骤和形成绝缘膜MZ5的步骤可以与上述实施例1中的相同，但形成绝缘膜MZ4的步骤不同于上述实施例1中。因此，这里将仅描述形成绝缘膜MZ4的步骤。
同样在实施例2中，以与上述实施例1中相同的方式，在绝缘膜MZ3之上形成绝缘膜MZ4。绝缘膜MZ4由氮氧化硅膜制成并且可以使用LPCVD等来形成。此时，可以将膜沉积温度设定为例如约600℃到800℃。作为膜沉积气体，例如可以使用二氯甲硅烷(H2SiCl2)来作为硅源(硅源气体)，可以使用一氧化二氮(N2O)来作为氧源(氧源气体)，并且可以使用氨气(NH3)来作为氮源(氮源气体)。然而，在绝缘膜MZ4的沉积的开始，将引入到其中放置半导体衬底SB的膜沉积腔室中的氨气(NH3)气体的流动速率设定为零，而将引入到膜沉积腔室的一氧化二氮(N2O)气体的流动速率设定为预定值。然后，随着绝缘膜MZ4的沉积进行，氨气(NH3)气体的流动速率逐渐地持续增加，而一氧化二氮(N2O)气体的流动速率逐渐地持续减小。在当绝缘膜MZ4的沉积结束时，一氧化二氮(N2O)气体的流动速率被控制为零。因而，绝缘膜MZ4被形成。然后，在绝缘膜MZ4之上形成绝缘膜MZ5。用于绝缘膜MZ5的形成方法可以与上述实施例1中的相同。以此方式，可以形成由氮氧化硅膜制成的且具有在远离绝缘膜MZ3而朝向绝缘膜MZ5的方向上持续增加的氮浓度的绝缘膜MZ4。
注意，在稍后描述的实施例3中所示的情况中，随着绝缘膜MZ4的沉积进行，氨气(NH3)气体的流动速率可以适当地逐步增加，而一氧化二氮(N2O)气体的流动速率可以与之结合地适当地逐步减小。
同样在实施例2中，可以获得与在上述实施例1中获得的相同的效果。此外，可以进一步得到以下效果。
也就是，如从上述实施例1中的上述图32中所示的能带结构与实施例2中的图40中所示的能带结构之间的对比可见，与上述图32所示的能带结构中相比，在图40所示的能带结构中电荷(这里为空穴)更容易从栅极电极(MG1或MG2)注入到具有电荷存储功能的绝缘膜MZ2中。也就是，在上述图32所示的能带结构中，由于在绝缘膜MZ5和MZ4之间形成的能量势垒(价带能量势垒)高，所以从栅极电极(MG1或MG2)注入的电荷(这里其为空穴)的隧穿现象被能量势垒抑制，使得隧穿的可能性因此较低。相比之下，在图40所示的能带结构中，绝缘膜MZ4的带隙在远离绝缘膜MZ5而朝向绝缘膜MZ3的方向上持续增加。作为结果，在绝缘膜MZ5和MZ4之间没有形成高能量势垒(价带能量势垒)，并且因此可以增加从栅极电极(MG1或MG2)注入的电荷(这里其为空穴)的隧穿的可靠性。因此，与上述实施例1相比，实施例2可以进一步改善擦除特性，并且可以进一步改善例如擦除速度。
(实施例3)
实施例3与上述实施例1基本相同，除了绝缘膜MZ中的绝缘膜MZ4具有不同配置。因此，本实施例中的存储器元件中的每一个存储器元件的配置与上述实施例1中的存储器元件MC1或MC2的配置相同，除了绝缘膜MZ4。因此，将主要描述与上述实施例1的不同之处。
图42是示出实施例3中的存储器元件中的每一个存储器元件的能带结构的说明性视图，并且对应于上述实施例1中的上述图32且对应于上述实施例2中的上述图40。与上述图32和图40类似，图42示出在沿着上述图2中的线A-A的位置处的能带结构以及在沿着上述图16中的线B-B的位置处的能带结构。
在上述实施例1中，如上述图32所示，绝缘膜MZ4的带隙基本恒定。在上述实施例2中，如上述图40中所示，绝缘膜MZ4的带隙在远离绝缘膜MZ3而朝向绝缘膜MZ5的方向上持续减小。
相比之下，在实施例3中，同样如从图42中可见的，绝缘膜MZ4的带隙在远离绝缘膜MZ3而朝向绝缘膜MZ5的方向上逐步减小。也就是，当在厚度方向上查看绝缘膜MZ4的带隙时，绝缘膜MZ4的带隙在远离绝缘膜MZ3而朝向绝缘膜MZ5的方向上逐步减小。换言之，在实施例3中，绝缘膜MZ4的带隙在远离绝缘膜MZ5而朝向绝缘膜MZ3的方向上逐步增加。
也就是，在实施例3中，当在厚度方向上查看绝缘膜MZ4的带隙时，绝缘膜MZ4的带隙在绝缘膜MZ3和MZ4之间的界面附近中是最大的。随着从绝缘膜MZ3和MZ4之间的界面朝向绝缘膜MZ4和MZ5之间的界面的距离，绝缘膜MZ4的带隙逐步减小。在绝缘膜MZ4和MZ5之间的界面附近，绝缘膜MZ4的带隙是最小的。
同样在实施例3中，绝缘膜MZ1、MZ2、MZ3、MZ5的相应带隙与上述实施例1和实施例2中相同，所以这里省略其描述。
绝缘膜MZ4的带隙小于绝缘膜MZ3的带隙且大于绝缘膜MZ5的带隙，这对于实施例3以及上述实施例1和实施例2中的每一个实施例而言也是共同的。在图42中，绝缘膜MZ4的带隙在远离绝缘膜MZ3而朝向绝缘膜MZ5的方向上逐步减小。然而，形成该逐步配置的步骤的数目不限于图42所示的情况中的那样，而可以不同地进行改变。
绝缘膜MZ4的这种带隙可以通过控制绝缘膜MZ4中的氮(N)浓度分布来实现。
图43是示出实施例3中的包括在绝缘膜MZ中的绝缘膜MZ1、MZ2、MZ3、MZ4和MZ5中的每一个绝缘膜中的氮(N)浓度分布的示例的曲线图，其对应于上述实施例1中的上述图39并且对应于上述实施例2中的上述图41。以与上述图39和图41中所示的每个曲线图中相同的方式，图43的曲线图的横轴对应于在绝缘膜MZ的厚度方向上的位置，并且图43的曲线图的纵轴对应于氮(N)浓度。
图43的曲线图对应于其中绝缘膜MZ1由二氧化硅膜形成、绝缘膜MZ2由氮化硅膜形成、绝缘膜MZ3由二氧化硅膜形成以及绝缘膜MZ5由氮化硅膜形成的情况，这对于上述实施例1中的上述图39的曲线图和上述实施例2中的上述图41的曲线图中的每一个曲线图而言是共同的。因此，在绝缘膜MZ1、MZ2、MZ3和MZ5的每一个绝缘膜中的氮浓度分布与上述实施例1中的上述图39的曲线图、上述实施例2中的上述图41的曲线图以及实施例3中的图43的曲线图中的相同。实施例3中的图43的曲线图与上述实施例1中的上述图39的曲线图和上述实施例2中的上述图41的曲线图的不同之处在于，绝缘膜MZ4中的氮浓度分布。
在实施例3中的图43的曲线图中，绝缘膜MZ4的氮浓度在远离绝缘膜MZ3而朝向绝缘膜MZ5的方向上逐步增加。也就是，在实施例3中的图43的曲线图中，绝缘膜MZ4在厚度方向上的氮浓度分布在远离绝缘膜MZ3而朝向绝缘膜MZ5的方向上逐步增加。换言之，在实施例3中的图43的曲线图中，绝缘膜MZ4在厚度方向上的氮浓度分布在远离绝缘膜MZ5而朝向绝缘膜MZ3的方向上逐步减小。
对于上述实施例1中的上述图39的曲线图、上述实施例2中的上述图41的曲线图以及实施例3中的图43的曲线图而言共同的是，绝缘膜MZ4的氮浓度高于绝缘膜MZ3的氮浓度且低于绝缘膜MZ5的氮浓度。因此，同样在实施例3中，在绝缘膜MZ3、MZ4和MZ5中的每一个绝缘膜由包含氧(O)和氮(N)中的至少一项以及硅(Si)作为构成元素的膜形成的情况下，以与上述实施例1和实施例2相同的方式，可以这样说，绝缘膜MZ4的氮浓度高于绝缘膜MZ3的氮浓度且低于绝缘膜MZ5的氮浓度。
同样在实施例3中，可以获得与在上述实施例1中获得的基本相同的效果。此外，可以进一步获得以下效果。
也就是，在实施例3中的图42所示的能带结构中，绝缘膜MZ4中的带隙在远离绝缘膜MZ5而朝向绝缘膜MZ3的方向上逐步增加。作为结果，在绝缘膜MZ5和MZ4之间不形成高能量势垒(价带能量势垒)。因此，在擦除操作期间电荷(这里其为空穴)更容易地从栅极电极(MG1或MG2)注入到具有电荷存储功能的绝缘膜MZ2中，并且可以因此增加从栅极电极(MG1或MG2)注入的电荷(这里其为空穴)的隧穿的可能性。因此，与上述实施例1相比，实施例3可以进一步改善擦除特性，并且可以进一步改善例如擦除速度。
将实施例3与上述实施例2进行组合也是可以的。在这种情况下，同时地存在其中绝缘膜MZ4的带隙在从绝缘膜MZ3朝向绝缘膜MZ5的方向上持续减小的区域和其中绝缘膜MZ4的带隙在远离绝缘膜MZ3朝向绝缘膜MZ5的方向上逐步减小的区域。
(实施例4)
实施例4与上述实施例1基本相同，除了绝缘膜MZ具有不同的配置。因此，实施例4中的存储器元件中的每一个存储器元件的配置与上述实施例1中的存储器元件MC1或MC2的配置相同，除了绝缘膜MZ。因此，将主要描述与上述实施例1的不同之处。注意，作为附图，图2、图6、图16、图32等也可以在实施例4中被适当地参考。
在实施例4中，绝缘膜MZ中的绝缘膜MZ1、MZ2、MZ3、MZ4和MZ5中的每一个绝缘膜都由高介电常数绝缘膜形成。注意，在本申请中，当提及高介电常数绝缘膜、高介电常数膜、高k膜或高介电常数栅极绝缘膜时，其意指具有比氮化硅膜的介电常数更高的介电常数(特定介电率)的膜。
实施例4与上述实施例1同样共同的是，绝缘膜MZ由包括绝缘膜MZ1、在绝缘膜MZ1之上形成的绝缘膜MZ2、在绝缘膜MZ2之上形成的绝缘膜MZ3、在绝缘膜MZ3之上形成的绝缘膜MZ4以及在绝缘膜MZ4之上形成的绝缘膜MZ5的叠置膜制成。此外，实施例4与上述实施例1同样共同的是，绝缘膜MZ2具有电荷存储功能以及在绝缘膜MZ1、MZ2、MZ3、MZ4和MZ5之间的带隙关系。也就是，同样在实施例4中，绝缘膜MZ1和MZ3中的每一个绝缘膜的带隙都大于绝缘膜MZ2的带隙，绝缘膜MZ4的带隙小于绝缘膜MZ3的带隙，以及绝缘膜MZ5的带隙小于绝缘膜MZ4的带隙。同样在实施例4中，绝缘膜MZ4的带隙可以以与上述实施例2中相同的方式在远离绝缘膜MZ3而朝向绝缘膜MZ5的方向上持续减小，或者可以以与上述实施例3中相同的方式在远离绝缘膜MZ3而朝向绝缘膜MZ5的方向上逐步减小。
然而，在实施例4中，包括在绝缘膜MZ中的绝缘膜MZ1、MZ2、MZ3、MZ4和MZ5中的每一个绝缘膜都由高介电常数膜形成。因而，形成绝缘膜MZ1、MZ2、MZ3、MZ4和MZ5中的每一个绝缘膜的材料都不同于上述实施例1中。
具体而言，在实施例4中，绝缘膜MZ1由氧化铝膜(典型地为Al2O3膜)制成，绝缘膜MZ2由氧化铪膜(典型地为HfO2膜)制成，绝缘膜MZ3由氧化铝膜(典型地为Al2O3膜)制成，以及绝缘膜MZ4由铝酸铪膜(典型地为HfAlO膜)制成。另一方面，绝缘膜MZ5由氧化铪膜(典型地为HfO2膜)制成。可以将均具有比氮化硅的介电常数更高的介电常数的氧化铝膜、氧化铪膜、氧化铝膜和氧化铝铪膜视为高介电常数绝缘膜。注意，铝酸铪膜(HfAlO膜)包含铪(Hf)、铝(Al)和氧(O)作为构成元素。铝酸铪膜也被称为氧化铝铪膜。
氧化铝膜的带隙大于氧化铪膜的带隙。铝酸铪膜的带隙小于氧化铝膜的带隙且大于氧化铪膜的带隙。因此，通过使用上述用于绝缘膜MZ1、MZ2、MZ3、MZ4和MZ5的材料，可以设置绝缘膜MZ1和MZ3中的每一个绝缘膜的带隙都大于绝缘膜MZ2的带隙，设置绝缘膜MZ4的带隙小于绝缘膜MZ3的带隙，并设置绝缘膜MZ5的带隙小于绝缘膜MZ4的带隙。
同样在实施例4中，可以获得与在上述实施例1中获得的基本相同的效果。此外，也可以获得以下效果。
也就是，在实施例4中，通过使用高介电常数绝缘膜作为包括在栅极绝缘膜中的绝缘膜MZ1、MZ2、MZ3、MZ4和MZ5中的每一个绝缘膜，可以使栅极绝缘膜的EOT(等效氧化物厚度)减小到比在其中未使用高介电常数绝缘膜的情况中更小。这因此允许操作电压(写入电压或擦除电压)的降低等。这也允许存储器元件中的每一个存储器元件的操作速度的改善以及功率消耗的降低。此外，由于甚至在低驱动电压下也可以减少写入数据和擦除数据所需的时间，所以可以增加数据处理速度。因此，可以进一步改善具有存储器元件的半导体器件的性能。
同样在实施例4中，通过使用高介电常数绝缘膜作为在栅极绝缘膜中包括的绝缘膜MZ1、MZ2、MZ3、MZ4和MZ5，也可以将绝缘膜MZ1、MZ2、MZ3、MZ4和MZ5的相应物理厚度增加(扩大)为比在其中未使用高介电常数膜的情况中更大，同时减小栅极绝缘膜的EOT。作为结果，更容易地防止由于例如泄漏导致的电荷保持特性(保持特性)的变差。因此，可以进一步改善具有存储器元件的半导体器件的性能。
在实施例4中，已经对其中使用高介电常数绝缘膜作为包括在绝缘膜MZ中的绝缘膜MZ1、MZ2、MZ3、MZ4和MZ5中的每一个绝缘膜的情况给出描述。然而，在另一实施例中，作为在绝缘膜MZ中包括的绝缘膜MZ1、MZ2、MZ3、MZ4和MZ5，也可以同时地使用高介电常数绝缘膜和除了高介电常数绝缘膜外的绝缘膜。例如，在实施例4中，也可以使用如上所述的高介电常数绝缘膜作为绝缘膜MZ2、MZ4和MZ5，并且使用二氧化硅膜作为绝缘膜MZ1和MZ3。备选地，在实施例4中，也可以例如使用如上所述的高介电常数绝缘膜作为绝缘膜MZ1、MZ3和MZ4，并且使用氮化硅膜作为绝缘膜MZ2和MZ5。另外，在实施例4中，也可以例如使用如上所述的高介电常数绝缘膜作为绝缘膜MZ1、MZ2、MZ3和MZ5，并且使用氮氧化硅膜作为绝缘膜MZ4。
因此，当从全面的角度来看实施例4时，包括在绝缘膜MZ中的绝缘膜MZ1、MZ2、MZ3、MZ4和MZ5中的至少一个绝缘膜由高介电常数绝缘膜制成。高介电常数绝缘膜的使用可以因此降低栅极绝缘膜的EOT，以允许每个存储器元件等的操作电压的降低。这也允许每个存储器元件的操作速度的改善和功率消耗的降低。此外，由于即使在低驱动电压的情况下也可以减少写入数据或擦除数据所需的时间，所以可以增加数据处理速度。因此，可以进一步改善具有存储器元件的半导体器件的性能。
接下来，将对实施例4中的形成绝缘膜MZ的步骤的示例给出描述。
可以使用例如TMA(三甲基铝)和O3(臭氧)或H2O(水蒸汽)作为材料气体等、使用ALD(原子层沉积)方法来形成氧化铝膜(这里在形成绝缘膜MZ1的步骤以及形成绝缘膜MZ3的步骤中)。此时，可以将膜沉积温度设定为例如约200℃至400℃。在这种情况下，TMA是铝源(铝源气体)，并且O3或H2O是氧源(氧源气体)。可以使用例如HfCl4以及O3或H2O作为材料气体等、使用ALD方法来形成氧化铪膜(这里其为绝缘膜MZ2和MZ5中的每一个)。此时，可以将膜沉积温度设定为例如约200℃至400℃。在这种情况下，HfCl4是铪源(铪源气体)以及O3或H2O是氧源(氧源气体)。备选地，也可以使用TDMAH(四(二甲基氨基)铪)和O3或O2作为材料气体等、使用MOCVD(金属有机化学气相沉积)方法来形成氧化铪膜(这里为绝缘膜MZ2和MZ5中的每一个绝缘膜)。此时，可以将膜沉积温度设定为例如约300℃到500℃。在这种情况下，TDMAH是铪源(铪源气体)，并且O3或O2为氧源(氧源气体)。可以使用均如上所述的铪源气体、铝源气体和氧源气体，在允许获得预期成分比的铝酸铪膜的气流速率下，使用ALD方法、MOCVD方法等来形成铝酸铪膜(这里为绝缘膜MZ4)。
实施例5也可以应用于上述实施例2。在这种情况下，在实施例4中的使用高介电常数绝缘膜的绝缘膜MZ中，绝缘膜MZ4的带隙在远离绝缘膜MZ3而朝向绝缘膜MZ5的方向上持续减小。为了实现这一点，绝缘膜MZ4例如由铝酸铪膜(HfAlO膜)形成，并且当形成绝缘膜MZ4的铝酸铪膜(HfAlO膜)的成分表示为HfxAlyOz时的x/(x+y)值在远离绝缘膜MZ3而朝向绝缘膜MZ5的方向上持续增加。这是因为，随着Al的成分比在铝酸铪膜(HfAlO膜)中减小以增加其中Hf的成分比，即随着当成分表示为HfxAlyOz时的x/(x+y)值增加，带隙减小。
备选地，实施例4也可以应用于上述实施例3。在这种情况下，在使用高介电常数绝缘膜的实施例4中的绝缘膜MZ中，绝缘膜MZ4的带隙在远离绝缘膜MZ3而朝向绝缘膜MZ5的方向上逐步减小。为了实现这一点，绝缘膜MZ4例如由铝酸铪膜(HfAlO膜)形成，并且当形成绝缘膜MZ4的铝酸铪膜(HfAlO膜)的成分表示为HfxAlyOz时的x/(x+y)值在远离绝缘膜MZ3而朝向绝缘膜MZ5的方向上逐步增加。这是因为，随着Al的成分比在铝酸铪膜(HfAlO膜)中减小以增加其中Hf的成分比，即随着当成分表示为HfxAlyOz时的x/(x+y)值增加，带隙减小。
当实施例4应用于上述实施例2或实施例3时，可以如下形成例如由铝酸铪膜(HfAlO膜)制成的绝缘膜MZ4。
使用TMA作为铝源(铝源气体)、使用TDMAH作为铪源(铪源气体)并使用O3作为氧源(氧源气体)，使用ALD方法来沉积用作绝缘膜MZ4的铝酸铪膜(HfAlO膜)。在这种情况下，由于使用ALD方法，在铝酸铪膜的沉积的开始处，交替地执行将TMA气体引入到膜沉积腔室中的步骤和将O3气体引入到膜沉积腔室中的步骤。然而，在各个步骤之间，执行利用稀少气体(惰性气体)吹扫膜沉积腔室的内部的步骤。然后，除了将TMA气体引入到膜沉积腔室中的步骤以及将O3气体引入到膜沉积腔室中的步骤之外，也执行将TDMAH气体引入到膜沉积腔室中的步骤。随着绝缘膜MZ4的沉积进行，将TDMAH气体引入到膜沉积腔室中的步骤的百分比(比率)增加。因而，由铝酸铪膜(HfAlO膜)制成的绝缘膜MZ4得以沉积。在所沉积的铝酸铪膜(HfAlO膜)中，当成分表示为HfxAlyOz时的x/(x+y)值在从绝缘膜MZ3向上的方向(即朝向绝缘膜MZ5)中逐渐地增加。取决于变化将TMA气体引入到膜沉积腔室中的步骤和将TDMAG气体引入到膜沉积腔室中的步骤之间的比率的方式，当成分表示为HfxAlyOz时的x/(x+y)值在远离绝缘膜MZ3而朝向绝缘膜MZ5的方向上持续地或逐步地增加。
在上述实施例1至实施例4中，插入在具有电荷存储功能的绝缘膜MZ2与栅极电极(MG1或MG2)之间的叠置膜LM由三层的绝缘膜MZ3、MZ4、MZ5形成。然而，在另一形式中，插入于具有电荷存储功能的绝缘膜MZ2与栅极电极(MG1或MG2)之间的叠置膜LM也可以由四层或更多层的绝缘膜形成。当叠置膜LM由四层或更多层的绝缘膜形成时，包括在叠置膜LM中的每个绝缘膜的带隙随着该绝缘膜更靠近绝缘膜MZ2而更大，并且随着该绝缘膜更靠近栅极电极(MG1或MG2)而更小。当叠置膜LM由例如按照与绝缘膜MZ2的距离增加的顺序依次叠置的总共四层的第一层绝缘膜、第二层绝缘膜、第三层绝缘膜和第四层绝缘膜形成时，第一层绝缘膜、第二层绝缘膜、第三层绝缘膜和第四层绝缘膜的带隙以此顺序逐渐变小。然而，包括在叠置膜LM中的第一层绝缘膜的带隙大于具有电荷存储功能的绝缘膜MZ2的带隙。备选地，当叠置膜LM由例如按照与绝缘膜MZ2的距离增加的顺序依次叠置的总共五层的第一层绝缘膜、第二层绝缘膜、第三层绝缘膜、第四层绝缘膜和第五层绝缘膜时，第一层绝缘膜、第二层绝缘膜、第三层绝缘膜、第四层绝缘膜和第五层绝缘膜的带隙以此顺序逐渐变小。然而，包括在叠置膜LM中的第一层绝缘膜的带隙大于具有电荷存储功能的绝缘膜MZ2的带隙。
插入在具有电荷存储功能的绝缘膜MZ2与栅极电极(MG1或MG2)之间的叠置膜LM由四层或更多层的绝缘膜形成的情况对应于其中绝缘膜MZ4由两层或更多层的绝缘膜形成的情况。因此，在另一形式中，也可以形成包括两层或更多层绝缘膜的叠置膜的绝缘膜MZ4。当绝缘膜MZ4由包括两层或更多层绝缘膜的叠置膜形成时，包括在绝缘膜MZ4中的每个绝缘膜的带隙随着该绝缘膜更靠近绝缘膜MZ3而更大，并且随着该绝缘膜更靠近绝缘膜MZ5而更小。例如，假设其中绝缘膜MZ4由按照与绝缘膜MZ3的距离增加的顺序依次叠置的总共两层的第一层绝缘膜和第二层绝缘膜形成的情况。在这种情况下，包括在绝缘膜MZ4中的第一层绝缘膜的带隙小于绝缘膜MZ3的带隙且大于包括在绝缘膜MZ4中的第二层绝缘膜的带隙。包括在绝缘膜MZ4中的第二层绝缘膜的带隙小于包括在绝缘膜MZ4中的第一层绝缘膜的带隙且大于绝缘膜MZ5的带隙。备选地，也假设如下情况：其中绝缘膜MZ4例如由按照与绝缘膜MZ3的距离增加的顺序依次叠置的总共三层的第一层绝缘膜、第二层绝缘膜和第三层绝缘膜形成。在这种情况下，包括在绝缘膜MZ4中的第一层绝缘膜的带隙小于绝缘膜MZ3的带隙且大于包括在绝缘膜MZ4中的第二层绝缘膜的带隙。包括在绝缘膜MZ4中的第二层绝缘膜的带隙小于包括在绝缘膜MZ4中的第一层绝缘膜的带隙且大于包括在绝缘膜MZ4中的第三层绝缘膜的带隙。包括在绝缘膜MZ4中的第三层绝缘膜的带隙小于包括在绝缘膜MZ4中的第二层绝缘膜的带隙且大于绝缘膜MZ5的带隙。
尽管至此基于本发明的实施例具体描述了本发明人所实现的本发明，但本发明并不限于前述实施例。将理解到的是，可以在本发明的范围内对本发明进行各种改变和修改，而不脱离本发明的精神。

Claims (20)

1.一种半导体器件，包括：
半导体衬底；
用于存储器元件的栅极绝缘膜，形成在所述半导体衬底之上；以及
用于所述存储器元件的栅极电极，形成在所述栅极绝缘膜之上，
其中所述栅极绝缘膜包括第一绝缘膜、在所述第一绝缘膜之上的第二绝缘膜、在所述第二绝缘膜之上的第三绝缘膜、在所述第三绝缘膜之上的第四绝缘膜以及在所述第四绝缘膜之上的第五绝缘膜，
其中所述第二绝缘膜具有电荷存储功能，以及
其中所述第一绝缘膜和所述第三绝缘膜中的每一个绝缘膜的带隙都大于所述第二绝缘膜的带隙，所述第四绝缘膜的带隙小于所述第三绝缘膜的带隙，并且所述第五绝缘膜的带隙小于所述第四绝缘膜的带隙。
2.根据权利要求1所述的半导体器件，
其中所述第一绝缘膜由二氧化硅膜或氮氧化硅膜制成，
其中所述第二绝缘膜由氮化硅膜制成，
其中所述第三绝缘膜、所述第四绝缘膜和所述第五绝缘膜中的每一个绝缘膜都由包含氮和氧中的至少一项以及硅作为构成元素的膜制成，
其中所述第四绝缘膜的氮浓度高于所述第三绝缘膜的氮浓度，以及
其中所述第五绝缘膜的氮浓度高于所述第四绝缘膜的氮浓度。
3.根据权利要求2所述的半导体器件，
其中所述第三绝缘膜由二氧化硅膜制成，
其中所述第四绝缘膜由氮氧化硅膜制成，以及
其中所述第五绝缘膜由氮化硅膜制成。
4.根据权利要求1所述的半导体器件，
其中所述第五绝缘膜的带隙与所述第二绝缘膜的带隙相同，或小于所述第二绝缘膜的带隙。
5.根据权利要求1所述的半导体器件，
其中所述第四绝缘膜的带隙在远离所述第三绝缘膜而朝向所述第五绝缘膜的方向上持续减小。
6.根据权利要求2所述的半导体器件，
其中所述第四绝缘膜的氮浓度在远离所述第三绝缘膜而朝向所述第五绝缘膜的方向上持续增加。
7.根据权利要求1所述的半导体器件，
其中所述第四绝缘膜的带隙在远离所述第三绝缘膜而朝向所述第五绝缘膜的方向上逐步减小。
8.根据权利要求2所述的半导体器件，
其中所述第四绝缘膜的氮浓度在远离所述第三绝缘膜而朝向所述第五绝缘膜的方向上逐步增加。
9.根据权利要求1所述的半导体器件，
其中所述第一绝缘膜、所述第二绝缘膜、所述第三绝缘膜、所述第四绝缘膜和所述第五绝缘膜中的至少一个绝缘膜为高介电常数绝缘膜。
10.根据权利要求1所述的半导体器件，进一步包括：
半导体区域，形成在所述半导体衬底中，各自用于所述存储器元件的源极或漏极。
11.根据权利要求1所述的半导体器件，
其中电荷被从所述栅极电极注入到所述栅极绝缘膜的所述第二绝缘膜中，以执行对所述存储器元件的擦除操作。
12.根据权利要求1所述的半导体器件，
其中所述第三绝缘膜的厚度、所述第四绝缘膜的厚度和所述第五绝缘膜的厚度的总和大于所述第一绝缘膜的厚度。
13.根据权利要求1所述的半导体器件，
其中所述第三绝缘膜的厚度小于所述第四绝缘膜的厚度且小于所述第五绝缘膜的厚度。
14.根据权利要求13所述的半导体器件，
其中所述第四绝缘膜的厚度大于所述第三绝缘膜的厚度且大于所述第五绝缘膜的厚度。
15.一种半导体器件，包括：
半导体衬底；
用于存储器元件的栅极绝缘膜，形成在所述半导体衬底之上；以及
用于所述存储器元件的栅极电极，形成在所述栅极绝缘膜之上，
其中所述栅极绝缘膜包括第一绝缘膜、在所述第一绝缘膜之上的第二绝缘膜、在所述第二绝缘膜之上的第三绝缘膜、在所述第三绝缘膜之上的第四绝缘膜以及在所述第四绝缘膜之上的第五绝缘膜，
其中所述第二绝缘膜具有电荷存储功能，
其中所述第一绝缘膜由二氧化硅膜或氮氧化硅膜制成，
其中所述第二绝缘膜由氮化硅膜制成，
其中所述第三绝缘膜、所述第四绝缘膜和所述第五绝缘膜中的每一个绝缘膜由包含氮和氧中的至少一项以及硅作为构成元素的膜制成，
其中所述第四绝缘膜的氮浓度高于所述第三绝缘膜的氮浓度，以及
其中所述第五绝缘膜的氮浓度高于所述第四绝缘膜的氮浓度。
16.根据权利要求15所述的半导体器件，
其中所述第三绝缘膜由二氧化硅膜制成，
其中所述第四绝缘膜由氮氧化硅膜制成，以及
其中所述第五绝缘膜由氮化硅膜制成。
17.根据权利要求15所述的半导体器件，
其中所述第四绝缘膜的氮浓度在远离所述第三绝缘膜而朝向所述第五绝缘膜的方向上持续增加。
18.根据权利要求15所述的半导体器件，
其中所述第四绝缘膜的氮浓度在远离所述第三绝缘膜而朝向所述第五绝缘膜的方向上逐步增加。
19.一种制造包括存储器元件的半导体器件的方法，所述方法包括以下步骤：
(a)提供半导体衬底；
(b)在所述半导体衬底之上形成用于所述存储器元件的栅极绝缘膜的叠置膜，所述叠置膜包括第一绝缘膜、在所述第一绝缘膜之上的第二绝缘膜、在所述第二绝缘膜之上的第三绝缘膜、在所述第三绝缘膜之上的第四绝缘膜以及在所述第四绝缘膜之上的第五绝缘膜；以及
(c)在所述叠置膜之上形成用于所述存储器元件的栅极电极，
其中所述第二绝缘膜具有电荷存储功能，
其中所述第一绝缘膜由二氧化硅膜或氮氧化硅膜制成，
其中所述第二绝缘膜由氮化硅膜制成，
其中所述第三绝缘膜、所述第四绝缘膜和所述第五绝缘膜中的每一个绝缘膜由包含氮和氧中的至少一项以及硅作为构成元素的膜制成，
其中所述第四绝缘膜的氮浓度高于所述第三绝缘膜的氮浓度，以及
其中所述第五绝缘膜的氮浓度高于所述第四绝缘膜的氮浓度。
20.根据权利要求19所述的制造半导体器件的方法，
其中所述第三绝缘膜由二氧化硅膜制成，
其中所述第四绝缘膜由氮氧化硅膜制成，以及
其中所述第五绝缘膜由氮化硅膜制成。
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