WO2018180968A1 - アクティブマトリクス基板および液晶表示パネル - Google Patents

アクティブマトリクス基板および液晶表示パネル Download PDF

Info

Publication number
WO2018180968A1
WO2018180968A1 PCT/JP2018/011652 JP2018011652W WO2018180968A1 WO 2018180968 A1 WO2018180968 A1 WO 2018180968A1 JP 2018011652 W JP2018011652 W JP 2018011652W WO 2018180968 A1 WO2018180968 A1 WO 2018180968A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
insulating layer
active matrix
matrix substrate
refractive index
Prior art date
Application number
PCT/JP2018/011652
Other languages
English (en)
French (fr)
Inventor
鈴木　正彦
北川　英樹
菊池　哲郎
俊克 伊藤
節治 西宮
輝幸 上田
健吾 原
今井　元
徹 大東
Original Assignee
シャープ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シャープ株式会社 filed Critical シャープ株式会社
Priority to US16/497,893 priority Critical patent/US10818766B2/en
Publication of WO2018180968A1 publication Critical patent/WO2018180968A1/ja

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G09F9/30—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/0214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1251—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs comprising TFTs having a different architecture, e.g. top- and bottom gate TFTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Definitions

  • the present invention relates to an active matrix substrate, and more particularly to an active matrix substrate including an oxide semiconductor TFT.
  • the present invention also relates to a liquid crystal display panel provided with such an active matrix substrate.
  • An active matrix substrate used in a liquid crystal display device or the like includes a switching element such as a thin film transistor (hereinafter referred to as “TFT”) for each pixel.
  • a switching element such as a thin film transistor (hereinafter referred to as “TFT”) for each pixel.
  • TFT thin film transistor
  • amorphous silicon TFT a TFT having an amorphous silicon film as an active layer
  • polycrystalline silicon TFT a TFT having a polycrystalline silicon film as an active layer
  • Patent Document 1 discloses an active matrix substrate using an In—Ga—Zn—O-based semiconductor film as an active layer of a TFT.
  • oxide semiconductor has higher mobility than amorphous silicon. For this reason, the oxide semiconductor TFT can operate at a higher speed than the amorphous silicon TFT. In addition, since the oxide semiconductor film is formed by a simpler process than the polycrystalline silicon film, the oxide semiconductor film can be applied to a device that requires a large area.
  • Patent Document 2 discloses a configuration in which an inorganic insulating layer covering a bottom-gate oxide semiconductor TFT has a stacked structure.
  • the inorganic insulating layer includes a silicon oxide layer and a silicon nitride layer, and the silicon nitride layer has a thickness of 35 nm to 75 nm. According to Patent Document 2, it is assumed that such a configuration suppresses the malfunction of the oxide semiconductor TFT disposed in the non-display portion.
  • Patent Document 2 also discloses a configuration in which the gate insulating layer covering the gate electrode has a stacked structure. Specifically, a configuration in which the gate insulating layer includes a silicon nitride layer and a silicon oxide layer is disclosed.
  • the inorganic insulating layer and the gate insulating layer has the laminated structure as described above, the color at the time of observation from an oblique direction within the surface of the mother substrate. It was found that variation occurs in the change (oblique color change: Off-Angle Color Shift) and the color (white uniformity: WU). This is because in-plane variation in the thickness of each layer (insulating layer) constituting each of the inorganic insulating layer and the gate insulating layer is visually recognized as a difference in interference color (due to optical interference of a plurality of insulating layers). .
  • a liquid crystal display panel manufactured by dividing a mother substrate having a large variation in color in the plane has a large variation in color between panels and / or within the panel surface.
  • the present invention has been made in view of the above problems, and an object of the present invention is to provide a liquid crystal display panel including an active matrix substrate including an oxide semiconductor TFT and a gate insulating layer and / or an inorganic insulating layer having a stacked structure.
  • the object is to suppress variations in color during production.
  • An active matrix substrate is an active matrix substrate comprising a substrate, a plurality of thin film transistors supported on the substrate, and an inorganic insulating layer covering the plurality of thin film transistors, wherein the plurality of thin film transistors Each of which is electrically connected to the oxide semiconductor layer, a gate electrode, an oxide semiconductor layer facing the gate electrode, a gate insulating layer located between the gate electrode and the oxide semiconductor layer, and A source electrode and a drain electrode, and at least one of the gate insulating layer and the inorganic insulating layer is a stacked insulating layer having a stacked structure including a silicon oxide layer and a silicon nitride layer, and the stacked insulating layer
  • the layer is an intermediate layer provided between the silicon oxide layer and the silicon nitride layer, Higher than the refractive index n A of the silicon layer, and further comprising an intermediate layer having a lower refractive index n C than the refractive index n B of the silicon nitride layer.
  • the intermediate layer is a silicon nitride oxide layer.
  • the refractive index n A of the silicon oxide layer, the refractive index n B of the silicon nitride layer, and the refractive index n C of the intermediate layer are 1.13 ⁇ n A ⁇ n C ⁇ 0.93 ⁇ n Satisfies the relationship B.
  • the silicon oxide layer is located between the oxide semiconductor layer and the intermediate layer.
  • the gate insulating layer of the gate insulating layer and the inorganic insulating layer is the stacked insulating layer including the intermediate layer.
  • the inorganic insulating layer of the gate insulating layer and the inorganic insulating layer is the stacked insulating layer including the intermediate layer.
  • each of the gate insulating layer and the inorganic insulating layer is the stacked insulating layer including the intermediate layer.
  • An active matrix substrate is an active matrix substrate comprising a substrate, a plurality of thin film transistors supported on the substrate, and an inorganic insulating layer covering the plurality of thin film transistors, wherein the plurality of thin film transistors Each of which is electrically connected to the oxide semiconductor layer, a gate electrode, an oxide semiconductor layer facing the gate electrode, a gate insulating layer located between the gate electrode and the oxide semiconductor layer, and A source electrode and a drain electrode, wherein at least one of the gate insulating layer and the inorganic insulating layer is a first layer that is a silicon oxide layer, and a refractive index different from a refractive index n D of the first layer.
  • a laminated insulation layer having a laminated structure including a second layer having a rate n E, the refractive index between the refractive index n D of the first layer and the second layer The difference between the E is 0.33 or less.
  • the second layer is a silicon nitride oxide layer.
  • the first layer is located between the oxide semiconductor layer and the second layer.
  • the gate insulating layer of the gate insulating layer and the inorganic insulating layer is the stacked insulating layer.
  • the inorganic insulating layer of the gate insulating layer and the inorganic insulating layer is the stacked insulating layer.
  • each of the gate insulating layer and the inorganic insulating layer is the stacked insulating layer.
  • the oxide semiconductor layer includes an In—Ga—Zn—O-based semiconductor.
  • the In—Ga—Zn—O-based semiconductor includes a crystalline portion.
  • a liquid crystal display panel includes an active matrix substrate having any one of the above-described configurations, a counter substrate facing the active matrix substrate, and a liquid crystal provided between the active matrix substrate and the counter substrate. A layer.
  • variation in color tone when manufacturing a liquid crystal display panel including an active matrix substrate including an oxide semiconductor TFT and a gate insulating layer and / or an inorganic insulating layer having a stacked structure is suppressed. be able to.
  • FIG. 1 is a cross-sectional view schematically showing an active matrix substrate 100A according to an embodiment of the present invention. It is a figure which shows a mode that the insulating layer 3 formed on the mother board
  • (A) is a figure which shows typically the laminated structure in 100 A of active matrix substrates
  • (b) is a figure which shows typically the laminated structure in the active matrix substrate 900 of a comparative example. It is a graph which shows the result of having compared the white uniformity (WU) in the surface of a mother board
  • WU white uniformity
  • FIG. 1 is a cross-sectional view schematically showing a liquid crystal display panel 300 including an active matrix substrate 100A according to an embodiment of the present invention.
  • (A) And (b) is a perspective view which shows the manufacturing process of the liquid crystal display panel 300 typically.
  • (A) And (b) is a perspective view which shows the manufacturing process of the liquid crystal display panel 300 typically.
  • (A) to (f) are cross-sectional views schematically showing a manufacturing process of the first mother substrate 100M.
  • (A)-(c) is sectional drawing which shows typically the manufacturing process of the 1st mother board
  • (A) And (b) is sectional drawing which shows the preparation process of the 1st mother board
  • (A) And (b) is sectional drawing which shows the preparation process of the 1st mother board
  • (A) is a figure which shows typically the laminated structure in 100 M of active matrix substrates
  • (b) is a figure which shows typically the laminated structure in the active matrix substrate 900 of a comparative example.
  • FIG. 4 is a cross-sectional view of a crystalline silicon TFT 710A and an oxide semiconductor TFT 710B in an active matrix substrate 700.
  • FIG. 1 is a cross-sectional view schematically showing an active matrix substrate 100A.
  • FIG. 1 illustrates an active matrix substrate 100A used in a liquid crystal display panel in FFS (Fringe Field Switching) mode.
  • FFS Ringe Field Switching
  • the active matrix substrate 100 ⁇ / b> A includes a substrate 1, a plurality of thin film transistors (TFTs) 10 supported on the substrate 1, and an inorganic insulating layer 20 that covers the plurality of thin film transistors 10.
  • FIG. 1 shows a region corresponding to one pixel of the liquid crystal display panel, and one TFT 10 provided in each pixel is illustrated.
  • the active matrix substrate 100A further includes an organic insulating layer 21, a common electrode 22, a dielectric layer 23, and a pixel electrode 24.
  • the substrate 1 is a transparent substrate having an insulating property.
  • the substrate 1 is, for example, a glass substrate.
  • Each of the plurality of TFTs 10 includes a gate electrode 11, a gate insulating layer 12, an oxide semiconductor layer 13, a source electrode 14 and a drain electrode 15. That is, the TFT 10 is an oxide semiconductor TFT.
  • the gate electrode 11 is provided on the substrate 1.
  • the gate electrode 11 is electrically connected to a scanning wiring (gate wiring) (not shown), and a scanning signal (gate signal) is supplied from the scanning wiring.
  • the gate insulating layer 12 covers the gate electrode 11.
  • the gate insulating layer 12 has a laminated structure as will be described later.
  • the oxide semiconductor layer 13 is provided on the gate insulating layer 12.
  • the oxide semiconductor layer 13 faces the gate electrode 11 with the gate insulating layer 12 interposed therebetween.
  • the gate insulating layer 12 is located between the gate electrode 11 and the oxide semiconductor layer 13.
  • the source electrode 14 and the drain electrode 15 are electrically connected to the oxide semiconductor layer 13.
  • the source electrode 14 is electrically connected to a signal wiring (source wiring) (not shown), and a display signal (source signal) is supplied from the signal wiring.
  • the drain electrode 15 is electrically connected to the pixel electrode 24.
  • the inorganic insulating layer (passivation film) 20 covers the oxide semiconductor layer 13, the source electrode 14 and the drain electrode 15.
  • the inorganic insulating layer 20 has a laminated structure as will be described later.
  • the organic insulating layer (planarizing film) 21 is provided on the inorganic insulating layer 20.
  • the organic insulating layer 21 is made of, for example, a photosensitive resin material.
  • the common electrode 22 is provided on the organic insulating layer 21.
  • the common electrode 22 is a single conductive film formed over the entire display region, and a common potential is applied to a plurality of pixels.
  • the common electrode 22 is made of a transparent conductive material (for example, ITO or IZO).
  • the dielectric layer 23 is provided so as to cover the common electrode 22.
  • the dielectric layer 23 is, for example, a silicon nitride (SiNx) layer.
  • the pixel electrode 24 is provided on the dielectric layer 23 for each pixel.
  • the pixel electrode 24 is made of a transparent conductive material (for example, ITO or IZO).
  • the pixel electrode 24 is connected to the drain electrode 15 of the TFT 10 in a contact hole CH formed in the inorganic insulating layer 20, the organic insulating layer 21, and the dielectric layer 23.
  • at least one slit is formed in the pixel electrode 24.
  • the gate insulating layer 12 is a laminated insulating layer having a laminated structure including a silicon oxide (SiOx) layer 12a and a silicon nitride (SiNx) layer 12b.
  • SiOx silicon oxide
  • SiNx silicon nitride
  • the silicon nitride layer 12b is disposed as a lower layer
  • the silicon oxide layer 12a is disposed as an upper layer.
  • the inorganic insulating layer 20 is a laminated insulating layer having a laminated structure including a silicon oxide (SiOx) layer 20a and a silicon nitride (SiNx) layer 20b.
  • SiOx silicon oxide
  • SiNx silicon nitride
  • the silicon oxide layer 20a is disposed as a lower layer
  • the silicon nitride layer 20b is disposed as an upper layer.
  • the gate insulating layer 12 further includes an intermediate layer 12c provided between the silicon oxide layer 12a and the silicon nitride layer 12b, as shown in FIG.
  • the intermediate layer 12c is higher than the refractive index n A of the silicon oxide layer 12a, and is the (i.e. n A ⁇ n B ⁇ n C has a lower refractive index n C than the refractive index n B of the silicon nitride layer 12b ).
  • the gate insulating layer 12 includes the above-described intermediate layer 12c, it is possible to suppress variations in color due to differences in interference colors. Hereinafter, this reason will be described in more detail.
  • An insulating layer (a silicon nitride layer or a silicon oxide layer) formed on the mother substrate by using a CVD method, a sputtering method, or the like has variations in thickness within the surface of the mother substrate.
  • the thickness of the insulating layer 3 increases from the center of the mother substrate 2M toward the outer peripheral side. Therefore, the in-plane variation in the thickness of the insulating layer 3 increases as the size of the mother substrate 2M increases. Therefore, the larger the size of the mother substrate 2M, the greater the variation in color due to the difference in interference color within the surface of the mother substrate 2M.
  • the gate insulating layer 12 includes an intermediate layer 12c having a refractive index n C higher than the refractive index n A of the silicon oxide layer 12a and lower than the refractive index n B of the silicon nitride layer 12b. Therefore, optical interference due to the stacked structure of the gate insulating layer 12 is less likely to occur. Therefore, the variation in color is suppressed.
  • FIG. 3A schematically shows a laminated structure in the active matrix substrate 100A of the present embodiment
  • FIG. 3B schematically shows a laminated structure in the active matrix substrate 900 of the comparative example.
  • the active matrix substrate 900 of the comparative example is different from the active matrix substrate 100 of the present embodiment in that the gate insulating layer 12 does not include the intermediate layer 12c.
  • examples of the refractive index of each insulating layer are also shown.
  • the gate insulating layer 12 of the active matrix substrate 100A includes a silicon oxide layer 12a having a refractive index n A of 1.41 and a silicon nitride layer 12b having a refractive index n B of 1.87. In the middle, an intermediate layer 12c having a refractive index n C of 1.69 is included.
  • the gate insulating layer 12 of the active matrix substrate 900 of the comparative example has a silicon oxide layer 12a with a refractive index n A of 1.41 and a refractive index n B of 1.87.
  • the silicon nitride layer 12b only. 3A and 3B, the refractive indexes n of the silicon oxide layer 20a, the silicon nitride layer 20b, and the organic insulating layer 21 of the inorganic insulating layer 20 are 1.41, 1.. 87 and 1.55.
  • FIG. 4 shows the result of comparing the white uniformity (WU) in the surface of the mother substrate.
  • FIG. 4 shows the color variation (du′v ′) in the relative ratio (comparative example is 1.00) for the comparative example and the example 1.
  • the thickness of each insulating layer was basically the same.
  • the thickness of the silicon nitride layer 12b of the gate insulating layer 12 of the comparative example was the same as the sum of the thickness of the silicon nitride layer 12b of the gate insulating layer 12 of Example 1 and the thickness of the intermediate layer 12c.
  • FIG. 4 shows that in Example 1, the white uniformity is improved about twice (the variation in color is reduced to about half) compared to the comparative example.
  • a silicon nitride oxide (SiOxNy: x ⁇ y or x ⁇ y) layer can be suitably used.
  • the refractive index of silicon nitride oxide is lower as the oxygen content is higher (that is, closer to the refractive index of silicon oxide), and higher as the nitrogen content is higher (that is, closer to the refractive index of silicon nitride). Therefore, by using a silicon nitride oxide layer as the intermediate layer 12c, a desired refractive index n C that is higher than the refractive index n A of the silicon oxide layer 12a and lower than the refractive index n B of the silicon nitride layer 12b is obtained. It can be easily realized.
  • the intermediate layer 12c can be easily formed. This is because it is relatively easy to perform the formation process of the silicon nitride oxide layer 12c between the formation process of the silicon nitride layer 12b and the formation process of the silicon oxide layer 12a (for example, continuous film formation in the same chamber). can do).
  • Table 1 below shows the results of composition analysis of the silicon oxide layer 12a, the silicon nitride layer 12b, and the intermediate layer (silicon nitride oxide layer) 12c of the gate insulating layer 12 in Example 1.
  • the composition analysis was performed by XPS (X-ray photoelectron spectroscopy). Needless to say, the composition ratio in the case of using a silicon nitride oxide layer as the intermediate layer 12c is not limited to that shown in Table 1.
  • an insulating layer other than the silicon nitride oxide layer may be used.
  • an additional silicon nitride layer having a lower refractive index than the lower silicon nitride layer 12b can be used as the intermediate layer 12c. Since it is known that the silicon nitride film can have a different refractive index depending on the film formation conditions and composition, a further silicon nitride layer is formed by using a film formation condition / composition different from that of the lower silicon nitride layer 12b. It can be the layer 12c.
  • the refractive index n A of the silicon oxide layer 12a, the refractive index n B of the silicon nitride layer 12b, and the refractive index n C of the intermediate layer 12c are 1.13 ⁇ It is preferable that the relationship of n A ⁇ n C ⁇ 0.93 ⁇ n B is satisfied.
  • the silicon nitride layer 12b is disposed as a lower layer, and the silicon oxide layer 12a is disposed as an upper layer (that is, between the oxide semiconductor layer 13 and the intermediate layer 12c). .
  • the silicon oxide layer 12 a By arranging the silicon oxide layer 12 a on the upper layer side in contact with the oxide semiconductor layer 13, an effect of reducing oxygen vacancies in the oxide semiconductor layer 13 can be obtained.
  • the silicon oxide layer 20a is disposed as a lower layer, and the silicon nitride layer 20b is disposed as an upper layer.
  • the silicon oxide layer 20a By arranging the silicon oxide layer 20a on the lower layer side in contact with the oxide semiconductor layer 13, an effect of reducing oxygen vacancies in the oxide semiconductor layer 13 can be obtained.
  • FIG. 1 illustrates an arrangement in which the pixel electrode 24 is provided on the common electrode 22 via the dielectric layer 23, but conversely, this is common on the pixel electrode 24 via the dielectric layer 23.
  • An electrode 22 may be provided. In that case, at least one slit is formed in the common electrode 22.
  • the active matrix substrate 100A for an FFS mode liquid crystal display panel has been described as an example.
  • other display modes for example, TN (Twisted Nematic) and VA (Vertical) It is also preferably used for an active matrix substrate for a liquid crystal display panel in the (Alignment) mode).
  • FIG. 5 shows a liquid crystal display panel 300 including an active matrix substrate 100A according to an embodiment of the present invention.
  • the liquid crystal display panel 300 includes an active matrix substrate 100A, a counter substrate 200 facing the active matrix substrate 100A, and a liquid crystal layer 80 provided between the active matrix substrate 100A and the counter substrate 200.
  • the active matrix substrate 100A may be for the FFS mode as exemplified, or for other display modes.
  • the active matrix substrate 100A includes the oxide semiconductor TFT 10 and the pixel electrode 24 provided in each pixel.
  • the gate insulating layer 12 of the oxide semiconductor TFT 10 has a stacked structure including a silicon oxide layer 12a, a silicon nitride layer 12b, and an intermediate layer 12c.
  • the inorganic insulating layer 20 covering the oxide semiconductor TFT 10 has a stacked structure including a silicon oxide layer 20a and a silicon nitride layer 20b.
  • the active matrix substrate 100A further includes a common electrode 22.
  • the active matrix substrate 100A does not have the common electrode 22.
  • the counter substrate 200 typically has a color filter and a light shielding layer (black matrix). Therefore, the counter substrate 200 is sometimes called a “color filter substrate”.
  • the counter substrate 200 In the TN mode or the VA mode, the counter substrate 200 includes a counter electrode (common electrode) that faces the pixel electrode 24.
  • An alignment film is provided on the surface of each of the active matrix substrate 100A and the counter substrate 200 on the liquid crystal layer 80 side.
  • a horizontal alignment film is provided in the case of the FFS mode and the TN mode.
  • a vertical alignment film is provided in the VA mode.
  • a method for manufacturing the liquid crystal display panel 300 will be described with reference to FIGS.
  • first mother substrate 100M including a plurality of active matrix substrates 100A is prepared.
  • a method for preparing (manufacturing) the first mother substrate 100M will be described later.
  • a mother substrate (hereinafter referred to as a “second mother substrate”) 200M including a plurality of counter substrates 200 is prepared.
  • the counter substrate 200 can be manufactured by various known methods for manufacturing a color filter substrate.
  • a mother panel 300M including a plurality of liquid crystal display panels 300 is manufactured by bonding the first mother substrate 100M and the second mother substrate 200M.
  • the first mother substrate 100M and the second mother substrate 200M are bonded and fixed by a seal portion (not shown) formed so as to surround the display area of the liquid crystal display panel 300.
  • the liquid crystal layer 80 between the active matrix substrate 100A and the counter substrate 200 can be formed by a dropping method or a vacuum injection method.
  • FIG. 8 a method of manufacturing (preparing) the first mother substrate 100M will be described with reference to FIGS. 8, 9, 10 and 11.
  • FIG. 8 a method of manufacturing (preparing) the first mother substrate 100M will be described with reference to FIGS. 8, 9, 10 and 11.
  • an insulating substrate 1M having a size including a plurality of substrates 1 is prepared.
  • a gate electrode 11 is formed on the insulating substrate 1M for each region corresponding to the substrate 1.
  • the scanning wiring is also formed at the same time.
  • the gate electrode 11 and the scanning wiring can be formed by depositing a conductive film on the insulating substrate 1M and patterning the conductive film into a desired shape by a photolithography process.
  • the gate electrode 11 and the scanning wiring have a stacked structure in which a TaN layer having a thickness of 30 nm and a W layer having a thickness of 300 nm are stacked in this order.
  • a gate insulating layer 12 that covers the gate electrode 11 and the scanning wiring is formed.
  • a silicon nitride layer 12b covering the gate electrode 12 and the scanning wiring is formed by using, for example, a CVD method.
  • the thickness of the silicon nitride layer 12b is, for example, not less than 200 nm and not more than 400 nm.
  • an intermediate layer 12c (here, a silicon nitride oxide layer) is formed on the silicon nitride layer 12b by using, for example, a CVD method.
  • the thickness of the silicon nitride oxide layer 12c is, for example, not less than 10 nm and not more than 100 nm. Thereafter, as shown in FIG. 8E, a silicon oxide layer 12a is formed on the silicon nitride oxide layer 12c by using, for example, a CVD method. The thickness of the silicon oxide layer 12a is, for example, not less than 10 nm and not more than 100 nm.
  • the oxide semiconductor layer 13 that faces the gate electrode 11 is formed on the gate insulating layer 12 with the gate insulating layer 12 interposed therebetween.
  • an oxide semiconductor film is deposited on the gate insulating layer 12, and this oxide semiconductor film is patterned into a desired shape by a photolithography process, whereby the oxide semiconductor layer 13 is formed.
  • the oxide semiconductor layer 13 is, for example, an In—Ga—Zn—O-based semiconductor layer with a thickness of 50 nm.
  • a source electrode 14 and a drain electrode 15 that are electrically connected to the oxide semiconductor layer 13 are formed.
  • the signal wiring is also formed at the same time.
  • the source electrode 14, the drain electrode 15, and the signal wiring are formed by depositing a conductive film on the oxide semiconductor 13 and the gate insulating layer 12 and patterning the conductive film into a desired shape by a photolithography process. Can do.
  • the source electrode 14, the drain electrode 15, and the signal wiring have a stacked structure in which, for example, a Ti layer with a thickness of 30 nm, an Al layer with a thickness of 200 nm, and a Ti layer with a thickness of 100 nm are stacked in this order.
  • an inorganic insulating layer 20 that covers the oxide semiconductor layer 13, the source electrode 14, the drain electrode 15, and the signal wiring is formed.
  • a silicon oxide layer 20a covering the oxide semiconductor layer 13 and the like is formed by using, for example, a CVD method.
  • the thickness of the silicon oxide layer 20a is, for example, not less than 150 nm and not more than 400 nm.
  • a silicon nitride layer 20b is formed on the silicon oxide layer 20a by using, for example, a CVD method.
  • the thickness of the silicon nitride layer 20b is, for example, not less than 30 nm and not more than 250 nm.
  • An opening is formed in a region of the inorganic insulating layer 20 that will later become the contact hole CH.
  • an organic insulating layer 21 is formed on the inorganic insulating layer 20.
  • the organic insulating layer 21 is formed from, for example, a photosensitive resin material.
  • An opening is formed in a region of the organic insulating layer 21 that will later become the contact hole CH.
  • a common electrode 22 is formed on the organic insulating layer 21 as shown in FIG.
  • the common electrode 22 can be formed by depositing a transparent conductive film on the organic insulating layer 21 and patterning the transparent conductive film into a desired shape by a photolithography process.
  • the common electrode 22 is, for example, an IZO layer having a thickness of 100 nm.
  • a dielectric layer 23 is formed so as to cover the common electrode 22.
  • the dielectric layer 23 is a silicon nitride layer having a thickness of 100 nm, for example.
  • An opening is formed in the region of the dielectric layer 23 that becomes the contact hole CH.
  • a pixel electrode 24 is formed on the dielectric layer 23.
  • the pixel electrode 24 is formed by depositing a transparent conductive film on the dielectric layer 23 and patterning the transparent conductive film into a desired shape by a photolithography process.
  • the pixel electrode 14 is, for example, an IZO layer having a thickness of 100 nm.
  • an active film substrate 100A is obtained by forming an alignment film on the entire surface so as to cover the pixel electrode 24.
  • the embodiment of the present invention it is possible to suppress variations in color due to differences in interference colors. Therefore, according to the embodiment of the present invention, the quality of the liquid crystal display panel can be improved and the enlargement of the mother substrate can be promoted.
  • FIG. 12 is a cross-sectional view schematically showing the active matrix substrate 100B.
  • the active matrix substrate 100B will be described with a focus on differences from the active matrix substrate 100A in the first embodiment (the same applies to the following embodiments).
  • the gate insulating layer 12 of the active matrix substrate 100B has a laminated structure including a silicon oxide (SiOx) layer 12a and a silicon nitride (SiNx) layer 12b.
  • the inorganic insulating layer 20 of the active matrix substrate 100B has a stacked structure including a silicon oxide (SiOx) layer 20a and a silicon nitride (SiNx) layer 20b.
  • the inorganic insulating layer 20 further includes an intermediate layer 20c provided between the silicon oxide layer 20a and the silicon nitride layer 20b.
  • the intermediate layer 20c is higher than the refractive index n A of the silicon oxide layer 20a, and has a lower refractive index n C than the refractive index n B of the silicon nitride layer 20b.
  • the inorganic insulating layer 20 includes the intermediate layer 20c as described above, optical interference due to the laminated structure of the inorganic insulating layer 20 is less likely to occur. Therefore, the variation in color is suppressed.
  • the intermediate layer 20c a silicon nitride oxide (SiOxNy: x ⁇ y or x ⁇ y may be satisfied) layer for the same reason as described for the intermediate layer 12c of the gate insulating layer 12 Can be suitably used.
  • the refractive index n A of the silicon oxide layer 20a, the refractive index n B of the silicon nitride layer 20b, and the refractive index n C of the intermediate layer 20c are 1. It is preferable to satisfy the relationship of 13 ⁇ n A ⁇ n C ⁇ 0.93 ⁇ n B.
  • FIG. 13 is a cross-sectional view schematically showing the active matrix substrate 100C.
  • the gate insulating layer 12 of the active matrix substrate 100C has a laminated structure including a silicon oxide (SiOx) layer 12a and a silicon nitride (SiNx) layer 12b.
  • the inorganic insulating layer 20 of the active matrix substrate 100C has a stacked structure including a silicon oxide (SiOx) layer 20a and a silicon nitride (SiNx) layer 20b.
  • the gate insulating layer 12 further includes an intermediate layer 12c provided between the silicon oxide layer 12a and the silicon nitride layer 12b.
  • the intermediate layer 12c is higher than the refractive index n A of the silicon oxide layer 12a, and has a lower refractive index n C than the refractive index n B of the silicon nitride layer 12b.
  • the inorganic insulating layer 20 further includes an intermediate layer 20c provided between the silicon oxide layer 20a and the silicon nitride layer 20b.
  • the intermediate layer 20c is higher than the refractive index n A of the silicon oxide layer 20a, and has a lower refractive index n C than the refractive index n B of the silicon nitride layer 20b.
  • both the gate insulating layer 12 and the inorganic insulating layer 20 have a laminated structure including the intermediate layers 12c and 20c. Therefore, optical interference due to the stacked structure of the gate insulating layer 12 and optical interference due to the stacked structure of the inorganic insulating layer 20 are less likely to occur. Therefore, the variation in color is further suppressed.
  • FIG. 14 is a cross-sectional view schematically showing the active matrix substrate 100D.
  • the gate insulating layer 12 of the active matrix substrate 100D is a stacked insulating layer having a stacked structure including a first layer 12d and a second layer 12e.
  • the first layer 12d is a silicon oxide (SiOx) layer.
  • the second layer 12e has a refractive index n E different from the refractive index n D of the first layer 12d.
  • the second layer 12e is disposed as a lower layer, and the first layer 12d is disposed as an upper layer (that is, between the oxide semiconductor layer 13 and the second layer 12e).
  • the difference between the refractive index n E of the refractive index n D and a second layer 12e of the first layer 12d is 0.33 or less.
  • FIG. 15A schematically shows a laminated structure in the active matrix substrate 100D of the present embodiment
  • FIG. 15B schematically shows a laminated structure in the active matrix substrate 900 of the comparative example.
  • examples of the refractive index of each insulating layer are also shown.
  • the gate insulating layer 12 of the active matrix substrate 100D includes a first layer (silicon oxide layer) 12d having a refractive index n D of 1.41 and a first layer having a refractive index n E of 1.69. 2 layers 12e.
  • the gate insulating layer 12 of the active matrix substrate 900 of the comparative example has a silicon oxide layer 12a with a refractive index n A of 1.41 and a refractive index n B of 1.87.
  • the silicon nitride layer 12b. 15A and 15B, the refractive indexes n of the silicon oxide layer 20a, the silicon nitride layer 20b, and the organic insulating layer 21 of the inorganic insulating layer 20 are 1.41, 1.. 87 and 1.55.
  • FIG. 16 shows the result of comparing the white uniformity (WU) in the surface of the mother substrate.
  • FIG. 16 shows the color variation (du′v ′) in the relative ratio (comparative example is 1.00) for the comparative example and the example 2.
  • the thickness of each insulating layer was the same between the comparative example and the example 2 (the thicknesses of the first layer 12d and the second layer 12e of the gate insulating layer 12 of the example 2 were the gates of the comparative example, respectively).
  • the thickness is the same as the thickness of the silicon oxide layer 12a and the silicon nitride layer 12b of the insulating layer 12).
  • Example 2 the white uniformity is improved about twice (the variation in color is reduced to about half) as compared with the comparative example.
  • a silicon nitride oxide (SiOxNy: x ⁇ y or x ⁇ y) layer can be suitably used.
  • the refractive index of silicon nitride oxide is lower as the oxygen content is higher (that is, closer to the refractive index of silicon oxide), and higher as the nitrogen content is higher (that is, closer to the refractive index of silicon nitride). Therefore, by using a silicon nitride oxide layer and the second layer 12e, it is the difference between the refractive index n D of the first layer 12d are easily achieved the desired refractive index n E of 0.33 or less. Further, by using a silicon nitride oxide layer as the second layer 12e, the second layer 12e can be easily formed. Note that an insulating layer other than the silicon nitride oxide layer may be used as the second layer 12e.
  • the difference between the refractive index n E of the refractive index n D and a second layer 12e of the first layer 12d is 0.28 or less.
  • the second layer 12e is disposed as a lower layer
  • the first layer 12d is disposed as an upper layer (that is, between the oxide semiconductor layer 13 and the second layer 12e).
  • FIG. 17 is a cross-sectional view schematically showing the active matrix substrate 100E.
  • the inorganic insulating layer 20 of the active matrix substrate 100E is a stacked insulating layer having a stacked structure including a first layer 20d and a second layer 20e.
  • the first layer 20d is a silicon oxide (SiOx) layer.
  • the second layer 20e has a refractive index n E different from the refractive index n D of the first layer 20d.
  • the second layer 20e is disposed as an upper layer, and the first layer 20d is disposed as a lower layer (that is, between the oxide semiconductor layer 13 and the second layer 20e).
  • the difference between the refractive index n E of the refractive index n D and a second layer 20e of the first layer 20d is 0.33 or less.
  • the second layer 20e may be silicon nitride oxide (SiOxNy: x ⁇ y or x ⁇ y for the same reason as described for the second layer 12e of the gate insulating layer 12. ) Layer can be suitably used. Further, from the more suppressing the variation in color, it is more preferable that the difference between the refractive index n E of the refractive index n D and a second layer 20e of the first layer 20d is 0.28 or less.
  • FIG. 18 is a cross-sectional view schematically showing the active matrix substrate 100F.
  • the gate insulating layer 12 of the active matrix substrate 100F is a stacked insulating layer having a stacked structure including a first layer 12d and a second layer 12e.
  • the first layer 12d is a silicon oxide (SiOx) layer.
  • the second layer 12e has a refractive index n E different from the refractive index n D of the first layer 12d.
  • the second layer 12e is disposed as a lower layer, and the first layer 12d is disposed as an upper layer (that is, between the oxide semiconductor layer 13 and the second layer 12e).
  • the inorganic insulating layer 20 of the active matrix substrate 100F is a stacked insulating layer having a stacked structure including a first layer 20d and a second layer 20e.
  • the first layer 20d is a silicon oxide (SiOx) layer.
  • the second layer 20e has a refractive index n E different from the refractive index n D of the first layer 20d.
  • the second layer 20e is disposed as an upper layer, and the first layer 20d is disposed as a lower layer (that is, between the oxide semiconductor layer 13 and the second layer 20e).
  • the difference between the refractive index n D of the first layer 12 d of the gate insulating layer 12 and the refractive index n E of the second layer 12 e is 0.33 or less
  • the first layer 20 d of the inorganic insulating layer 20 the difference between the refractive index n E of the refractive index n D and the second layer 20e is 0.33 or less. Therefore, optical interference due to the stacked structure of the gate insulating layer 12 and optical interference due to the stacked structure of the inorganic insulating layer 20 are less likely to occur, and thus variations in color are further suppressed.
  • FIG. 19A schematically shows a laminated structure in the active matrix substrate 100F of the present embodiment
  • FIG. 19B schematically shows a laminated structure in the active matrix substrate 900 of the comparative example.
  • examples of the refractive index of each insulating layer are also shown.
  • the gate insulating layer 12 of the active matrix substrate 100F includes a first layer (silicon oxide layer) 12d having a refractive index n D of 1.41 and a first layer having a refractive index n E of 1.69. 2 layers 12e.
  • the gate insulating layer 12 of the active matrix substrate 900 of the comparative example has a silicon oxide layer 12a with a refractive index n A of 1.41 and a refractive index n B of 1.87.
  • the silicon nitride layer 12b is the silicon oxide layer 12a with a refractive index n A of 1.41 and a refractive index n B of 1.87.
  • the inorganic insulating layer 20 of the active matrix substrate 100F includes a first layer (silicon oxide layer) 20d having a refractive index n D of 1.41 and a refractive index n E of 1.69.
  • the second layer 20e is a nitrided silicon oxide layer 20a having a refractive index n of 1.41 and a refractive index n of 1.87.
  • a silicon layer 20b is a silicon oxide layer 20a having a refractive index n of 1.41 and a refractive index n of 1.87.
  • the refractive index n of the organic insulating layer 21 is 1.55 in both examples of FIGS. 19A and 19B.
  • FIG. 20 shows a result of comparing white uniformity (WU) in the surface of the mother substrate.
  • FIG. 20 shows the color variation (du′v ′) in the relative ratio (comparative example is 1.00) for the comparative example and the example 3.
  • the thickness of each insulating layer was the same.
  • the thicknesses of the first layer 12d and the second layer 12e of the gate insulating layer 12 of Example 3 are the same as the thicknesses of the silicon oxide layer 12a and the silicon nitride layer 12b of the gate insulating layer 12 of the comparative example, respectively.
  • the thicknesses of the first layer 20d and the second layer 20e of the inorganic insulating layer 20 were the same as the thicknesses of the silicon oxide layer 20a and the silicon nitride layer 20b of the inorganic insulating layer 20 of the comparative example, respectively.
  • Example 3 the white uniformity is improved about twice (the variation in color is reduced to about half) as compared with the comparative example.
  • the bottom gate TFT 10 is illustrated.
  • the embodiment of the present invention can be suitably used for an active matrix substrate including a top gate TFT.
  • the oxide semiconductor included in the oxide semiconductor layer 13 may be an amorphous oxide semiconductor or a crystalline oxide semiconductor having a crystalline portion.
  • Examples of the crystalline oxide semiconductor include a polycrystalline oxide semiconductor, a microcrystalline oxide semiconductor, and a crystalline oxide semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface.
  • the oxide semiconductor layer 13 may have a stacked structure of two or more layers.
  • the oxide semiconductor layer 13 may include an amorphous oxide semiconductor layer and a crystalline oxide semiconductor layer.
  • a plurality of crystalline oxide semiconductor layers having different crystal structures may be included.
  • a plurality of amorphous oxide semiconductor layers may be included.
  • the energy gap of the oxide semiconductor included in the upper layer is preferably larger than the energy gap of the oxide semiconductor included in the lower layer.
  • the energy gap of the lower oxide semiconductor may be larger than the energy gap of the upper oxide semiconductor.
  • the oxide semiconductor layer 13 may include at least one metal element of In, Ga, and Zn, for example.
  • the oxide semiconductor layer 13 includes, for example, an In—Ga—Zn—O-based semiconductor (eg, indium gallium zinc oxide).
  • Such an oxide semiconductor layer 13 can be formed of an oxide semiconductor film containing an In—Ga—Zn—O-based semiconductor.
  • the In—Ga—Zn—O-based semiconductor may be amorphous or crystalline (including a crystalline portion).
  • a crystalline In—Ga—Zn—O-based semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface is preferable.
  • a TFT having an In—Ga—Zn—O-based semiconductor layer has high mobility (more than 20 times that of an a-Si TFT) and low leakage current (less than one hundredth of that of an a-Si TFT).
  • the TFT is suitably used as a driving TFT (for example, a TFT included in a driving circuit provided on the same substrate as the display area around a display area including a plurality of pixels) and a pixel TFT (a TFT provided in the pixel).
  • a driving TFT for example, a TFT included in a driving circuit provided on the same substrate as the display area around a display area including a plurality of pixels
  • a pixel TFT a TFT provided in the pixel
  • the oxide semiconductor layer 13 may include another oxide semiconductor instead of the In—Ga—Zn—O-based semiconductor.
  • an In—Sn—Zn—O-based semiconductor eg, In 2 O 3 —SnO 2 —ZnO; InSnZnO
  • the In—Sn—Zn—O-based semiconductor is a ternary oxide of In (indium), Sn (tin), and Zn (zinc).
  • the oxide semiconductor layer 13 includes an In—Al—Zn—O based semiconductor, an In—Al—Sn—Zn—O based semiconductor, a Zn—O based semiconductor, an In—Zn—O based semiconductor, and a Zn—Ti—O Semiconductor, Cd—Ge—O semiconductor, Cd—Pb—O semiconductor, CdO (cadmium oxide), Mg—Zn—O semiconductor, In—Ga—Sn—O semiconductor, In—Ga—O semiconductor Zr—In—Zn—O based semiconductor, Hf—In—Zn—O based semiconductor, Al—Ga—Zn—O based semiconductor, Ga—Zn—O based semiconductor, and the like may be included.
  • the active matrix substrate of this embodiment includes an oxide semiconductor TFT and a crystalline silicon TFT formed on the same substrate.
  • the active matrix substrate is provided with a TFT (pixel TFT) for each pixel.
  • a TFT pixel TFT
  • the pixel TFT for example, an oxide semiconductor TFT using an In—Ga—Zn—O-based semiconductor film as an active layer is used.
  • a part or the whole of the peripheral drive circuit may be integrally formed on the same substrate as the pixel TFT.
  • Such an active matrix substrate is called a driver monolithic active matrix substrate.
  • the peripheral driver circuit is provided in a region (non-display region or frame region) other than a region (display region) including a plurality of pixels.
  • the TFT (circuit TFT) constituting the peripheral drive circuit for example, a crystalline silicon TFT having a polycrystalline silicon film as an active layer is used.
  • an oxide semiconductor TFT is used as a pixel TFT and a crystalline silicon TFT is used as a circuit TFT, power consumption can be reduced in the display region, and further, the frame region can be reduced. It becomes.
  • FIG. 21 is a schematic plan view showing an example of the planar structure of the active matrix substrate 700 of this embodiment
  • FIG. 22 is a crystalline silicon TFT (hereinafter referred to as “first thin film transistor”) in the active matrix substrate 700
  • 710A is a cross-sectional view illustrating a cross-sectional structure of 710A and an oxide semiconductor TFT (hereinafter referred to as "second thin film transistor”) 710B.
  • the active matrix substrate 700 has a display area 702 including a plurality of pixels and an area (non-display area) other than the display area 702.
  • the non-display area includes a drive circuit formation area 701 in which a drive circuit is provided.
  • a gate driver circuit 740, an inspection circuit 770, and the like are provided in the drive circuit formation region 701, for example.
  • a plurality of gate bus lines (not shown) extending in the row direction and a plurality of source bus lines S extending in the column direction are formed.
  • each pixel is defined by a gate bus line and a source bus line S, for example.
  • Each gate bus line is connected to each terminal of the gate driver circuit.
  • Each source bus line S is connected to each terminal of a driver IC 750 mounted on the active matrix substrate 700.
  • a second thin film transistor 710B is formed as a pixel TFT in each pixel of the display region 702, and a first thin film transistor 710A is formed as a circuit TFT in the drive circuit formation region 701. Has been.
  • the active matrix substrate 700 includes a substrate 711, a base film 712 formed on the surface of the substrate 711, a first thin film transistor 710A formed on the base film 712, and a second thin film transistor 710B formed on the base film 712. It has.
  • the first thin film transistor 710A is a crystalline silicon TFT having an active region mainly containing crystalline silicon.
  • the second thin film transistor 710B is an oxide semiconductor TFT having an active region mainly including an oxide semiconductor.
  • the first thin film transistor 710A and the second thin film transistor 710B are integrally formed on the substrate 711.
  • the “active region” refers to a region where a channel is formed in a semiconductor layer serving as an active layer of a TFT.
  • the first thin film transistor 710A includes a crystalline silicon semiconductor layer (eg, a low-temperature polysilicon layer) 713 formed over the base film 712, a first insulating layer 714 that covers the crystalline silicon semiconductor layer 713, and a first insulating layer. 714A, and a gate electrode 715A provided on 714.
  • a portion of the first insulating layer 714 located between the crystalline silicon semiconductor layer 713 and the gate electrode 715A functions as a gate insulating film of the first thin film transistor 710A.
  • the crystalline silicon semiconductor layer 713 has a region (active region) 713c where a channel is formed, and a source region 713s and a drain region 713d located on both sides of the active region, respectively.
  • the first thin film transistor 710A also includes a source electrode 718sA and a drain electrode 718dA connected to the source region 713s and the drain region 713d, respectively.
  • the source and drain electrodes 718 sA and 718 dA are provided on an interlayer insulating film (here, the second insulating layer 716) that covers the gate electrode 715 A and the crystalline silicon semiconductor layer 713, and are in contact holes formed in the interlayer insulating film. And may be connected to the crystalline silicon semiconductor layer 713.
  • the second thin film transistor 710B includes a gate electrode 715B provided over the base film 712, a second insulating layer 716 covering the gate electrode 715B, and an oxide semiconductor layer 717 disposed over the second insulating layer 716.
  • a first insulating layer 714 that is a gate insulating film of the first thin film transistor 710A may be extended to a region where the second thin film transistor 710B is to be formed.
  • the oxide semiconductor layer 717 may be formed over the first insulating layer 714.
  • a portion of the second insulating layer 716 located between the gate electrode 715B and the oxide semiconductor layer 717 functions as a gate insulating film of the second thin film transistor 710B.
  • the oxide semiconductor layer 717 includes a region (active region) 717c where a channel is formed, and a source contact region 717s and a drain contact region 717d located on both sides of the active region.
  • a portion of the oxide semiconductor layer 717 that overlaps with the gate electrode 715B with the second insulating layer 716 interposed therebetween serves as an active region 717c.
  • the second thin film transistor 710B further includes a source electrode 718sB and a drain electrode 718dB connected to the source contact region 717s and the drain contact region 717d, respectively. Note that a structure in which the base film 712 is not provided over the substrate 711 is also possible.
  • the thin film transistors 710A and 710B are covered with a passivation film 719 and a planarization film 720.
  • the gate electrode 715B is connected to the gate bus line (not shown)
  • the source electrode 718sB is connected to the source bus line (not shown)
  • the drain electrode 718dB is connected to the pixel electrode 723.
  • the drain electrode 718 dB is connected to the corresponding pixel electrode 723 in the opening formed in the passivation film 719 and the planarization film 720.
  • a video signal is supplied to the source electrode 718sB through the source bus line, and necessary charges are written into the pixel electrode 723 based on the gate signal from the gate bus line.
  • a transparent conductive layer 721 is formed as a common electrode on the planarizing film 720, and a third insulating layer 722 is formed between the transparent conductive layer (common electrode) 721 and the pixel electrode 723. May be.
  • the pixel electrode 723 may be provided with a slit-shaped opening.
  • Such an active matrix substrate 700 can be applied to an FFS mode display device, for example.
  • the FFS mode is a transverse electric field mode in which a pair of electrodes is provided on one substrate and an electric field is applied to liquid crystal molecules in a direction parallel to the substrate surface (lateral direction).
  • This electric field has a component transverse to the liquid crystal layer.
  • a horizontal electric field can be applied to the liquid crystal layer.
  • the horizontal electric field method has an advantage that a wider viewing angle can be realized than the vertical electric field method because liquid crystal molecules do not rise from the substrate.
  • the TFT 10 in Embodiment 1 described with reference to FIG. 1 can be used.
  • the gate electrode 11, the gate insulating layer 12, the oxide semiconductor layer 13, the source electrode 14, and the drain electrode 15 in the TFT 10 are the gate electrode 715 B and the second insulating layer shown in FIG.
  • the inorganic insulating layer 20, the organic insulating layer 21, the common electrode 22, the dielectric layer 23, and the pixel electrode 24 in the active matrix substrate 100A of FIG. 1 are formed of the passivation film 719, the planarization film 720, and the transparent conductive layer shown in FIG. 721, the third insulating layer 722, and the pixel electrode 723.
  • a thin film transistor 710B that is an oxide semiconductor TFT may be used as a TFT (inspection TFT) included in the inspection circuit 770 illustrated in FIG.
  • the inspection TFT and the inspection circuit may be formed in a region where the driver IC 750 shown in FIG. In this case, the inspection TFT is disposed between the driver IC 750 and the substrate 711.
  • the first thin film transistor 710A has a top gate structure in which a crystalline silicon semiconductor layer 713 is disposed between a gate electrode 715A and a substrate 711 (base film 712).
  • the second thin film transistor 710B has a bottom gate structure in which the gate electrode 715B is disposed between the oxide semiconductor layer 717 and the substrate 711 (the base film 712).
  • the TFT structures of the first thin film transistor 710A and the second thin film transistor 710B are not limited to the above.
  • these thin film transistors 710A and 710B may have the same TFT structure (bottom gate structure).
  • a bottom gate structure a channel etch type as in the thin film transistor 710B or an etch stop type may be used.
  • a bottom contact type in which the source electrode and the drain electrode are located below the semiconductor layer may be used.
  • a second insulating layer 716 that is a gate insulating film of the second thin film transistor 710B extends to a region where the first thin film transistor 710A is formed, and is an interlayer that covers the gate electrode 715A and the crystalline silicon semiconductor layer 713 of the first thin film transistor 710A. It may function as an insulating film.
  • the gate electrode 715A of the first thin film transistor 710A and the gate electrode 715B of the second thin film transistor 710B may be formed in the same layer.
  • the source and drain electrodes 718sA and 718dA of the first thin film transistor 710A and the source and drain electrodes 718sB and 718dB of the second thin film transistor 710B may be formed in the same layer. “Formed in the same layer” means formed using the same film (conductive film). Thereby, the increase in the number of manufacturing processes and manufacturing cost can be suppressed.
  • variation in color tone when manufacturing a liquid crystal display panel including an active matrix substrate including an oxide semiconductor TFT and a gate insulating layer and / or an inorganic insulating layer having a stacked structure is suppressed. be able to.
  • TFT Thin Film Transistor
  • gate electrode 12 gate insulating layer 12a silicon oxide layer 12b silicon nitride layer 12c intermediate layer 12d first layer 12e second layer 13 oxide semiconductor layer 14 source electrode 15 drain electrode 20 inorganic insulating layer (passivation film) 20a Silicon oxide layer 20b Silicon nitride layer 20c Intermediate layer 20d First layer 20e Second layer 21 Organic insulating layer (flattening film) 22 common electrode 23 dielectric layer 24 pixel electrode 80 liquid crystal layer 100A, 100B, 100C active matrix substrate 100D, 100E, 100F active matrix substrate 100M first mother substrate 200 counter substrate 200M second mother substrate 300 liquid crystal display panel 300M mother panel CH Contact hole

Abstract

本発明の実施形態によるアクティブマトリクス基板は、基板に支持された複数の薄膜トランジスタと、複数の薄膜トランジスタを覆う無機絶縁層とを備える。各薄膜トランジスタは、ゲート電極、酸化物半導体層、ゲート絶縁層、ソース電極およびドレイン電極を有する。ゲート絶縁層および無機絶縁層のうちの少なくとも一方は、酸化シリコン層および窒化シリコン層を含む積層構造を有する積層絶縁層である。積層絶縁層は、酸化シリコン層と窒化シリコン層との間に設けられた中間層であって、酸化シリコン層の屈折率ｎAよりも高く、且つ、窒化シリコン層の屈折率ｎBよりも低い屈折率ｎCを有する中間層をさらに含む。

Description

アクティブマトリクス基板および液晶表示パネル
　本発明は、アクティブマトリクス基板に関し、特に、酸化物半導体ＴＦＴを備えたアクティブマトリクス基板に関する。また、本発明は、そのようなアクティブマトリクス基板を備えた液晶表示パネルにも関する。
　液晶表示装置等に用いられるアクティブマトリクス基板は、画素毎に薄膜トランジスタ（Thin Film Transistor；以下、「ＴＦＴ」）などのスイッチング素子を備えている。このようなスイッチング素子としては、従来、アモルファスシリコン膜を活性層とするＴＦＴ（以下、「アモルファスシリコンＴＦＴ」）や多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」）が広く用いられている。
　近年、ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコンに代わって、酸化物半導体を用いることが提案されている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。特許文献１には、Ｉｎ―Ｇａ―Ｚｎ－Ｏ系の半導体膜をＴＦＴの活性層に用いたアクティブマトリクス基板が開示されている。
　酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成されるので、大面積が必要とされる装置にも適用できる。
　特許文献２は、ボトムゲート型の酸化物半導体ＴＦＴを覆う無機絶縁層が積層構造を有する構成を開示している。この無機絶縁層は、具体的には、酸化シリコン層と、窒化シリコン層とを含んでおり、窒化シリコン層は、３５ｎｍ～７５ｎｍの厚さを有する。特許文献２では、このような構成により、非表示部に配置された酸化物半導体ＴＦＴの動作不良が抑制されるとされている。
　また、特許文献２には、ゲート電極を覆うゲート絶縁層が積層構造を有する構成も開示されている。具体的には、ゲート絶縁層が、窒化シリコン層と、酸化シリコン層とを含む構成が開示されている。
特開２０１２－１３４４７５号公報 国際公開第２０１４／０８０８２６号
　しかしながら、本願発明者の検討によれば、無機絶縁層およびゲート絶縁層の少なくとも一方が上述したような積層構造を有していると、マザー基板の面内で、斜め方向からの観察時の色変化（斜め視色変化：Off-Angle Color Shift）や色味（白均一性：ＷＵ）にばらつきが生じることがわかった。これは、無機絶縁層およびゲート絶縁層のそれぞれを構成する各層（絶縁層）の厚さの面内ばらつきが、干渉色（複数の絶縁層の光学干渉による）の違いとして視認されるからである。
　実際に液晶表示パネルを製造する際、マザー基板の面内での絶縁層の厚さのばらつきの発生を避けることは非常に困難である。近年では、面取り数（１枚のマザーガラスから取れる基板数）を増やすために、マザーガラス（マザー基板）の大型化が進んでおり、上述した色味のばらつきは、マザー基板のサイズが大きくなるにつれて顕著になる。面内で色味が大きくばらついているマザー基板を分断して作製された液晶表示パネルは、パネル間および／またはパネル面内で色味が大きくばらつくことになる。
　本発明は、上記問題に鑑みてなされたものであり、その目的は、酸化物半導体ＴＦＴと積層構造を有するゲート絶縁層および／または無機絶縁層とを備えたアクティブマトリクス基板を含む液晶表示パネルを製造する際の色味のばらつきを抑制することにある。
　本発明の実施形態によるアクティブマトリクス基板は、基板と、前記基板に支持された複数の薄膜トランジスタと、前記複数の薄膜トランジスタを覆う無機絶縁層と、を備えたアクティブマトリクス基板であって、前記複数の薄膜トランジスタのそれぞれは、ゲート電極と、前記ゲート電極に対向する酸化物半導体層と、前記ゲート電極および前記酸化物半導体層の間に位置するゲート絶縁層と、前記酸化物半導体層に電気的に接続されたソース電極およびドレイン電極と、を有し、前記ゲート絶縁層および前記無機絶縁層のうちの少なくとも一方は、酸化シリコン層および窒化シリコン層を含む積層構造を有する積層絶縁層であり、前記積層絶縁層は、前記酸化シリコン層と前記窒化シリコン層との間に設けられた中間層であって、前記酸化シリコン層の屈折率ｎＡよりも高く、且つ、前記窒化シリコン層の屈折率ｎＢよりも低い屈折率ｎＣを有する中間層をさらに含む。
　ある実施形態において、前記中間層は、窒化酸化シリコン層である。
　ある実施形態において、前記酸化シリコン層の屈折率ｎＡ、前記窒化シリコン層の屈折率ｎＢおよび前記中間層の屈折率ｎＣは、１．１３・ｎＡ≦ｎＣ≦０．９３・ｎＢの関係を満足する。
　ある実施形態において、前記酸化シリコン層は、前記酸化物半導体層と前記中間層との間に位置する。
　ある実施形態において、前記ゲート絶縁層および前記無機絶縁層のうちの前記ゲート絶縁層が、前記中間層を含む前記積層絶縁層である。
　ある実施形態において、前記ゲート絶縁層および前記無機絶縁層のうちの前記無機絶縁層が、前記中間層を含む前記積層絶縁層である。
　ある実施形態において、前記ゲート絶縁層および前記無機絶縁層のそれぞれが、前記中間層を含む前記積層絶縁層である。
　本発明の実施形態によるアクティブマトリクス基板は、基板と、前記基板に支持された複数の薄膜トランジスタと、前記複数の薄膜トランジスタを覆う無機絶縁層と、を備えたアクティブマトリクス基板であって、前記複数の薄膜トランジスタのそれぞれは、ゲート電極と、前記ゲート電極に対向する酸化物半導体層と、前記ゲート電極および前記酸化物半導体層の間に位置するゲート絶縁層と、前記酸化物半導体層に電気的に接続されたソース電極およびドレイン電極と、を有し、前記ゲート絶縁層および前記無機絶縁層のうちの少なくとも一方は、酸化シリコン層である第１層と、前記第１層の屈折率ｎＤと異なる屈折率ｎＥを有する第２層とを含む積層構造を有する積層絶縁層であり、前記第１層の屈折率ｎＤと前記第２層の屈折率ｎＥとの差が０．３３以下である。
　ある実施形態において、前記第２層は、窒化酸化シリコン層である。
　ある実施形態において、前記第１層は、前記酸化物半導体層と前記第２層との間に位置する。
　ある実施形態において、前記ゲート絶縁層および前記無機絶縁層のうちの前記ゲート絶縁層が、前記積層絶縁層である。
　ある実施形態において、前記ゲート絶縁層および前記無機絶縁層のうちの前記無機絶縁層が、前記積層絶縁層である。
　ある実施形態において、前記ゲート絶縁層および前記無機絶縁層のそれぞれが、前記積層絶縁層である。
　ある実施形態において、前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む。
　ある実施形態において、前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は、結晶質部分を含む。
　本発明の実施形態による液晶表示パネルは、上述したいずれかの構成を有するアクティブマトリクス基板と、前記アクティブマトリクス基板に対向する対向基板と、前記アクティブマトリクス基板および前記対向基板の間に設けられた液晶層と、を備える。
　本発明の実施形態によると、酸化物半導体ＴＦＴと積層構造を有するゲート絶縁層および／または無機絶縁層とを備えたアクティブマトリクス基板を含む液晶表示パネルを製造する際の色味のばらつきを抑制することができる。
本発明の実施形態によるアクティブマトリクス基板１００Ａを模式的に示す断面図である。 マザー基板２Ｍ上に形成された絶縁層３が厚さにばらつきを有している様子を示す図である。 （ａ）は、アクティブマトリクス基板１００Ａにおける積層構造を模式的に示す図であり、（ｂ）は、比較例のアクティブマトリクス基板９００における積層構造を模式的に示す図である。 実施例１のマザー基板と、比較例のマザー基板とについて、マザー基板の面内における白均一性（ＷＵ）を比較した結果を示すグラフである。 本発明の実施形態によるアクティブマトリクス基板１００Ａを備えた液晶表示パネル３００を模式的に示す断面図である。 （ａ）および（ｂ）は、液晶表示パネル３００の製造工程を模式的に示す斜視図である。 （ａ）および（ｂ）は、液晶表示パネル３００の製造工程を模式的に示す斜視図である。 （ａ）～（ｆ）は、第１マザー基板１００Ｍの作製工程を模式的に示す断面図である。 （ａ）～（ｃ）は、第１マザー基板１００Ｍの作製工程を模式的に示す断面図である。 （ａ）および（ｂ）は、第１マザー基板１００Ｍの作製工程を模式的に示す断面図である。 （ａ）および（ｂ）は、第１マザー基板１００Ｍの作製工程を模式的に示す断面図である。 本発明の実施形態によるアクティブマトリクス基板１００Ｂを模式的に示す断面図である。 本発明の実施形態によるアクティブマトリクス基板１００Ｃを模式的に示す断面図である。 本発明の実施形態によるアクティブマトリクス基板１００Ｄを模式的に示す断面図である。 （ａ）は、アクティブマトリクス基板１００Ｄにおける積層構造を模式的に示す図であり、（ｂ）は、比較例のアクティブマトリクス基板９００における積層構造を模式的に示す図である。 実施例２のマザー基板と、比較例のマザー基板とについて、マザー基板の面内における白均一性（ＷＵ）を比較した結果を示すグラフである。 本発明の実施形態によるアクティブマトリクス基板１００Ｅを模式的に示す断面図である。 本発明の実施形態によるアクティブマトリクス基板１００Ｆを模式的に示す断面図である。 （ａ）は、アクティブマトリクス基板１００Ｆにおける積層構造を模式的に示す図であり、（ｂ）は、比較例のアクティブマトリクス基板９００における積層構造を模式的に示す図である。 実施例３のマザー基板と、比較例のマザー基板とについて、マザー基板の面内における白均一性（ＷＵ）を比較した結果を示すグラフである。 本発明の実施形態によるアクティブマトリクス基板７００の平面構造の一例を示す模式的な平面図である。 アクティブマトリクス基板７００における結晶質シリコンＴＦＴ７１０Ａおよび酸化物半導体ＴＦＴ７１０Ｂの断面図である。
　以下、図面を参照しながら本発明の実施形態を説明する。なお、本発明は以下の実施形態に限定されるものではない。
　（実施形態１）
　図１を参照しながら、本実施形態におけるアクティブマトリクス基板１００Ａを説明する。図１は、アクティブマトリクス基板１００Ａを模式的に示す断面図である。図１には、ＦＦＳ（Fringe Field Switching）モードの液晶表示パネルに用いられるアクティブマトリクス基板１００Ａを例示している。
　アクティブマトリクス基板１００Ａは、図１に示すように、基板１と、基板１に支持された複数の薄膜トランジスタ（ＴＦＴ）１０と、複数の薄膜トランジスタ１０を覆う無機絶縁層２０とを備える。図１は、液晶表示パネルの１つの画素に対応した領域を示しており、各画素に設けられた１つのＴＦＴ１０が図示されている。アクティブマトリクス基板１００Ａは、さらに、有機絶縁層２１、共通電極２２、誘電体層２３および画素電極２４を備える。
　基板１は、絶縁性を有する透明基板である。基板１は、例えばガラス基板である。
　複数のＴＦＴ１０のそれぞれは、ゲート電極１１、ゲート絶縁層１２、酸化物半導体層１３、ソース電極１４およびドレイン電極１５を有する。つまり、ＴＦＴ１０は、酸化物半導体ＴＦＴである。
　ゲート電極１１は、基板１上に設けられている。ゲート電極１１は、不図示の走査配線（ゲート配線）に電気的に接続されており、走査配線から走査信号（ゲート信号）を供給される。
　ゲート絶縁層１２は、ゲート電極１１を覆っている。本実施形態では、ゲート絶縁層１２は、後述するように積層構造を有する。
　酸化物半導体層１３は、ゲート絶縁層１２上に設けられている。酸化物半導体層１３は、ゲート絶縁層１２を介してゲート電極１１に対向する。言い換えると、ゲート絶縁層１２は、ゲート電極１１および酸化物半導体層１３の間に位置している。
　ソース電極１４およびドレイン電極１５は、酸化物半導体層１３に電気的に接続されている。ソース電極１４は、不図示の信号配線（ソース配線）に電気的に接続されており、信号配線から表示信号（ソース信号）を供給される。また、ドレイン電極１５は、画素電極２４に電気的に接続されている。
　無機絶縁層（パッシベーション膜）２０は、酸化物半導体層１３、ソース電極１４およびドレイン電極１５を覆っている。本実施形態では、無機絶縁層２０は、後述するように積層構造を有する。
　有機絶縁層（平坦化膜）２１は、無機絶縁層２０上に設けられている。有機絶縁層２１は、例えば感光性樹脂材料から形成されている。
　共通電極２２は、有機絶縁層２１上に設けられている。共通電極２２は、表示領域全体にわたって形成された単一の導電膜であり、複数の画素で共通の電位を与えられる。共通電極２２は、透明な導電材料（例えばＩＴＯやＩＺＯ）から形成されている。
　誘電体層２３は、共通電極２２を覆うように設けられている。誘電体層２３は、例えば、窒化シリコン（ＳｉＮｘ）層である。
　画素電極２４は、画素ごとに誘電体層２３上に設けられている。画素電極２４は、透明な導電材料（例えばＩＴＯやＩＺＯ）から形成されている。画素電極２４は、無機絶縁層２０、有機絶縁層２１および誘電体層２３に形成されたコンタクトホールＣＨにおいて、ＴＦＴ１０のドレイン電極１５に接続されている。ここでは図示しないが、画素電極２４には少なくとも１つのスリットが形成されている。
　続いて、本実施形態におけるゲート絶縁層１２および無機絶縁層２０の構成をより具体的に説明する。
　ゲート絶縁層１２は、酸化シリコン（ＳｉＯｘ）層１２ａおよび窒化シリコン（ＳｉＮｘ）層１２ｂを含む積層構造を有する積層絶縁層である。図１に示す例では、窒化シリコン層１２ｂが下層として配置され、酸化シリコン層１２ａが上層として配置されている。
　無機絶縁層２０は、酸化シリコン（ＳｉＯｘ）層２０ａおよび窒化シリコン（ＳｉＮｘ）層２０ｂを含む積層構造を有する積層絶縁層である。図１に示す例では、酸化シリコン層２０ａが下層として配置され、窒化シリコン層２０ｂが上層として配置されている。
　また、本実施形態では、ゲート絶縁層１２は、図１に示すように、酸化シリコン層１２ａと窒化シリコン層１２ｂとの間に設けられた中間層１２ｃをさらに含む。中間層１２ｃは、酸化シリコン層１２ａの屈折率ｎＡよりも高く、且つ、窒化シリコン層１２ｂの屈折率ｎＢよりも低い屈折率ｎＣを有する（つまりｎＡ＜ｎＢ＜ｎＣである）。
　ゲート絶縁層１２が上述した中間層１２ｃを含むことにより、干渉色の違いによる色味のばらつきを抑制することができる。以下、この理由をより詳しく説明する。
　マザー基板上にＣＶＤ法やスパッタ法などを用いて形成される絶縁層（窒化シリコン層や酸化シリコン層）は、マザー基板の面内で厚さにばらつきを有する。典型的には、図２に模式的に示すように、絶縁層３の厚さは、マザー基板２Ｍの中央から外周側に向かうにつれて大きくなる。そのため、マザー基板２Ｍのサイズが大きくなるほど、絶縁層３の厚さの面内ばらつきが大きくなる。従って、マザー基板２Ｍのサイズが大きくなるほど、マザー基板２Ｍの面内での干渉色の違いによる色味のばらつきが大きくなる。
　本実施形態では、ゲート絶縁層１２が、酸化シリコン層１２ａの屈折率ｎＡよりも高く、且つ、窒化シリコン層１２ｂの屈折率ｎＢよりも低い屈折率ｎＣを有する中間層１２ｃを含んでいるので、ゲート絶縁層１２の積層構造に起因する光学干渉が発生しにくくなる。そのため、色味のばらつきが抑制される。
　図３（ａ）に、本実施形態のアクティブマトリクス基板１００Ａにおける積層構造を模式的に示し、図３（ｂ）に、比較例のアクティブマトリクス基板９００における積層構造を模式的に示す。比較例のアクティブマトリクス基板９００は、ゲート絶縁層１２が中間層１２ｃを含んでいない点において、本実施形態のアクティブマトリクス基板１００と異なっている。図３（ａ）および（ｂ）中には、各絶縁層の屈折率の例が併せて示されている。
　図３（ａ）に示す例では、アクティブマトリクス基板１００Ａのゲート絶縁層１２は、屈折率ｎＡが１．４１の酸化シリコン層１２ａと屈折率ｎＢが１．８７の窒化シリコン層１２ｂとの間に、屈折率ｎＣが１．６９の中間層１２ｃを含んでいる。これに対し、図３（ｂ）に示す例では、比較例のアクティブマトリクス基板９００のゲート絶縁層１２は、屈折率ｎＡが１．４１の酸化シリコン層１２ａと屈折率ｎＢが１．８７の窒化シリコン層１２ｂのみから構成されている。なお、図３（ａ）および（ｂ）のいずれの例についても、無機絶縁層２０の酸化シリコン層２０ａ、窒化シリコン層２０ｂおよび有機絶縁層２１の屈折率ｎは、それぞれ１．４１、１．８７および１．５５である。
　各絶縁層の屈折率を、図３（ａ）に示した例のように設定したマザー基板（実施例１）と、図３（ｂ）に示した例のように設定したマザー基板（比較例）とについて、マザー基板の面内における白均一性（ＷＵ）を比較した結果を図４に示す。図４には、比較例および実施例１について、色味のばらつき（du’v’）を相対比（比較例を１．００とする）で示している。なお、比較例と実施例１とで、各絶縁層の厚さは基本的には同じとした。ただし、比較例のゲート絶縁層１２の窒化シリコン層１２ｂの厚さは、実施例１のゲート絶縁層１２の窒化シリコン層１２ｂの厚さと中間層１２ｃの厚さとの合計と同じにした。
　図４から、実施例１では、比較例に比べ、白均一性が約２倍に向上（色味のばらつきが約半分に低減）していることがわかる。
　中間層１２ｃとしては、例えば、窒化酸化シリコン（ＳｉＯｘＮｙ：ｘ≧ｙであってもよいし、ｘ＜ｙであってもよい）層を好適に用いることができる。窒化酸化シリコンの屈折率は、酸素含有率が高くなるほど低くなり（つまり酸化シリコンの屈折率に近くなり）、窒素含有率が高くなるほど高くなる（つまり窒化シリコンの屈折率に近くなる）。そのため、中間層１２ｃとして窒化酸化シリコン層を用いることにより、酸化シリコン層１２ａの屈折率ｎＡよりも高く、且つ、窒化シリコン層１２ｂの屈折率ｎＢよりも低い、所望の屈折率ｎＣを容易に実現することができる。また、中間層１２ｃとして窒化酸化シリコン層を用いることにより、中間層１２ｃの形成が容易となる。窒化シリコン層１２ｂの形成工程と、酸化シリコン層１２ａの形成工程との間に、窒化酸化シリコン層１２ｃの形成工程を行うことは比較的容易だからである（例えば同じチャンバ内で連続して成膜することができる）。
　実施例１について、ゲート絶縁層１２の酸化シリコン層１２ａ、窒化シリコン層１２ｂおよび中間層（窒化酸化シリコン層）１２ｃの組成分析を行った結果を、下記表１に示す。組成分析は、ＸＰＳ（X線光電子分光法）により行った。なお、中間層１２ｃとして窒化酸化シリコン層を用いる場合の組成比が、表１に示すものに限定されないのはいうまでもない。
Figure JPOXMLDOC01-appb-T000001
　中間層１２ｃとして、窒化酸化シリコン層以外の絶縁層を用いてもよい。例えば、下層の窒化シリコン層１２ｂよりも屈折率が低いさらなる窒化シリコン層を中間層１２ｃとして用いることもできる。窒化シリコン膜は、成膜条件や組成によって異なる屈折率を有し得ることが知られているので、下層の窒化シリコン層１２ｂとは異なる成膜条件・組成でさらなる窒化シリコン層を形成して中間層１２ｃとすることができる。
　中間層１２ｃの屈折率ｎＣが、酸化シリコン層１２ａの屈折率ｎＡまたは窒化シリコン層１２ｂの屈折率ｎＢに近すぎると、色味のばらつきを抑制する効果が十分に得られないことがある。色味のばらつきを抑制する効果を十分に得るためには、酸化シリコン層１２ａの屈折率ｎＡ、窒化シリコン層１２ｂの屈折率ｎＢおよび中間層１２ｃの屈折率ｎＣは、１．１３・ｎＡ≦ｎＣ≦０．９３・ｎＢの関係を満足することが好ましい。
　図１に示す例では、ゲート絶縁層１２において、窒化シリコン層１２ｂが下層として配置され、酸化シリコン層１２ａが上層として（つまり酸化物半導体層１３と中間層１２ｃとの間に）配置されている。酸化物半導体層１３と接する上層側に酸化シリコン層１２ａが配置されることにより、酸化物半導体層１３の酸素欠損を低減する効果が得られる。
　また、図１に示す例では、無機絶縁層２０において、酸化シリコン層２０ａが下層として配置され、窒化シリコン層２０ｂが上層として配置されている。酸化物半導体層１３と接する下層側に酸化シリコン層２０ａが配置されることにより、酸化物半導体層１３の酸素欠損を低減する効果が得られる。
　上述したように、本発明の実施形態によれば、酸化物半導体ＴＦＴと積層構造を有するゲート絶縁層を備えたアクティブマトリクス基板を含む液晶表示パネルを製造する際の色味のばらつきを抑制することができる。
　なお、図１には、共通電極２２上に誘電体層２３を介して画素電極２４が設けられる配置を例示したが、これとは逆に、画素電極２４上に誘電体層２３を介して共通電極２２が設けられてもよい。その場合、共通電極２２に少なくとも１つのスリットが形成される。
　また、本実施形態では、ＦＦＳモードの液晶表示パネル用のアクティブマトリクス基板１００Ａを例として説明を行ったが、本発明の実施形態は、他の表示モード（例えばＴＮ（Twisted Nematic）やＶＡ（Vertical Alignment）モード）の液晶表示パネル用のアクティブマトリクス基板にも好適に用いられる。
　［液晶表示パネルおよびその製造方法］
　図５に、本発明の実施形態によるアクティブマトリクス基板１００Ａを備えた液晶表示パネル３００を示す。液晶表示パネル３００は、図５に示すように、アクティブマトリクス基板１００Ａと、アクティブマトリクス基板１００Ａに対向する対向基板２００と、アクティブマトリクス基板１００Ａおよび対向基板２００の間に設けられた液晶層８０とを備える。
　アクティブマトリクス基板１００Ａは、例示したようなＦＦＳモード用であってもよいし、他の表示モード用であってもよい。アクティブマトリクス基板１００Ａは、各画素に設けられた酸化物半導体ＴＦＴ１０および画素電極２４を有する。酸化物半導体ＴＦＴ１０のゲート絶縁層１２は、酸化シリコン層１２ａ、窒化シリコン層１２ｂおよび中間層１２ｃを含む積層構造を有する。酸化物半導体ＴＦＴ１０を覆う無機絶縁層２０は、酸化シリコン層２０ａおよび窒化シリコン層２０ｂを含む積層構造を有する。ＦＦＳモードの場合、アクティブマトリクス基板１００Ａはさらに共通電極２２を有する。ＴＮモードやＶＡモードの場合、アクティブマトリクス基板１００Ａは、共通電極２２を有しない。
　対向基板２００は、典型的には、カラーフィルタおよび遮光層（ブラックマトリクス）を有する。そのため、対向基板２００は「カラーフィルタ基板」と呼ばれることもある。ＴＮモードやＶＡモードの場合、対向基板２００は、画素電極２４に対向する対向電極（共通電極）を有する。
　アクティブマトリクス基板１００Ａおよび対向基板２００のそれぞれの液晶層８０側の表面には、配向膜が設けられる。ＦＦＳモードおよびＴＮモードの場合、水平配向膜が設けられる。ＶＡモードの場合、垂直配向膜が設けられる。
　図６および図７を参照しながら、液晶表示パネル３００の製造方法を説明する。
　まず、図６（ａ）に示すように、アクティブマトリクス基板１００Ａを複数枚含むマザー基板（以下では「第１マザー基板」と呼ぶ）１００Ｍを用意する。第１マザー基板１００Ｍを用意（作製）する方法については、後述する。
　また、第１マザー基板１００Ｍを用意するのと別途に、図６（ｂ）に示すように、対向基板２００を複数枚含むマザー基板（以下では「第２マザー基板」と呼ぶ）２００Ｍを用意する。対向基板２００は、カラーフィルタ基板を作製する公知の種々の方法で作製することができる。
　次に、図７（ａ）に示すように、第１マザー基板１００Ｍと第２マザー基板２００Ｍとを貼り合せることによって、液晶表示パネル３００を複数枚含むマザーパネル３００Ｍを作製する。第１マザー基板１００Ｍと第２マザー基板２００Ｍとは、液晶表示パネル３００の表示領域を包囲するように形成されたシール部（不図示）によって接着・固定される。
　その後、図７（ｂ）に示すように、マザーパネル３００Ｍを分断することによって、液晶表示パネル３００を得る。アクティブマトリクス基板１００Ａと対向基板２００との間の液晶層８０は、滴下法または真空注入法によって形成することができる。
　続いて、図８、図９、図１０および図１１を参照しながら、第１マザー基板１００Ｍを作製（用意）する方法を説明する。
　まず、図８（ａ）に示すように、基板１を複数枚含むサイズの絶縁性基板１Ｍを用意する。
　次に、図８（ｂ）に示すように、基板１に対応する領域ごとに絶縁性基板１Ｍ上にゲート電極１１を形成する。このとき、走査配線も同時に形成される。例えば、絶縁性基板１Ｍ上に導電膜を堆積し、この導電膜をフォトリソグラフィプロセスで所望の形状にパターニングすることによって、ゲート電極１１および走査配線を形成することができる。ゲート電極１１および走査配線は、例えば、厚さ３０ｎｍのＴａＮ層および厚さ３００ｎｍのＷ層がこの順で積層された積層構造を有する。
　続いて、ゲート電極１１および走査配線を覆うゲート絶縁層１２を形成する。具体的には、まず、図８（ｃ）に示すように、ゲート電極１２および走査配線を覆う窒化シリコン層１２ｂを、例えばＣＶＤ法を用いて形成する。窒化シリコン層１２ｂの厚さは、例えば２００ｎｍ以上４００ｎｍ以下である。続いて、図８（ｄ）に示すように、窒化シリコン層１２ｂ上に中間層１２ｃ（ここでは窒化酸化シリコン層）を、例えばＣＶＤ法を用いて形成する。窒化酸化シリコン層１２ｃの厚さは、例えば１０ｎｍ以上１００ｎｍ以下である。その後、図８（ｅ）に示すように、窒化酸化シリコン層１２ｃ上に酸化シリコン層１２ａを、例えばＣＶＤ法を用いて形成する。酸化シリコン層１２ａの厚さは、例えば１０ｎｍ以上１００ｎｍ以下である。
　次に、図８（ｆ）に示すように、ゲート絶縁層１２上に、ゲート絶縁層１２を介してゲート電極１１に対向する酸化物半導体層１３を形成する。例えば、ゲート絶縁層１２上に酸化物半導体膜を堆積し、この酸化物半導体膜をフォトリソグラフィプロセスで所望の形状にパターニングすることによって、酸化物半導体層１３を形成する。酸化物半導体層１３は、例えば、厚さ５０ｎｍのＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体層である。
　続いて、図９（ａ）に示すように、酸化物半導体層１３に電気的に接続されるソース電極１４およびドレイン電極１５を形成する。このとき、信号配線も同時に形成される。例えば、酸化物半導体１３およびゲート絶縁層１２上に導電膜を堆積し、この導電膜をフォトリソグラフィプロセスで所望の形状にパターニングすることによって、ソース電極１４、ドレイン電極１５および信号配線を形成することができる。ソース電極１４、ドレイン電極１５および信号配線は、例えば、厚さ３０ｎｍのＴｉ層、厚さ２００ｎｍのＡｌ層および厚さ１００ｎｍのＴｉ層がこの順で積層された積層構造を有する。
　次に、酸化物半導体層１３、ソース電極１４、ドレイン電極１５および信号配線を覆う無機絶縁層２０を形成する。具体的には、まず、図９（ｂ）に示すように、酸化物半導体層１３などを覆う酸化シリコン層２０ａを、例えばＣＶＤ法を用いて形成する。酸化シリコン層２０ａの厚さは、例えば１５０ｎｍ以上４００ｎｍ以下である。その後、図９（ｃ）に示すように、酸化シリコン層２０ａ上に窒化シリコン層２０ｂを、例えばＣＶＤ法を用いて形成する。窒化シリコン層２０ｂの厚さは、例えば３０ｎｍ以上２５０ｎｍ以下である。無機絶縁層２０の、後にコンタクトホールＣＨとなる領域には、開口部が形成されている。
　次に、図１０（ａ）に示すように、無機絶縁層２０上に、有機絶縁層２１を形成する。有機絶縁層２１は、例えば感光性樹脂材料から形成される。有機絶縁層２１の、後にコンタクトホールＣＨとなる領域には、開口部が形成されている。
　続いて、図１０（ｂ）に示すように、有機絶縁層２１上に共通電極２２を形成する。例えば、有機絶縁層２１上に透明導電膜を堆積し、この透明導電膜をフォトリソグラフィプロセスで所望の形状にパターニングすることによって、共通電極２２を形成することができる。共通電極２２は、例えば、厚さ１００ｎｍのＩＺＯ層である。
　次に、図１１（ａ）に示すように、共通電極２２を覆うように誘電体層２３を形成する。誘電体層２３は、例えば、厚さ１００ｎｍの窒化シリコン層である。誘電体層２３の、コンタクトホールＣＨとなる領域には、開口部が形成されている。
　続いて、図１１（ｂ）に示すように、誘電体層２３上に画素電極２４を形成する。例えば、誘電体層２３上に透明導電膜を堆積し、この透明導電膜をフォトリソグラフィプロセスで所望の形状にパターニングすることによって、画素電極２４を形成する。画素電極１４は、例えば、厚さ１００ｎｍのＩＺＯ層である。その後、画素電極２４を覆うように全面に配向膜を形成することにより、アクティブマトリクス基板１００Ａが得られる。
　本発明の実施形態によれば、干渉色の違いによる色味のばらつきを抑制することができる。そのため、本発明の実施形態によれば、液晶表示パネルの品質を向上させることができるとともに、マザー基板の大型化を助長することができる。
　（実施形態２）
　図１２を参照しながら、本実施形態におけるアクティブマトリクス基板１００Ｂを説明する。図１２は、アクティブマトリクス基板１００Ｂを模式的に示す断面図である。以下では、アクティブマトリクス基板１００Ｂが、実施形態１におけるアクティブマトリクス基板１００Ａと異なる点を中心に説明を行う（以降の実施形態でも同様である）。
　アクティブマトリクス基板１００Ｂのゲート絶縁層１２は、酸化シリコン（ＳｉＯｘ）層１２ａおよび窒化シリコン（ＳｉＮｘ）層１２ｂを含む積層構造を有する。また、アクティブマトリクス基板１００Ｂの無機絶縁層２０は、酸化シリコン（ＳｉＯｘ）層２０ａおよび窒化シリコン（ＳｉＮｘ）層２０ｂを含む積層構造を有する。
　本実施形態では、図１２に示すように、無機絶縁層２０が、酸化シリコン層２０ａとおよび窒化シリコン層２０ｂとの間に設けられた中間層２０ｃをさらに含む。中間層２０ｃは、酸化シリコン層２０ａの屈折率ｎＡよりも高く、且つ、窒化シリコン層２０ｂの屈折率ｎＢよりも低い屈折率ｎＣを有する。
　無機絶縁層２０が、上述したような中間層２０ｃを含んでいることにより、無機絶縁層２０の積層構造に起因する光学干渉が発生しにくくなる。そのため、色味のばらつきが抑制される。
　中間層２０ｃとしては、ゲート絶縁層１２の中間層１２ｃについて説明したのと同様の理由から、窒化酸化シリコン（ＳｉＯｘＮｙ：ｘ≧ｙであってもよいし、ｘ＜ｙであってもよい）層を好適に用いることができる。また、色味のばらつきを抑制する効果を十分に得るためには、酸化シリコン層２０ａの屈折率ｎＡ、窒化シリコン層２０ｂの屈折率ｎＢおよび中間層２０ｃの屈折率ｎＣは、１．１３・ｎＡ≦ｎＣ≦０．９３・ｎＢの関係を満足することが好ましい。
　（実施形態３）
　図１３を参照しながら、本実施形態におけるアクティブマトリクス基板１００Ｃを説明する。図１３は、アクティブマトリクス基板１００Ｃを模式的に示す断面図である。
　アクティブマトリクス基板１００Ｃのゲート絶縁層１２は、酸化シリコン（ＳｉＯｘ）層１２ａおよび窒化シリコン（ＳｉＮｘ）層１２ｂを含む積層構造を有する。また、アクティブマトリクス基板１００Ｃの無機絶縁層２０は、酸化シリコン（ＳｉＯｘ）層２０ａおよび窒化シリコン（ＳｉＮｘ）層２０ｂを含む積層構造を有する。
　本実施形態では、図１３に示すように、ゲート絶縁層１２は、酸化シリコン層１２ａと窒化シリコン層１２ｂとの間に設けられた中間層１２ｃをさらに含む。中間層１２ｃは、酸化シリコン層１２ａの屈折率ｎＡよりも高く、且つ、窒化シリコン層１２ｂの屈折率ｎＢよりも低い屈折率ｎＣを有する。また、無機絶縁層２０は、酸化シリコン層２０ａとおよび窒化シリコン層２０ｂとの間に設けられた中間層２０ｃをさらに含む。中間層２０ｃは、酸化シリコン層２０ａの屈折率ｎＡよりも高く、且つ、窒化シリコン層２０ｂの屈折率ｎＢよりも低い屈折率ｎＣを有する。
　このように、本実施形態では、ゲート絶縁層１２および無機絶縁層２０の両方が、中間層１２ｃ、２０ｃを含む積層構造を有する。そのため、ゲート絶縁層１２の積層構造に起因する光学干渉および無機絶縁層２０の積層構造に起因する光学干渉が発生しにくくなる。そのため、色味のばらつきがいっそう抑制される。
　（実施形態４）
　図１４を参照しながら、本実施形態におけるアクティブマトリクス基板１００Ｄを説明する。図１４は、アクティブマトリクス基板１００Ｄを模式的に示す断面図である。
　アクティブマトリクス基板１００Ｄのゲート絶縁層１２は、図１４に示すように、第１層１２ｄと、第２層１２ｅとを含む積層構造を有する積層絶縁層である。第１層１２ｄは、酸化シリコン（ＳｉＯｘ）層である。第２層１２ｅは、第１層１２ｄの屈折率ｎＤと異なる屈折率ｎＥを有する。図１４に示す例では、第２層１２ｅが下層として配置され、第１層１２ｄが上層として（つまり酸化物半導体層１３と第２層１２ｅとの間に）配置されている。
　本実施形態では、第１層１２ｄの屈折率ｎＤと第２層１２ｅの屈折率ｎＥとの差が０．３３以下である。これにより、ゲート絶縁層１２の積層構造に起因する光学干渉が発生しにくくなるので、色味のばらつきが抑制される。
　図１５（ａ）に、本実施形態のアクティブマトリクス基板１００Ｄにおける積層構造を模式的に示し、図１５（ｂ）に、比較例のアクティブマトリクス基板９００における積層構造を模式的に示す。図１５（ａ）および（ｂ）中には、各絶縁層の屈折率の例が併せて示されている。
　図１５（ａ）に示す例では、アクティブマトリクス基板１００Ｄのゲート絶縁層１２は、屈折率ｎＤが１．４１の第１層（酸化シリコン層）１２ｄと屈折率ｎＥが１．６９の第２層１２ｅとを含んでいる。これに対し、図１５（ｂ）に示す例では、比較例のアクティブマトリクス基板９００のゲート絶縁層１２は、屈折率ｎＡが１．４１の酸化シリコン層１２ａと屈折率ｎＢが１．８７の窒化シリコン層１２ｂとを含んでいる。なお、図１５（ａ）および（ｂ）のいずれの例についても、無機絶縁層２０の酸化シリコン層２０ａ、窒化シリコン層２０ｂおよび有機絶縁層２１の屈折率ｎは、それぞれ１．４１、１．８７および１．５５である。
　各絶縁層の屈折率を、図１５（ａ）に示した例のように設定したマザー基板（実施例２）と、図１５（ｂ）に示した例のように設定したマザー基板（比較例）とについて、マザー基板の面内における白均一性（ＷＵ）を比較した結果を図１６に示す。図１６には、比較例および実施例２について、色味のばらつき（du’v’）を相対比（比較例を１．００とする）で示している。なお、比較例と実施例２とで、各絶縁層の厚さは同じとした（実施例２のゲート絶縁層１２の第１層１２ｄおよび第２層１２ｅの厚さは、それぞれ比較例のゲート絶縁層１２の酸化シリコン層１２ａおよび窒化シリコン層１２ｂの厚さと同じとした）。
　図１６から、実施例２では、比較例に比べ、白均一性が約２倍に向上（色味のばらつきが約半分に低減）していることがわかる。
　第２層１２ｅとしては、例えば、窒化酸化シリコン（ＳｉＯｘＮｙ：ｘ≧ｙであってもよいし、ｘ＜ｙであってもよい）層を好適に用いることができる。窒化酸化シリコンの屈折率は、酸素含有率が高くなるほど低くなり（つまり酸化シリコンの屈折率に近くなり）、窒素含有率が高くなるほど高くなる（つまり窒化シリコンの屈折率に近くなる）。そのため、第２層１２ｅして窒化酸化シリコン層を用いることにより、第１層１２ｄの屈折率ｎＤとの差が０．３３以下の所望の屈折率ｎＥを容易に実現することができる。また、第２層１２ｅとして窒化酸化シリコン層を用いることにより、第２層１２ｅの形成が容易となる。なお、第２層１２ｅとして、窒化酸化シリコン層以外の絶縁層を用いてもよい。
　色味のばらつきをいっそう抑制する観点からは、第１層１２ｄの屈折率ｎＤと第２層１２ｅの屈折率ｎＥとの差が０．２８以下であることがより好ましい。
　図１４に示す例では、第２層１２ｅが下層として配置され、第１層１２ｄが上層として（つまり酸化物半導体層１３と第２層１２ｅとの間に）配置されている。酸化物半導体層１３と接する上層側に第１層（酸化シリコン層）１２ｄが配置されることにより、酸化物半導体層１３の酸素欠損を低減する効果が得られる。
　（実施形態５）
　図１７を参照しながら、本実施形態におけるアクティブマトリクス基板１００Ｅを説明する。図１７は、アクティブマトリクス基板１００Ｅを模式的に示す断面図である。
　アクティブマトリクス基板１００Ｅの無機絶縁層２０は、図１７に示すように、第１層２０ｄと、第２層２０ｅとを含む積層構造を有する積層絶縁層である。第１層２０ｄは、酸化シリコン（ＳｉＯｘ）層である。第２層２０ｅは、第１層２０ｄの屈折率ｎＤと異なる屈折率ｎＥを有する。図１７に示す例では、第２層２０ｅが上層として配置され、第１層２０ｄが下層として（つまり酸化物半導体層１３と第２層２０ｅとの間に）配置されている。
　本実施形態では、第１層２０ｄの屈折率ｎＤと第２層２０ｅの屈折率ｎＥとの差が０．３３以下である。これにより、無機絶縁層２０の積層構造に起因する光学干渉が発生しにくくなるので、色味のばらつきが抑制される。
　第２層２０ｅとしては、ゲート絶縁層１２の第２層１２ｅについて説明したのと同様の理由から、窒化酸化シリコン（ＳｉＯｘＮｙ：ｘ≧ｙであってもよいし、ｘ＜ｙであってもよい）層を好適に用いることができる。また、色味のばらつきをいっそう抑制する観点からは、第１層２０ｄの屈折率ｎＤと第２層２０ｅの屈折率ｎＥとの差が０．２８以下であることがより好ましい。
　（実施形態６）
　図１８を参照しながら、本実施形態におけるアクティブマトリクス基板１００Ｆを説明する。図１８は、アクティブマトリクス基板１００Ｆを模式的に示す断面図である。
　アクティブマトリクス基板１００Ｆのゲート絶縁層１２は、図１８に示すように、第１層１２ｄと、第２層１２ｅとを含む積層構造を有する積層絶縁層である。第１層１２ｄは、酸化シリコン（ＳｉＯｘ）層である。第２層１２ｅは、第１層１２ｄの屈折率ｎＤと異なる屈折率ｎＥを有する。図１８に示す例では、第２層１２ｅが下層として配置され、第１層１２ｄが上層として（つまり酸化物半導体層１３と第２層１２ｅとの間に）配置されている。
　また、アクティブマトリクス基板１００Ｆの無機絶縁層２０は、図１８に示すように、第１層２０ｄと、第２層２０ｅとを含む積層構造を有する積層絶縁層である。第１層２０ｄは、酸化シリコン（ＳｉＯｘ）層である。第２層２０ｅは、第１層２０ｄの屈折率ｎＤと異なる屈折率ｎＥを有する。図１８に示す例では、第２層２０ｅが上層として配置され、第１層２０ｄが下層として（つまり酸化物半導体層１３と第２層２０ｅとの間に）配置されている。
　本実施形態では、ゲート絶縁層１２の第１層１２ｄの屈折率ｎＤと第２層１２ｅの屈折率ｎＥとの差が０．３３以下であり、無機絶縁層２０の第１層２０ｄの屈折率ｎＤと第２層２０ｅの屈折率ｎＥとの差が０．３３以下である。そのため、ゲート絶縁層１２の積層構造に起因する光学干渉および無機絶縁層２０の積層構造に起因する光学干渉が発生しにくくなるので、色味のばらつきがいっそう抑制される。
　図１９（ａ）に、本実施形態のアクティブマトリクス基板１００Ｆにおける積層構造を模式的に示し、図１９（ｂ）に、比較例のアクティブマトリクス基板９００における積層構造を模式的に示す。図１９（ａ）および（ｂ）中には、各絶縁層の屈折率の例が併せて示されている。
　図１９（ａ）に示す例では、アクティブマトリクス基板１００Ｆのゲート絶縁層１２は、屈折率ｎＤが１．４１の第１層（酸化シリコン層）１２ｄと屈折率ｎＥが１．６９の第２層１２ｅとを含んでいる。これに対し、図１９（ｂ）に示す例では、比較例のアクティブマトリクス基板９００のゲート絶縁層１２は、屈折率ｎＡが１．４１の酸化シリコン層１２ａと屈折率ｎＢが１．８７の窒化シリコン層１２ｂとを含んでいる。
　また、図１９（ａ）に示す例では、アクティブマトリクス基板１００Ｆの無機絶縁層２０は、屈折率ｎＤが１．４１の第１層（酸化シリコン層）２０ｄと屈折率ｎＥが１．６９の第２層２０ｅとを含んでいる。これに対し、図１９（ｂ）に示す例では、比較例のアクティブマトリクス基板９００の無機絶縁層２０は、屈折率ｎが１．４１の酸化シリコン層２０ａと屈折率ｎが１．８７の窒化シリコン層２０ｂとを含んでいる。
　なお、図１９（ａ）および（ｂ）のいずれの例についても、有機絶縁層２１の屈折率ｎは、１．５５である。
　各絶縁層の屈折率を、図１９（ａ）に示した例のように設定したマザー基板（実施例３）と、図１９（ｂ）に示した例のように設定したマザー基板（比較例）とについて、マザー基板の面内における白均一性（ＷＵ）を比較した結果を図２０に示す。図２０には、比較例および実施例３について、色味のばらつき（du’v’）を相対比（比較例を１．００とする）で示している。なお、比較例と実施例３とで、各絶縁層の厚さは同じとした。実施例３のゲート絶縁層１２の第１層１２ｄおよび第２層１２ｅの厚さは、それぞれ比較例のゲート絶縁層１２の酸化シリコン層１２ａおよび窒化シリコン層１２ｂの厚さと同じとし、実施例３の無機絶縁層２０の第１層２０ｄおよび第２層２０ｅの厚さは、それぞれ比較例の無機絶縁層２０の酸化シリコン層２０ａおよび窒化シリコン層２０ｂの厚さと同じとした。
　図２０から、実施例３では、比較例に比べ、白均一性が約２倍に向上（色味のばらつきが約半分に低減）していることがわかる。
　なお、上記実施形態１～６では、ボトムゲート構造のＴＦＴ１０を例示したが、本発明の実施形態は、トップゲート構造のＴＦＴを備えたアクティブマトリクス基板にも好適に用いることができる。
　［酸化物半導体について］
　酸化物半導体層１３に含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
　酸化物半導体層１３は、２層以上の積層構造を有していてもよい。酸化物半導体層１３が積層構造を有する場合には、酸化物半導体層１３は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよい。あるいは、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。また、複数の非晶質酸化物半導体層を含んでいてもよい。酸化物半導体層１３が上層と下層とを含む２層構造を有する場合、上層に含まれる酸化物半導体のエネルギーギャップは、下層に含まれる酸化物半導体のエネルギーギャップよりも大きいことが好ましい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、下層の酸化物半導体のエネルギーギャップが上層の酸化物半導体のエネルギーギャップよりも大きくてもよい。
　非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４－００７３９９号公報に記載されている。参考のために、特開２０１４－００７３９９号公報の開示内容の全てを本明細書に援用する。
　酸化物半導体層１３は、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本実施形態では、酸化物半導体層１３は、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体層１３は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む酸化物半導体膜から形成され得る。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、アモルファスでもよいし、結晶質でも（結晶質部分を含んでも）よい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体が好ましい。
　なお、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４－００７３９９号公報、特開２０１２－１３４４７５号公報、特開２０１４－２０９７２７号公報などに開示されている。参考のために、特開２０１２－１３４４７５号公報および特開２０１４－２０９７２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ－ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ－ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴ（例えば、複数の画素を含む表示領域の周辺に、表示領域と同じ基板上に設けられる駆動回路に含まれるＴＦＴ）および画素ＴＦＴ（画素に設けられるＴＦＴ）として好適に用いられる。
　酸化物半導体層１３は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えばＩｎ２Ｏ３－ＳｎＯ２－ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、酸化物半導体層１３は、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ａｌ－Ｇａ－Ｚｎ－Ｏ系半導体、Ｇａ－Ｚｎ－Ｏ系半導体などを含んでいてもよい。
　（実施形態７）
　以下、図面を参照しながら、本実施形態のアクティブマトリクス基板を説明する。本実施形態のアクティブマトリクス基板は、同一基板上に形成された酸化物半導体ＴＦＴと結晶質シリコンＴＦＴとを備える。
　アクティブマトリクス基板は、画素毎にＴＦＴ（画素用ＴＦＴ）を備えている。画素用ＴＦＴとしては、例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体膜を活性層とする酸化物半導体ＴＦＴが用いられる。
　画素用ＴＦＴと同一基板上に、周辺駆動回路の一部または全体を一体的に形成することもある。このようなアクティブマトリクス基板は、ドライバモノリシックのアクティブマトリクス基板と呼ばれる。ドライバモノリシックのアクティブマトリクス基板では、周辺駆動回路は、複数の画素を含む領域（表示領域）以外の領域（非表示領域または額縁領域）に設けられる。周辺駆動回路を構成するＴＦＴ（回路用ＴＦＴ）は、例えば、多結晶シリコン膜を活性層とした結晶質シリコンＴＦＴが用いられる。このように、画素用ＴＦＴとして酸化物半導体ＴＦＴを用い、回路用ＴＦＴとして結晶質シリコンＴＦＴを用いると、表示領域では消費電力を低くすることが可能となり、さらに、額縁領域を小さくすることが可能となる。
　画素用ＴＦＴとして、図１を参照しながら上述したＴＦＴを適用することが可能である。この点については後述する。
　次に、本実施形態のアクティブマトリクス基板のより具体的な構成を、図面を用いて説明する。
　図２１は、本実施形態のアクティブマトリクス基板７００の平面構造の一例を示す模式的な平面図、図２２は、アクティブマトリクス基板７００における結晶質シリコンＴＦＴ（以下、「第１薄膜トランジスタ」と称する。）７１０Ａおよび酸化物半導体ＴＦＴ（以下、「第２薄膜トランジスタ」と称する。）７１０Ｂの断面構造を示す断面図である。
　図２１に示すように、アクティブマトリクス基板７００は、複数の画素を含む表示領域７０２と、表示領域７０２以外の領域（非表示領域）とを有している。非表示領域は、駆動回路が設けられる駆動回路形成領域７０１を含んでいる。駆動回路形成領域７０１には、例えばゲートドライバ回路７４０、検査回路７７０などが設けられている。表示領域７０２には、行方向に延びる複数のゲートバスライン（図示せず）と、列方向に延びる複数のソースバスラインＳとが形成されている。図示していないが、各画素は、例えばゲートバスラインおよびソースバスラインＳで規定されている。ゲートバスラインは、それぞれ、ゲートドライバ回路の各端子に接続されている。ソースバスラインＳは、それぞれ、アクティブマトリクス基板７００に実装されるドライバＩＣ７５０の各端子に接続されている。
　図２２に示すように、アクティブマトリクス基板７００において、表示領域７０２の各画素には画素用ＴＦＴとして第２薄膜トランジスタ７１０Ｂが形成され、駆動回路形成領域７０１には回路用ＴＦＴとして第１薄膜トランジスタ７１０Ａが形成されている。
　アクティブマトリクス基板７００は、基板７１１と、基板７１１の表面に形成された下地膜７１２と、下地膜７１２上に形成された第１薄膜トランジスタ７１０Ａと、下地膜７１２上に形成された第２薄膜トランジスタ７１０Ｂとを備えている。第１薄膜トランジスタ７１０Ａは、結晶質シリコンを主として含む活性領域を有する結晶質シリコンＴＦＴである。第２薄膜トランジスタ７１０Ｂは、酸化物半導体を主として含む活性領域を有する酸化物半導体ＴＦＴである。第１薄膜トランジスタ７１０Ａおよび第２薄膜トランジスタ７１０Ｂは、基板７１１に一体的に作り込まれている。ここでいう「活性領域」とは、ＴＦＴの活性層となる半導体層のうちチャネルが形成される領域を指すものとする。
　第１薄膜トランジスタ７１０Ａは、下地膜７１２上に形成された結晶質シリコン半導体層（例えば低温ポリシリコン層）７１３と、結晶質シリコン半導体層７１３を覆う第１の絶縁層７１４と、第１の絶縁層７１４上に設けられたゲート電極７１５Ａとを有している。第１の絶縁層７１４のうち結晶質シリコン半導体層７１３とゲート電極７１５Ａとの間に位置する部分は、第１薄膜トランジスタ７１０Ａのゲート絶縁膜として機能する。結晶質シリコン半導体層７１３は、チャネルが形成される領域（活性領域）７１３ｃと、活性領域の両側にそれぞれ位置するソース領域７１３ｓおよびドレイン領域７１３ｄとを有している。この例では、結晶質シリコン半導体層７１３のうち、第１の絶縁層７１４を介してゲート電極７１５Ａと重なる部分が活性領域７１３ｃとなる。第１薄膜トランジスタ７１０Ａは、また、ソース領域７１３ｓおよびドレイン領域７１３ｄにそれぞれ接続されたソース電極７１８ｓＡおよびドレイン電極７１８ｄＡを有している。ソースおよびドレイン電極７１８ｓＡ、７１８ｄＡは、ゲート電極７１５Ａおよび結晶質シリコン半導体層７１３を覆う層間絶縁膜（ここでは、第２の絶縁層７１６）上に設けられ、層間絶縁膜に形成されたコンタクトホール内で結晶質シリコン半導体層７１３と接続されていてもよい。
　第２薄膜トランジスタ７１０Ｂは、下地膜７１２上に設けられたゲート電極７１５Ｂと、ゲート電極７１５Ｂを覆う第２の絶縁層７１６と、第２の絶縁層７１６上に配置された酸化物半導体層７１７とを有している。図示するように、第１薄膜トランジスタ７１０Ａのゲート絶縁膜である第１の絶縁層７１４が、第２薄膜トランジスタ７１０Ｂを形成しようとする領域まで延設されていてもよい。この場合には、酸化物半導体層７１７は、第１の絶縁層７１４上に形成されていてもよい。第２の絶縁層７１６のうちゲート電極７１５Ｂと酸化物半導体層７１７との間に位置する部分は、第２薄膜トランジスタ７１０Ｂのゲート絶縁膜として機能する。酸化物半導体層７１７は、チャネルが形成される領域（活性領域）７１７ｃと、活性領域の両側にそれぞれ位置するソースコンタクト領域７１７ｓおよびドレインコンタクト領域７１７ｄを有している。この例では、酸化物半導体層７１７のうち、第２の絶縁層７１６を介してゲート電極７１５Ｂと重なる部分が活性領域７１７ｃとなる。また、第２薄膜トランジスタ７１０Ｂは、ソースコンタクト領域７１７ｓおよびドレインコンタクト領域７１７ｄにそれぞれ接続されたソース電極７１８ｓＢおよびドレイン電極７１８ｄＢをさらに有している。尚、基板７１１上に下地膜７１２を設けない構成も可能である。
　薄膜トランジスタ７１０Ａ、７１０Ｂは、パッシベーション膜７１９および平坦化膜７２０で覆われている。画素用ＴＦＴとして機能する第２薄膜トランジスタ７１０Ｂでは、ゲート電極７１５Ｂはゲートバスライン（図示せず）、ソース電極７１８ｓＢはソースバスライン（図示せず）、ドレイン電極７１８ｄＢは画素電極７２３に接続されている。この例では、ドレイン電極７１８ｄＢは、パッシベーション膜７１９および平坦化膜７２０に形成された開口部内で、対応する画素電極７２３と接続されている。ソース電極７１８ｓＢにはソースバスラインを介してビデオ信号が供給され、ゲートバスラインからのゲート信号に基づいて画素電極７２３に必要な電荷が書き込まれる。
　なお、図示するように、平坦化膜７２０上にコモン電極として透明導電層７２１が形成され、透明導電層（コモン電極）７２１と画素電極７２３との間に第３の絶縁層７２２が形成されていてもよい。この場合、画素電極７２３にスリット状の開口が設けられていてもよい。このようなアクティブマトリクス基板７００は、例えばＦＦＳモードの表示装置に適用され得る。ＦＦＳモードは、一方の基板に一対の電極を設けて、液晶分子に、基板面に平行な方向（横方向）に電界を印加する横方向電界方式のモードである。この例では、画素電極７２３から出て液晶層（図示せず）を通り、さらに画素電極７２３のスリット状の開口を通ってコモン電極７２１に出る電気力線で表される電界が生成される。この電界は、液晶層に対して横方向の成分を有している。その結果、横方向の電界を液晶層に印加することができる。横方向電界方式では、基板から液晶分子が立ち上がらないため、縦方向電界方式よりも広視野角を実現できるという利点がある。
　本実施形態の第２薄膜トランジスタ７１０Ｂとして、図１を参照しながら説明した実施形態１におけるＴＦＴ１０を用いることができる。図１のＴＦＴ１０を適用する場合、ＴＦＴ１０におけるゲート電極１１、ゲート絶縁層１２、酸化物半導体層１３、ソース電極１４およびドレイン電極１５が、それぞれ、図２２に示すゲート電極７１５Ｂ、第２の絶縁層（ゲート絶縁層）７１６、酸化物半導体層７１７、ソース電極７１８ｓＢおよびドレイン電極７１８ｄＢに対応する。また、図１のアクティブマトリクス基板１００Ａにおける無機絶縁層２０、有機絶縁層２１、共通電極２２、誘電体層２３および画素電極２４が、図２２に示すパッシベーション膜７１９、平坦化膜７２０、透明導電層７２１、第３の絶縁層７２２および画素電極７２３に対応する。
　また、図２１に示す検査回路７７０を構成するＴＦＴ（検査用ＴＦＴ）として、酸化物半導体ＴＦＴである薄膜トランジスタ７１０Ｂを用いてもよい。
　なお、図示していないが、検査ＴＦＴおよび検査回路は、例えば、図２１に示すドライバＩＣ７５０が実装される領域に形成されてもよい。この場合、検査用ＴＦＴは、ドライバＩＣ７５０と基板７１１との間に配置される。
　図示する例では、第１薄膜トランジスタ７１０Ａは、ゲート電極７１５Ａと基板７１１（下地膜７１２）との間に結晶質シリコン半導体層７１３が配置されたトップゲート構造を有している。一方、第２薄膜トランジスタ７１０Ｂは、酸化物半導体層７１７と基板７１１（下地膜７１２）との間にゲート電極７１５Ｂが配置されたボトムゲート構造を有している。このような構造を採用することにより、同一基板７１１上に、２種類の薄膜トランジスタ７１０Ａ、７１０Ｂを一体的に形成する際に、製造工程数や製造コストの増加をより効果的に抑えることが可能である。
　第１薄膜トランジスタ７１０Ａおよび第２薄膜トランジスタ７１０ＢのＴＦＴ構造は上記に限定されない。例えば、これらの薄膜トランジスタ７１０Ａ、７１０Ｂは同じＴＦＴ構造（ボトムゲート構造）を有していてもよい。また、ボトムゲート構造の場合、薄膜トランジスタ７１０Ｂのようにチャネルエッチ型でもよいし、エッチストップ型でもよい。また、ソース電極およびドレイン電極が半導体層の下方に位置するボトムコンタクト型でもよい。
　第２薄膜トランジスタ７１０Ｂのゲート絶縁膜である第２の絶縁層７１６は、第１薄膜トランジスタ７１０Ａが形成される領域まで延設され、第１薄膜トランジスタ７１０Ａのゲート電極７１５Ａおよび結晶質シリコン半導体層７１３を覆う層間絶縁膜として機能してもよい。
　第１薄膜トランジスタ７１０Ａのゲート電極７１５Ａと、第２薄膜トランジスタ７１０Ｂのゲート電極７１５Ｂとは、同一層内に形成されていてもよい。また、第１薄膜トランジスタ７１０Ａのソースおよびドレイン電極７１８ｓＡ、７１８ｄＡと、第２薄膜トランジスタ７１０Ｂのソースおよびドレイン電極７１８ｓＢ、７１８ｄＢとは、同一の層内に形成されていてもよい。「同一層内に形成されている」とは、同一の膜（導電膜）を用いて形成されていることをいう。これにより、製造工程数および製造コストの増加を抑制できる。
　本発明の実施形態によると、酸化物半導体ＴＦＴと積層構造を有するゲート絶縁層および／または無機絶縁層とを備えたアクティブマトリクス基板を含む液晶表示パネルを製造する際の色味のばらつきを抑制することができる。
　１　　基板
　１０　　ＴＦＴ（薄膜トランジスタ）
　１１　　ゲート電極
　１２　　ゲート絶縁層
　１２ａ　　酸化シリコン層
　１２ｂ　　窒化シリコン層
　１２ｃ　　中間層
　１２ｄ　　第１層
　１２ｅ　　第２層
　１３　　酸化物半導体層
　１４　　ソース電極
　１５　　ドレイン電極
　２０　　無機絶縁層（パッシベーション膜）
　２０ａ　　酸化シリコン層
　２０ｂ　　窒化シリコン層
　２０ｃ　　中間層
　２０ｄ　　第１層
　２０ｅ　　第２層
　２１　　有機絶縁層（平坦化膜）
　２２　　共通電極
　２３　　誘電体層
　２４　　画素電極
　８０　　液晶層
　１００Ａ、１００Ｂ、１００Ｃ　　アクティブマトリクス基板
　１００Ｄ、１００Ｅ、１００Ｆ　　アクティブマトリクス基板
　１００Ｍ　　第１マザー基板
　２００　　対向基板
　２００Ｍ　　第２マザー基板
　３００　　液晶表示パネル
　３００Ｍ　　マザーパネル
　ＣＨ　　コンタクトホール

Claims (16)

  1. 　基板と、
    　前記基板に支持された複数の薄膜トランジスタと、
    　前記複数の薄膜トランジスタを覆う無機絶縁層と、を備えたアクティブマトリクス基板であって、
    　前記複数の薄膜トランジスタのそれぞれは、
    　ゲート電極と、
    　前記ゲート電極に対向する酸化物半導体層と、
    　前記ゲート電極および前記酸化物半導体層の間に位置するゲート絶縁層と、
    　前記酸化物半導体層に電気的に接続されたソース電極およびドレイン電極と、を有し、
    　前記ゲート絶縁層および前記無機絶縁層のうちの少なくとも一方は、酸化シリコン層および窒化シリコン層を含む積層構造を有する積層絶縁層であり、
    　前記積層絶縁層は、
    　前記酸化シリコン層と前記窒化シリコン層との間に設けられた中間層であって、前記酸化シリコン層の屈折率ｎＡよりも高く、且つ、前記窒化シリコン層の屈折率ｎＢよりも低い屈折率ｎＣを有する中間層をさらに含む、アクティブマトリクス基板。
  2. 　前記中間層は、窒化酸化シリコン層である、請求項１に記載のアクティブマトリクス基板。
  3. 　前記酸化シリコン層の屈折率ｎＡ、前記窒化シリコン層の屈折率ｎＢおよび前記中間層の屈折率ｎＣは、１．１３・ｎＡ≦ｎＣ≦０．９３・ｎＢの関係を満足する、請求項１または２に記載のアクティブマトリクス基板。
  4. 　前記酸化シリコン層は、前記酸化物半導体層と前記中間層との間に位置する、請求項１から３のいずれかに記載のアクティブマトリクス基板。
  5. 　前記ゲート絶縁層および前記無機絶縁層のうちの前記ゲート絶縁層が、前記中間層を含む前記積層絶縁層である、請求項１から４のいずれかに記載のアクティブマトリクス基板。
  6. 　前記ゲート絶縁層および前記無機絶縁層のうちの前記無機絶縁層が、前記中間層を含む前記積層絶縁層である、請求項１から４のいずれかに記載のアクティブマトリクス基板。
  7. 　前記ゲート絶縁層および前記無機絶縁層のそれぞれが、前記中間層を含む前記積層絶縁層である、請求項１から４のいずれかに記載のアクティブマトリクス基板。
  8. 　基板と、
    　前記基板に支持された複数の薄膜トランジスタと、
    　前記複数の薄膜トランジスタを覆う無機絶縁層と、を備えたアクティブマトリクス基板であって、
    　前記複数の薄膜トランジスタのそれぞれは、
    　ゲート電極と、
    　前記ゲート電極に対向する酸化物半導体層と、
    　前記ゲート電極および前記酸化物半導体層の間に位置するゲート絶縁層と、
    　前記酸化物半導体層に電気的に接続されたソース電極およびドレイン電極と、を有し、
    　前記ゲート絶縁層および前記無機絶縁層のうちの少なくとも一方は、酸化シリコン層である第１層と、前記第１層の屈折率ｎＤと異なる屈折率ｎＥを有する第２層とを含む積層構造を有する積層絶縁層であり、
    　前記第１層の屈折率ｎＤと前記第２層の屈折率ｎＥとの差が０．３３以下である、アクティブマトリクス基板。
  9. 　前記第２層は、窒化酸化シリコン層である、請求項８に記載のアクティブマトリクス基板。
  10. 　前記第１層は、前記酸化物半導体層と前記第２層との間に位置する、請求項８または９に記載のアクティブマトリクス基板。
  11. 　前記ゲート絶縁層および前記無機絶縁層のうちの前記ゲート絶縁層が、前記積層絶縁層である、請求項８から１０のいずれかに記載のアクティブマトリクス基板。
  12. 　前記ゲート絶縁層および前記無機絶縁層のうちの前記無機絶縁層が、前記積層絶縁層である、請求項８から１０のいずれかに記載のアクティブマトリクス基板。
  13. 　前記ゲート絶縁層および前記無機絶縁層のそれぞれが、前記積層絶縁層である、請求項８から１０のいずれかに記載のアクティブマトリクス基板。
  14. 　前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む請求項１から１３のいずれかに記載のアクティブマトリクス基板。
  15. 　前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は、結晶質部分を含む請求項１４に記載のアクティブマトリクス基板。
  16. 　請求項１から１５のいずれかに記載のアクティブマトリクス基板と、
    　前記アクティブマトリクス基板に対向する対向基板と、
    　前記アクティブマトリクス基板および前記対向基板の間に設けられた液晶層と、
    を備えた液晶表示パネル。
PCT/JP2018/011652 2017-03-30 2018-03-23 アクティブマトリクス基板および液晶表示パネル WO2018180968A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US16/497,893 US10818766B2 (en) 2017-03-30 2018-03-23 Active matrix substrate and liquid crystal display panel

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017068494 2017-03-30
JP2017-068494 2017-03-30

Publications (1)

Publication Number Publication Date
WO2018180968A1 true WO2018180968A1 (ja) 2018-10-04

Family

ID=63675621

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2018/011652 WO2018180968A1 (ja) 2017-03-30 2018-03-23 アクティブマトリクス基板および液晶表示パネル

Country Status (2)

Country Link
US (1) US10818766B2 (ja)
WO (1) WO2018180968A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021161635A1 (ja) * 2020-02-12 2021-08-19 株式会社ジャパンディスプレイ 半導体装置及びその製造方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019078927A (ja) 2017-10-26 2019-05-23 株式会社ジャパンディスプレイ 表示装置
JP6901382B2 (ja) * 2017-11-29 2021-07-14 パナソニック液晶ディスプレイ株式会社 液晶表示パネル
CN111435210A (zh) * 2020-02-20 2020-07-21 合肥鑫晟光电科技有限公司 薄膜晶体管液晶显示面板及其制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08254713A (ja) * 1995-03-16 1996-10-01 Toshiba Corp 薄膜トランジスタ、その製造方法および液晶表示素子
JP2003172950A (ja) * 2001-06-22 2003-06-20 Seiko Epson Corp 電気光学装置及びその製造方法並びに電子機器
JP2014131022A (ja) * 2012-11-30 2014-07-10 Semiconductor Energy Lab Co Ltd 半導体装置
WO2017026372A1 (ja) * 2015-08-10 2017-02-16 シャープ株式会社 アクティブマトリクス基板およびその製造方法、および、インセルタッチパネル型表示装置
US20170084457A1 (en) * 2015-09-22 2017-03-23 Au Optronics Corporation Polycrystalline silicon thin film transistor device and method of fabricating the same

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010085501A (ja) 2008-09-29 2010-04-15 Fujifilm Corp 液晶表示装置
CN103339715B (zh) 2010-12-03 2016-01-13 株式会社半导体能源研究所 氧化物半导体膜以及半导体装置
KR102071545B1 (ko) 2012-05-31 2020-01-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US20150277168A1 (en) 2012-11-21 2015-10-01 Sharp Kabushiki Kaisha Display device
WO2014157019A1 (en) 2013-03-25 2014-10-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6334268B2 (ja) * 2014-05-30 2018-05-30 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08254713A (ja) * 1995-03-16 1996-10-01 Toshiba Corp 薄膜トランジスタ、その製造方法および液晶表示素子
JP2003172950A (ja) * 2001-06-22 2003-06-20 Seiko Epson Corp 電気光学装置及びその製造方法並びに電子機器
JP2014131022A (ja) * 2012-11-30 2014-07-10 Semiconductor Energy Lab Co Ltd 半導体装置
WO2017026372A1 (ja) * 2015-08-10 2017-02-16 シャープ株式会社 アクティブマトリクス基板およびその製造方法、および、インセルタッチパネル型表示装置
US20170084457A1 (en) * 2015-09-22 2017-03-23 Au Optronics Corporation Polycrystalline silicon thin film transistor device and method of fabricating the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021161635A1 (ja) * 2020-02-12 2021-08-19 株式会社ジャパンディスプレイ 半導体装置及びその製造方法
JP2021128978A (ja) * 2020-02-12 2021-09-02 株式会社ジャパンディスプレイ 半導体装置及びその製造方法

Also Published As

Publication number Publication date
US20200027958A1 (en) 2020-01-23
US10818766B2 (en) 2020-10-27

Similar Documents

Publication Publication Date Title
US8284366B2 (en) Liquid crystal display device
US10197874B2 (en) Liquid crystal display device
WO2018180968A1 (ja) アクティブマトリクス基板および液晶表示パネル
CN107078165B (zh) 半导体装置、液晶显示装置和半导体装置的制造方法
US10978529B2 (en) Active matrix substrate and method for manufacturing the same
US9368523B2 (en) Semiconductor device, method for manufacturing semiconductor device, and display device
JP5784732B2 (ja) 液晶表示装置、および液晶表示装置の製造方法
WO2016104185A1 (ja) 表示装置
US20210305434A1 (en) Tft circuit board and display device having the same
US10852610B2 (en) Thin film transistor substrate having source and drain upper-layer electrodes
US9570469B2 (en) Active-matrix substrate and liquid-crystal display device
US20190243194A1 (en) Active matrix substrate and method for manufacturing same
WO2018131649A1 (ja) アクティブマトリクス基板、液晶表示パネルおよび液晶表示パネルの製造方法
KR101399214B1 (ko) 액정 표시 장치 및 그 제조 방법
WO2018168767A1 (ja) 液晶表示装置
US11079644B2 (en) Liquid crystal display device and manufacturing method of the same
US20210273107A1 (en) Active matrix substrate and display device
CN110993696B (zh) 半导体装置
WO2018150959A1 (ja) ヘッドマウントディスプレイ用の液晶表示装置およびヘッドマウントディスプレイ
WO2023090264A1 (ja) アクティブマトリクス基板および液晶表示装置
US10976626B2 (en) Display device
WO2018181142A1 (ja) アクティブマトリクス基板、液晶表示装置
KR20130029776A (ko) 액정 표시 장치 및 그 제조 방법
JP2015169680A (ja) 液晶表示装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 18776931

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 18776931

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: JP