JP6334268B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP6334268B2 JP6334268B2 JP2014112887A JP2014112887A JP6334268B2 JP 6334268 B2 JP6334268 B2 JP 6334268B2 JP 2014112887 A JP2014112887 A JP 2014112887A JP 2014112887 A JP2014112887 A JP 2014112887A JP 6334268 B2 JP6334268 B2 JP 6334268B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- film
- band gap
- semiconductor device
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 378
- 238000004519 manufacturing process Methods 0.000 title claims description 41
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 314
- 230000015654 memory Effects 0.000 claims description 304
- 239000000758 substrate Substances 0.000 claims description 238
- 229910052757 nitrogen Inorganic materials 0.000 claims description 157
- 229910052710 silicon Inorganic materials 0.000 claims description 145
- 239000010703 silicon Substances 0.000 claims description 145
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 138
- 238000003860 storage Methods 0.000 claims description 130
- 238000000034 method Methods 0.000 claims description 100
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 86
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 86
- 230000006870 function Effects 0.000 claims description 76
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 53
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 53
- 230000007423 decrease Effects 0.000 claims description 30
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 26
- 229910052760 oxygen Inorganic materials 0.000 claims description 26
- 239000001301 oxygen Substances 0.000 claims description 26
- 239000000470 constituent Substances 0.000 claims description 14
- 239000010410 layer Substances 0.000 description 156
- 230000015572 biosynthetic process Effects 0.000 description 58
- 239000007789 gas Substances 0.000 description 46
- 239000012535 impurity Substances 0.000 description 46
- 125000006850 spacer group Chemical group 0.000 description 40
- 230000004888 barrier function Effects 0.000 description 38
- 229910052751 metal Inorganic materials 0.000 description 36
- 239000002184 metal Substances 0.000 description 36
- 238000002347 injection Methods 0.000 description 32
- 239000007924 injection Substances 0.000 description 32
- 239000004020 conductor Substances 0.000 description 30
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 29
- 230000008569 process Effects 0.000 description 28
- 229910021332 silicide Inorganic materials 0.000 description 27
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 27
- 229910052735 hafnium Inorganic materials 0.000 description 25
- 239000000203 mixture Substances 0.000 description 25
- 230000000903 blocking effect Effects 0.000 description 24
- 238000005468 ion implantation Methods 0.000 description 23
- 230000014759 maintenance of location Effects 0.000 description 21
- 238000005530 etching Methods 0.000 description 20
- 229920005591 polysilicon Polymers 0.000 description 20
- 238000009826 distribution Methods 0.000 description 18
- -1 that is Chemical compound 0.000 description 18
- 230000005641 tunneling Effects 0.000 description 18
- 230000000694 effects Effects 0.000 description 13
- 229910003855 HfAlO Inorganic materials 0.000 description 12
- 238000010586 diagram Methods 0.000 description 11
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 10
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 9
- 229910052782 aluminium Inorganic materials 0.000 description 9
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 9
- 238000001312 dry etching Methods 0.000 description 9
- 238000010438 heat treatment Methods 0.000 description 9
- 238000002955 isolation Methods 0.000 description 9
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 description 8
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 8
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 8
- 239000000463 material Substances 0.000 description 8
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 8
- 229910052721 tungsten Inorganic materials 0.000 description 8
- 239000010937 tungsten Substances 0.000 description 8
- 229910000449 hafnium oxide Inorganic materials 0.000 description 7
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 7
- 230000003647 oxidation Effects 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 7
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 7
- JLTRXTDYQLMHGR-UHFFFAOYSA-N trimethylaluminium Chemical compound C[Al](C)C JLTRXTDYQLMHGR-UHFFFAOYSA-N 0.000 description 7
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 6
- 238000009825 accumulation Methods 0.000 description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 description 6
- 238000000231 atomic layer deposition Methods 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 6
- 239000010949 copper Substances 0.000 description 6
- 230000006866 deterioration Effects 0.000 description 6
- 229910021334 nickel silicide Inorganic materials 0.000 description 6
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 6
- 238000000059 patterning Methods 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 6
- 238000001039 wet etching Methods 0.000 description 6
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 5
- 229910021529 ammonia Inorganic materials 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 230000003247 decreasing effect Effects 0.000 description 5
- 239000002784 hot electron Substances 0.000 description 5
- 230000006872 improvement Effects 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 5
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 4
- 229910017052 cobalt Inorganic materials 0.000 description 4
- 239000010941 cobalt Substances 0.000 description 4
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 229960001730 nitrous oxide Drugs 0.000 description 4
- 235000013842 nitrous oxide Nutrition 0.000 description 4
- 238000007747 plating Methods 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- PCLURTMBFDTLSK-UHFFFAOYSA-N nickel platinum Chemical compound [Ni].[Pt] PCLURTMBFDTLSK-UHFFFAOYSA-N 0.000 description 3
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910001260 Pt alloy Inorganic materials 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- MIQVEZFSDIJTMW-UHFFFAOYSA-N aluminum hafnium(4+) oxygen(2-) Chemical compound [O-2].[Al+3].[Hf+4] MIQVEZFSDIJTMW-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000011261 inert gas Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 238000005121 nitriding Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 238000005036 potential barrier Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 239000012298 atmosphere Substances 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229910021339 platinum silicide Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000010926 purge Methods 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
- H01L21/0214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
- H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
本発明は、半導体装置およびその製造方法に関し、例えば、メモリ素子を有する半導体装置およびその製造方法に好適に利用できるものである。
電気的に書込・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。現在広く用いられているフラッシュメモリに代表されるこれらの記憶装置は、ＭＩＳＦＥＴのゲート電極の下に、酸化膜で囲まれた導電性の浮遊ゲート電極あるいはトラップ性絶縁膜を有しており、浮遊ゲートあるいはトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタの閾値として読み出すものである。このトラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜をいい、一例として、窒化シリコン膜などがあげられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のしきい値をシフトさせ記憶素子として動作させる。電荷蓄積領域として窒化シリコン膜などのトラップ性絶縁膜を用いた場合は、電荷蓄積領域として導電性の浮遊ゲート膜を用いた場合と比べ、離散的に電荷を蓄積するためにデータ保持の信頼性に優れ、また、データ保持の信頼性に優れているために窒化シリコン膜の上下の酸化膜を薄膜化でき、書込み・消去動作の低電圧化が可能である、等の利点を有する。
特開２００８−７８３８７号公報（特許文献１）および特開２００３−６８８９７号公報（特許文献２）には、不揮発性メモリを有する半導体装置に関する技術が記載されている。
メモリ素子を有する半導体装置においても、できるだけ性能を向上させることが望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、メモリ素子用のゲート絶縁膜は、第１絶縁膜と、前記第１絶縁膜上の第２絶縁膜と、前記第２絶縁膜上の第３絶縁膜と、前記第３絶縁膜上の第４絶縁膜と、前記第４絶縁膜上の第５絶縁膜とを有し、前記第２絶縁膜は、電荷蓄積機能を有する絶縁膜である。そして、前記第１絶縁膜および前記第３絶縁膜のそれぞれのバンドギャップは、前記第２絶縁膜のバンドギャップよりも大きく、前記第４絶縁膜のバンドギャップは、前記第３絶縁膜のバンドギャップよりも小さく、前記第５絶縁膜のバンドギャップは、前記第４絶縁膜のバンドギャップよりも小さい。
また、一実施の形態によれば、メモリ素子用のゲート絶縁膜は、第１絶縁膜と、前記第１絶縁膜上の第２絶縁膜と、前記第２絶縁膜上の第３絶縁膜と、前記第３絶縁膜上の第４絶縁膜と、前記第４絶縁膜上の第５絶縁膜とを有し、前記第２絶縁膜は、電荷蓄積機能を有する絶縁膜である。前記第１絶縁膜は、酸化シリコン膜または酸窒化シリコン膜からなり、前記第２絶縁膜は、窒化シリコン膜からなり、前記第３絶縁膜、前記第４絶縁膜および前記第５絶縁膜は、それぞれ、酸素と窒素とのうちの少なくとも一方とシリコンとを構成元素として含む膜からなる。そして、前記第４絶縁膜の窒素濃度は、前記第３絶縁膜の窒素濃度よりも大きく、前記第５絶縁膜の窒素濃度は、前記第４絶縁膜の窒素濃度よりも大きい。
また、一実施の形態によれば、メモリ素子を有する半導体装置の製造方法は、半導体基板上に、前記メモリ素子のゲート絶縁膜用の積層膜であって、第１絶縁膜と、前記第１絶縁膜上の第２絶縁膜と、前記第２絶縁膜上の第３絶縁膜と、前記第３絶縁膜上の第４絶縁膜と、前記第４絶縁膜上の第５絶縁膜との前記積層膜を形成する工程を有している。前記第２絶縁膜は、電荷蓄積機能を有する絶縁膜である。前記第１絶縁膜は、酸化シリコン膜または酸窒化シリコン膜からなり、前記第２絶縁膜は、窒化シリコン膜からなり、前記第３絶縁膜、前記第４絶縁膜および前記第５絶縁膜は、それぞれ、酸素と窒素とのうちの少なくとも一方とシリコンとを構成元素として含む膜からなる。そして、前記第４絶縁膜の窒素濃度は、前記第３絶縁膜の窒素濃度よりも大きく、前記第５絶縁膜の窒素濃度は、前記第４絶縁膜の窒素濃度よりも大きい。
一実施の形態によれば、半導体装置の性能を向上させることができる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態１）
＜シングルゲート型のメモリ素子＞
本実施の形態の半導体装置を図面を参照して説明する。図１は、本実施の形態の半導体装置の要部断面図である。図２は、図１の半導体装置の一部を拡大して示した部分拡大断面図である。
＜シングルゲート型のメモリ素子＞
本実施の形態の半導体装置を図面を参照して説明する。図１は、本実施の形態の半導体装置の要部断面図である。図２は、図１の半導体装置の一部を拡大して示した部分拡大断面図である。
本実施の形態の半導体装置は、不揮発性メモリ（不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置）を備えた半導体装置である。図１には、不揮発性メモリを構成するメモリ素子ＭＣ１が形成された領域であるメモリ素子形成領域の要部断面図が示されている。なお、図１は、メモリ素子ＭＣ１を構成するゲート電極ＭＧ１の延在方向（図１の紙面に垂直な方向）に垂直な断面が示されている。また、図２には、図１のうち、半導体基板ＳＢとゲート電極ＭＧ１とそれらの間の絶縁膜ＭＺとが拡大して示されている。
図１に示される不揮発性メモリのメモリ素子（記憶素子、メモリセル）ＭＣ１は、シングルゲート型のメモリ素子である。このメモリ素子ＭＣ１は、電荷蓄積部にトラップ性絶縁膜（電荷を蓄積可能な絶縁膜）を用いている。また、メモリ素子ＭＣ１は、ｎチャネル型のトランジスタ（すなわちｎチャネル型のＭＩＳＦＥＴ）であるとして説明するが、導電型を反対にして、ｐチャネル型のトランジスタ（すなわちｐチャネル型のＭＩＳＦＥＴ）とすることもできる。
図１に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）ＳＢには、素子を分離するための素子分離領域（図示せず）が形成されており、この素子分離領域で分離（規定）された活性領域に、ｐ型ウエルＰＷ１が形成されている。ｐ型ウエルＰＷ１は、ｐ型不純物が導入されたｐ型の半導体領域である。ｐ型ウエルＰＷ１は、主としてメモリ素子形成領域の半導体基板ＳＢに形成されている。メモリ素子形成領域のｐ型ウエルＰＷ１には、図１に示されるようなメモリ素子ＭＣ１が形成されている。
以下、メモリ素子形成領域に形成されたメモリ素子ＭＣ１の構成を具体的に説明する。
図１に示されるように、メモリ素子ＭＣ１は、半導体基板ＳＢ上（すなわちｐ型ウエルＰＷ１上）に形成された絶縁膜ＭＺと、絶縁膜ＭＺ上に形成されたゲート電極（メモリゲート電極）ＭＧ１と、ゲート電極ＭＧ１の側壁上に形成されたサイドウォールスペーサＳＷと、半導体基板ＳＢのｐ型ウエルＰＷ１中に形成されたソースまたはドレイン用のｎ型の半導体領域（ＥＸ，ＳＤ）とを有している。すなわち、ｐ型ウエルＰＷ１の表面上には、電荷蓄積部を有するゲート絶縁膜として機能する絶縁膜ＭＺを介して、ゲート電極ＭＧ１が形成されている。
絶縁膜ＭＺは、半導体基板ＳＢ（ｐ型ウエルＰＷ１）とゲート電極ＭＧ１との間に介在しており、ゲート絶縁膜として機能する膜であるが、内部に電荷蓄積部を有する絶縁膜である。この絶縁膜ＭＺは、複数の絶縁膜を積層した積層絶縁膜である。具体的には、絶縁膜ＭＺは、絶縁膜ＭＺ１と、絶縁膜ＭＺ１上に形成された絶縁膜ＭＺ２と、絶縁膜ＭＺ２上に形成された絶縁膜ＭＺ３と、絶縁膜ＭＺ３上に形成された絶縁膜ＭＺ４と、絶縁膜ＭＺ４上に形成された絶縁膜ＭＺ５との積層膜からなる。ここでは、絶縁膜ＭＺ１は、酸化シリコン膜（酸化膜）または酸窒化シリコン膜（酸窒化膜）からなり、絶縁膜ＭＺ２は、窒化シリコン膜（窒化膜）からなり、絶縁膜ＭＺ３は、酸化シリコン膜（酸化膜）からなり、絶縁膜ＭＺ４は、酸窒化シリコン膜（酸窒化膜）からなり、絶縁膜ＭＺ５は窒化シリコン膜（窒化膜）からなる。
なお、図面を見やすくするために、図１では、絶縁膜ＭＺ１と絶縁膜ＭＺ２と絶縁膜ＭＺ３と絶縁膜ＭＺ４と絶縁膜ＭＺ５との積層膜からなる絶縁膜ＭＺを、単に絶縁膜ＭＺとして図示している。実際には、図２の拡大図に示されるように、絶縁膜ＭＺは、絶縁膜ＭＺ１と絶縁膜ＭＺ２と絶縁膜ＭＺ３と絶縁膜ＭＺ４と絶縁膜ＭＺ５との積層膜からなる。
絶縁膜ＭＺのうち、絶縁膜ＭＺ２は、電荷蓄積機能を有する絶縁膜である。すなわち、絶縁膜ＭＺのうち、絶縁膜ＭＺ２は、電荷を蓄積するための絶縁膜であり、電荷蓄積層（電荷蓄積部）として機能する。つまり、絶縁膜ＭＺ２は、絶縁膜ＭＺ中に形成されたトラップ性絶縁膜である。ここで、トラップ性絶縁膜とは、電荷の蓄積が可能な絶縁膜を指す。このように、トラップ準位を有する絶縁膜（電荷蓄積層）として、絶縁膜ＭＺ２が用いられている。このため、絶縁膜ＭＺは、その内部に電荷蓄積部（ここでは絶縁膜ＭＺ２）を有する絶縁膜とみなすことができる。
絶縁膜ＭＺのうち、トラップ性絶縁膜である絶縁膜ＭＺ２の上下に位置する絶縁膜ＭＺ３と絶縁膜ＭＺ１とは、トラップ性絶縁膜に電荷を閉じ込めるための電荷ブロック層または電荷閉じ込め層として機能することができる。トラップ性絶縁膜である絶縁膜ＭＺ２を、電荷ブロック層（または電荷閉じ込め層）として機能する絶縁膜ＭＺ１，ＭＺ３で挟んだ構造を採用することで、絶縁膜ＭＺ２への電荷の蓄積が可能となる。
メモリ素子形成領域に形成された絶縁膜ＭＺは、メモリ素子ＭＣ１のゲート絶縁膜として機能し、電荷保持（電荷蓄積）機能を有している。従って、絶縁膜ＭＺは、メモリトランジスタの電荷保持機能を有するゲート絶縁膜として機能できるように、少なくとも３層の積層構造を有し、電荷ブロック層として機能する外側の層（ここでは絶縁膜ＭＺ１，ＭＺ３）のポテンシャル障壁高さに比べ、電荷蓄積部として機能する内側の層（ここでは絶縁膜ＭＺ２）のポテンシャル障壁高さが低くなる。これは、絶縁膜ＭＺ１を酸化シリコン膜により形成し、絶縁膜ＭＺ２を窒化シリコン膜により形成し、絶縁膜ＭＺ３を酸化シリコン膜により形成することで、達成できる。
絶縁膜ＭＺは、電荷蓄積層（ここでは絶縁膜ＭＺ２）をトップ絶縁膜とボトム絶縁膜とで挟んだ積層構造を有しており、ここでは、トップ絶縁膜として絶縁膜ＭＺ３と絶縁膜ＭＺ４と絶縁膜ＭＺ５との積層膜ＬＭを用い、ボトム絶縁膜として、絶縁膜ＭＺ１を用いている。
絶縁膜ＭＺにおいて、絶縁膜ＭＺ２上の絶縁膜ＭＺ３と絶縁膜ＭＺ２の下の絶縁膜ＭＺ１のそれぞれのバンドギャップは、絶縁膜ＭＺ３と絶縁膜ＭＺ１との間の電荷蓄積層（ここでは絶縁膜ＭＺ２）のバンドギャップよりも大きい必要がある。すなわち、絶縁膜ＭＺ１と絶縁膜ＭＺ３のそれぞれのバンドギャップは、トラップ性絶縁膜である絶縁膜ＭＺ２のバンドギャップよりも大きい。そうすることで、電荷蓄積層としての絶縁膜ＭＺ２を挟む絶縁膜ＭＺ３と絶縁膜ＭＺ１とが、それぞれ電荷ブロック層（または電荷閉じ込め層）として機能することができる。酸化シリコン膜は、窒化シリコン膜のバンドギャップよりも大きなバンドギャップを有しているため、絶縁膜ＭＺ２として窒化シリコン膜を採用し、絶縁膜ＭＺ１および絶縁膜ＭＺ３としてそれぞれ酸化シリコン膜を採用することができるが、絶縁膜ＭＺ１としては、酸窒化シリコン膜を採用してもよい。
本実施の形態では、絶縁膜ＭＺは、絶縁膜ＭＺ１と絶縁膜ＭＺ２と絶縁膜ＭＺ３とに加えて、更に、絶縁膜ＭＺ３上の絶縁膜ＭＺ４と、絶縁膜ＭＺ４上の絶縁膜ＭＺ５も有している。絶縁膜ＭＺ４は、絶縁膜ＭＺ３と絶縁膜ＭＺ５との間に介在しており、絶縁膜ＭＺ５は、絶縁膜ＭＺ４とゲート電極ＭＧ１との間に介在している。絶縁膜ＭＺ４は、絶縁膜ＭＺ３のバンドギャップよりも小さなバンドギャップを有している。すなわち、絶縁膜ＭＺ４のバンドギャップは、絶縁膜ＭＺ３のバンドギャップよりも小さい。絶縁膜ＭＺ５は、絶縁膜ＭＺ４のバンドギャップよりも小さなバンドギャップを有している。すなわち、絶縁膜ＭＺ５のバンドギャップは、絶縁膜ＭＺ４のバンドギャップよりも小さい。従って、絶縁膜ＭＺ３と絶縁膜ＭＺ４と絶縁膜ＭＺ５のそれぞれのバンドギャップを比べると、絶縁膜ＭＺ３のバンドギャップが最も大きく、絶縁膜ＭＺ５のバンドギャップが最も小さく、絶縁膜ＭＺ４のバンドギャップは、絶縁膜ＭＺ３のバンドギャップよりも小さく、かつ、絶縁膜ＭＺ５のバンドギャップよりも大きい。酸窒化シリコン膜のバンドギャップは、酸化シリコン膜のバンドギャップよりも小さく、かつ、窒化シリコン膜のバンドギャップよりも大きいため、絶縁膜ＭＺ３として酸化シリコン膜を採用し、絶縁膜ＭＺ４として酸窒化シリコン膜を採用し、絶縁膜ＭＺ５として窒化シリコン膜を採用することができる。
なお、絶縁膜ＭＺ３としては、酸化シリコン膜がより好ましいが、酸窒化シリコン膜を用いることも可能である。但し、絶縁膜ＭＺ３として酸窒化シリコン膜を用いる場合は、絶縁膜ＭＺ３を構成する酸窒化シリコン膜の窒素（Ｎ）濃度を、絶縁膜ＭＺ４を構成する酸窒化シリコン膜の窒素（Ｎ）濃度よりも小さくする。これにより、絶縁膜ＭＺ３，ＭＺ４としてそれぞれ酸窒化シリコン膜を用いる場合でも、絶縁膜ＭＺ３のバンドギャップを、絶縁膜ＭＺ４のバンドギャップよりも大きくし、かつ、絶縁膜ＭＺ２のバンドギャップよりも大きくすることができる。これは、酸窒化シリコン膜のバンドギャップは、その酸窒化シリコン膜の窒素濃度が大きくなるほど、小さくなるからである。
また、絶縁膜ＭＺ５としては、窒化シリコン膜がより好ましいが、酸窒化シリコン膜を用いることも可能である。但し、絶縁膜ＭＺ５として酸窒化シリコン膜を用いる場合は、絶縁膜ＭＺ５を構成する酸窒化シリコン膜の窒素（Ｎ）濃度を、絶縁膜ＭＺ４を構成する酸窒化シリコン膜の窒素（Ｎ）濃度よりも大きくする。これにより、絶縁膜ＭＺ４，ＭＺ５としてそれぞれ酸窒化シリコン膜を用いる場合でも、絶縁膜ＭＺ５のバンドギャップを、絶縁膜ＭＺ４のバンドギャップよりも小さくすることができる。
ゲート電極ＭＧ１は、導電膜からなるが、ここではシリコン膜により形成されており、このシリコン膜は、好ましくはポリシリコン（多結晶シリコン）膜である。ゲート電極ＭＧ１を構成するシリコン膜は、ｎ型不純物が導入されたドープトポリシリコン膜とすることができるが、他の形態として、ｐ型不純物が導入されたドープトポリシリコン膜、あるいは、不純物を意図的には導入していないノンドープのポリシリコン膜とすることもできる。
ゲート電極ＭＧ１の側壁上には、側壁絶縁膜としてサイドウォールスペーサ（側壁絶縁膜、サイドウォール）ＳＷが形成されている。サイドウォールスペーサＳＷは、絶縁膜により形成されており、例えば、酸化シリコン膜、または窒化シリコン膜、あるいはそれらの積層膜により形成されている。
メモリ素子形成領域のｐ型ウエルＰＷ１には、メモリ素子ＭＣ１用のＬＤＤ（Lightly doped Drain）構造のソース・ドレイン領域（ソースまたはドレイン用の半導体領域）として、ｎ−型半導体領域（エクステンション領域、ＬＤＤ領域）ＥＸとそれよりも高不純物濃度のｎ＋型半導体領域（ソース・ドレイン領域）ＳＤとが形成されている。ｎ＋型半導体領域ＳＤは、ｎ−型半導体領域ＥＸよりも不純物濃度が高くかつ接合深さが深い。
ｎ−型半導体領域ＥＸはゲート電極ＭＧ１に自己整合的に形成され、ｎ＋型半導体領域ＳＤはゲート電極ＭＧ１の側壁上に設けられたサイドウォールスペーサＳＷに自己整合的に形成されている。このため、低濃度のｎ−型半導体領域ＥＸはゲート電極ＭＧ１の側壁上のサイドウォールスペーサＳＷの下に形成され、高濃度のｎ＋型半導体領域ＳＤは低濃度のｎ−型半導体領域ＥＸの外側に形成されている。すなわち、ｎ−型半導体領域ＥＸは、ゲート電極ＭＧ１の側壁上に形成されたサイドウォールスペーサＳＷの下に位置して、チャネル形成領域とｎ＋型半導体領域ＳＤとの間に介在している。
半導体基板ＳＢ（ｐ型ウエルＰＷ１）における、ゲート電極ＭＧ１の下の領域が、チャネルが形成される領域、すなわちチャネル形成領域となる。ゲート電極ＭＧ１下の絶縁膜ＭＺの下のチャネル形成領域には、しきい値電圧調整用の半導体領域（ｐ型半導体領域またはｎ型半導体領域）が必要に応じて形成されている。
メモリ素子形成領域の半導体基板ＳＢ（ｐ型ウエルＰＷ１）において、チャネル形成領域を挟んで互いに離間する領域に、ｎ−型半導体領域ＥＸが形成され、ｎ−型半導体領域ＥＸの外側（チャネル形成領域から離れる側）に、ｎ＋型半導体領域ＳＤが形成されている。つまり、ｎ−型半導体領域ＥＸは、チャネル形成領域に隣接しており、ｎ＋型半導体領域ＳＤは、チャネル形成領域からｎ−型半導体領域ＥＸの分だけ離間し（チャネル長方向に離間し）、かつｎ−型半導体領域ＥＸに接する位置に形成されている。
ｎ＋型半導体領域ＳＤおよびゲート電極ＭＧ１の表面（上面）上には、サリサイド（Salicide：Self Aligned Silicide）技術を用いて、金属シリサイド層ＳＬが形成されていれば、より好ましい。金属シリサイド層ＳＬは、コバルトシリサイド層、ニッケルシリサイド層または白金添加ニッケルシリサイド層などとすることができる。金属シリサイド層ＳＬは、不要であれば、その形成を省略することもできる。
次に、メモリ素子ＭＣ１よりも上層の構造について説明する。
半導体基板ＳＢ上には、ゲート電極ＭＧ１およびサイドウォールスペーサＳＷを覆うように、層間絶縁膜として絶縁膜ＩＬ１が形成されている。絶縁膜ＩＬ１は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と該窒化シリコン膜上に該窒化シリコン膜よりも厚く形成された酸化シリコン膜との積層膜などからなる。絶縁膜ＩＬ１の上面は平坦化されている。
絶縁膜ＩＬ１にはコンタクトホール（開口部、貫通孔）ＣＴが形成されており、コンタクトホールＣＴ内に、導電体部（接続用導体部）として導電性のプラグＰＧが埋め込まれている。
プラグＰＧは、コンタクトホールＣＴの底部および側壁（側面）上に形成された薄いバリア導体膜と、このバリア導体膜上にコンタクトホールＣＴを埋め込むように形成された主導体膜とで形成されているが、図面の簡略化のために、図１では、プラグＰＧを構成するバリア導体膜と主導体膜（タングステン膜）とを一体化して示してある。なお、プラグＰＧを構成するバリア導体膜は、例えば、チタン膜、窒化チタン膜、あるいはそれらの積層膜とすることができ、プラグＰＧを構成する主導体膜は、タングステン膜とすることができる。
コンタクトホールＣＴおよびそれに埋め込まれたプラグＰＧは、ｎ＋型半導体領域ＳＤの上部や、ゲート電極ＭＧ１の上部などに形成される。コンタクトホールＣＴの底部では、半導体基板ＳＢの主面の一部、例えばｎ＋型半導体領域ＳＤ（の表面上の金属シリサイド層ＳＬ）の一部や、ゲート電極ＭＧ１（の表面上の金属シリサイド層ＳＬ）の一部などが露出され、その露出部にプラグＰＧが接続される。なお、図１においては、ｎ＋型半導体領域ＳＤ（の表面上の金属シリサイド層ＳＬ）の一部が、コンタクトホールＣＴの底部で露出して、そのコンタクトホールＣＴを埋めるプラグＰＧと電気的に接続された断面が示されている。
プラグＰＧが埋め込まれた絶縁膜ＩＬ１上には配線Ｍ１が形成されている。配線Ｍ１は、例えばダマシン配線（埋込配線）であり、絶縁膜ＩＬ１上に形成された絶縁膜ＩＬ２に設けられた配線溝に埋め込まれている。配線Ｍ１は、プラグＰＧを介して、ｎ＋型半導体領域ＳＤまたはゲート電極ＭＧ１などと電気的に接続される。なお、図１においては、配線Ｍ１の例として、ｎ＋型半導体領域ＳＤにプラグＰＧを介して電気的に接続された配線Ｍ１が示されている。更に上層の配線および絶縁膜も形成されているが、ここではその図示および説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線（埋込配線）に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
メモリ素子ＭＣ１は、内部に電荷蓄積部を有するゲート絶縁膜（ここでは絶縁膜ＭＺ）を備えた電界効果トランジスタである。メモリ素子ＭＣ１は、絶縁膜ＭＺ中の電荷蓄積層（電荷蓄積部）である絶縁膜ＭＺ２に電荷を蓄積または保持することにより、情報の記憶が可能である。
例えば、メモリ素子ＭＣ１の書き込み動作時には、絶縁膜ＭＺ中の絶縁膜ＭＺ２に電子を注入することによりメモリ素子ＭＣ１を書き込み状態とする。ここでは、半導体基板（ｐ型ウエルＰＷ１から絶縁膜ＭＺ中の絶縁膜ＭＺ２に電子を注入することにより、メモリ素子ＭＣ１を書き込み状態とすることができる。また、メモリ素子ＭＣ１の消去動作時には、絶縁膜ＭＺ中の絶縁膜ＭＺ２にホール（正孔）を注入することにより、メモリ素子ＭＣ１を消去状態とする。ここでは、ゲート電極ＭＧ１から絶縁膜ＭＺ中の絶縁膜ＭＺ２にホール（正孔）を注入することにより、メモリ素子ＭＣ１を消去状態とすることができる。消去動作時におけるゲート電極ＭＧ１から絶縁膜ＭＺ中の絶縁膜ＭＺ２への電荷（ここではホール）の注入は、ＦＮ（Fowler Nordheim）トンネリングを利用して行うことができる。メモリ素子ＭＣ１の読み出し動作時には、メモリ素子ＭＣ１のしきい値電圧が書き込み状態と消去状態とで異なることを利用して、メモリ素子ＭＣ１が書き込み状態と消去状態のいずれの状態であるかを判別することができる。
次に、本実施の形態の半導体装置の製造方法について説明する。
図３は、本実施の形態の半導体装置の製造工程の一部を示すプロセスフロー図である。図４〜図１５は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記図１に相当する領域の断面図が示されている。
半導体装置を製造するには、図４に示されるように、まず、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）ＳＢを用意（準備）する（図３のステップＳ１）。それから、半導体基板ＳＢの主面に、活性領域を規定（画定）する素子分離領域（図示せず）を形成する。この素子分離領域は、酸化シリコンなどの絶縁膜からなり、例えばＳＴＩ（Shallow Trench Isolation）法などを用いて形成することができる。例えば、半導体基板ＳＢの主面に素子分離用の溝を形成した後、この素子分離用の溝内に、例えば酸化シリコンなどからなる絶縁膜を埋め込むことで、素子分離領域を形成することができる。
次に、図５に示されるように、メモリ素子形成領域の半導体基板ＳＢにｐ型ウエルＰＷ１を形成する（図３のステップＳ２）。
ｐ型ウエルＰＷ１は、例えばホウ素（Ｂ）などのｐ型の不純物を半導体基板ＳＢにイオン注入することなどによって形成することができる。ｐ型ウエルＰＷ１は、半導体基板ＳＢの主面から所定の深さにわたって形成される。
次に、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどにより半導体基板ＳＢの表面の自然酸化膜を除去することによって、半導体基板ＳＢの表面を洗浄して清浄化する。これにより、半導体基板ＳＢ（ｐ型ウエルＰＷ１）の表面（シリコン面）が露出される。
次に、図６に示されるように、半導体基板ＳＢの表面上に、すなわちｐ型ウエルＰＷ１の表面上に、絶縁膜ＭＺを形成する（図３のステップＳ３）。
絶縁膜ＭＺは、メモリ素子（ＭＣ１）のゲート絶縁膜用の絶縁膜であり、内部に電荷蓄積層（電荷蓄積部）を有する絶縁膜である。この絶縁膜ＭＺは、絶縁膜ＭＺ１と、絶縁膜ＭＺ１上に形成された絶縁膜ＭＺ２と、絶縁膜ＭＺ２上に形成された絶縁膜ＭＺ３と、絶縁膜ＭＺ３上に形成された絶縁膜ＭＺ４と、絶縁膜ＭＺ４上に形成された絶縁膜ＭＺ５と、を有する積層膜（積層絶縁膜）からなる。
なお、図面を見やすくするために、図６では、絶縁膜ＭＺ１と絶縁膜ＭＺ２と絶縁膜ＭＺ３と絶縁膜ＭＺ４と絶縁膜ＭＺ５とからなる絶縁膜ＭＺを、単に絶縁膜ＭＺとして図示しているが、実際には、図６において点線の円で囲まれた領域の拡大図に示されるように、絶縁膜ＭＺは、絶縁膜ＭＺ１と絶縁膜ＭＺ２と絶縁膜ＭＺ３と絶縁膜ＭＺ４と絶縁膜ＭＺ５との積層膜からなる。
このため、ステップＳ３の絶縁膜ＭＺ形成工程は、絶縁膜ＭＺ１形成工程と、絶縁膜ＭＺ２形成工程と、絶縁膜ＭＺ３形成工程と、絶縁膜ＭＺ４形成工程と、絶縁膜ＭＺ５形成工程とを含んでいる。ステップＳ３では、絶縁膜ＭＺ１形成工程が行われ、それから、絶縁膜ＭＺ２形成工程が行われ、それから、絶縁膜ＭＺ３形成工程が行われ、それから、絶縁膜ＭＺ４形成工程が行われ、それから、絶縁膜ＭＺ５形成工程が行われる。
ここで、絶縁膜ＭＺ１と絶縁膜ＭＺ３とは、それぞれ酸化シリコン膜（酸化膜）により形成することができ、絶縁膜ＭＺ２と絶縁膜ＭＺ５とは、窒化シリコン膜（窒化膜）により形成することができ、絶縁膜ＭＺ４は、酸窒化シリコン膜（酸窒化膜）により形成することができる。
ステップＳ３の絶縁膜ＭＺ形成工程の具体例について説明する。ステップＳ３の絶縁膜ＭＺ形成工程は、次のようにして行うことができる。
すなわち、まず、半導体基板ＳＢの表面上に、すなわちｐ型ウエルＰＷ１の表面上に、絶縁膜ＭＺ１を形成する。
絶縁膜ＭＺ１は、酸化シリコン膜からなり、熱酸化処理により形成することができる。この際の酸化処理（熱酸化処理）には、ＩＳＳＧ（In Situ Steam Generation）酸化を用いれば、より好ましい。絶縁膜ＭＺ１としての酸化シリコン膜の膜厚（形成膜厚）は、例えば２〜５ｎｍ程度とすることができる。他の形態として、熱酸化により酸化シリコン膜（絶縁膜ＭＺ１）を形成した後に、熱窒化処理またはプラズマ窒化処理を行うことで、その酸化シリコン膜（絶縁膜ＭＺ１）を窒化して、窒素を導入することもできる。
それから、絶縁膜ＭＺ１上に絶縁膜ＭＺ２を形成する。絶縁膜ＭＺ２は、窒化シリコン膜からなり、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法などを用いて形成することができる。そのときの成膜温度は、例えば６００〜８００℃程度とすることができる。形成された窒化シリコン膜（絶縁膜ＭＺ２）は、膜中に多量のトラップ準位を有している。絶縁膜ＭＺ２としての窒化シリコン膜の膜厚（形成膜厚）は、例えば４〜８ｎｍ程度とすることができる。
それから、絶縁膜ＭＺ２上に、絶縁膜ＭＺ３を形成する。絶縁膜ＭＺ３は、酸化シリコン膜からなり、ＬＰＣＶＤ法などを用いて形成することができる。そのときの成膜温度は、例えば６００〜８００℃程度とすることができる。他の形態として、ＬＰＣＶＤ法などを用いて窒化シリコン膜（絶縁膜ＭＺ２）を形成した後に、熱酸化処理を行ってその窒化シリコン膜（絶縁膜ＭＺ２）の表面に酸化シリコン膜（絶縁膜ＭＺ３）を形成することも可能である。そのときの熱酸化温度は、例えば８００〜１０００℃程度とすることができる。
絶縁膜ＭＺ３の膜厚は、比較的薄くすることが望ましく、１〜２ｎｍ程度であれば特に好適である。絶縁膜ＭＺ３の膜厚が薄すぎると、絶縁膜ＭＺ２に蓄積された電荷がゲート電極ＭＧ１側へ抜けてしまう現象が生じやすくなり、絶縁膜ＭＺ２の電荷の保持機能が劣化する虞がある。一方、絶縁膜ＭＺ３が厚すぎると、消去動作時にゲート電極ＭＧ１側から絶縁膜ＭＺ２への電荷（ここではホール）の注入が阻害されて、消去速度が低下する虞がある。このため、絶縁膜ＭＺ３の膜厚を最適化することにより、具体的には、１〜２ｎｍ程度にすることにより、絶縁膜ＭＺ２の電荷の保持機能の向上と、消去速度の向上とを、両立しやすくなる。絶縁膜ＭＺ３のバンドギャップの大きさ（幅）は、絶縁膜ＭＺ２のバンドギャップの大きさ（幅）よりも大きい。具体的には、酸化シリコン膜からなる絶縁膜ＭＺ３のバンドギャップは８〜９ｅＶであり、これは、窒化シリコン膜（絶縁膜ＭＺ２）のバンドギャップ（５．５ｅＶ程度）よりも大きい。
それから、絶縁膜ＭＺ３上に、絶縁膜ＭＺ４を形成する。絶縁膜ＭＺ４は、酸窒化シリコン膜からなり、ＬＰＣＶＤ法などを用いて形成することができる。そのときの成膜温度は、例えば６００〜８００℃程度とすることができ、成膜用のガスは、例えば、シリコン源（シリコンソースガス）としてジクロロシラン（Ｈ２ＳｉＣｌ２）を用い、酸素源（酸素ソースガス）として一酸化二窒素（Ｎ２Ｏ）を用い、窒素源（窒素ソースガス）としてアンモニア（ＮＨ３）を用いることができる。
詳細は後述するが、絶縁膜ＭＺ４は、絶縁膜ＭＺ３，ＭＺ５の各膜厚を抑制しながら、絶縁膜ＭＺ３，ＭＺ４，ＭＺ５の合計膜厚を稼ぐための膜である。このため、絶縁膜ＭＺ４の膜厚は、目標とする特性または性能に応じて幅広く選択可能な範囲を有しているが、絶縁膜ＭＺ３，ＭＺ５の各膜厚よりも厚いことがより好ましく、例えば４〜６ｎｍ程度とすることができる。また、絶縁膜ＭＺ４を構成する酸窒化シリコン膜の窒素濃度は、絶縁膜ＭＺ３の窒素濃度よりも大きく、かつ、絶縁膜ＭＺ２，ＭＺ５の窒素濃度よりも小さいが、例えば１０〜３０原子％程度とすることができ、これを屈折率に換算すると、１．５〜１．７程度である。
それから、絶縁膜ＭＺ４上に、絶縁膜ＭＺ５を形成する。絶縁膜ＭＺ５は、窒化シリコン膜からなり、ＬＰＣＶＤ法などを用いて形成することができる。そのときの成膜温度は、例えば６００〜８００℃程度とすることができる。
絶縁膜ＭＺ５の膜厚は、比較的薄くすることが望ましく、２〜３ｎｍ程度であれば特に好適である。絶縁膜ＭＺ５の膜厚が薄すぎると、所望のエネルギーバンド構造が形成されにくくなり、絶縁膜ＭＺ５の膜厚が厚すぎると、後述するように、絶縁膜ＭＺの信頼性が低下する懸念がある。また、絶縁膜ＭＺ５を窒化シリコン膜により形成した場合は、絶縁膜ＭＺ５の膜厚が厚すぎると、絶縁膜ＭＺ５に電荷が蓄積されてしまう虞がある。このため、絶縁膜ＭＺ５の膜厚を最適化することが望ましく、具体的には、２〜３ｎｍ程度にすることが望ましい。
絶縁膜ＭＺ５に、電荷蓄積層である絶縁膜ＭＺ２と同じ膜（ここでは窒化シリコン膜）を用いることにより、絶縁膜ＭＺ５のバンドギャップの大きさを抑制することができ、それによって、後でゲート電極ＭＧ１を形成したときに、ゲート電極ＭＧ１と絶縁膜ＭＺ５との間に形成される価電子帯側のエネルギー障壁を低くすることができ、例えば１．８ｅＶ程度にすることができる。
このようにしてステップＳ３が行われ、メモリ素子形成領域において、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に、絶縁膜ＭＺ１、絶縁膜ＭＺ２、絶縁膜ＭＺ３、絶縁膜ＭＺ４および絶縁膜ＭＺ５が下から順に積層された状態となる。すなわち、メモリ素子形成領域において、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に、絶縁膜ＭＺ１と絶縁膜ＭＺ２と絶縁膜ＭＺ３と絶縁膜ＭＺ４と絶縁膜ＭＺ５との積層膜からなる絶縁膜ＭＺが形成された状態となる。
次に、図７に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち絶縁膜ＭＺ上に、ゲート電極ＭＧ１形成用の導電膜として、シリコン膜ＰＳを形成する（図３のステップＳ４）。
シリコン膜ＰＳは、多結晶シリコン膜からなり、ＬＰＣＶＤ法などを用いて形成することができる。そのときの成膜温度は、例えば６００℃程度とすることができ、成膜用のガス（ソースガス）は、例えばシラン（ＳｉＨ４）ガスを用いることができる。シリコン膜ＰＳの膜厚は、好ましくは３０〜２００ｎｍ、例えば１００ｎｍ程度とすることができる。成膜時はシリコン膜ＰＳをアモルファスシリコン膜として形成してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。シリコン膜ＰＳは、ｎ型不純物が導入されたドープトポリシリコン膜とすることができるが、他の形態として、ｐ型不純物が導入されたドープトポリシリコン膜、あるいは、不純物を意図的には導入していないノンドープのポリシリコン膜とすることもできる。シリコン膜ＰＳにｎ型またはｐ型の不純物を導入する場合は、シリコン膜ＰＳの成膜時または成膜後にｎ型またはｐ型の不純物を導入することができる。シリコン膜ＰＳの成膜時にｎ型またはｐ型の不純物を導入する場合には、シリコン膜ＰＳの成膜用ガスにドーピングガス（ｎ型またはｐ型不純物添加用のガス）を含ませることで、ｎ型またはｐ型不純物が導入されたシリコン膜ＰＳを成膜することができる。シリコン膜ＰＳの成膜後にｎ型またはｐ型の不純物を導入する場合は、シリコン膜ＰＳを成膜した後に、イオン注入によりｎ型またはｐ型不純物をシリコン膜ＰＳに導入する。この際、シリコン膜ＰＳ全体に対してイオン注入を行うか、あるいはイオン注入阻止マスクとしてのフォトレジスト層をシリコン膜ＰＳ上に形成してから、メモリ素子形成領域のシリコン膜ＰＳに対してイオン注入を行うことができる。
次に、図８に示されるように、シリコン膜ＰＳをフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、ゲート電極ＭＧ１を形成する（図３のステップＳ５）。このステップＳ５のパターニング工程は、例えば次のようにして行うことができる。
すなわち、まず、シリコン膜ＰＳ上にフォトレジストパターン（図示せず）をフォトリソグラフィ法を用いて形成する。このフォトレジストパターンは、メモリ素子形成領域におけるゲート電極ＭＧ１形成予定領域に形成される。それから、このフォトレジストパターンをエッチングマスクとして用いて、シリコン膜ＰＳをエッチング（好ましくはドライエッチング）してパターニングする。その後、このフォトレジストパターンを除去し、図８には、この状態が示されている。
このようにして、ステップＳ５でシリコン膜ＰＳがパターニングされ、図８に示されるように、パターニングされたシリコン膜ＰＳからなるゲート電極ＭＧ１が形成される。つまり、メモリ素子形成領域では、ゲート電極ＭＧ１となる部分以外のシリコン膜ＰＳがエッチングされて除去されることで、ゲート電極ＭＧ１が形成される。ゲート電極ＭＧ１は、絶縁膜ＭＺ上に形成される。すなわち、パターニングされたシリコン膜ＰＳからなるゲート電極ＭＧ１が、ｐ型ウエルＰＷ１の表面上に、絶縁膜ＭＺを介して形成される。
次に、図９に示されるように、絶縁膜ＭＺのうち、ゲート電極ＭＧ１で覆われずに露出する部分をエッチングによって除去する（図３のステップＳ６）。このステップＳ６では、好ましくはウェットエッチングを用いることができる。エッチング液としては、例えばフッ酸溶液などを用いることができる。
ステップＳ６では、ゲート電極ＭＧ１の下に位置する絶縁膜ＭＺは、除去されずに残存して、メモリ素子ＭＣ１のゲート絶縁膜となる。すなわち、ゲート電極ＭＧ１の下に残存する絶縁膜ＭＺが、メモリ素子ＭＣ１のゲート絶縁膜（電荷蓄積部を有するゲート絶縁膜）となる。つまり、ステップＳ６で、ゲート電極ＭＧ１の下に残存してゲート電極ＭＧ１と半導体基板ＳＢ（ｐ型ウエルＰＷ１）との間に介在する絶縁膜ＭＺが、メモリ素子ＭＣ１のゲート絶縁膜（電荷蓄積部を有するゲート絶縁膜）となる。
また、ステップＳ５でシリコン膜ＰＳをパターニングする際のドライエッチングによってゲート電極ＭＧ１で覆われない部分の絶縁膜ＭＺの一部がエッチングされる場合もあり得る。すなわち、ステップＳ５でシリコン膜ＰＳをパターニングする際のドライエッチングと、ステップＳ６のエッチング（好ましくはウェットエッチング）とにより、ゲート電極ＭＧ１で覆われない部分の絶縁膜ＭＺが除去される場合もあり得る。
なお、図面を見やすくするために、図９でも、絶縁膜ＭＺ１と絶縁膜ＭＺ２と絶縁膜ＭＺ３と絶縁膜ＭＺ４と絶縁膜ＭＺ５とからなる絶縁膜ＭＺを、単に絶縁膜ＭＺとして図示しているが、実際には、図９において点線の円で囲まれた領域の拡大図に示されるように、絶縁膜ＭＺは、絶縁膜ＭＺ１と絶縁膜ＭＺ２と絶縁膜ＭＺ３と絶縁膜ＭＺ４と絶縁膜ＭＺ５との積層膜からなる。
次に、図１０に示されるように、イオン注入法などにより、メモリ素子形成領域の半導体基板ＳＢ（ｐ型ウエルＰＷ１）にｎ−型半導体領域ＥＸを形成する（図３のステップＳ７）。
すなわち、ステップＳ７では、メモリ素子形成領域におけるｐ型ウエルＰＷ１のゲート電極ＭＧ１の両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物をイオン注入することにより、ｎ−型半導体領域ＥＸを形成する。このｎ−型半導体領域ＥＸを形成するためのイオン注入の際には、ゲート電極ＭＧ１がマスク（イオン注入阻止マスク）として機能することができるため、ｎ−型半導体領域ＥＸは、ゲート電極ＭＧ１の側壁に自己整合して形成される。従って、メモリ素子形成領域の半導体基板ＳＢ（ｐ型ウエルＰＷ１）において、ゲート電極ＭＧ１の両側（ゲート長方向での両側）にｎ−型半導体領域ＥＸが形成されることになる。
次に、図１１に示されるように、ゲート電極ＭＧ１の側壁上に、側壁絶縁膜として、絶縁膜からなるサイドウォールスペーサＳＷを形成する（図３のステップＳ８）。
ステップＳ８のサイドウォールスペーサＳＷ形成工程は、例えば次のようにして行うことができる。すなわち、半導体基板ＳＢの主面全面上に、ゲート電極ＭＧ１を覆うように、サイドウォールスペーサＳＷ形成用の絶縁膜を形成する。このサイドウォールスペーサＳＷ形成用の絶縁膜は、例えば、酸化シリコン膜または窒化シリコン膜、あるいはそれらの積層膜などからなり、ＣＶＤ法などを用いて形成することができる。それから、このサイドウォールスペーサＳＷ形成用の絶縁膜を、異方性エッチング技術によりエッチバック（エッチング、ドライエッチング、異方性エッチング）する。これにより、図１１に示されるように、ゲート電極ＭＧ１の側壁上に選択的にサイドウォールスペーサＳＷ形成用の絶縁膜が残存して、サイドウォールスペーサＳＷが形成される。
次に、イオン注入法などにより、メモリ素子形成領域の半導体基板ＳＢ（ｐ型ウエルＰＷ１）にｎ＋型半導体領域ＳＤを形成する（図３のステップＳ９）。
すなわち、ステップＳ９では、メモリ素子形成領域におけるｐ型ウエルＰＷ１のゲート電極ＭＧ１およびサイドウォールスペーサＳＷの両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物をイオン注入することにより、ｎ＋型半導体領域ＳＤを形成する。このｎ＋型半導体領域ＳＤを形成するためのイオン注入の際には、ゲート電極ＭＧ１とその側壁上のサイドウォールスペーサＳＷとがマスク（イオン注入阻止マスク）として機能することができるため、ｎ＋型半導体領域ＳＤは、ゲート電極ＭＧ１の側壁上のサイドウォールスペーサＳＷの側面に自己整合して形成される。従って、メモリ素子形成領域の半導体基板ＳＢ（ｐ型ウエルＰＷ１）において、ゲート電極ＭＧ１とその側壁上のサイドウォールスペーサＳＷとからなる構造体の両側（ゲート長方向での両側）にｎ＋型半導体領域ＳＤが形成されることになる。ｎ＋型半導体領域ＳＤは、ｎ−型半導体領域ＥＸよりも不純物濃度が高くかつ接合深さが深い。
このようにして、ｎ−型半導体領域ＥＸとそれよりも高不純物濃度のｎ＋型半導体領域ＳＤとにより、メモリ素子形成領域の半導体基板ＳＢ（ｐ型ウエルＰＷ１）に、メモリ素子ＭＣ１のソースまたはドレイン用の半導体領域（ソース・ドレイン領域）として機能するｎ型の半導体領域が形成される。
また、ゲート電極ＭＧ１を構成するシリコン膜は、ｎ−型半導体領域ＥＸ形成用のイオン注入工程やｎ＋型半導体領域ＳＤ形成用のイオン注入工程でｎ型の不純物が導入され得る。
次に、ソースまたはドレイン用の半導体領域（ｎ−型半導体領域ＥＸおよびｎ＋型半導体領域ＳＤ）などに導入された不純物を活性化するための熱処理である活性化アニールを行う（図３のステップＳ１０）。ステップＳ１０の熱処理は、例えば、９００℃〜１１００℃の熱処理温度で、不活性ガス雰囲気中、より好ましくは窒素雰囲気中で行うことができる。
このようにして、メモリ素子ＭＣ１が形成される。ゲート電極ＭＧ１がメモリ素子ＭＣ１のゲート電極として機能し、ゲート電極ＭＧ１の下の絶縁膜ＭＺが、メモリ素子ＭＣ１のゲート絶縁膜として機能する。そして、メモリ素子ＭＣ１のソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）が、ｎ＋型半導体領域ＳＤおよびｎ−型半導体領域ＥＸにより形成される。
次に、サリサイド（Salicide：Self Aligned Silicide）プロセスにより、金属シリサイド層ＳＬを形成する。金属シリサイド層ＳＬは、次のようにして形成することができる。
まず、必要に応じてエッチング（例えば希フッ酸などを用いたウェットエッチング）を行う。これにより、ｎ＋型半導体領域ＳＤの上面（表面）とゲート電極ＭＧ１の上面とを清浄化（露出）させる。このときのエッチングは、自然酸化膜を除去する程度の軽いエッチングとすることができる。それから、図１２に示されるように、ｎ＋型半導体領域ＳＤおよびゲート電極ＭＧ１の各上面（表面）上を含む半導体基板ＳＢの主面全面上に、ゲート電極ＭＧ１およびサイドウォールスペーサＳＷを覆うように、金属膜ＭＥを形成（堆積）する。金属膜ＭＥは、単体の金属膜（純金属膜）または合金膜とすることができ、例えばコバルト（Ｃｏ）膜、ニッケル（Ｎｉ）膜、または、ニッケル白金合金膜などからなる。金属膜ＭＥは、スパッタリング法などを用いて形成することができる。
それから、半導体基板ＳＢに対して熱処理を施すことによって、ｎ＋型半導体領域ＳＤおよびゲート電極ＭＧ１の各上層部分（表層部分）を金属膜ＭＥと反応させる。これにより、図１３に示されるように、ｎ＋型半導体領域ＳＤおよびゲート電極ＭＧ１の各上部（上面、表面、上層部）に、シリコンと金属の反応層である金属シリサイド層ＳＬがそれぞれ形成される。金属シリサイド層ＳＬは、例えばコバルトシリサイド層（金属膜ＭＥがコバルト膜の場合）、ニッケルシリサイド層（金属膜ＭＥがニッケル膜の場合）、または、白金添加ニッケルシリサイド層（金属膜ＭＥがニッケル白金合金膜の場合）とすることができる。ここで、白金添加ニッケルシリサイドとは、白金を含有するニッケルシリサイド、すなわちニッケル白金シリサイドに対応している。その後、未反応の金属膜ＭＥを除去する。図１３には、この段階の断面図が示されている。未反応の金属膜ＭＥを除去した後に、更に熱処理を行うこともできる。
このように、いわゆるサリサイドプロセスを行うことによって、金属シリサイド層ＳＬを形成することができる。ｎ＋型半導体領域ＳＤおよびゲート電極ＭＧ１の上部に金属シリサイド層ＳＬを形成することによって、ソース、ドレインやゲート電極の抵抗（拡散抵抗やコンタクト抵抗など）を低抵抗化することができる。金属シリサイド層ＳＬは、不要であれば、その形成を省略することもできる。
次に、図１４に示されるように、半導体基板ＳＢの主面全面上に、ゲート電極ＭＧ１およびサイドウォールスペーサＳＷを覆うように、層間絶縁膜として絶縁膜（層間絶縁膜）ＩＬ１を形成（堆積）する。
絶縁膜ＩＬ１は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と該窒化シリコン膜上に該窒化シリコン膜よりも厚く形成された酸化シリコン膜との積層膜などからなり、例えばＣＶＤ法などを用いて形成することができる。絶縁膜ＩＬ１の形成後、必要に応じてＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などを用いて絶縁膜ＩＬ１の上面を平坦化する。
次に、フォトリソグラフィ法を用いて絶縁膜ＩＬ１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜ＩＬ１をドライエッチングすることにより、絶縁膜ＩＬ１にコンタクトホール（開口部、貫通孔）ＣＴを形成する。コンタクトホールＣＴは、絶縁膜ＩＬ１を貫通するように形成される。
次に、コンタクトホールＣＴ内に、接続用の導電体部として、タングステン（Ｗ）などからなる導電性のプラグＰＧを形成する。
プラグＰＧを形成するには、例えば、コンタクトホールＣＴの内部（底部および側壁上）を含む絶縁膜ＩＬ１上に、バリア導体膜を形成する。このバリア導体膜は、例えば、チタン膜、窒化チタン膜、あるいはそれらの積層膜からなる。それから、このバリア導体膜上にタングステン膜などからなる主導体膜をコンタクトホールＣＴを埋めるように形成してから、絶縁膜ＩＬ１上の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグＰＧを形成することができる。なお、図面の簡略化のために、図１４では、プラグＰＧを構成するバリア導体膜および主導体膜（タングステン膜）を一体化して示してある。
コンタクトホールＣＴおよびそれに埋め込まれたプラグＰＧは、ｎ＋型半導体領域ＳＤおよびゲート電極ＭＧ１の上部などに形成される。コンタクトホールＣＴの底部では、半導体基板ＳＢの主面の一部が露出される。例えば、ｎ＋型半導体領域ＳＤ（の表面上の金属シリサイド層ＳＬ）の一部、ゲート電極ＭＧ１（の表面上の金属シリサイド層ＳＬ）の一部などが露出される。なお、図１４においては、ｎ＋型半導体領域ＳＤ（の表面上の金属シリサイド層ＳＬ）の一部が、コンタクトホールＣＴの底部で露出して、そのコンタクトホールＣＴを埋めるプラグＰＧと電気的に接続された断面が示されている。
次に、プラグＰＧが埋め込まれた絶縁膜ＩＬ１上に第１層目の配線である配線（配線層）Ｍ１を形成する。この配線Ｍ１を、ダマシン技術（ここではシングルダマシン技術）を用いて形成する場合について説明する。
まず、図１５に示されるように、プラグＰＧが埋め込まれた絶縁膜ＩＬ１上に、絶縁膜ＩＬ２を形成する。絶縁膜ＩＬ２は、複数の絶縁膜の積層膜で形成することもできる。それから、フォトレジストパターン（図示せず）をエッチングマスクとしたドライエッチングによって絶縁膜ＩＬ２の所定の領域に配線溝（配線用の溝）を形成した後、配線溝の底部および側壁上を含む絶縁膜ＩＬ２上にバリア導体膜を形成する。このバリア導体膜は、例えば、窒化チタン膜、タンタル膜または窒化タンタル膜などからなる。それから、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成して、銅めっき膜により配線溝の内部を埋め込む。それから、配線溝以外の領域の主導体膜（銅めっき膜およびシード層）とバリア導体膜をＣＭＰ法により除去して、配線溝に埋め込まれた銅を主導電材料とする第１層目の配線Ｍ１を形成する。図１５では、図面の簡略化のために、配線Ｍ１は、バリア導体膜、シード層および銅めっき膜を一体化して示してある。
配線Ｍ１は、プラグＰＧを介して、メモリ素子ＭＣ１のソース・ドレイン領域（ｎ＋型半導体領域ＳＤ）や、メモリ素子ＭＣ１のゲート電極ＭＧ１などと電気的に接続される。
その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
以上のようにして、本実施の形態の半導体装置が製造される。
＜スプリットゲート型のメモリ素子＞
上記「シングルゲート型のメモリ素子」の欄では、本実施の形態をシングルゲート型のメモリ素子に適用した場合について説明したが、ここでは、本実施の形態を、スプリットゲート型のメモリ素子に適用した場合について説明する。
上記「シングルゲート型のメモリ素子」の欄では、本実施の形態をシングルゲート型のメモリ素子に適用した場合について説明したが、ここでは、本実施の形態を、スプリットゲート型のメモリ素子に適用した場合について説明する。
図１６は、本実施の形態の半導体装置の要部断面図であり、不揮発性メモリのメモリセル領域の要部断面図が示されている。図１７は、メモリ素子ＭＣ２の等価回路図である。なお、図１６では、絶縁膜ＩＬ１，ＩＬ２、コンタクトホールＣＴ、プラグＰＧおよび配線Ｍ１については、図示を省略している。
図１６に示されるように、半導体基板ＳＢには、メモリトランジスタおよび制御トランジスタからなる不揮発性メモリのメモリ素子（記憶素子、メモリセル）ＭＣ２が形成されている。実際には、半導体基板ＳＢには、複数のメモリ素子ＭＣ２がアレイ状に形成されている。
図１６および図１７に示されるように、不揮発性メモリのメモリ素子（メモリセル）ＭＣ２は、スプリットゲート型のメモリ素子（メモリセル）であり、制御ゲート電極ＣＧを有する制御トランジスタとメモリゲート電極ＭＧ２を有するメモリトランジスタとの２つのＭＩＳＦＥＴを接続したものである。
ここで、電荷蓄積部（電荷蓄積層）を含むゲート絶縁膜およびメモリゲート電極ＭＧ２を備えるＭＩＳＦＥＴをメモリトランジスタといい、また、ゲート絶縁膜および制御ゲート電極ＣＧを備えるＭＩＳＦＥＴを制御トランジスタという。なお、制御トランジスタは、メモリセル選択用トランジスタであるため、選択トランジスタとみなすこともできる。メモリトランジスタは、記憶用トランジスタである。
以下に、メモリ素子ＭＣ２の構成を具体的に説明する。
図１６に示されるように、不揮発性メモリのメモリ素子ＭＣ２は、半導体基板ＳＢのｐ型ウエルＰＷ２中に形成されたソースおよびドレイン用のｎ型の半導体領域ＭＳ，ＭＤと、半導体基板ＳＢ（ｐ型ウエルＰＷ２）の上部に形成された制御ゲート電極ＣＧと、半導体基板ＳＢ（ｐ型ウエルＰＷ２）の上部に形成されて制御ゲート電極ＣＧと隣合うメモリゲート電極ＭＧ２とを有している。そして、不揮発性メモリのメモリ素子ＭＣ２は、更に、制御ゲート電極ＣＧおよび半導体基板ＳＢ（ｐ型ウエルＰＷ２）間に形成された絶縁膜（ゲート絶縁膜）ＧＩと、メモリゲート電極ＭＧ２および半導体基板ＳＢ（ｐ型ウエルＰＷ２）間とメモリゲート電極ＭＧ２および制御ゲート電極ＣＧ間とに形成された絶縁膜ＭＺとを有している。
制御ゲート電極ＣＧおよびメモリゲート電極ＭＧ２は、それらの対向側面の間に絶縁膜ＭＺを介した状態で、半導体基板ＳＢの主面に沿って延在し、並んで配置されている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧ２は、半導体領域ＭＤおよび半導体領域ＭＳ間の半導体基板ＳＢ（ｐ型ウエルＰＷ２）の上部に絶縁膜ＧＩまたは絶縁膜ＭＺを介して形成されており、半導体領域ＭＳ側にメモリゲート電極ＭＧ２が位置し、半導体領域ＭＤ側に制御ゲート電極ＣＧが位置している。但し、制御ゲート電極ＣＧは絶縁膜ＧＩを介し、メモリゲート電極ＭＧ２は絶縁膜ＭＺを介して、半導体基板ＳＢ上に形成されている。制御ゲート電極ＣＧとメモリゲート電極ＭＧ２とは、間に絶縁膜ＭＺを介在して互いに隣合っている。
制御ゲート電極ＣＧと半導体基板ＳＢ（ｐ型ウエルＰＷ２）の間に形成された絶縁膜ＧＩ、すなわち制御ゲート電極ＣＧの下の絶縁膜ＧＩが、制御トランジスタのゲート絶縁膜として機能する。絶縁膜ＧＩは、例えば酸化シリコン膜または酸窒化シリコン膜などにより形成することができる。
上記図１および図２のメモリ素子ＭＣ１においては、絶縁膜ＭＺは、ゲート電極ＭＧ１と半導体基板ＳＢ（ｐ型ウエルＰＷ１）との間に形成されていたが、図１６のメモリ素子ＭＣ２においては、絶縁膜ＭＺは、メモリゲート電極ＭＧ２と半導体基板ＳＢ（ｐ型ウエルＰＷ２）の間の領域と、メモリゲート電極ＭＧ２と制御ゲート電極ＣＧの間の領域の、両領域にわたって延在している。
絶縁膜ＭＺの構成（積層構成）については、図１６に示されるメモリ素子ＭＣ２の場合も、上記図１および図２のメモリ素子ＭＣ１の場合と同様であるので、ここではその繰り返しの説明は省略する。従って、上記図１および図２のメモリ素子ＭＣ１の場合と同様に、図１６に示されるメモリ素子ＭＣ２の場合も、絶縁膜ＭＺは、絶縁膜ＭＺ１と、絶縁膜ＭＺ１上に形成された絶縁膜ＭＺ２と、絶縁膜ＭＺ２上に形成された絶縁膜ＭＺ３と、絶縁膜ＭＺ３上に形成された絶縁膜ＭＺ４と、絶縁膜ＭＺ４上に形成された絶縁膜ＭＺ５との積層膜からなる。
メモリゲート電極ＭＧ２と半導体基板ＳＢ（ｐ型ウエルＰＷ２）の間の絶縁膜ＭＺ、すなわちメモリゲート電極ＭＧ２の下の絶縁膜ＭＺが、メモリトランジスタのゲート絶縁膜（内部に電荷蓄積部を有するゲート絶縁膜）として機能する。絶縁膜ＭＺは、その内部に電荷蓄積部（ここでは絶縁膜ＭＺ２）を有する絶縁膜とみなすことができる。なお、メモリゲート電極ＭＧ２と半導体基板ＳＢ（ｐ型ウエルＰＷ２）との間の絶縁膜ＭＺは、メモリトランジスタのゲート絶縁膜として機能するが、メモリゲート電極ＭＧ２と制御ゲート電極ＣＧとの間の絶縁膜ＭＺは、メモリゲート電極ＭＧ２と制御ゲート電極ＣＧとの間を絶縁（電気的に分離）するための絶縁膜として機能する。
なお、図面を見やすくするために、図１６では、絶縁膜ＭＺ１と絶縁膜ＭＺ２と絶縁膜ＭＺ３と絶縁膜ＭＺ４と絶縁膜ＭＺ５との積層膜からなる絶縁膜ＭＺを、単に絶縁膜ＭＺとして図示している。実際には、図１６において点線の円で囲まれた領域の拡大図に示されるように、絶縁膜ＭＺは、絶縁膜ＭＺ１と絶縁膜ＭＺ２と絶縁膜ＭＺ３と絶縁膜ＭＺ４と絶縁膜ＭＺ５との積層膜からなる。
制御ゲート電極ＣＧは、導電膜からなり、例えば、ｎ型ポリシリコン膜（ｎ型不純物を導入した多結晶シリコン膜、ドープトポリシリコン膜）のようなシリコン膜からなる。具体的には、制御ゲート電極ＣＧは、パターニングされたシリコン膜からなる。
メモリゲート電極ＭＧ２は、導電膜からなり、例えば、ｎ型ポリシリコン膜（ｎ型不純物を導入した多結晶シリコン膜、ドープトポリシリコン膜）のようなシリコン膜からなる。メモリゲート電極ＭＧ２を構成するシリコン膜は、ｎ型不純物が導入されたドープトポリシリコン膜とすることができるが、他の形態として、ｐ型不純物が導入されたドープトポリシリコン膜、あるいは、不純物を意図的には導入していないノンドープのポリシリコン膜とすることもできる。メモリゲート電極ＭＧ２は、制御ゲート電極ＣＧの一方の側壁上に絶縁膜ＭＺを介してサイドウォールスペーサ状に形成されている。
半導体領域ＭＳおよび半導体領域ＭＤは、ソースまたはドレイン用の半導体領域である。すなわち、半導体領域ＭＳは、ソース領域またはドレイン領域の一方として機能する半導体領域であり、半導体領域ＭＤは、ソース領域またはドレイン領域の他方として機能する半導体領域である。ここでは、半導体領域ＭＳはソース領域として機能する半導体領域、半導体領域ＭＤはドレイン領域として機能する半導体領域である。半導体領域ＭＳ，ＭＤは、ｎ型の不純物が導入された半導体領域よりなり、それぞれＬＤＤ構造を備えている。すなわち、ソース用の半導体領域ＭＳは、ｎ−型半導体領域ＥＸ１（エクステンション領域）と、ｎ−型半導体領域ＥＸ１よりも高い不純物濃度を有するｎ＋型半導体領域ＳＤ１（ソース領域）とを有している。また、ドレイン用の半導体領域ＭＤは、ｎ−型半導体領域ＥＸ２（エクステンション領域）と、ｎ−型半導体領域ＥＸ２よりも高い不純物濃度を有するｎ＋型半導体領域ＳＤ２（ドレイン領域）とを有している。
半導体領域ＭＳは、ソースまたはドレイン用の半導体領域であり、メモリゲート電極ＭＧ２とゲート長方向（メモリゲート電極ＭＧ２のゲート長方向）に隣接する位置の半導体基板ＳＢに形成されている。また、半導体領域ＭＤは、ソースまたはドレイン用の半導体領域であり、制御ゲート電極ＣＧとゲート長方向（制御ゲート電極ＣＧのゲート長方向）に隣接する位置の半導体基板ＳＢに形成されている。
メモリゲート電極ＭＧ２および制御ゲート電極ＣＧの互いに隣接していない側の側壁上には、絶縁体（絶縁膜）からなるサイドウォールスペーサＳＷが形成されている。
ソース部のｎ−型半導体領域ＥＸ１はメモリゲート電極ＭＧ２に対して自己整合的に形成され、ｎ＋型半導体領域ＳＤ１はメモリゲート電極ＭＧ２の側壁上のサイドウォールスペーサＳＷに対して自己整合的に形成されている。このため、製造された半導体装置においては、低濃度のｎ−型半導体領域ＥＸ１は、メモリゲート電極ＭＧ２の側壁上のサイドウォールスペーサＳＷの下方に形成され、高濃度のｎ＋型半導体領域ＳＤ１は、低濃度のｎ−型半導体領域ＥＸ１の外側に形成されている。従って、低濃度のｎ−型半導体領域ＥＸ１は、メモリトランジスタのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域ＳＤ１は、低濃度のｎ−型半導体領域ＥＸ１に隣接し、メモリトランジスタのチャネル領域からｎ−型半導体領域ＥＸ１の分だけ離間するように形成されている。
ドレイン部のｎ−型半導体領域ＥＸ２は制御ゲート電極ＣＧに対して自己整合的に形成され、ｎ＋型半導体領域ＳＤ２は制御ゲート電極ＣＧの側壁上のサイドウォールスペーサＳＷに対して自己整合的に形成されている。このため、製造された半導体装置においては、低濃度のｎ−型半導体領域ＥＸ２は、制御ゲート電極ＣＧの側壁上のサイドウォールスペーサＳＷの下方に形成され、高濃度のｎ＋型半導体領域ＳＤ２は、低濃度のｎ−型半導体領域ＥＸ２の外側に形成されている。従って、低濃度のｎ−型半導体領域ＥＸ２は、制御トランジスタのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域ＳＤ２は、低濃度のｎ−型半導体領域ＥＸ２に隣接し、制御トランジスタのチャネル領域からｎ−型半導体領域ＥＸ２の分だけ離間するように形成されている。
メモリゲート電極ＭＧ２下の絶縁膜ＭＺの下にメモリトランジスタのチャネル領域が形成され、制御ゲート電極ＣＧ下の絶縁膜ＧＩの下に制御トランジスタのチャネル領域が形成される。
ｎ＋型半導体領域ＳＤ１，ＳＤ２の上部とメモリゲート電極ＭＧ２の上部と制御ゲート電極ＣＧの上部には、サリサイド技術などにより、金属シリサイド層ＳＬが形成されている。金属シリサイド層ＳＬは、不要であれば、その形成を省略することもできる。また、ｎ＋型半導体領域ＳＤ１，ＳＤ２の上部に金属シリサイド層ＳＬを形成する一方、メモリゲート電極ＭＧ２と制御ゲート電極ＣＧのうちの一方または両方の上部に金属シリサイド層ＳＬを形成しない場合もあり得る。
また、図１６では図示を省略しているが、後述の図３１に示されるように、半導体基板ＳＢ上には、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ２およびサイドウォールスペーサＳＷを覆うように、層間絶縁膜として絶縁膜ＩＬ１が形成されている。そして、絶縁膜ＩＬ１にはコンタクトホールＣＴが形成され、コンタクトホールＣＴ内にプラグＰＧが埋め込まれている。プラグＰＧが埋め込まれた絶縁膜ＩＬ１上には絶縁膜ＩＬ２および配線Ｍ１が形成されている。
次に、不揮発性のメモリ素子ＭＣ２の動作例について、図１８を参照して説明する。
図１８は、「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図１８の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、図１６および図１７に示されるようなメモリセル（選択メモリセル）の各部位に印加する電圧（Ｖｄ，Ｖｃｇ，Ｖｍｇ，Ｖｓ，Ｖｂ）が示されている。ここで、電圧Ｖｍｇは、メモリゲート電極ＭＧ２に印加する電圧Ｖｍｇである。また、電圧Ｖｓは、半導体領域ＭＳ（ソース領域）に印加する電圧Ｖｓである。また、電圧Ｖｃｇは、制御ゲート電極ＣＧに印加する電圧Ｖｃｇである。また、電圧Ｖｄは、半導体領域ＭＤ（ドレイン領域）に印加する電圧Ｖｄである。また、ベース電圧Ｖｂは、ｐ型ウエルＰＷ２に印加されるベース電圧Ｖｂである。なお、図１８の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタの絶縁膜ＭＺ中の電荷蓄積部（ここでは絶縁膜ＭＺ２）への電子の注入を「書込」、ホール（hole：正孔）の注入を「消去」と定義する。
書込み方式は、いわゆるＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれる、ソースサイド注入によるホットエレクトロン注入で書込みを行う書込み方式（ホットエレクトロン注入書込み方式）を好適に用いることができる。
ＳＳＩ方式の書込みでは、例えば図１８の「書込」の欄に示されるような電圧を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルの絶縁膜ＭＺ中の電荷蓄積層（ここでは絶縁膜ＭＺ２）に電子を注入することで書込みを行う。この際、ホットエレクトロンは、２つのゲート電極（メモリゲート電極ＭＧ２および制御ゲート電極ＣＧ）間の下のチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極ＭＧ２の下の絶縁膜ＭＺ中の電荷蓄積層（ここでは絶縁膜ＭＺ２）にホットエレクトロンが注入される。このため、ＳＳＩ方式では、絶縁膜ＭＺの制御ゲート電極ＣＧ側に電子が注入される。注入されたホットエレクトロン（電子）は、絶縁膜ＭＺ中の電荷蓄積層（ここでは絶縁膜ＭＺ２）のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
消去方式は、いわゆるＦＮ方式と呼ばれる、ＦＮ（Fowler Nordheim）トンネリングにより消去を行う消去方式（トンネリング消去方式）を好適に用いることができる。
ＦＮ方式の消去では、例えば図１８の「消去」の欄に示されるような電圧（Ｖｍｇが正電圧でＶｄ，Ｖｃｇ，Ｖｓ，Ｖｂがゼロボルト）を、消去を行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極ＭＧ２からホール（正孔）をトンネリングさせて絶縁膜ＭＺ中の電荷蓄積層（ここでは絶縁膜ＭＺ２）に注入することで消去を行う。この際、ホールはメモリゲート電極ＭＧ２からＦＮトンネリング（ＦＮトンネル効果）により絶縁膜ＭＺ５，ＭＺ４，ＭＺ３をトンネリングして絶縁膜ＭＺ中に注入され、絶縁膜ＭＺ中の電荷蓄積層（ここでは絶縁膜ＭＺ２）のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が低下する（消去状態となる）。
読出し時には、例えば図１８の表の「読出」の欄に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧ２に印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるメモリトランジスタのしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
また、消去方式として、いわゆるＢＴＢＴ方式と呼ばれるＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）によるホットホール注入により消去を行う消去方式（ホットホール注入消去方式）もある。ＢＴＢＴ方式の消去では、ＢＴＢＴ（Band-To-Band Tunneling）により発生したホール（正孔）を半導体基板（ＳＢ）側から絶縁膜ＭＺ中の電荷蓄積層（ここでは絶縁膜ＭＺ２）に注入することにより消去を行う。
しかしながら、本実施の形態では、消去方式として、ＢＴＢＴ方式（ＢＴＢＴ消去方式）ではなく、ＦＮ方式（トンネリング消去方式）を用いることが好ましい。ＢＴＢＴ方式（ＢＴＢＴ消去方式）よりもＦＮ方式（トンネリング消去方式）の方が、消去時の消費電流（消費電力）が少なくて済む。本実施の形態では、消去方式として、ＦＮ方式（トンネリング消去方式）を用いることで、すなわち、メモリゲート電極ＭＧ２から絶縁膜ＭＺの絶縁膜ＭＺ２に（トンネリングにより）ホールを注入することによって選択メモリセルの消去を行うことで、消去時の消費電流（消費電力）を低減することができる。
次に、図１６および図１７に示される不揮発性のメモリ素子ＭＣ２を備える半導体装置の製造方法について、図１９〜図３１を参照して説明する。図１９および図２０は、本実施の形態の半導体装置の製造工程の一部を示すプロセスフロー図である。図２１〜図３１は、本実施の形態の半導体装置の製造工程中の要部断面図である。
図２１に示されるように、まず、上記図２１の場合と同様の半導体基板ＳＢを用意する（図１９のステップＳ２１）。それから、半導体基板ＳＢの主面に、活性領域を規定する素子分離領域（図示せず）を形成する。
次に、図２２に示されるように、メモリセル形成領域の半導体基板ＳＢにｐ型ウエルＰＷ２を形成する（図１９のステップＳ２２）。ｐ型ウエルＰＷ２は、イオン注入法により形成することができ、半導体基板ＳＢの主面から所定の深さにわたって形成される。
次に、希釈フッ酸洗浄などによって半導体基板ＳＢ（ｐ型ウエルＰＷ２）の表面を清浄化した後、半導体基板ＳＢの主面（ｐ型ウエルＰＷ２の表面）に、制御トランジスタのゲート絶縁膜用の絶縁膜ＧＩを形成する（図１９のステップＳ２３）。それから、半導体基板ＳＢの主面（主面全面）上に、すなわち絶縁膜ＧＩ上に、制御ゲート電極ＣＧ形成用の導電体膜としてシリコン膜ＰＳ１を形成（堆積）してから、このシリコン膜ＰＳ１をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、パターニングされたシリコン膜ＰＳ１からなる制御ゲート電極ＣＧを形成する（図１９のステップＳ２４）。
シリコン膜ＰＳ１は、多結晶シリコン膜（ポリシリコン膜）からなり、ＣＶＤ法などを用いて形成することができるが、成膜時はシリコン膜ＰＳ１をアモルファスシリコン膜として形成してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。シリコン膜ＰＳ１は、ｎ型不純物が導入されて低抵抗率とされている。シリコン膜ＰＳ１は、成膜時の段階ではノンドープのシリコン膜とし、成膜後に不純物をイオン注入で導入することができる。このため、制御ゲート電極ＣＧは、ｎ型のドープトポリシリコン膜により形成される。
メモリセルを形成する領域において、制御ゲート電極ＣＧで覆われた部分以外の絶縁膜ＧＩ（すなわちゲート絶縁膜となる部分以外の絶縁膜ＧＩ）は、シリコン膜ＰＳ１のパターニング工程で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。
次に、洗浄処理を行って、半導体基板ＳＢの主面を清浄化処理した後、図２３に示されるように、半導体基板ＳＢの主面全面に、すなわち、半導体基板ＳＢの主面（表面）上と制御ゲート電極ＣＧの表面（上面および側面）上に、メモリトランジスタのゲート絶縁膜用の絶縁膜ＭＺを形成する（図１９のステップＳ２５）。
なお、図面を見やすくするために、図２３では、絶縁膜ＭＺ１と絶縁膜ＭＺ２と絶縁膜ＭＺ３と絶縁膜ＭＺ４と絶縁膜ＭＺ５との積層膜からなる絶縁膜ＭＺを、単に絶縁膜ＭＺとして図示している。実際には、図２３において点線の円で囲まれた領域の拡大図に示されるように、絶縁膜ＭＺは、絶縁膜ＭＺ１と絶縁膜ＭＺ２と絶縁膜ＭＺ３と絶縁膜ＭＺ４と絶縁膜ＭＺ５との積層膜からなる。
図２３の絶縁膜ＭＺ形成工程（ステップＳ２５）は、上記図６の絶縁膜ＭＺ形成工程（上記ステップＳ３）と基本的には同じであるので、ここではその繰り返しの説明は省略する。但し、図２３（ステップＳ２５）の場合は、半導体基板ＳＢの主面（表面）上だけでなく、制御ゲート電極ＣＧの表面（上面および側面）上にも絶縁膜ＭＺが形成される点が、上記図６（ステップＳ３）の場合と相違している。
次に、図２４に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち絶縁膜ＭＺ上に、制御ゲート電極ＣＧを覆うように、メモリゲート電極ＭＧ２形成用の導電体膜としてシリコン膜ＰＳ２を形成（堆積）する（図１９のステップＳ２６）。
シリコン膜ＰＳ２は、多結晶シリコン膜からなり、ＣＶＤ法などを用いて形成することができる。成膜時はシリコン膜ＰＳ２をアモルファスシリコン膜として形成してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。
メモリゲート電極ＭＧ２は、導電膜からなり、例えば、ｎ型ポリシリコン膜のようなシリコン膜ＰＳ２からなる。シリコン膜ＰＳ２は、ｎ型不純物が導入されたドープトポリシリコン膜とすることができるが、他の形態として、ｐ型不純物が導入されたドープトポリシリコン膜、あるいは、不純物を意図的には導入していないノンドープのポリシリコン膜とすることもできる。シリコン膜ＰＳ２にｎ型またはｐ型の不純物を導入する場合は、シリコン膜ＰＳ２の成膜後のイオン注入でシリコン膜ＰＳ２にｎ型またはｐ型不純物を導入することもできるが、シリコン膜ＰＳ２の成膜時にシリコン膜ＰＳ２にｎ型またはｐ型不純物を導入することもできる。
次に、異方性エッチング技術により、シリコン膜ＰＳ２をエッチバック（エッチング、ドライエッチング、異方性エッチング）する（図１９のステップＳ２７）。
このステップＳ２７のエッチバック工程では、シリコン膜ＰＳ２の堆積膜厚の分だけシリコン膜ＰＳ２を異方性エッチングによりエッチバックすることで、制御ゲート電極ＣＧの両方の側壁上に（絶縁膜ＭＺを介して）シリコン膜ＰＳ２をサイドウォールスペーサ状に残し、他の領域のシリコン膜ＰＳ２を除去する。これにより、図２５に示されるように、制御ゲート電極ＣＧの両方の側壁のうち、一方の側壁上に絶縁膜ＭＺを介してサイドウォールスペーサ状に残存したシリコン膜ＰＳ２により、メモリゲート電極ＭＧ２が形成され、また、他方の側壁上に絶縁膜ＭＺを介してサイドウォールスペーサ状に残存したシリコン膜ＰＳ２により、シリコンスペーサＰＳ２ａが形成される。メモリゲート電極ＭＧ２は、絶縁膜ＭＺ上に、制御ゲート電極ＣＧと絶縁膜ＭＺを介して隣り合うように形成される。シリコン膜ＰＳ２のエッチバック工程を行ってメモリゲート電極ＭＧ２およびシリコンスペーサＰＳ２ａを形成すると、メモリゲート電極ＭＧ２とシリコンスペーサＰＳ２ａで覆われていない領域の絶縁膜ＭＺが露出される。
次に、フォトリソグラフィ技術を用いて、メモリゲート電極ＭＧ２が覆われかつシリコンスペーサＰＳ２ａが露出されるようなフォトレジストパターン（図示せず）を半導体基板ＳＢ上に形成してから、このフォトレジストパターンをエッチングマスクとしたドライエッチングにより、シリコンスペーサＰＳ２ａを除去する（図２０のステップＳ２８）。その後、このフォトレジストパターンを除去し、図２６には、この段階が示されている。このエッチング工程により、図２６に示されるように、シリコンスペーサＰＳ２ａが除去されるが、メモリゲート電極ＭＧ２は、フォトレジストパターンで覆われていたので、エッチングされずに残存する。
次に、図２７に示されるように、絶縁膜ＭＺのうち、メモリゲート電極ＭＧ２で覆われずに露出する部分をエッチング（例えばウェットエッチング）によって除去する（図２０のステップＳ２９）。この際、メモリゲート電極ＭＧ２の下とメモリゲート電極ＭＧ２および制御ゲート電極ＣＧ間とに位置する絶縁膜ＭＺは、除去されずに残存し、他の領域の絶縁膜ＭＺは除去される。図２７からも分かるように、メモリゲート電極ＭＧ２と半導体基板ＳＢ（ｐ型ウエルＰＷ２）の間の領域と、メモリゲート電極ＭＧ２と制御ゲート電極ＣＧの間の領域の、両領域にわたって絶縁膜ＭＺが連続的に延在している。
次に、イオン注入法などを用いてｎ型の不純物を、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧ２をマスク（イオン注入阻止マスク）として用いて半導体基板ＳＢ（ｐ型ウエルＰＷ２）に導入することで、図２８に示されるように、ｎ−型半導体領域（不純物拡散層）ＥＸ１，ＥＸ２を形成する（図２０のステップＳ３０）。
この際、ｎ−型半導体領域ＥＸ１は、メモリゲート電極ＭＧ２の側壁（絶縁膜ＭＺを介して制御ゲート電極ＣＧに隣接している側とは反対側の側壁）に自己整合して形成される。また、ｎ−型半導体領域ＥＸ２は、制御ゲート電極ＣＧの側壁（絶縁膜ＭＺを介してメモリゲート電極ＭＧ２に隣接している側とは反対側の側壁）に自己整合して形成される。ｎ−型半導体領域ＥＸ１とｎ−型半導体領域ＥＸ２とは、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。
次に、図２９に示されるように、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧ２の側壁（絶縁膜ＭＺを介して互いに隣合う側とは反対側の側壁）上に、側壁絶縁膜として、絶縁膜からなるサイドウォールスペーサＳＷを形成する（図２０のステップＳ３１）。サイドウォールスペーサＳＷは、例えば、半導体基板ＳＢの主面全面上に、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧ２を覆うように、サイドウォールスペーサＳＷ形成用の絶縁膜を形成してから、この絶縁膜を、異方性エッチング技術によりエッチバックすることにより、形成することができる。サイドウォールスペーサＳＷは、制御ゲート電極ＣＧの側壁のうち、絶縁膜ＭＺを介してメモリゲート電極ＭＧ２に隣接している側の側壁とは反対側の側壁上と、メモリゲート電極ＭＧ２の側壁のうち、絶縁膜ＭＺを介して制御ゲート電極ＣＧに隣接している側の側壁とは反対側の側壁上とに形成される。
次に、イオン注入法などを用いてｎ型の不純物を、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧ２とそれらの側壁上のサイドウォールスペーサＳＷとをマスク（イオン注入阻止マスク）として用いて半導体基板ＳＢ（ｐ型ウエルＰＷ２）に導入することで、ｎ＋型半導体領域ＳＤ１，ＳＤ２を形成する（図２０のステップＳ３２）。
この際、ｎ＋型半導体領域ＳＤ１は、メモリゲート電極ＭＧ２の側壁上のサイドウォールスペーサＳＷに自己整合して形成され、ｎ＋型半導体領域ＳＤ２は、制御ゲート電極ＣＧの側壁上のサイドウォールスペーサＳＷに自己整合して形成される。これにより、ＬＤＤ構造が形成される。ｎ＋型半導体領域ＳＤ１とｎ＋型半導体領域ＳＤ２とは、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。
このようにして、ｎ−型半導体領域ＥＸ１とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ１とにより、メモリトランジスタのソース領域として機能するｎ型の半導体領域ＭＳが形成され、ｎ−型半導体領域ＥＸ２とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ２とにより、制御トランジスタのドレイン領域として機能するｎ型の半導体領域ＭＤが形成される。
次に、ソースおよびドレイン用の半導体領域（ｎ−型半導体領域ＥＸ１，ＥＸ２およびｎ＋型半導体領域ＳＤ１，ＳＤ２）などに導入された不純物を活性化するための熱処理である活性化アニールを行う（図２０のステップＳ３３）。
このようにして、不揮発性メモリのメモリ素子ＭＣ２が形成される。
次に、上記図１２および図１３を参照して説明したようなサリサイドプロセスを行うことにより、図３０に示されるように、金属シリサイド層ＳＬを形成する。金属シリサイド層ＳＬは、ｎ＋型半導体領域ＳＤ１，ＳＤ２、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧ２の上部に形成することができ、それによって、ソース、ドレインや各ゲート電極（ＣＧ，ＭＧ２）の抵抗を低抵抗化することができる。
以降の工程は、図３１の場合も、上記図１４および図１５の場合と基本的には同じである。
すなわち、図３１に示されるように、半導体基板ＳＢの主面全面上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ２およびサイドウォールスペーサＳＷを覆うように、層間絶縁膜として絶縁膜ＩＬ１を形成する。絶縁膜ＩＬ１の形成後、必要に応じてＣＭＰ法などを用いて絶縁膜ＩＬ１の上面を平坦化する。それから、フォトリソグラフィ技術およびドライエッチング技術を用いて、絶縁膜ＩＬ１にコンタクトホールＣＴを形成してから、コンタクトホールＣＴ内に導電性のプラグＰＧを形成する。それから、プラグＰＧが埋め込まれた絶縁膜ＩＬ１上に絶縁膜ＩＬ２を形成してから、この絶縁膜ＩＬ２に配線溝を形成した後、配線溝内に配線Ｍ１を形成する。
その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
＜エネルギーバンド構造について＞
次に、メモリ素子ＭＣ１，ＭＣ２のエネルギーバンド構造について、図面を参照して説明する。
次に、メモリ素子ＭＣ１，ＭＣ２のエネルギーバンド構造について、図面を参照して説明する。
図３２は、メモリ素子ＭＣ１，ＭＣ２のエネルギーバンド構造を示す説明図である。図３２には、上記図２のＡ−Ａ線に沿った位置でのエネルギーバンド構造が示されているが、上記図１６のＢ−Ｂ線の位置でのエネルギーバンド構造も、図３２と同じである。すなわち、図３２は、上記図２のメモリ素子ＭＣ１または上記図１６のメモリ素子ＭＣ２において、半導体基板ＳＢとゲート電極（ゲート電極ＭＧ１またはメモリゲート電極ＭＧ２）とで挟まれた絶縁膜ＭＺを、厚み方向（絶縁膜ＭＺの厚み方向）に横切る位置でのエネルギーバンド図である。図３２の横が、厚み方向の位置に対応し、図３２の縦が、エネルギーに対応している。
上記図１および図２のメモリ素子ＭＣ１においては、半導体基板ＳＢ上に、ゲート絶縁膜用の絶縁膜ＭＺを介して、ゲート電極ＭＧ１が形成され、上記図１６のメモリ素子ＭＣ２においては、半導体基板ＳＢ上に、ゲート絶縁膜用の絶縁膜ＭＺを介して、メモリゲート電極ＭＧ２が形成されている。メモリ素子ＭＣ１とメモリ素子ＭＣ２のいずれにおいても、絶縁膜ＭＺは、絶縁膜ＭＺ１と、絶縁膜ＭＺ１上に形成された絶縁膜ＭＺ２と、絶縁膜ＭＺ２上に形成された絶縁膜ＭＺ３と、絶縁膜ＭＺ３上に形成された絶縁膜ＭＺ４と、絶縁膜ＭＺ４上に形成された絶縁膜ＭＺ５とを有する積層絶縁膜からなる。絶縁膜ＭＺを構成する絶縁膜ＭＺ１，ＭＺ２，ＭＺ３、ＭＺ４、ＭＺ５のうち、絶縁膜ＭＺ２は、電荷蓄積機能を有する絶縁膜である。
図３２のバンド構造からも分かるように、絶縁膜ＭＺ１および絶縁膜ＭＺ３のそれぞれのバンドギャップは、絶縁膜ＭＺ２のバンドギャップよりも大きい。言い換えると、絶縁膜ＭＺ２のバンドギャップは、絶縁膜ＭＺ１および絶縁膜ＭＺ３のそれぞれのバンドギャップよりも小さい。これにより、電荷蓄積層としての絶縁膜ＭＺ２に電荷を保持させることができ、絶縁膜ＭＺ２を挟む絶縁膜ＭＺ３と絶縁膜ＭＺ１とが、それぞれ電荷ブロック層（または電荷閉じ込め層）として機能することができる。
絶縁膜ＭＺ４のバンドギャップは、絶縁膜ＭＺ３のバンドギャップよりも小さく、かつ、絶縁膜ＭＺ５のバンドギャップは、絶縁膜ＭＺ４のバンドギャップよりも小さい。言い換えると、絶縁膜ＭＺ３のバンドギャップは、絶縁膜ＭＺ４のバンドギャップよりも大きく、かつ、絶縁膜ＭＺ４のバンドギャップは、絶縁膜ＭＺ５のバンドギャップよりも大きい。
絶縁膜ＭＺ２として窒化シリコン膜を用い、かつ、絶縁膜ＭＺ３として酸化シリコン膜を用いた場合には、絶縁膜ＭＺ２と絶縁膜ＭＺ３との間に形成される価電子帯側のエネルギー障壁は、例えば２．５〜２．９ｅＶ程度となる。また、絶縁膜ＭＺ５として窒化シリコン膜を用い、かつ、ゲート電極（ＭＧ１，ＭＧ２）としてシリコン膜を用いた場合には、絶縁膜ＭＺ５とゲート電極（ＭＧ１，ＭＧ２）との間に形成される価電子帯側のエネルギー障壁は、例えば１．８ｅＶ程度となる。
図３３は、消去動作時におけるメモリ素子ＭＣ１，ＭＣ２のエネルギーバンド構造を示す説明図である。図３２と同様に、図３３においても、上記図２のＡ−Ａ線または上記図１６のＢ−Ｂ線に沿った位置でのエネルギーバンド構造が示されている。
消去動作時は、消去電圧としてゲート電極（ＭＧ１，ＭＧ２）に正の電位（電圧）を印加することにより、ゲート電極（ＭＧ１，ＭＧ２）の電位が半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２）の電位よりも高くなり、それによって、図３３のようなエネルギーバンド構造が形成される。この場合、ＦＮトンネリングにより、ゲート電極（ＭＧ１，ＭＧ２）からホール（正孔）ＨＬが絶縁膜ＭＺ５，ＭＺ４，ＭＺ３をトンネリングして絶縁膜ＭＺ中に注入され、絶縁膜ＭＺ中の電荷蓄積層である絶縁膜ＭＺ２のトラップ準位に捕獲される。この際のホールＨＬの注入方向を、図３３において、矢印ＹＧ１で示してある。また、消去動作時は、ゲート電極（ＭＧ１，ＭＧ２）の電位が半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２）の電位よりも高いことから、ゲート電極（ＭＧ１，ＭＧ２）からホール（正孔）ＨＬが絶縁膜ＭＺ中に注入されるだけでなく、半導体基板ＳＢから電子（エレクトロン）ＥＬが絶縁膜ＭＺ中に注入され得る。この際の電子ＥＬの注入方向を、図３３において、矢印ＹＧ２で示してある。しかしながら、消去動作時には、ゲート電極（ＭＧ１，ＭＧ２）から絶縁膜ＭＺ中に注入されるホールＨＬの量が、半導体基板ＳＢから絶縁膜ＭＺ中に注入される電子ＥＬの量よりも多くなるようにしておくことで、ゲート電極（ＭＧ１，ＭＧ２）から絶縁膜ＭＺ中に注入されたホールＨＬを絶縁膜ＭＺ２のトラップ準位に捕獲させて、メモリ素子（ＭＣ１，ＭＣ２）を消去状態にすることができる。消去動作時において、ゲート電極（ＭＧ１，ＭＧ２）から絶縁膜ＭＺ中に注入されるホールＨＬの量が、半導体基板ＳＢから絶縁膜ＭＺ中に注入される電子ＥＬの量よりも多くなることは、例えば、絶縁膜ＭＺを構成する各絶縁膜ＭＺ１，ＭＺ２，ＭＺ３，ＭＺ４，ＭＺ５の膜厚や、消去電圧の値を調整することにより、実現できる。
図３４は、書き込み状態（書き込み後の電荷保持状態）におけるメモリ素子ＭＣ１，ＭＣ２のエネルギーバンド構造を示す説明図である。図３２と同様に、図３４においても、上記図２のＡ−Ａ線または上記図１６のＢ−Ｂ線に沿った位置でのエネルギーバンド構造が示されている。
書き込み状態（書き込み後の電荷保持状態）においては、絶縁膜ＭＺ中の電荷蓄積層である絶縁膜ＭＺ２のトラップ準位に電子（エレクトロン）ＥＬが捕獲されており、図３４のようなエネルギーバンド構造が形成される。消去動作を行うまで書き込み状態を保持するためには、絶縁膜ＭＺ２に捕獲された電子ＥＬが、ゲート電極（ＭＧ１，ＭＧ２）側あるいは半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２）側に抜けないようにすることが望ましい。そのためには、絶縁膜ＭＺ１，ＭＺ３の各バンドギャップを絶縁膜ＭＺ２のバンドギャップよりも大きくし、それによって、絶縁膜ＭＺ３と絶縁膜ＭＺ２との間にエネルギー障壁が形成され、かつ、絶縁膜ＭＺ１と絶縁膜ＭＺ２との間にエネルギー障壁が形成されるようにしておく。
＜検討例について＞
図３５は、本発明者が検討した第１検討例のメモリ素子ＭＣ１０１を示す部分拡大断面図であり、上記図２に相当する領域が示されている。また、図３６は、図３５に示されるＣ−Ｃ線に沿った位置でのエネルギーバンド構造図であり、上記図３２に相当するものである。
図３５は、本発明者が検討した第１検討例のメモリ素子ＭＣ１０１を示す部分拡大断面図であり、上記図２に相当する領域が示されている。また、図３６は、図３５に示されるＣ−Ｃ線に沿った位置でのエネルギーバンド構造図であり、上記図３２に相当するものである。
図３５に示されるように、第１検討例のメモリ素子ＭＣ１０１では、半導体基板ＳＢ上に、上記絶縁膜ＭＺに相当する絶縁膜ＭＺ１００を介して、上記ゲート電極ＭＧ１に相当するゲート電極ＭＧ１０１が形成されている。
図３５に示される第１検討例のメモリ素子ＭＣ１０１が、本実施の形態の上記メモリ素子ＭＣ１と相違しているのは、ゲート絶縁膜（絶縁膜ＭＺ，ＭＺ１００）の積層構造である。すなわち、第１検討例の場合のメモリ素子用のゲート絶縁膜である絶縁膜ＭＺ１００の積層構造は、本実施の形態におけるメモリ素子用のゲート絶縁膜である絶縁膜ＭＺの積層構造とは相違している。
すなわち、図３５および図３６に示される第１検討例の場合、メモリ素子用のゲート絶縁膜である絶縁膜ＭＺ１００は、絶縁膜ＭＺ１０１と、絶縁膜ＭＺ１０１上の絶縁膜ＭＺ１０２と、絶縁膜ＭＺ１０２上の絶縁膜ＭＺ１０３との積層膜からなる。絶縁膜ＭＺ１０２が電荷蓄積層として機能する絶縁膜（トラップ性絶縁膜）である。すなわち、第１検討例の場合、メモリ素子用のゲート絶縁膜である絶縁膜ＭＺ１００は、３層構造であり、電荷蓄積層として機能する絶縁膜ＭＺ１０２を絶縁膜ＭＺ１０１と絶縁膜ＭＺ１０３とで挟んだ構造を有している。絶縁膜ＭＺ１０１および絶縁膜ＭＺ１０３のそれぞれのバンドギャップは、絶縁膜ＭＺ１０２のバンドギャップよりも大きい。これにより、絶縁膜ＭＺ１０２は、電荷蓄積層として機能することができ、絶縁膜ＭＺ１０２を挟む絶縁膜ＭＺ１０３と絶縁膜ＭＺ１０１とは、それぞれ電荷ブロック層（または電荷閉じ込め層）として機能することができる。このバンドギャップの関係を実現するために、絶縁膜ＭＺ１０１としては、酸化シリコン膜を採用し、絶縁膜ＭＺ１０２としては、窒化シリコン膜を採用し、絶縁膜ＭＺ１０３としては、酸化シリコン膜を採用している。
ところで、本発明者は、メモリ素子（ＭＣ１，ＭＣ２，ＭＣ１０１）の消去動作時に、メモリ素子用のゲート電極（ＭＧ１，ＭＧ２，ＭＧ１０１）からゲート絶縁膜（ＭＺ，ＭＺ１００）中の電荷蓄積層（ＭＺ２，ＭＺ１０２）に電荷（ここではホール）を注入することにより、メモリ素子（ＭＣ１，ＭＣ２，ＭＣ１０１）を消去状態とすることを検討している。ここで、上記ゲート電極ＭＧ１、メモリゲート電極ＭＧ２およびゲート電極ＭＧ１０１と後述のゲート電極ＭＧ２０１は、それぞれ、メモリ素子用のゲート電極に対応している。
すなわち、本発明者は、ＦＮトンネリングによりゲート電極（ＭＧ１，ＭＧ２，ＭＧ１０１）からゲート絶縁膜（ＭＺ，ＭＺ１００）中の電荷蓄積層（ＭＺ２、ＭＺ１０２）に電荷（ここではホール）を注入することにより、メモリ素子（ＭＣ１，ＭＣ２，ＭＣ１０１）の消去動作を行うことを検討している。しかしながら、この消去方式の場合、ゲート電極側の電荷ブロック層のエネルギー障壁が高ければ、消去動作時にゲート電極（ＭＧ１，ＭＧ２，ＭＧ１０１）から、ゲート電極側の電荷ブロック層を通って電荷蓄積層に電荷（ここではホール）を注入しにくくなる。これは、ゲート電極側の電荷ブロック層のエネルギー障壁が高いと、その電荷ブロック層における電荷（ここではホール）のトンネル確率が低下し、その電荷ブロック層をトンネリングする電荷（ここではホール）の数が少なくなってしまうためである。ここで、ゲート電極側の電荷ブロック層とは、電荷蓄積機能を有するゲート絶縁膜において、電荷蓄積層を挟む電荷ブロック層のうち、ゲート電極側に位置する電荷ブロック層のことである。図３５に示される第１検討例のメモリ素子ＭＣ１０１の場合は、絶縁膜ＭＺ１０３が、ゲート電極側の電荷ブロック層に対応している。
このため、消去動作時にゲート電極から電荷蓄積層に電荷を注入する観点では、ゲート電極側の電荷ブロック層のエネルギー障壁は低いことが望ましく、従って、ゲート電極側の電荷ブロック層のバンドギャップは小さいことが望ましい。
しかしながら、メモリ素子の電荷保持特性（リテンション特性）を向上させるという観点では、ゲート電極側の電荷ブロック層のエネルギー障壁は高いことが望まく、従って、ゲート電極側の電荷ブロック層のバンドギャップは大きいことが望ましい。これは、ゲート電極側の電荷ブロック層のエネルギー障壁が低いと、電荷蓄積層に保持されている電荷がゲート電極側に抜けてしまう現象が生じやすくなるため、メモリ素子の電荷保持特性（リテンション特性）が低下してしまうからである。
このため、図３５に示される第１検討例のメモリ素子ＭＣ１０１の場合は、メモリ素子の消去特性の向上とリテンション特性の向上とを両立させることは困難である。すなわち、ゲート電極側の電荷ブロック層である絶縁膜ＭＺ１０３について、酸化シリコン膜により構成するなどしてバンドギャップを大きくすると、メモリ素子ＭＣ１０１のリテンション特性は向上するが、ゲート電極ＭＧ１０１から電荷蓄積層である絶縁膜ＭＺ１０２に電荷（ここではホール）を注入しにくくなるため、消去特性が低くなってしまう。一方、ゲート電極側の電荷ブロック層である絶縁膜ＭＺ１０３について、酸窒化シリコン膜により構成するなどしてバンドギャップを小さくすると、ゲート電極ＭＧ１０１から電荷蓄積層である絶縁膜ＭＺ１０２に電荷（ここではホール）を注入しやすくなるため、消去特性は向上するが、メモリ素子ＭＣ１０１のリテンション特性が低くなってしまう。そこで、図３７および図３８に示される第２検討例のメモリ素子ＭＣ２０１が考えられる。
図３７は、本発明者が検討した第２検討例のメモリ素子ＭＣ２０１を示す部分拡大断面図であり、上記図２に相当する領域が示されている。また、図３８は、図３７に示されるＤ−Ｄ線に沿った位置でのエネルギーバンド構造図であり、上記図３２に相当するものである。
図３７に示されるように、第２検討例のメモリ素子ＭＣ２０１では、半導体基板ＳＢ上に、上記絶縁膜ＭＺに相当する絶縁膜ＭＺ２００を介して、上記ゲート電極ＭＧ１に相当するゲート電極ＭＧ２０１が形成されている。
図３７に示される第２検討例のメモリ素子ＭＣ２０１が、本実施の形態の上記メモリ素子ＭＣ１と相違しているのは、ゲート絶縁膜（絶縁膜ＭＺ，ＭＺ２００）の積層構造である。すなわち、第２検討例の場合のメモリ素子用のゲート絶縁膜である絶縁膜ＭＺ２００の積層構造は、本実施の形態におけるメモリ素子用のゲート絶縁膜である絶縁膜ＭＺの積層構造とは相違している。
すなわち、図３７および図３８に示される第２検討例の場合、メモリ素子用のゲート絶縁膜である絶縁膜ＭＺ２００は、絶縁膜ＭＺ２０１と、絶縁膜ＭＺ２０１上の絶縁膜ＭＺ２０２と、絶縁膜ＭＺ２０２上の絶縁膜ＭＺ２０３と、絶縁膜ＭＺ２０３上の絶縁膜ＭＺ２０４との積層膜からなる。絶縁膜ＭＺ２０２が電荷蓄積層として機能する絶縁膜（トラップ性絶縁膜）である。すなわち、第２検討例の場合、メモリ素子用のゲート絶縁膜である絶縁膜ＭＺ２００は、４層構造であり、電荷蓄積層として機能する絶縁膜ＭＺ２０２を絶縁膜ＭＺ２０１と絶縁膜ＭＺ２０３，ＭＺ２０４とで挟んだ構造を有している。絶縁膜ＭＺ２０１および絶縁膜ＭＺ２０３のそれぞれのバンドギャップは、絶縁膜ＭＺ２０２のバンドギャップよりも大きい。これにより、絶縁膜ＭＺ２０２は、電荷蓄積層として機能することができ、絶縁膜ＭＺ２０２を挟む絶縁膜ＭＺ２０３と絶縁膜ＭＺ２０１とは、それぞれ電荷ブロック層（または電荷閉じ込め層）として機能することができる。また、絶縁膜ＭＺ２０４のバンドギャップは、絶縁膜ＭＺ２０３のバンドギャップよりも小さい。このバンドギャップの関係を実現するために、絶縁膜ＭＺ２０１としては、酸化シリコン膜を採用し、絶縁膜ＭＺ２０２としては、窒化シリコン膜を採用し、絶縁膜ＭＺ２０３としては、酸化シリコン膜を採用し、絶縁膜ＭＺ２０４としては、窒化シリコン膜を採用している。
図３７および図３８に示される第２検討例の場合、電荷蓄積層として機能する絶縁膜ＭＺ２０２とゲート電極ＭＧ２０１との間に、絶縁膜ＭＺ２０３と絶縁膜ＭＺ２０４との積層膜ＬＭ２００が介在しており、電荷蓄積層（ＭＺ２０２）側に位置する絶縁膜ＭＺ２０３のバンドギャップが、ゲート電極ＭＧ２０１側に位置する絶縁膜ＭＺ２０４のバンドギャップよりも大きくなっている。言い換えると、ゲート電極ＭＧ２０１側に位置する絶縁膜ＭＺ２０４のバンドギャップが、電荷蓄積層（ＭＺ２０２）側に位置する絶縁膜ＭＺ２０３のバンドギャップよりも小さくなっている。
このため、図３７および図３８に示される第２検討例の場合、電荷蓄積層として機能する絶縁膜ＭＺ２０２に隣接する絶縁膜ＭＺ２０３のバンドギャップを大きくすることができることで、メモリ素子のリテンション特性を向上させることができるとともに、ゲート電極ＭＧ２０１に隣接する絶縁膜ＭＺ２０４のバンドギャップを小さくすることができることで、消去特性を向上させることができる。すなわち、第１検討例と第２検討例とを比べた場合、絶縁膜ＭＺ１０３と絶縁膜ＭＺ２０３とでバンドギャップの大きさが同じであれば、リテンション特性は第１検討例と第２検討例とでほぼ同等であるのに対して、絶縁膜ＭＺ２０４のバンドギャップを絶縁膜ＭＺ１０３のバンドギャップより小さくすることができる分、消去特性は、第１検討例よりも第２検討例の方が良好となる。
しかしながら、本発明者の検討によれば、図３７および図３８に示される第２検討例の場合、絶縁膜ＭＺ２０４のバンドギャップを小さくしたことに伴い、半導体装置の信頼性が低下する虞があることが分かった。
図３７および図３８に示される第２検討例において、電荷蓄積層として機能する絶縁膜ＭＺ２０２とゲート電極ＭＧ２０１との間に、絶縁膜ＭＺ２０３と絶縁膜ＭＺ２０４との積層膜ＬＭ２００が介在しているが、この積層膜ＬＭ２００の厚みは、ある程度の厚みを確保する必要がある。その理由は、次のようなものである。
ゲート電極ＭＧ２０１から電荷蓄積層（ＭＺ２０２）への電荷（ここではホール）の注入による消去動作を行うためには、ゲート電極ＭＧ２０１と半導体基板ＳＢとの間に消去用の電圧を印加する必要がある。この消去用の電圧は、ゲート電極ＭＧ２０１から電荷蓄積層（ＭＺ２０２）への電荷（ここではホール）の注入だけでなく、半導体基板ＳＢから電荷蓄積層（ＭＺ２０２）への電荷（ここでは電子）の注入も生じさせる可能性がある。なお、消去用の電圧によって、ゲート電極ＭＧ２０１から電荷蓄積層（ＭＺ２０２）へ注入され得る電荷（ここではホール）の極性と、半導体基板ＳＢから電荷蓄積層（ＭＺ２０２）へ注入され得る電荷（ここでは電子）の極性とは、互いに反対である。このため、消去動作を的確に行うためには、消去動作時において、ゲート電極ＭＧ２０１から電荷蓄積層（ＭＺ２０２）への電荷（ここではホール）の注入を促進するとともに、半導体基板ＳＢから電荷蓄積層（ＭＺ２０２）への電荷（ここでは電子）の注入を抑制する必要がある。消去動作時にゲート電極ＭＧ２０１から電荷蓄積層（ＭＺ２０２）への電荷（ここではホール）の注入を促進するには、消去動作時において、電荷蓄積層（ＭＺ２０２）とゲート電極ＭＧ２０１との間に介在する積層膜ＬＭ２００に印加される電位差を大きくする必要がある。一方、消去動作時に半導体基板ＳＢから電荷蓄積層（ＭＺ２０２）への電荷（ここでは電子）の注入を抑制するには、消去動作時において、ゲート電極ＭＧ２０１と半導体基板ＳＢとの間に介在する絶縁膜ＭＺ２０１に印加される電位差を小さくする必要がある。このため、消去動作時においては、積層膜ＬＭ２００に印加される電位差をある程度大きくし、絶縁膜ＭＺ２０１に印加される電位差をある程度小さくする必要があるが、そのためには、積層膜ＬＭ２００の厚みをある程度厚くすることが必要になる。
すなわち、消去動作時にゲート電極ＭＧ２０１と半導体基板ＳＢとの間に所定の電圧を印加したときに、電荷蓄積層（ＭＺ２０２）と半導体基板ＳＢとの間の絶縁膜ＭＺ２０１に印加される電位差と、電荷蓄積層（ＭＺ２０２）とゲート電極ＭＧ２０１との間の積層膜ＬＭ２００に印加される電位差とは、各々の厚みに依存したものとなる。例えば、消去動作時にゲート電極ＭＧ２０１と半導体基板ＳＢとの間に印加する消去用の電圧は一定であり、かつ、絶縁膜ＭＺ２０１および絶縁膜ＭＺ２０２の各厚みも一定であるが、積層膜ＬＭ２００の厚みを変える場合を仮定する。この場合、積層膜ＬＭ２００の厚みが薄い場合と厚い場合とを比べると、積層膜ＬＭ２００の厚みが薄い場合よりも厚い場合の方が、絶縁膜ＭＺ２０１に印加される電位差は小さくなり、かつ、積層膜ＬＭ２００に印加される電位差は大きくなる。換言すると、積層膜ＬＭ２００の厚みが薄い場合と厚い場合とを比べると、積層膜ＬＭ２００の厚みが厚い場合よりも薄い場合の方が、絶縁膜ＭＺ２０１に印加される電位差は大きくなり、かつ、積層膜ＬＭ２００に印加される電位差は小さくなる。
つまり、積層膜ＬＭ２００の厚みが薄くなることは、消去動作時に絶縁膜ＭＺ２０１に印加される電位差が大きくなり、かつ、積層膜ＬＭ２００に印加される電位差が小さくなることにつながるが、これは、上述のように、消去動作には不利に作用する。このため、積層膜ＬＭ２００の厚みをある程度確保する必要があり、それによって、消去動作時に絶縁膜ＭＺ２０１に印加される電位差を小さくし、かつ、積層膜ＬＭ２００に印加される電位差を大きくすることができる。これにより、消去動作時において、ゲート電極ＭＧ２０１から電荷蓄積層（ＭＺ２０２）への電荷（ここではホール）の注入を促進するとともに、半導体基板ＳＢから電荷蓄積層（ＭＺ２０２）への電荷（ここでは電子）の注入を抑制することができる。
しかしながら、図３７および図３８に示される第２検討例において、積層膜ＬＭ２００の厚みを厚くするためには、絶縁膜ＭＺ２０３の厚みを厚くするか、あるいは、絶縁膜ＭＺ２０４の厚みを厚くする必要がある。しかしながら、電荷蓄積層（ＭＺ２０２）に隣接しかつバンドギャップが大きな絶縁膜ＭＺ２０３の厚みを厚くすることは、消去時において、バンドギャップが大きな絶縁膜ＭＺ２０３のトンネル確率を低下させるように作用するため、ゲート電極ＭＧ２０１から電荷蓄積層（ＭＺ２０２）への電荷（ここではホール）の注入を阻害し、消去特性を低下させる虞がある。例えば、消去速度の低下を招いてしまう。かといって、絶縁膜ＭＺ２０４の厚みを厚くすることは、ゲート絶縁膜である絶縁膜ＭＺ２００の信頼性の低下を招く虞がある。
すなわち、消去動作時に、半導体基板ＳＢから絶縁膜ＭＺ２００に電荷（ここでは電子）が注入されると、その電子の一部は電荷蓄積層（ＭＺ２０２）に捕獲されるとしても、その電子のかなりの部分は、電荷蓄積層（ＭＺ２０２）を通り抜けて、ゲート電極ＭＧ２０１側に移動する。消去動作時に半導体基板ＳＢから注入されて絶縁膜ＭＺ２００中を移動する電子は、ゲート電極ＭＧ２０１と半導体基板ＳＢとの間に印加される電位差によってエネルギーを得るため、絶縁膜ＭＺ２００中を移動してゲート電極ＭＧ２０１に近づくにつれて電子が有するエネルギーが大きくなる。そして、消去動作時に半導体基板ＳＢから注入されて絶縁膜ＭＺ２００中をゲート電極ＭＧ２０１側へ移動する電子が有するエネルギーが、その電子が存在する絶縁膜のバンドギャップよりも大きくなると、その絶縁膜中で電子・正孔対が発生し、発生した正孔（ホール）が絶縁膜中の格子（原子の結合）を切断して、絶縁膜の破壊または劣化を引き起こす現象が生じてしまう。このため、積層膜ＬＭ２００の厚みを確保するために、バンドギャップが小さな絶縁膜ＭＺ２０４の厚みを厚くすると、消去動作時に半導体基板ＳＢから注入されて絶縁膜ＭＺ２００中をゲート電極ＭＧ２０１側へ移動する電子が、厚い絶縁膜ＭＺ２０４中で電子・正孔対を発生させやすくなり、絶縁膜ＭＺ２０４の格子が切断されて、絶縁膜ＭＺ２００の信頼性が低下する懸念がある。絶縁膜ＭＺ２０４のバンドギャップを大きくすれば、そのような懸念を改善できるが、絶縁膜ＭＺ２０４のバンドギャップを大きくすることは、ゲート電極ＭＧ２０１と絶縁膜ＭＺ２０４との間に形成されるエネルギー障壁（価電子帯側のエネルギー障壁）を高くすることにつながる。ゲート電極ＭＧ２０１と絶縁膜ＭＺ２０４との間に形成されるエネルギー障壁（価電子帯側のエネルギー障壁）が高いことは、消去動作時にゲート電極ＭＧ２０１から電荷蓄積層（ＭＺ２０２）へ電荷（ここではホール）を注入しにくくするように作用するため、消去特性の低下につながってしまう。
＜主要な特徴と効果について＞
本実施の形態の半導体装置は、半導体基板ＳＢと、半導体基板ＳＢ上に形成されたメモリ素子（ＭＣ１，ＭＣ２）用のゲート絶縁膜である絶縁膜ＭＺと、絶縁膜ＭＺ上に形成されたメモリ素子（ＭＣ１，ＭＣ２）用のゲート電極（ＭＧ１，ＭＧ２）とを有している。絶縁膜ＭＺは、絶縁膜ＭＺ１（第１絶縁膜）と、絶縁膜ＭＺ１上の絶縁膜ＭＺ２（第２絶縁膜）と、絶縁膜ＭＺ２上の絶縁膜ＭＺ３（第３絶縁膜）と、絶縁膜ＭＺ３上の絶縁膜ＭＺ４（第４絶縁膜）と、絶縁膜ＭＺ４上の絶縁膜ＭＺ５（第５絶縁膜）とを有し、絶縁膜ＭＺ２は、電荷蓄積機能を有する絶縁膜である。そして、絶縁膜ＭＺ１および絶縁膜ＭＺ３のそれぞれのバンドギャップは、絶縁膜ＭＺ２のバンドギャップよりも大きく、絶縁膜ＭＺ４のバンドギャップは、絶縁膜ＭＺ３のバンドギャップよりも小さく、絶縁膜ＭＺ５のバンドギャップは、絶縁膜ＭＺ４のバンドギャップよりも小さい。このことは、上記図１および図２のメモリ素子ＭＣ１と上記図１６のメモリ素子ＭＣ２とで共通である。すなわち、上記図１および図２のメモリ素子ＭＣ１の場合は、半導体基板ＳＢ上に、メモリ素子ＭＣ１用のゲート絶縁膜である絶縁膜ＭＺを介して、メモリ素子ＭＣ１用のゲート電極ＭＧ１が形成され、上記図１６のメモリ素子ＭＣ２の場合は、半導体基板ＳＢ上に、メモリ素子ＭＣ２用のゲート絶縁膜である絶縁膜ＭＺを介して、メモリ素子ＭＣ２用のメモリゲート電極ＭＧ２が形成されている。
本実施の形態の半導体装置は、半導体基板ＳＢと、半導体基板ＳＢ上に形成されたメモリ素子（ＭＣ１，ＭＣ２）用のゲート絶縁膜である絶縁膜ＭＺと、絶縁膜ＭＺ上に形成されたメモリ素子（ＭＣ１，ＭＣ２）用のゲート電極（ＭＧ１，ＭＧ２）とを有している。絶縁膜ＭＺは、絶縁膜ＭＺ１（第１絶縁膜）と、絶縁膜ＭＺ１上の絶縁膜ＭＺ２（第２絶縁膜）と、絶縁膜ＭＺ２上の絶縁膜ＭＺ３（第３絶縁膜）と、絶縁膜ＭＺ３上の絶縁膜ＭＺ４（第４絶縁膜）と、絶縁膜ＭＺ４上の絶縁膜ＭＺ５（第５絶縁膜）とを有し、絶縁膜ＭＺ２は、電荷蓄積機能を有する絶縁膜である。そして、絶縁膜ＭＺ１および絶縁膜ＭＺ３のそれぞれのバンドギャップは、絶縁膜ＭＺ２のバンドギャップよりも大きく、絶縁膜ＭＺ４のバンドギャップは、絶縁膜ＭＺ３のバンドギャップよりも小さく、絶縁膜ＭＺ５のバンドギャップは、絶縁膜ＭＺ４のバンドギャップよりも小さい。このことは、上記図１および図２のメモリ素子ＭＣ１と上記図１６のメモリ素子ＭＣ２とで共通である。すなわち、上記図１および図２のメモリ素子ＭＣ１の場合は、半導体基板ＳＢ上に、メモリ素子ＭＣ１用のゲート絶縁膜である絶縁膜ＭＺを介して、メモリ素子ＭＣ１用のゲート電極ＭＧ１が形成され、上記図１６のメモリ素子ＭＣ２の場合は、半導体基板ＳＢ上に、メモリ素子ＭＣ２用のゲート絶縁膜である絶縁膜ＭＺを介して、メモリ素子ＭＣ２用のメモリゲート電極ＭＧ２が形成されている。
本実施の形態の半導体装置は、不揮発性のメモリ素子を有する半導体装置である。すなわち、本実施の形態の半導体装置は、メモリ素子を有しており、そのメモリ素子のゲート絶縁膜（ここでは絶縁膜ＭＺ）は、電荷蓄積機能を有する絶縁膜（ここでは絶縁膜ＭＺ２）を含んでいる。この電荷蓄積機能を有する絶縁膜に電荷を蓄積または保持することにより、情報の記憶が可能である。また、電荷蓄積機能を有する絶縁膜ＭＺ２を、絶縁膜ＭＺ２のバンドギャップよりも大きなバンドギャップを有する絶縁膜ＭＺ１と絶縁膜ＭＺ３とで挟むことにより、絶縁膜ＭＺ２は、電荷蓄積層として機能することができ、絶縁膜ＭＺ２を挟む絶縁膜ＭＺ３と絶縁膜ＭＺ１とは、それぞれ電荷ブロック層（または電荷閉じ込め層）として機能することができる。
本実施の形態の主要な特徴のうちの一つは、電荷蓄積機能を有する絶縁膜ＭＺ２とゲート電極（ＭＧ１，ＭＧ２）との間に、絶縁膜ＭＺ３とその上の絶縁膜ＭＺ４とその上の絶縁膜ＭＺ５とを有する積層膜ＬＭが介在し、絶縁膜ＭＺ４のバンドギャップは、絶縁膜ＭＺ３のバンドギャップよりも小さく、絶縁膜ＭＺ５のバンドギャップは、絶縁膜ＭＺ４のバンドギャップよりも小さいことである。すなわち、絶縁膜ＭＺ３と絶縁膜ＭＺ４と絶縁膜ＭＺ５とは、絶縁膜ＭＺ２側からゲート電極（ＭＧ１，ＭＧ２）側に向かって、この順で積層されており、かつ、この順でバンドギャップの大きさが小さくなっている。
このため、絶縁膜ＭＺ３のバンドギャップは、絶縁膜ＭＺ４および絶縁膜ＭＺ５のそれぞれのバンドギャップよりも大きく、かつ、絶縁膜ＭＺ５のバンドギャップは、絶縁膜ＭＺ３および絶縁膜ＭＺ４のそれぞれのバンドギャップよりも小さい。このため、電荷蓄積層として機能する絶縁膜ＭＺ２に隣接する絶縁膜ＭＺ３のバンドギャップを大きくすることで、メモリ素子（ＭＣ１，ＭＣ２）の電荷保持特性（リテンション特性）を向上させることができるとともに、ゲート電極（ＭＧ１、ＭＧ２）に隣接する絶縁膜ＭＺ５のバンドギャップを小さくすることで、消去特性を向上させることができる。
すなわち、電荷蓄積機能を有する絶縁膜ＭＺ２とゲート電極（ＭＧ１，ＭＧ２）との間に、絶縁膜ＭＺ３と絶縁膜ＭＺ４と絶縁膜ＭＺ５との積層膜ＬＭを介在させ、電荷保持特性に最も寄与するのは電荷蓄積層である絶縁膜ＭＺ２に隣接する絶縁膜ＭＺ３であることから、絶縁膜ＭＺ３のバンドギャップを絶縁膜ＭＺ４，ＭＺ５の各バンドギャップよりも大きくして、電荷保持特性を向上させる。つまり、電荷保持特性を向上させるには、電荷蓄積機能を有する絶縁膜ＭＺ２と積層膜ＬＭとの界面に形成されるエネルギー障壁を高くすることが特に有効であるが、それは、絶縁膜ＭＺ２に隣接する絶縁膜ＭＺ３のバンドギャップを大きくすることで達成できる。そして、消去動作時にゲート電極（ＭＧ１，ＭＧ２）から絶縁膜ＭＺ中に電荷（ここではホール）を注入しやすくするためには、ゲート電極（ＭＧ１，ＭＧ２）に隣接する絶縁膜ＭＺ５のバンドギャップを小さくすることが最も有効であることから、絶縁膜ＭＺ５のバンドギャップを絶縁膜ＭＺ３，ＭＺ４の各バンドギャップよりも小さくして、消去特性を向上させる。つまり、消去動作時にゲート電極（ＭＧ１，ＭＧ２）から絶縁膜ＭＺ中に電荷（ホール）を注入しやすくするためには、ゲート電極（ＭＧ１，ＭＧ２）と絶縁膜ＭＺとの界面に形成されるエネルギー障壁（価電子帯側のエネルギー障壁）を低くすることが特に有効であるが、それは、ゲート電極（ＭＧ１，ＭＧ２）に隣接する絶縁膜ＭＺ５のバンドギャップを小さくすることで達成できる。これにより、電荷保持特性（リテンション特性）の向上と、消去特性を向上とを両立させることができる。
すなわち、電荷蓄積層（ＭＺ２，ＭＺ１０２，ＭＺ２０２）とゲート電極（ＭＧ１，ＭＧ２，ＭＧ１０１，ＭＧ２０１）との間に介在し、かつ、その電荷蓄積層に隣接する絶縁膜（ＭＺ３，ＭＺ１０３，ＭＺ２０３）のバンドギャップが小さいと、電荷蓄積層に保持されている電荷がゲート電極側に抜ける現象が生じやすくなり、電荷保持特性が低下してしまう。また、電荷蓄積層（ＭＺ２，ＭＺ１０２，ＭＺ２０２）とゲート電極（ＭＧ１，ＭＧ２，ＭＧ１０１，ＭＧ２０１）との間に介在し、かつ、そのゲート電極に隣接する絶縁膜（ＭＺ５，ＭＺ１０３，ＭＺ２０４）のバンドギャップが大きいと、消去動作時にそのゲート電極からゲート絶縁膜（ＭＺ，ＭＺ１００，ＭＺ２００）側に電荷（ここではホール）を注入しにくくなる。このため、本実施の形態では、電荷蓄積機能を有する絶縁膜ＭＺ２とゲート電極（ＭＧ１，ＭＧ２）との間に介在する絶縁膜ＭＺ３，ＭＺ４，ＭＺ５のうち、絶縁膜ＭＺ２に隣接する絶縁膜ＭＺ３のバンドギャップを最も大きくして、電荷保持特性を向上させ、ゲート電極（ＭＧ１，ＭＧ２）に隣接する絶縁膜ＭＺ５のバンドギャップを最も小さくして、消去特性を向上させている。
更に、本実施の形態では、電荷蓄積機能を有する絶縁膜ＭＺ２に隣接する絶縁膜ＭＺ３と、ゲート電極（ＭＧ１，ＭＧ２）に隣接する絶縁膜ＭＺ５との間に、絶縁膜ＭＺ４を介在させ、この絶縁膜ＭＺ４のバンドギャップを、絶縁膜ＭＺ３のバンドギャップよりも小さく、かつ、絶縁膜ＭＺ５のバンドギャップよりも大きくしている。これにより、ゲート絶縁膜である絶縁膜ＭＺの信頼性を向上させることができ、その理由は、以下のようなものである。
すなわち、電荷蓄積機能を有する絶縁膜ＭＺ２とゲート電極（ＭＧ１、ＭＧ２）との間に、絶縁膜ＭＺ３と絶縁膜ＭＺ４と絶縁膜ＭＺ５との積層膜ＬＭが介在しているが、この積層膜ＬＭの厚みは、ある程度の厚みを確保する必要がある。その理由は、上記図３７および図３８の第２検討例で説明した、積層膜ＬＭ２００の厚みをある程度確保する必要があることと同様である。すなわち、上記図３７および図３８の第２検討例でも説明したように、積層膜ＬＭの厚みが薄くなることは、消去動作時に絶縁膜ＭＺ１に印加される電位差が大きくなり、かつ、積層膜ＬＭに印加される電位差が小さくなることにつながる。これは、消去動作時に、ゲート電極（ＭＧ１，ＭＧ２）側から絶縁膜ＭＺ側への電荷（ここではホール）の注入を抑制し、半導体基板ＳＢ側から絶縁膜ＭＺ側への電荷（ここでは電子）の注入を促進するように作用するため、消去動作には不利に働く。なお、消去用の電圧によって、ゲート電極（ＭＧ１、ＭＧ２）から電荷蓄積層である絶縁膜ＭＺ２へ注入され得る電荷（ここではホール）の極性と、半導体基板ＳＢから電荷蓄積層である絶縁膜ＭＺ２へ注入され得る電荷（ここでは電子）の極性とは、互いに反対である。
このため、積層膜ＬＭの厚みをある程度確保する必要があり、それによって、消去動作時に、絶縁膜ＭＺ１に印加される電位差を小さくし、かつ、積層膜ＬＭに印加される電位差を大きくすることができる。
しかしながら、本実施の形態とは異なり、絶縁膜ＭＺ４を設けずに、電荷蓄積層（ＭＺ２）に隣接しかつバンドギャップが大きな絶縁膜ＭＺ３の厚みを厚くすることによって積層膜ＬＭの厚みを確保することは、ゲート電極（ＭＧ１、ＭＧ２）から電荷蓄積層（ＭＺ２）への電荷（ここではホール）の注入を阻害し、消去特性を低下させる虞がある。かといって、本実施の形態とは異なり、絶縁膜ＭＺ４を設けずに、ゲート電極（ＭＧ１，ＭＧ２）に隣接しかつバンドギャップが小さな絶縁膜ＭＺ５の厚みを厚くすることによって積層膜ＬＭの厚みを確保することは、ゲート絶縁膜である絶縁膜ＭＺの信頼性の低下を招く虞がある。ここで、本実施の形態とは異なり、絶縁膜ＭＺ４を設けない場合は、上記図３７および図３８に示される第２検討例に相当している。
すなわち、本実施の形態とは異なり、絶縁膜ＭＺ４を設けずに、電荷蓄積層（ＭＺ２）に隣接しかつバンドギャップが大きな絶縁膜ＭＺ３の厚みを厚くすることによって積層膜ＬＭの厚みを確保した場合は、上記図３７および図３８に示される第２検討例において、絶縁膜ＭＺ２０３の厚みを厚くすることによって積層膜ＬＭ２００の厚みを確保した場合に相当している。この場合、上記図３７および図３８の第２検討例でも説明したように、電荷蓄積層（ＭＺ２０２，ＭＺ２）に隣接しかつバンドギャップが大きな絶縁膜（ＭＺ２０３，ＭＺ３）のトンネル確率が低くなるため、ゲート電極（ＭＧ２０１，ＭＧ１，ＭＧ２）から電荷蓄積層（ＭＺ２０２，ＭＺ２）へ電荷（ここではホール）が注入されにくくなり、消去特性が低下する虞がある。例えば、消去速度の低下を招いてしまう。
また、本実施の形態とは異なり、絶縁膜ＭＺ４を設けずに、ゲート電極（ＭＧ１，ＭＧ２）に隣接しかつバンドギャップが小さな絶縁膜ＭＺ５の厚みを厚くすることによって積層膜ＬＭの厚みを確保した場合は、上記図３７および図３８に示される第２検討例において、絶縁膜ＭＺ２０４の厚みを厚くすることによって積層膜ＬＭ２００の厚みを確保した場合に相当している。この場合、上記図３７および図３８の第２検討例でも説明したように、消去動作時に半導体基板ＳＢから注入されてゲート絶縁膜（ＭＺ２００，ＭＺ）中をゲート電極（ＭＧ２０１，ＭＧ１，ＭＧ２）側へ移動する電子が、その電子が存在する絶縁膜のバンドギャップよりも大きなエネルギーを有することにより、その絶縁膜中で電子・正孔対が発生しやすくなる。このときに発生した正孔が絶縁膜中の格子（原子の結合）を切断して、ゲート絶縁膜（ＭＺ２００，ＭＺ）信頼性を低下させる懸念がある。
それに対して、本実施の形態では、絶縁膜ＭＺ３と絶縁膜ＭＺ５との間に絶縁膜ＭＺ４を介在させており、この絶縁膜ＭＺ４のバンドギャップは、絶縁膜ＭＺ３のバンドギャップよりも小さく、かつ、絶縁膜ＭＺ５のバンドギャップよりも大きい。すなわち、電荷蓄積層（ＭＺ２）に隣接しかつバンドギャップが大きな絶縁膜ＭＺ３と、ゲート電極（ＭＧ１，ＭＧ２）に隣接しかつバンドギャップが小さな絶縁膜ＭＺ５との間に、絶縁膜ＭＺ３のバンドギャップよりも小さくかつ絶縁膜ＭＺ５のバンドギャップよりも大きなバンドギャップを有する絶縁膜ＭＺ４を配置している。
絶縁膜ＭＺ３と絶縁膜ＭＺ５との間に絶縁膜ＭＺ４を設けない場合に比べて、絶縁膜ＭＺ３と絶縁膜ＭＺ５との間に絶縁膜ＭＺ４を設けた場合は、絶縁膜ＭＺ４の厚みの分だけ、電荷蓄積層（ＭＺ２）とゲート電極（ＭＧ１，ＭＧ２）との間に介在する積層膜ＬＭの厚みを厚くすることができる。このため、絶縁膜ＭＺ３と絶縁膜ＭＺ５との間に絶縁膜ＭＺ４を設けることにより、絶縁膜ＭＺ３と絶縁膜ＭＺ５の各厚みを厚くしなくとも、積層膜ＬＭの厚みを稼ぐことができる。絶縁膜ＭＺ４を設けることにより積層膜ＬＭの厚みを稼ぐことができることで、消去動作時において、絶縁膜ＭＺ１に印加される電位差を小さくし、かつ、積層膜ＬＭに印加される電位差を大きくすることができる。これにより、消去動作時において、ゲート電極（ＭＧ１、ＭＧ２）から絶縁膜ＭＺ２（電荷蓄積層）への電荷（ここではホール）の注入を促進するとともに、半導体基板ＳＢから絶縁膜ＭＺ２（電荷蓄積層）への電荷（ここでは電子）の注入を抑制することができる。従って、メモリ素子（ＭＣ１，ＭＣ２）の消去特性を向上させることができる。
本実施の形態では、絶縁膜ＭＺ４を設けることにより積層膜ＬＭの厚みを稼ぐことができるため、積層膜ＬＭの厚みを確保しながら、絶縁膜ＭＺ３と絶縁膜ＭＺ５の各厚みを抑制することができる。そして、絶縁膜ＭＺ４のバンドギャップを、絶縁膜ＭＺ３のバンドギャップよりも小さくしている分、消去動作時にゲート電極（ＭＧ１，ＭＧ２）から絶縁膜ＭＺ２（電荷蓄積層）へ電荷（ここではホール）を注入しやすくすることができる。これにより、例えば、消去速度を向上させることができる。また、絶縁膜ＭＺ４のバンドギャップを、絶縁膜ＭＺ５のバンドギャップよりも大きくしている分、消去動作時に半導体基板ＳＢから注入されてゲート絶縁膜（絶縁膜ＭＺ）中をゲート電極（ＭＧ１，ＭＧ２）側へ移動する電子が電子・正孔対を発生しにくくなるため、電子・正孔対の発生に起因してゲート絶縁膜中の格子（原子の結合）が切断される現象を抑制または防止することができる。
すなわち、絶縁膜ＭＺ３と絶縁膜ＭＺ５との間に絶縁膜ＭＺ４を設け、この絶縁膜ＭＺ４のバンドギャップを絶縁膜ＭＺ５のバンドギャップよりも大きくしたことで、絶縁膜ＭＺ中での電子・正孔対の発生を抑止し、絶縁膜ＭＺ３のバンドギャップよりも小さくしたことで、消去動作時のゲート電極（ＭＧ１，ＭＧ２）側から絶縁膜ＭＺ２への電荷（ここではホール）のトンネル確率を高めている。これにより、ゲート絶縁膜の信頼性を高めることができるとともに、消去特性の向上を図ることができる。従って、絶縁膜ＭＺを用いたメモリ素子（ＭＣ１，ＭＣ２）を有する半導体装置の信頼性を向上させることができる。また、絶縁膜ＭＺを用いたメモリ素子（ＭＣ１，ＭＣ２）を有する半導体装置の性能を向上させることができる。
このように、本実施の形態では、電荷蓄積機能を有する絶縁膜ＭＺ２とゲート電極（ＭＧ１，ＭＧ２）との間に、絶縁膜ＭＺ３と絶縁膜ＭＺ４と絶縁膜ＭＺ５とを有する積層膜ＬＭを介在させるとともに、絶縁膜ＭＺ４のバンドギャップを、絶縁膜ＭＺ３のバンドギャップよりも小さくし、絶縁膜ＭＺ５のバンドギャップを、絶縁膜ＭＺ４のバンドギャップよりも小さくしている。電荷蓄積機能を有する絶縁膜ＭＺ２に隣接する位置に、バンドギャップが大きな絶縁膜ＭＺ３を配置することにより、電荷保持特性（リテンション特性）を向上させることができる。また、ゲート電極（ＭＧ１，ＭＧ２）に隣接する位置に、バンドギャップが小さな絶縁膜ＭＺ５を配置することにより、消去動作時にゲート電極（ＭＧ１，ＭＧ２）側から絶縁膜ＭＺ側に電荷（ここではホール）を注入しやすくなり、消去特性を向上させることができる。そして、積層膜ＬＭの中間層である絶縁膜ＭＺ４のバンドギャップを、絶縁膜ＭＺ３のバンドギャップより小さく、かつ、絶縁膜ＭＺ５のバンドギャップより大きくしたことで、消去動作時に、ゲート電極（ＭＧ１，ＭＧ２）から絶縁膜ＭＺ２へ注入される電荷のトンネル確率の低下を防ぎながら、絶縁膜ＭＺ中での電子・正孔対の発生を抑制または防止して、絶縁膜ＭＺの劣化を防ぐことができる。これらにより、絶縁膜ＭＺを用いたメモリ素子（ＭＣ１，ＭＣ２）を有する半導体装置の性能を向上させることができる。また、絶縁膜ＭＺを用いたメモリ素子（ＭＣ１，ＭＣ２）を有する半導体装置の信頼性を向上させることができる。
このように、本実施の形態では、メモリ素子（ＭＣ１，ＭＣ２）のゲート絶縁膜として機能する絶縁膜ＭＺの積層構造について、バンド構造を工夫し、それによって、メモリ素子（ＭＣ１，ＭＣ２）を有する半導体装置の性能や信頼性を向上させている。
また、本実施の形態では、上述したバンドギャップの関係が成り立つように、絶縁膜ＭＺ１，ＭＺ２，ＭＺ３，ＭＺ４，ＭＺ５のそれぞれについて、次のような材料を用いている。
すなわち、絶縁膜ＭＺ１は、酸化シリコン膜または酸窒化シリコン膜からなり、絶縁膜ＭＺ２は、窒化シリコン膜からなり、絶縁膜ＭＺ３，ＭＺ４，ＭＺ５は、それぞれ、酸素（Ｏ）と窒素（Ｎ）とのうちの少なくとも一方とシリコン（Ｓｉ）とを構成元素として含む膜からなる。そして、絶縁膜ＭＺ４の窒素（Ｎ）濃度は、絶縁膜ＭＺ３の窒素（Ｎ）濃度よりも大きく、絶縁膜ＭＺ５の窒素（Ｎ）濃度は、絶縁膜ＭＺ４の窒素（Ｎ）濃度よりも大きい。
ここで、窒化シリコン膜のバンドギャップは、酸窒化シリコン膜のバンドギャップよりも小さく、酸窒化シリコン膜のバンドギャップは、酸化シリコン膜のバンドギャップよりも小さい。そして、酸窒化シリコン膜のバンドギャップは、その酸窒化シリコン膜の窒素（Ｎ）濃度が大きくなるほど、小さくなる。このため、高窒素濃度の酸窒化シリコン膜のバンドギャップは、低窒素濃度の酸窒化シリコン膜のバンドギャップよりも小さくなる。なお、ある膜の窒素（Ｎ）濃度に言及する場合、その膜における窒素（Ｎ）の濃度（含有率）を原子％で表したものが、その膜の窒素（Ｎ）濃度に対応している。例えば、窒素（Ｎ）濃度が３０原子％の酸窒化シリコン膜は、窒素（Ｎ）濃度が２０原子％の酸窒化シリコン膜よりも、窒素（Ｎ）濃度が大きい（高い）ことになる。
また、絶縁膜ＭＺ４の窒素濃度は、絶縁膜ＭＺ３の窒素濃度よりも大きく、絶縁膜ＭＺ５の窒素濃度は、絶縁膜ＭＺ４の窒素濃度よりも大きいが、これを別の表現で言うと、絶縁膜ＭＺ４における窒素（Ｎ）の組成比は、絶縁膜ＭＺ３における窒素（Ｎ）の組成比よりも大きく、絶縁膜ＭＺ５における窒素（Ｎ）の組成比は、絶縁膜ＭＺ４における窒素（Ｎ）の組成比よりも大きい。更に別の表現で言うと、絶縁膜ＭＺ４の窒素（Ｎ）含有率は、絶縁膜ＭＺ３の窒素（Ｎ）含有率よりも大きく、絶縁膜ＭＺ５の窒素（Ｎ）含有率は、絶縁膜ＭＺ４の窒素（Ｎ）含有率よりも大きい。
本実施の形態では、絶縁膜ＭＺ３，ＭＺ４，ＭＺ５を、それぞれ、酸素（Ｏ）と窒素（Ｎ）とのうちの少なくとも一方とシリコン（Ｓｉ）とを構成元素として含む膜として形成するとともに、絶縁膜ＭＺ４の窒素（Ｎ）濃度を、絶縁膜ＭＺ３の窒素（Ｎ）濃度よりも大きくし、絶縁膜ＭＺ５の窒素（Ｎ）濃度を、絶縁膜ＭＺ４の窒素（Ｎ）濃度よりも大きくしている。これにより、絶縁膜ＭＺ４のバンドギャップを、絶縁膜ＭＺ３のバンドギャップよりも小さくし、絶縁膜ＭＺ５のバンドギャップを、絶縁膜ＭＺ４のバンドギャップよりも小さくすることができる。また、絶縁膜ＭＺ１を酸化シリコン膜または酸窒化シリコン膜により形成し、絶縁膜ＭＺ２を窒化シリコン膜により形成し、絶縁膜ＭＺ３を、酸素（Ｏ）と窒素（Ｎ）とのうちの少なくとも一方とシリコン（Ｓｉ）とを構成元素として含む膜として形成することにより、絶縁膜ＭＺ１および絶縁膜ＭＺ３のそれぞれのバンドギャップを、絶縁膜ＭＺ２のバンドギャップよりも大きくすることができる。このようなバンドギャップの関係を実現することで、上述したような効果を得ることができる。
また、本実施の形態では、絶縁膜ＭＺ３，ＭＺ４，ＭＺ５を、それぞれ、酸素（Ｏ）と窒素（Ｎ）とのうちの少なくとも一方とシリコン（Ｓｉ）とを構成元素として含む膜として形成し、絶縁膜ＭＺ４の窒素（Ｎ）濃度を、絶縁膜ＭＺ３の窒素（Ｎ）濃度よりも大きくし、絶縁膜ＭＺ５の窒素（Ｎ）濃度を、絶縁膜ＭＺ４の窒素（Ｎ）濃度よりも大きくしている。酸化シリコン膜と酸窒化シリコン膜と窒化シリコン膜とは、いずれも、「酸素（Ｏ）と窒素（Ｎ）とのうちの少なくとも一方とシリコン（Ｓｉ）とを構成元素として含む膜」に該当している。このため、絶縁膜ＭＺ３と絶縁膜ＭＺ４との両方を酸窒化シリコン膜により形成するとともに、絶縁膜ＭＺ４の窒素（Ｎ）濃度を絶縁膜ＭＺ３の窒素（Ｎ）濃度よりも大きくした場合も許容でき、これにより、絶縁膜ＭＺ４のバンドギャップを、絶縁膜ＭＺ３のバンドギャップよりも小さくすることができる。また、絶縁膜ＭＺ４と絶縁膜ＭＺ５との両方を酸窒化シリコン膜により形成するとともに、絶縁膜ＭＺ５の窒素（Ｎ）濃度を絶縁膜ＭＺ４の窒素（Ｎ）濃度よりも大きくする場合も許容でき、これにより、絶縁膜ＭＺ５のバンドギャップを、絶縁膜ＭＺ４のバンドギャップよりも小さくすることができる。
但し、電荷保持特性をできるだけ向上させるためには、電荷蓄積機能を有する絶縁膜ＭＺ２に隣接する絶縁膜ＭＺ３のバンドギャップはできるだけ大きくすることが望ましく、また、消去動作時にゲート電極（ＭＧ１，ＭＧ２）から絶縁膜ＭＺ中に電荷を注入しやすくするためには、ゲート電極に隣接する絶縁膜ＭＺ５のバンドギャップはできるだけ小さくすることが望ましい。このため、絶縁膜ＭＺ３は、酸化シリコン膜からなることが、より好ましく、絶縁膜ＭＺ４は、酸窒化シリコン膜からなることがより好ましく、絶縁膜ＭＺ５は、窒化シリコン膜からなることがより好ましい。これは、絶縁膜ＭＺ３を酸窒化シリコン膜により形成した場合よりも、絶縁膜ＭＺ３を酸化シリコン膜により形成した場合の方が、絶縁膜ＭＺ３のバンドギャップを大きくすることができ、また、絶縁膜ＭＺ５を酸窒化シリコン膜により形成した場合よりも、絶縁膜ＭＺ５を窒化シリコン膜により形成した場合の方が、絶縁膜ＭＺ５のバンドギャップを小さくすることができるからである。
ここで、絶縁膜ＭＺを構成する各絶縁膜ＭＺ１，ＭＺ２，ＭＺ３，ＭＺ４，ＭＺ５の窒素（Ｎ）濃度分布の一例を示すグラフを、図３９に示してある。図３９のグラフの横軸は、絶縁膜ＭＺの厚み方向の位置に対応し、図３９のグラフの縦軸は、窒素（Ｎ）濃度に対応している。図３９のグラフは、絶縁膜ＭＺ１を酸化シリコン膜により形成し、絶縁膜ＭＺ２を窒化シリコン膜により形成し、絶縁膜ＭＺ３を酸化シリコン膜により形成し、絶縁膜ＭＺ４を酸窒化シリコン膜により形成し、絶縁膜ＭＺ５を窒化シリコン膜により形成した場合に対応している。
絶縁膜ＭＺ１を酸窒化シリコン膜により形成した場合は、図３９のグラフにおいて、絶縁膜ＭＺ１の窒素濃度は、ゼロよりも大きく、かつ、絶縁膜ＭＺ２の窒素濃度よりも小さくなる。また、絶縁膜ＭＺ３を酸窒化シリコン膜により形成した場合は、図３９のグラフにおいて、絶縁膜ＭＺ３の窒素濃度は、ゼロよりも大きく、かつ、絶縁膜ＭＺ４の窒素濃度よりも小さくなる。また、絶縁膜ＭＺ５を酸窒化シリコン膜により形成した場合は、図３９のグラフにおいて、絶縁膜ＭＺ５の窒素濃度は、絶縁膜ＭＺ４の窒素濃度よりも大きく、かつ、絶縁膜ＭＺ２の窒素濃度よりも小さくなる。いずれにしても、図３９のグラフにおいて、絶縁膜ＭＺ２の窒素濃度が、絶縁膜ＭＺ１，ＭＺ３のそれぞれの窒素濃度よりも大きく、かつ、絶縁膜ＭＺ４の窒素濃度が絶縁膜ＭＺ３の窒素濃度よりも大きく、かつ、絶縁膜ＭＺ５の窒素濃度が絶縁膜ＭＺ４の窒素濃度よりも大きいという関係は、維持される。絶縁膜ＭＺ５の好適な窒素濃度としては、例えば４０原子％以上（４０〜５７原子％程度）を例示できる。また、絶縁膜ＭＺ４の好適な窒素濃度としては、例えば１０〜３０原子％程度を例示できる。
また、図３９のグラフのように、絶縁膜ＭＺ２，ＭＺ５をそれぞれ窒化シリコン膜により形成した場合は、その窒化シリコン膜の組成がＳｉ３Ｎ４であれば、その窒化シリコン膜の窒素濃度は約５７原子％である。但し、窒化シリコン膜の組成比が化学量論比（ストイキオメトリ）のＳｉ３Ｎ４からずれる場合もあり得、その場合は、窒化シリコン膜の窒素濃度は約５７原子％からずれた値になる。また、絶縁膜ＭＺ２を構成する窒化シリコン膜の組成比と、絶縁膜ＭＺ５を構成する窒化シリコン膜の組成比とが相違している場合もあり得る。
消去動作時にゲート電極（ＭＧ１，ＭＧ２）から絶縁膜ＭＺ中に電荷を注入しやすくするためには、ゲート電極に隣接する絶縁膜ＭＺ５のバンドギャップはできるだけ小さくすることが望ましい。このため、絶縁膜ＭＺ５のバンドギャップは、電荷蓄積機能を有する絶縁膜ＭＺ２のバンドギャップと同じか、電荷蓄積機能を有する絶縁膜ＭＺ２のバンドギャップよりも小さいことが、より好ましい。これにより、消去動作時にゲート電極（ＭＧ１，ＭＧ２）から絶縁膜ＭＺ中に電荷を、より注入しやすくすることができる。また、絶縁膜ＭＺ５を、絶縁膜ＭＺ２と同種の材料により形成すれば、例えば、絶縁膜ＭＺ２を窒化シリコン膜により形成した場合には、絶縁膜ＭＺ５も窒化シリコン膜により形成すれば、絶縁膜ＭＺ５のバンドギャップを、電荷蓄積機能を有する絶縁膜ＭＺ２のバンドギャップと同じか、それよりも小さくすることができる。
なお、絶縁膜ＭＺ２と絶縁膜ＭＺ５の両方を窒化シリコン膜により形成した場合は、絶縁膜ＭＺ５を構成する窒化シリコン膜におけるシリコン（Ｓｉ）の組成比を、絶縁膜ＭＺ２を構成する窒化シリコン膜におけるシリコン（Ｓｉ）の組成比よりも大きくすることで、絶縁膜ＭＺ５のバンドギャップを、電荷蓄積機能を有する絶縁膜ＭＺ２のバンドギャップよりも小さくすることができる。これにより、絶縁膜ＭＺ５のバンドギャップを更に小さくすることができるため、消去動作時にゲート電極（ＭＧ１，ＭＧ２）から絶縁膜ＭＺ中に更に電荷を注入しやすくすることができるようになる。
ここで、「絶縁膜ＭＺ５を構成する窒化シリコン膜におけるシリコンの組成比を、絶縁膜ＭＺ２を構成する窒化シリコン膜におけるシリコンの組成比よりも大きくする」ことを別の表現で言うと、次のようになる。すなわち、絶縁膜ＭＺ５を構成する窒化シリコン膜におけるシリコン（Ｓｉ）の濃度（原子％表記）を、絶縁膜ＭＺ２を構成する窒化シリコン膜におけるシリコン（Ｓｉ）の濃度（原子％表記）よりも大きくする。更に別の表現で言うと、絶縁膜ＭＺ５を構成する窒化シリコン膜の組成をＳｉｘＮｙと表したときのｘ／（ｘ＋ｙ）の値を、絶縁膜ＭＺ２を構成する窒化シリコン膜の組成をＳｉｘＮｙと表したときのｘ／（ｘ＋ｙ）の値よりも大きくする。
また、上記図３７および図３８に示される第２検討例の場合、ゲート電極ＭＧ２０１に隣接する絶縁膜ＭＺ２０４に、窒化シリコン膜を用いた場合を仮定する。この場合、絶縁膜ＭＺ２０４に窒化シリコン膜を用いることは、絶縁膜ＭＺ２０４のバンドギャップを小さくする上では有効であるが、窒化シリコン膜はトラップ準位を有している。このため、窒化シリコン膜からなる絶縁膜ＭＺ２０４の厚みを厚くすると、消去動作時にゲート電極ＭＧ２０１から絶縁膜ＭＺ２００に注入された電荷（ここではホール）が、電荷蓄積層として機能すべき絶縁膜ＭＺ２０２に到達する前に絶縁膜ＭＺ２０４で捕獲されやすくなってしまい、消去動作を行いにくくなる虞がある。すなわち、絶縁膜ＭＺ２０４に窒化シリコン膜を用いた場合は、窒化シリコン膜からなる絶縁膜ＭＺ２０４の厚みを厚くすることは、上述したような電子・正孔対の発生に起因したゲート絶縁膜（絶縁膜ＭＺ２００）の信頼性の低下に加えて、ゲート電極ＭＧ２０１からの電荷が窒化シリコン膜からなる絶縁膜ＭＺ２０４に捕獲されてしまうことに起因した消去特性の劣化の問題も発生してしまう。しかしながら、上述のように積層膜ＬＭ２００の厚みはある程度確保する必要があるため、窒化シリコン膜からなる絶縁膜ＭＺ２０４の厚みを薄くする代わりに絶縁膜ＭＺ２０３の厚みを厚くしてしまうと、消去時において、バンドギャップが大きな絶縁膜ＭＺ２０３のトンネル確率を低下させるように作用するため、消去特性を低下させる虞がある。
それに対して、本実施の形態では、上述したように、絶縁膜ＭＺ３と絶縁膜ＭＺ５との間に絶縁膜ＭＺ４を介在させており、絶縁膜ＭＺ４を設けた分、絶縁膜ＭＺ５の厚みを抑制することができる。このため、絶縁膜ＭＺ５に窒化シリコン膜を用いた場合でも、窒化シリコン膜からなる絶縁膜ＭＺ５の厚みを抑制できることで、消去動作時にゲート電極（ＭＧ１、ＭＧ２）から絶縁膜ＭＺに注入された電荷（ここではホール）が、電荷蓄積機能を有する絶縁膜ＭＺ２に到達する前に絶縁膜ＭＺ５で捕獲されてしまう現象を抑制または防止することができる。絶縁膜ＭＺ４は、絶縁膜ＭＺ５よりも窒素（Ｎ）濃度が低いため、絶縁膜ＭＺ５よりもトラップ準位が形成されにくい。このため、ゲート電極（ＭＧ１，ＭＧ２）に隣接する絶縁膜ＭＺ５に、トラップ準位が形成されやすい窒化シリコン膜を用いた場合でも、絶縁膜ＭＺ５の厚みを厚くせずに絶縁膜ＭＺ４を設けた分、絶縁膜ＭＺ５，ＭＺ４への電荷の捕獲を抑制または防止して、消去動作を的確に行うことができるようになる。
このため、絶縁膜ＭＺ５の材料として、電荷蓄積機能を有する絶縁膜ＭＺ２と同種の材料を用いた場合には、絶縁膜ＭＺ３と絶縁膜ＭＺ５との間に絶縁膜ＭＺ４を設けることは、上述したような電子・正孔対の発生を抑制または防止してゲート絶縁膜（絶縁膜ＭＺ）の信頼性を向上させる効果に加えて、絶縁膜ＭＺ５に電荷が捕獲される現象を抑制または防止する効果も奏する。
また、本実施の形態は、上述のように、ゲート電極（ＭＧ１，ＭＧ２）から絶縁膜ＭＺの絶縁膜ＭＺ２に電荷を注入することによって、メモリ素子（ＭＣ１、ＭＣ２）の消去動作を行う場合に適用すれば、効果が極めて大きい。これは、本実施の形態では、ゲート絶縁膜用の絶縁膜ＭＺの積層構造を工夫することによって、ゲート電極（ＭＧ１，ＭＧ２）からゲート絶縁膜中のトラップ性絶縁膜（ここでは絶縁膜ＭＺ２）に電荷を注入することによって消去動作を行う場合に生じ得る課題を解決し、半導体装置の性能向上を図ることができるためである。
また、本実施の形態では、絶縁膜ＭＺ１の厚みよりも、積層膜ＬＭの厚みが厚いことが、より好ましい。すなわち、絶縁膜ＭＺ１の厚みよりも、絶縁膜ＭＺ３の厚みと絶縁膜ＭＺ４の厚みと絶縁膜ＭＺ５の厚みとの合計が大きいことが、より好ましい。なお、絶縁膜ＭＺ１の厚み、絶縁膜ＭＺ２の厚み、絶縁膜ＭＺ３の厚み、絶縁膜ＭＺ４の厚み、絶縁膜ＭＺ５の厚み、あるいは積層膜ＬＭの厚みに言及する場合、半導体基板ＳＢとゲート電極（ＭＧ１，ＭＧ２）との間におけるその膜の厚みのことを指している。
上述のように、消去動作時には、絶縁膜ＭＺ１に印加される電位差を小さくして半導体基板ＳＢから絶縁膜ＭＺ側への電荷（ここでは電子）の注入を抑制し、積層膜ＬＭに印加される電位差を大きくしてゲート電極（ＭＧ１，ＭＧ２）から絶縁膜ＭＺ側への電荷（ここではホール）の注入を促進することが望ましい。この観点で、絶縁膜ＭＺ１の厚みよりも、積層膜ＬＭの厚みが厚いことが、より好ましく、これにより、半導体基板ＳＢとゲート電極（ＭＧ１，ＭＧ２）との間に消去用の電圧を印加したときに、半導体基板ＳＢから絶縁膜ＭＺ側への電荷（ここでは電子）の注入をより的確に抑制することができるようになる。従って、消去動作を、より的確に行うことができるようになる。
また、絶縁膜ＭＺ３，ＭＺ４，ＭＺ５の各厚みのうち、絶縁膜ＭＺ３の厚みは、電荷蓄積機能を有する絶縁膜ＭＺ２側への電荷（ここではホール）のトンネル確率に与える影響が最も大きい。このため、絶縁膜ＭＺ３，ＭＺ４，ＭＺ５の各厚みのうち、絶縁膜ＭＺ３の厚みを厚くすることは、消去特性の劣化につながってしまう。このため、不揮発性メモリとしての機能を十分に発揮させるためには、絶縁膜ＭＺ３の厚みを厚くすることは、できるだけ避けることが望ましい。
このため、本実施の形態では、絶縁膜ＭＺ３，ＭＺ４，ＭＺ５のうち、絶縁膜ＭＺ３を最も薄くすることが、より好ましい。すなわち、絶縁膜ＭＺ３の厚みは、絶縁膜ＭＺ４の厚みよりも薄く、かつ、絶縁膜ＭＺ５の厚みよりも薄いことが、より好ましい。これにより、絶縁膜ＭＺ３の厚みを抑制することができるため、消去動作時において、電荷蓄積機能を有する絶縁膜ＭＺ２側への電荷（ここではホール）のトンネル確率を高めることができ、消去特性を的確に向上させることができる。このため、不揮発性メモリとしての機能を、より的確に発揮させることができるようになる。
また、上述したように、絶縁膜ＭＺ３，ＭＺ４，ＭＺ５のうち、バンドギャップが最も小さい絶縁膜ＭＺ５の厚みを厚くすることは、上記電子・正孔対の発生に伴う絶縁膜ＭＺの劣化を招きやすくし、ゲート絶縁膜である絶縁膜ＭＺの信頼性を低下させる虞がある。このため、絶縁膜ＭＺ３の厚みだけでなく、絶縁膜ＭＺ５の厚みも抑制することが望ましい。一方、絶縁膜ＭＺ４は、電荷蓄積機能を有する絶縁膜ＭＺ２にもゲート電極（ＭＧ１，ＭＧ２）にも隣接しておらず、かつ、絶縁膜ＭＺ３のバンドギャップよりも小さく、かつ、絶縁膜ＭＺ５のバンドギャップよりも大きなバンドギャップを有している。このため、絶縁膜ＭＺ４の厚みを厚くすることは、絶縁膜ＭＺ３の厚みを厚くすることや、絶縁膜ＭＺ５の厚みを厚くすることに比べて、不利益が生じにくい。このため、積層膜ＬＭの厚みは、絶縁膜ＭＺ４によって稼ぐことが望ましい。
このため、本実施の形態では、絶縁膜ＭＺ３，ＭＺ４，ＭＺ５のうち、絶縁膜ＭＺ４の厚みを最も厚くすることが、より好ましい。すなわち、絶縁膜ＭＺ４の厚みは、絶縁膜ＭＺ３の厚みよりも厚く、かつ、絶縁膜ＭＺ５の厚みよりも厚いことが、より好ましい。これにより、絶縁膜ＭＺ３と絶縁膜ＭＺ５の各厚みを抑制しながら、積層膜ＬＭの厚みを確保することができる。
また、上述したように、消去動作時に絶縁膜ＭＺ２側への電荷のトンネル確率を高めるためには、絶縁膜ＭＺ３の厚みを抑制することが望ましい。この観点では、絶縁膜ＭＺ３の厚みは、２ｎｍ以下であれば、より好ましい。また、絶縁膜ＭＺ３の厚みが１ｎｍであれば、絶縁膜ＭＺ３を的確に形成しやすくなる。このため、絶縁膜ＭＺ３の厚みは、１ｎｍ以上で２ｎｍ以下、すなわち１〜２ｎｍが最も好ましい。
また、上述したように、絶縁膜ＭＺの信頼性を向上するためには、絶縁膜ＭＺ５の厚みを抑制することが望ましい。この観点では、絶縁膜ＭＺ５の厚みは、３ｎｍ以下であれば、より好ましい。また、絶縁膜ＭＺ５の厚みが２ｎｍ以上であれば、バンドギャップを上手く形成しやすくなる。このため、絶縁膜ＭＺ５の厚みは、２ｎｍ以上で３ｎｍ以下、すなわち２〜３ｎｍが最も好ましい。
また、絶縁膜ＭＺ４の厚みは、トラップ性絶縁膜である絶縁膜ＭＺ２とゲート電極（ＭＧ１，ＭＧ２）との間に介在する積層膜ＬＭとして相応しい厚みを得られるように、様々な値に設定することができる。一例を挙げれば、絶縁膜ＭＺ４の厚みは、４〜６ｎｍ程度に設定することができる。
（実施の形態２）
本実施の形態２は、絶縁膜ＭＺのうちの絶縁膜ＭＺ４の構成が相違している点以外は、上記実施の形態１と基本的には同じである。このため、本実施の形態２のメモリ素子の構成は、絶縁膜ＭＺ４以外は、上記実施の形態１のメモリ素子ＭＣ１またはメモリ素子ＭＣ２と同様である。このため、ここでは、上記実施の形態１との相違点を中心に説明する。
本実施の形態２は、絶縁膜ＭＺのうちの絶縁膜ＭＺ４の構成が相違している点以外は、上記実施の形態１と基本的には同じである。このため、本実施の形態２のメモリ素子の構成は、絶縁膜ＭＺ４以外は、上記実施の形態１のメモリ素子ＭＣ１またはメモリ素子ＭＣ２と同様である。このため、ここでは、上記実施の形態１との相違点を中心に説明する。
図４０は、本実施の形態２のメモリ素子のエネルギーバンド構造を示す説明図であり、上記実施の形態１の上記図３２に対応するものである。上記図３２と同様に、図４０は、上記図２のＡ−Ａ線に沿った位置でのエネルギーバンド構造または上記図１６のＢ−Ｂ線の位置でのエネルギーバンド構造を示している。
上記実施の形態１では、上記図３２に示されるように、絶縁膜ＭＺ４のバンドギャップはほぼ一定である。すなわち、絶縁膜ＭＺ４のバンドギャップは、絶縁膜ＭＺ４の厚み方向の位置によらず、ほぼ一定である。そして、絶縁膜ＭＺ４のバンドギャップは、絶縁膜ＭＺ３のバンドギャップよりも小さく、かつ、絶縁膜ＭＺ５のバンドギャップよりも大きい。
それに対して、本実施の形態２では、図４０からも分かるように、絶縁膜ＭＺ４のバンドギャップは、絶縁膜ＭＺ３側から絶縁膜ＭＺ５側に、連続的に減少している。すなわち、絶縁膜ＭＺ４のバンドギャップを厚み方向に見ると、絶縁膜ＭＺ３側から絶縁膜ＭＺ５側に向かって、連続的に（徐々に、なだらかに）減少している。別の表現をすると、本実施の形態２では、絶縁膜ＭＺ４のバンドギャップは、絶縁膜ＭＺ５側から絶縁膜ＭＺ３側に、連続的に増加している。
つまり、本実施の形態２では、絶縁膜ＭＺ４のバンドギャップを厚み方向に見たとき、絶縁膜ＭＺ３と絶縁膜ＭＺ４との界面付近で、絶縁膜ＭＺ４のバンドギャップは最も大きくなり、絶縁膜ＭＺ３と絶縁膜ＭＺ４との界面から絶縁膜ＭＺ４と絶縁膜ＭＺ５との界面側に向かうにしたがって、絶縁膜ＭＺ４のバンドギャップは連続的に減少する。そして、絶縁膜ＭＺ４と絶縁膜ＭＺ５との界面付近で、絶縁膜ＭＺ４のバンドギャップは最も小さくなる。
なお、絶縁膜ＭＺ３のバンドギャップはほぼ一定であり、また、絶縁膜ＭＺ５のバンドギャップはほぼ一定であるが、これは、本実施の形態２と上記実施の形態１とで共通である。また、絶縁膜ＭＺ１のバンドギャップはほぼ一定であり、また、絶縁膜ＭＺ２のバンドギャップはほぼ一定であるが、これも、本実施の形態２と上記実施の形態１とで共通である。
絶縁膜ＭＺ４のバンドギャップは、絶縁膜ＭＺ３のバンドギャップよりも小さく、かつ、絶縁膜ＭＺ５のバンドギャップよりも大きいが、これも、本実施の形態２と上記実施の形態１とで共通である。なぜなら、本実施の形態２では、絶縁膜ＭＺ３と絶縁膜ＭＺ４との界面付近で、絶縁膜ＭＺ４のバンドギャップは、絶縁膜ＭＺ３のバンドギャップとほぼ同等の大きさであるが、そこから絶縁膜ＭＺ５側に向かうにしたがって絶縁膜ＭＺ４のバンドギャップは連続的に減少するため、絶縁膜ＭＺ４のバンドギャップは、絶縁膜ＭＺ３のバンドギャップよりも小さいと言うことができる。また、本実施の形態２では、絶縁膜ＭＺ４と絶縁膜ＭＺ５との界面付近で、絶縁膜ＭＺ４のバンドギャップは、絶縁膜ＭＺ５のバンドギャップとほぼ同等の大きさであるが、そこから絶縁膜ＭＺ３側に向かうにしたがって絶縁膜ＭＺ４のバンドギャップは連続的に増加するため、絶縁膜ＭＺ４のバンドギャップは、絶縁膜ＭＺ５のバンドギャップよりも大きいと言うことができる。このため、本実施の形態２においても、絶縁膜ＭＺ４のバンドギャップは、絶縁膜ＭＺ３のバンドギャップよりも小さく、かつ、絶縁膜ＭＺ５のバンドギャップよりも大きいと言うことができる。
このような絶縁膜ＭＺ４のバンドギャップは、絶縁膜ＭＺ４の窒素濃度分布を制御することで、実現することができる。
図４１は、本実施の形態２における絶縁膜ＭＺを構成する各絶縁膜ＭＺ１，ＭＺ２，ＭＺ３，ＭＺ４，ＭＺ５の窒素（Ｎ）濃度分布の一例を示すグラフであり、上記実施の形態１の上記図３９に対応するものである。上記図３９のグラフと同様に、図４１のグラフの横軸は、絶縁膜ＭＺの厚み方向の位置に対応し、図４１のグラフの縦軸は、窒素（Ｎ）濃度に対応している。
図４１のグラフは、絶縁膜ＭＺ１を酸化シリコン膜により形成し、絶縁膜ＭＺ２を窒化シリコン膜により形成し、絶縁膜ＭＺ３を酸化シリコン膜により形成し、絶縁膜ＭＺ５を窒化シリコン膜により形成した場合に対応しており、これは、上記実施の形態１の上記図３９のグラフと共通である。このため、絶縁膜ＭＺ１，ＭＺ２，ＭＺ３，ＭＺ５の各窒素濃度の分布については、上記実施の形態１の上記図３９のグラフと本実施の形態２の図４１のグラフとで同様である。すなわち、上記図３９のグラフと図４１のグラフのいずれにおいても、厚み方向における絶縁膜ＭＺ１の窒素濃度分布はほぼ一定であり、厚み方向における絶縁膜ＭＺ２の窒素濃度分布はほぼ一定であり、厚み方向における絶縁膜ＭＺ３の窒素濃度分布はほぼ一定であり、厚み方向における絶縁膜ＭＺ５の窒素濃度分布はほぼ一定である。上記実施の形態１の上記図３９のグラフと図４１のグラフとで相違しているのは、絶縁膜ＭＺ４の窒素濃度の分布である。
すなわち、上記実施の形態１の上記図３９のグラフの場合は、厚み方向における絶縁膜ＭＺ４の窒素濃度分布はほぼ一定であった。それに対して、本実施の形態２の図４１のグラフの場合は、絶縁膜ＭＺ４の窒素濃度は、絶縁膜ＭＺ３側から絶縁膜ＭＺ５側に連続的に増加している。すなわち、本実施の形態２の図４１のグラフの場合は、厚み方向における絶縁膜ＭＺ４の窒素濃度分布は、絶縁膜ＭＺ３側から絶縁膜ＭＺ５側に連続的に（徐々に、なだらかに）増加している。別の表現をすると、本実施の形態２の図４１のグラフの場合は、厚み方向における絶縁膜ＭＺ４の窒素濃度分布は、絶縁膜ＭＺ５側から絶縁膜ＭＺ３側に連続的に減少している。
つまり、本実施の形態２の図４１のグラフの場合は、絶縁膜ＭＺ４の窒素濃度を厚み方向に見たとき、絶縁膜ＭＺ３と絶縁膜ＭＺ４との界面付近で、絶縁膜ＭＺ４の窒素濃度は最も小さくなり、絶縁膜ＭＺ３と絶縁膜ＭＺ４との界面から絶縁膜ＭＺ４と絶縁膜ＭＺ５との界面側に向かうにしたがって、絶縁膜ＭＺ４の窒素濃度は連続的に増加する。そして、絶縁膜ＭＺ４と絶縁膜ＭＺ５との界面付近で、絶縁膜ＭＺ４の窒素濃度は最も大きくなる。
絶縁膜ＭＺ４の窒素濃度は、絶縁膜ＭＺ３の窒素濃度よりも大きく、かつ、絶縁膜ＭＺ５の窒素濃度よりも小さいことは、上記実施の形態１の上記図３９のグラフと本実施の形態２の図４１のグラフとで共通である。なぜなら、本実施の形態２の図４１のグラフの場合は、絶縁膜ＭＺ３と絶縁膜ＭＺ４との界面付近で、絶縁膜ＭＺ４の窒素濃度は、絶縁膜ＭＺ３の窒素濃度とほぼ同等の大きさであるが、そこから絶縁膜ＭＺ５側に向かうにしたがって絶縁膜ＭＺ４の窒素濃度は連続的に増加するため、絶縁膜ＭＺ４の窒素濃度は、絶縁膜ＭＺ３の窒素濃度よりも大きいと言うことができる。また、本実施の形態２の図４１のグラフの場合は、絶縁膜ＭＺ４と絶縁膜ＭＺ５との界面付近で、絶縁膜ＭＺ４の窒素濃度は、絶縁膜ＭＺ５の窒素濃度とほぼ同等の大きさであるが、そこから絶縁膜ＭＺ３側に向かうにしたがって絶縁膜ＭＺ４の窒素濃度は連続的に減少するため、絶縁膜ＭＺ４の窒素濃度は、絶縁膜ＭＺ５の窒素濃度よりも小さいと言うことができる。このため、上記実施の形態１と同様に、本実施の形態２においても、絶縁膜ＭＺ３，ＭＺ４，ＭＺ５を、それぞれ、酸素（Ｏ）と窒素（Ｎ）とのうちの少なくとも一方とシリコン（Ｓｉ）とを構成元素として含む膜により構成した場合は、絶縁膜ＭＺ４の窒素濃度は、絶縁膜ＭＺ３の窒素濃度よりも大きく、かつ、絶縁膜ＭＺ５の窒素濃度よりも小さいと言うことができる。
次に、本実施の形態２における絶縁膜ＭＺ形成工程の一例について説明する。
本実施の形態２では、絶縁膜ＭＺを形成する工程のうち、絶縁膜ＭＺ１を形成する工程と、絶縁膜ＭＺ２を形成する工程と、絶縁膜ＭＺ３を形成する工程と、絶縁膜ＭＺ５を形成する工程とについては、上記実施の形態１と同様とすることができるが、絶縁膜ＭＺ４を形成する工程は、上記実施の形態１と相違している。このため、ここでは、絶縁膜ＭＺ４を形成する工程のみを説明する。
本実施の形態２でも、上記実施の形態１と同様に、絶縁膜ＭＺ３上に、絶縁膜ＭＺ４を形成するが、この絶縁膜ＭＺ４は、酸窒化シリコン膜からなり、ＬＰＣＶＤ法などを用いて形成することができる。そのときの成膜温度は、例えば６００〜８００℃程度とすることができ、成膜用のガスは、例えば、シリコン源（シリコンソースガス）としてジクロロシラン（Ｈ２ＳｉＣｌ２）を用い、酸素源（酸素ソースガス）として一酸化二窒素（Ｎ２Ｏ）を用い、窒素源（窒素ソースガス）としてアンモニア（ＮＨ３）を用いることができる。但し、絶縁膜ＭＺ４の成膜初期は、半導体基板ＳＢを配置した成膜用チャンバ内に導入するアンモニア（ＮＨ３）ガスの流量をゼロにし、成膜用チャンバに導入する一酸化二窒素（Ｎ２Ｏ）ガスの流量は所定の流量にしておく。そして、絶縁膜ＭＺ４の成膜が進むにしたがって、アンモニア（ＮＨ３）ガスの流量を徐々に連続的に増加させるとともに、一酸化二窒素（Ｎ２Ｏ）ガスの流量は徐々に連続的に減少させ、絶縁膜ＭＺ４の成膜終了時点では、一酸化二窒素（Ｎ２Ｏ）ガスの流量がゼロになるようにする。これにより、絶縁膜ＭＺ４が形成される。その後、絶縁膜ＭＺ４上に絶縁膜ＭＺ５を形成するが、絶縁膜ＭＺ５の形成法は、上記実施の形態１と同様とすることができる。このようにして、酸窒化シリコン膜からなり、かつ、窒素濃度が絶縁膜ＭＺ３側から絶縁膜ＭＺ５側に連続的に増加するような絶縁膜ＭＺ４を形成することができる。
なお、後述の実施の形態３の場合は、絶縁膜ＭＺ４の成膜が進むにしたがって、アンモニア（ＮＨ３）ガスの流量を階段状に増加させるとともに、それに連動させて、一酸化二窒素（Ｎ２Ｏ）ガスの流量を階段状に減少させればよい。
本実施の形態２でも、上記実施の形態１とほぼ同様の効果を得ることができるのに加えて、更に次のような効果も得ることができる。
すなわち、上記実施の形態１の上記図３２のエネルギーバンド構造と本実施の形態２の図４０のエネルギーバンド構造とを比べると分かるように、上記図３２のエネルギーバンド構造よりも図４０のエネルギーバンド構造の方が、消去動作時にゲート電極（ＭＧ１，ＭＧ２）から電荷蓄積機能を有する絶縁膜ＭＺ２に電荷（ここではホール）を注入しやすい。すなわち、上記図３２のエネルギーバンド構造の場合、絶縁膜ＭＺ５と絶縁膜ＭＺ４との間に形成されるエネルギー障壁（価電子帯側のエネルギー障壁）が高い分、ゲート電極（ＭＧ１，ＭＧ２）から注入される電荷（ここではホール）のトンネル現象がそのエネルギー障壁によって阻害され、その分、トンネル確率が低くなる。それに対して、図４０のエネルギーバンド構造の場合、絶縁膜ＭＺ４が絶縁膜ＭＺ５から絶縁膜ＭＺ３にかけて連続的に増加しているため、絶縁膜ＭＺ５と絶縁膜ＭＺ４との間に高いエネルギー障壁（価電子帯側のエネルギー障壁）が形成されずに済む分、ゲート電極（ＭＧ１，ＭＧ２）から注入される電荷（ここではホール）のトンネル確率を増大させることができる。このため、本実施の形態２は、上記実施の形態１に比べて、消去特性を更に向上させることができ、例えば、消去速度を更に向上させることができる。
（実施の形態３）
本実施の形態３は、絶縁膜ＭＺのうちの絶縁膜ＭＺ４の構成が相違している点以外は、上記実施の形態１と基本的には同じである。このため、本実施の形態のメモリ素子の構成は、絶縁膜ＭＺ４以外は、上記実施の形態１のメモリ素子ＭＣ１またはメモリ素子ＭＣ２と同様である。このため、ここでは、上記実施の形態１との相違点を中心に説明する。
本実施の形態３は、絶縁膜ＭＺのうちの絶縁膜ＭＺ４の構成が相違している点以外は、上記実施の形態１と基本的には同じである。このため、本実施の形態のメモリ素子の構成は、絶縁膜ＭＺ４以外は、上記実施の形態１のメモリ素子ＭＣ１またはメモリ素子ＭＣ２と同様である。このため、ここでは、上記実施の形態１との相違点を中心に説明する。
図４２は、本実施の形態３のメモリ素子のエネルギーバンド構造を示す説明図であり、上記実施の形態１の上記図３２や上記実施の形態２の上記図４０に対応するものである。上記図３２や上記図４０と同様に、図４２は、上記図２のＡ−Ａ線に沿った位置でのエネルギーバンド構造または上記図１６のＢ−Ｂ線の位置でのエネルギーバンド構造を示している。
上記実施の形態１では、上記図３２に示されるように、絶縁膜ＭＺ４のバンドギャップはほぼ一定である。また、上記実施の形態２では、上記図４０に示されるように、絶縁膜ＭＺ４のバンドギャップは、絶縁膜ＭＺ３側から絶縁膜ＭＺ５側に、連続的に減少している。
それに対して、本実施の形態３では、図４２からも分かるように、絶縁膜ＭＺ４のバンドギャップは、絶縁膜ＭＺ３側から絶縁膜ＭＺ５側に、階段状に減少している。すなわち、絶縁膜ＭＺ４のバンドギャップを厚み方向に見ると、絶縁膜ＭＺ３側から絶縁膜ＭＺ５側に向かって、階段状に減少している。別の表現をすると、本実施の形態３では、絶縁膜ＭＺ４のバンドギャップは、絶縁膜ＭＺ５側から絶縁膜ＭＺ３側に、階段状に増加している。
つまり、本実施の形態３では、絶縁膜ＭＺ４のバンドギャップを厚み方向に見たとき、絶縁膜ＭＺ３と絶縁膜ＭＺ４との界面付近で、絶縁膜ＭＺ４のバンドギャップは最も大きくなり、絶縁膜ＭＺ３と絶縁膜ＭＺ４との界面から絶縁膜ＭＺ４と絶縁膜ＭＺ５との界面側に向かうにしたがって、絶縁膜ＭＺ４のバンドギャップは階段状に減少する。そして、絶縁膜ＭＺ４と絶縁膜ＭＺ５との界面付近で、絶縁膜ＭＺ４のバンドギャップは最も小さくなる。
絶縁膜ＭＺ１，ＭＺ２，ＭＺ３，ＭＺ５の各バンドギャップについては、本実施の形態３も上記実施の形態１，２と同様であるので、ここではその説明は省略する。
また、絶縁膜ＭＺ４のバンドギャップは、絶縁膜ＭＺ３のバンドギャップよりも小さく、かつ、絶縁膜ＭＺ５のバンドギャップよりも大きいが、これも、本実施の形態３と上記実施の形態１，２とで共通である。また、図４２では、絶縁膜ＭＺ４のバンドギャップは、絶縁膜ＭＺ３側から絶縁膜ＭＺ５側に階段状に減少しているが、この階段の段数は、図４２の場合に限定されず、種々変更可能である。
このような絶縁膜ＭＺ４のバンドギャップは、絶縁膜ＭＺ４の窒素（Ｎ）濃度分布を制御することで、実現することができる。
図４３は、本実施の形態３における絶縁膜ＭＺを構成する各絶縁膜ＭＺ１，ＭＺ２，ＭＺ３，ＭＺ４，ＭＺ５の窒素（Ｎ）濃度分布の一例を示すグラフであり、上記実施の形態１の上記図３９や上記実施の形態２の上記図４１に対応するものである。上記図３９や図４１のグラフと同様に、図４３のグラフの横軸は、絶縁膜ＭＺの厚み方向の位置に対応し、図４３のグラフの縦軸は、窒素（Ｎ）濃度に対応している。
図４３のグラフは、絶縁膜ＭＺ１を酸化シリコン膜により形成し、絶縁膜ＭＺ２を窒化シリコン膜により形成し、絶縁膜ＭＺ３を酸化シリコン膜により形成し、絶縁膜ＭＺ５を窒化シリコン膜により形成した場合に対応しており、これは、上記実施の形態１の上記図３９のグラフや上記実施の形態２の上記図４１のグラフと共通である。このため、絶縁膜ＭＺ１，ＭＺ２，ＭＺ３，ＭＺ５の各窒素濃度の分布については、上記実施の形態１の上記図３９のグラフや上記実施の形態２の上記図４１のグラフと本実施の形態３の図４３のグラフとで同様である。本実施の形態３の図４３のグラフが、上記実施の形態１の上記図３９のグラフや上記実施の形態２の上記図４１のグラフと相違しているのは、絶縁膜ＭＺ４の窒素濃度の分布である。
本実施の形態３の図４３のグラフの場合は、絶縁膜ＭＺ４の窒素濃度は、絶縁膜ＭＺ３側から絶縁膜ＭＺ５側に階段状に増加している。すなわち、本実施の形態３の図４３のグラフの場合は、厚み方向における絶縁膜ＭＺ４の窒素濃度分布は、絶縁膜ＭＺ３側から絶縁膜ＭＺ５側に階段状に増加している。別の表現をすると、本実施の形態３の図４３のグラフの場合は、厚み方向における絶縁膜ＭＺ４の窒素濃度分布は、絶縁膜ＭＺ５側から絶縁膜ＭＺ３側に階段状に減少している。
絶縁膜ＭＺ４の窒素濃度は、絶縁膜ＭＺ３の窒素濃度よりも大きく、かつ、絶縁膜ＭＺ５の窒素濃度よりも小さいことは、上記実施の形態１の上記図３９のグラフや上記実施の形態２の上記図４１のグラフと本実施の形態３の図４３のグラフとで共通である。このため、上記実施の形態１，２と同様に、本実施の形態３においても、絶縁膜ＭＺ３，ＭＺ４，ＭＺ５を、それぞれ、酸素（Ｏ）と窒素（Ｎ）とのうちの少なくとも一方とシリコン（Ｓｉ）とを構成元素として含む膜により構成した場合は、絶縁膜ＭＺ４の窒素濃度は、絶縁膜ＭＺ３の窒素濃度よりも大きく、かつ、絶縁膜ＭＺ５の窒素濃度よりも小さいと言うことができる。
本実施の形態３でも、上記実施の形態１とほぼ同様の効果を得ることができるのに加えて、更に次のような効果も得ることができる。
すなわち、本実施の形態３の図４２のエネルギーバンド構造の場合、絶縁膜ＭＺ４のバンドギャップが絶縁膜ＭＺ５から絶縁膜ＭＺ３にかけて階段状に増加している。このため、絶縁膜ＭＺ５と絶縁膜ＭＺ４との間に高いエネルギー障壁（価電子帯側のエネルギー障壁）が形成されずに済む分、消去動作時にゲート電極（ＭＧ１，ＭＧ２）から電荷蓄積機能を有する絶縁膜ＭＺ２に電荷（ここではホール）を注入しやすく、ゲート電極（ＭＧ１，ＭＧ２）から注入される電荷（ここではホール）のトンネル確率を増大させることができる。従って、本実施の形態３は、上記実施の形態１に比べて、消去特性を更に向上させることができ、例えば、消去速度を更に向上させることができる。
また、本実施の形態３と上記実施の形態２とを組み合わせることもできる。この場合、絶縁膜ＭＺ４のバンドギャップは、絶縁膜ＭＺ３側から絶縁膜ＭＺ５側に、連続的に減少する領域と、階段状に減少する領域とが混在することになる。
（実施の形態４）
本実施の形態４は、絶縁膜ＭＺの構成が相違している点以外は、上記実施の形態１と基本的には同じである。このため、本実施の形態のメモリ素子の構成は、絶縁膜ＭＺ以外は、上記実施の形態１のメモリ素子ＭＣ１またはメモリ素子ＭＣ２と同様である。このため、ここでは、上記実施の形態１との相違点を中心に説明する。なお、図面については、上記図２、図６、図１６および図３２などを、本実施の形態４でも参照すればよい。
本実施の形態４は、絶縁膜ＭＺの構成が相違している点以外は、上記実施の形態１と基本的には同じである。このため、本実施の形態のメモリ素子の構成は、絶縁膜ＭＺ以外は、上記実施の形態１のメモリ素子ＭＣ１またはメモリ素子ＭＣ２と同様である。このため、ここでは、上記実施の形態１との相違点を中心に説明する。なお、図面については、上記図２、図６、図１６および図３２などを、本実施の形態４でも参照すればよい。
本実施の形態４では、絶縁膜ＭＺを構成する絶縁膜ＭＺ１，ＭＺ２，ＭＺ３，ＭＺ４，ＭＺ５を、それぞれ高誘電率絶縁膜により形成する。なお、本願において、高誘電率絶縁膜、高誘電率膜、Ｈｉｇｈ−ｋ膜、あるいは高誘電率ゲート絶縁膜と言うときは、窒化シリコン膜よりも誘電率（比誘電率）が高い膜を意味する。
絶縁膜ＭＺが、絶縁膜ＭＺ１と、絶縁膜ＭＺ１上に形成された絶縁膜ＭＺ２と、絶縁膜ＭＺ２上に形成された絶縁膜ＭＺ３と、絶縁膜ＭＺ３上に形成された絶縁膜ＭＺ４と、絶縁膜ＭＺ４上に形成された絶縁膜ＭＺ５との積層膜からなる点は、本実施の形態４も、上記実施の形態１と共通である。また、絶縁膜ＭＺ２が、電荷蓄積機能を有する絶縁膜である点と、絶縁膜ＭＺ１，ＭＺ２，ＭＺ３，ＭＺ４，ＭＺ５のバンドギャップの関係についても、本実施の形態４は、上記実施の形態１と共通である。すなわち、本実施の形態４においても、絶縁膜ＭＺ１および絶縁膜ＭＺ３のそれぞれのバンドギャップは、絶縁膜ＭＺ２のバンドギャップよりも大きく、絶縁膜ＭＺ４のバンドギャップは、絶縁膜ＭＺ３のバンドギャップよりも小さく、絶縁膜ＭＺ５のバンドギャップは、絶縁膜ＭＺ４のバンドギャップよりも小さい。また、本実施の形態４においても、上記実施の形態２のように、絶縁膜ＭＺ４のバンドギャップが、絶縁膜ＭＺ３側から絶縁膜ＭＺ５側に、連続的に減少していてもよく、また、上記実施の形態３のように、絶縁膜ＭＺ４のバンドギャップが、絶縁膜ＭＺ３側から絶縁膜ＭＺ５側に、階段状に減少していてもよい。
しかしながら、本実施の形態４では、絶縁膜ＭＺを構成する絶縁膜ＭＺ１，ＭＺ２，ＭＺ３，ＭＺ４，ＭＺ５は、それぞれ高誘電率絶縁膜により形成されているため、絶縁膜ＭＺ１，ＭＺ２，ＭＺ３，ＭＺ４，ＭＺ５のそれぞれ構成する材料が、上記実施の形態１と相違している。
具体的には、本実施の形態４では、絶縁膜ＭＺ１は、酸化アルミニウム膜（代表的にはＡｌ２Ｏ３膜）からなり、絶縁膜ＭＺ２は、酸化ハフニウム膜（代表的にはＨｆＯ２膜）からなり、絶縁膜ＭＺ３は、酸化アルミニウム膜（代表的にはＡｌ２Ｏ３膜）からなり、絶縁膜ＭＺ４は、ハフニウムアルミネート膜（代表的にはＨｆＡｌＯ膜）からなる。また、絶縁膜ＭＺ５は、酸化ハフニウム膜（代表的にはＨｆＯ２膜）からなる。酸化アルミニウム膜、酸化ハフニウム膜、酸化アルミニウム膜、および酸化ハフニウムアルミニウム膜は、いずれも窒化シリコンよりも誘電率が高いため、高誘電率絶縁膜とみなすことができる。なお、ハフニウムアルミネート膜（ＨｆＡｌＯ膜）は、ハフニウム（Ｈｆ）とアルミニウム（Ａｌ）と酸素（Ｏ）とを構成元素として含んでいる。ハフニウムアルミネート膜は、酸化ハフニウムアルミニウム膜と称することもできる。
酸化アルミニウム膜のバンドギャップは、酸化ハフニウム膜のバンドギャップよりも大きく、ハフニウムアルミネート膜のバンドギャップは、酸化アルミニウム膜のバンドギャップよりも小さく、かつ、酸化ハフニウム膜のバンドギャップよりも大きい。このため、絶縁膜ＭＺ１，ＭＺ２，ＭＺ３，ＭＺ４，ＭＺ５に上述の材料を用いることにより、絶縁膜ＭＺ１および絶縁膜ＭＺ３のそれぞれのバンドギャップを、絶縁膜ＭＺ２のバンドギャップよりも大きくし、絶縁膜ＭＺ４のバンドギャップを、絶縁膜ＭＺ３のバンドギャップよりも小さくし、絶縁膜ＭＺ５のバンドギャップを、絶縁膜ＭＺ４のバンドギャップよりも小さくすることができる。
本実施の形態４でも、上記実施の形態１とほぼ同様の効果を得ることができるのに加えて、更に次のような効果も得ることができる。
すなわち、本実施の形態４では、ゲート絶縁膜を構成する絶縁膜ＭＺ１，ＭＺ２，ＭＺ３，ＭＺ４，ＭＺ５に高誘電率絶縁膜を適用したことにより、高誘電率絶縁膜を適用しない場合と比べて、ゲート絶縁膜のＥＯＴ（Equivalent Oxide Thickness：酸化膜換算膜厚）を抑制することができる。このため、動作電圧（書き込み電圧または消去電圧）の低減などが可能になる。また、メモリ素子の動作速度の向上を図ることができる。また、消費電力を低減することができる。また、低い駆動電圧でもデータの書き込み時間や消去時間を短縮させることができるため、データ処理速度を高めることができる。従って、メモリ素子を有する半導体装置の性能を更に向上させることができる。
また、本実施の形態４では、ゲート絶縁膜を構成する絶縁膜ＭＺ１，ＭＺ２，ＭＺ３，ＭＺ４，ＭＺ５に高誘電率絶縁膜を適用したことにより、高誘電率絶縁膜を適用しない場合と比べて、ゲート絶縁膜のＥＯＴを抑制しながら、絶縁膜ＭＺ１，ＭＺ２，ＭＺ３，ＭＺ４，ＭＺ５のそれぞれの物理的膜厚を大きく（厚く）することも可能である。これにより、例えば、リークによる電荷保持特性（リテンション特性）の劣化を防止しやすくなる。このため、メモリ素子を有する半導体装置の性能を更に向上させることができる。
また、本実施の形態４では、絶縁膜ＭＺを構成する絶縁膜ＭＺ１，ＭＺ２，ＭＺ３，ＭＺ４，ＭＺ５のいずれについても高誘電率絶縁膜を用いた場合について説明したが、他の形態として、絶縁膜ＭＺを構成する絶縁膜ＭＺ１，ＭＺ２，ＭＺ３，ＭＺ４，ＭＺ５について、高誘電率絶縁膜を用いた絶縁膜と、高誘電率絶縁膜を用いない絶縁膜とを混在させることもできる。例えば、本実施の形態４において、絶縁膜ＭＺ２，ＭＺ４，ＭＺ５に上述のような高誘電率絶縁膜を適用するとともに、絶縁膜ＭＺ１，ＭＺ３には酸化シリコン膜を用いることも可能である。また、例えば、本実施の形態４において、絶縁膜ＭＺ１，ＭＺ３，ＭＺ４に上述のような高誘電率絶縁膜を適用するとともに、絶縁膜ＭＺ２，ＭＺ５には窒化シリコン膜を用いることも可能である。また、本実施の形態４において、絶縁膜ＭＺ１，ＭＺ２，ＭＺ３，ＭＺ５に上述のように高誘電率絶縁膜を適用するとともに、絶縁膜ＭＺ４には酸窒化シリコン膜を用いることも可能である。
従って、本実施の形態４を包括的に捉えると、絶縁膜ＭＺを構成する絶縁膜ＭＺ１，ＭＺ２，ＭＺ３，ＭＺ４，ＭＺ５のうちの少なくとも１つを、高誘電率絶縁膜にしている。これにより、高誘電率絶縁膜を用いた分だけ、ゲート絶縁膜のＥＯＴを抑制することができるため、メモリ素子の動作電圧の低減などが可能になる。また、メモリ素子の動作速度の向上を図ることができる。また、消費電力を低減することができる。また、低い駆動電圧でもデータの書き込み時間や消去時間を短縮させることができるため、データ処理速度を高めることができる。従って、メモリ素子を有する半導体装置の性能をより向上させることができる。
次に、本実施の形態４における絶縁膜ＭＺ形成工程の一例について説明する。
酸化アルミニウム膜（ここでは絶縁膜ＭＺ１形成工程および絶縁膜ＭＺ３形成工程）は、例えば、材料ガスとしてＴＭＡ（Trimethyl Aluminum：トリメチルアルミニウム）とＯ３（オゾン）またはＨ２Ｏ（水蒸気）とを用いたＡＬＤ（Atomic Layer Deposition：原子層堆積）法などを用いて形成することができ、そのときの成膜温度は、例えば２００〜４００℃程度とすることができる。この場合、ＴＭＡがアルミニウム源（アルミニウムソースガス）であり、Ｏ３またはＨ２Ｏが酸素源（酸素ソースガス）である。酸化ハフニウム膜（ここでは絶縁膜ＭＺ２および絶縁膜ＭＺ５）は、例えば、材料ガスとしてＨｆＣｌ４とＯ３またはＨ２Ｏとを用いたＡＬＤ法などを用いて形成することができる。そのときの成膜温度は、例えば２００〜４００℃程度とすることができる。この場合、ＨｆＣｌ４がハフニウム源（ハフニウムソースガス）であり、Ｏ３またはＨ２Ｏが酸素源（酸素ソースガス）である。あるいは、酸化ハフニウム膜（ここでは絶縁膜ＭＺ２および絶縁膜ＭＺ５）は、材料ガスとしてＴＤＭＡＨ（テトラキスジメチルアミノハフニウム）とＯ３またはＯ２とを用いたＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition：有機金属気相成長）法などを用いて形成することもできる。そのときの成膜温度は、例えば３００〜５００℃程度とすることができる。この場合、ＴＤＭＡＨがハフニウム源（ハフニウムソースガス）であり、Ｏ３またはＯ２が酸素源（酸素ソースガス）である。ハフニウムアルミネート膜（ここでは絶縁膜ＭＺ４）は、ここで述べたようなハフニウムソースガス、アルミニウムソースガスおよび酸素ソースガスを、所望の組成比のハフニウムアルミネート膜が得られるようなガス流量比で用いることにより、ＡＬＤ法またはＭＯＣＶＤ法などを用いて形成することができる。
また、本実施の形態４を上記実施の形態２に適用することもできる。この場合、高誘電率絶縁膜を適用した本実施の形態４の絶縁膜ＭＺにおいて、絶縁膜ＭＺ４のバンドギャップは、絶縁膜ＭＺ３側から絶縁膜ＭＺ５側に、連続的に減少したものとなる。これを実現するためには、例えば、絶縁膜ＭＺ４をハフニウムアルミネート膜（ＨｆＡｌＯ膜）により形成するとともに、絶縁膜ＭＺ４を構成するハフニウムアルミネート膜（ＨｆＡｌＯ膜）の組成をＨｆｘＡｌｙＯｚと表したときのｘ／（ｘ＋ｙ）の値を、絶縁膜ＭＺ３側から絶縁膜ＭＺ５側に連続的に増加させる。これは、ハフニウムアルミネート膜（ＨｆＡｌＯ膜）においては、Ａｌの組成比を減らしてＨｆの組成比を増やすにしたがって、すなわち組成をＨｆｘＡｌｙＯｚと表したときのｘ／（ｘ＋ｙ）の値が大きくなるにしたがって、バンドギャップが小さくなるためである。
あるいは、本実施の形態４を上記実施の形態３に適用することもできる。この場合、高誘電率絶縁膜を適用した本実施の形態４の絶縁膜ＭＺにおいて、絶縁膜ＭＺ４のバンドギャップは、絶縁膜ＭＺ３側から絶縁膜ＭＺ５側に、階段状に減少したものとなる。これを実現するためには、例えば、絶縁膜ＭＺ４をハフニウムアルミネート膜（ＨｆＡｌＯ膜）により形成するとともに、絶縁膜ＭＺ４を構成するハフニウムアルミネート膜（ＨｆＡｌＯ膜）の組成をＨｆｘＡｌｙＯｚと表したときのｘ／（ｘ＋ｙ）の値を、絶縁膜ＭＺ３側から絶縁膜ＭＺ５側に階段状に増加させる。これは、ハフニウムアルミネート膜（ＨｆＡｌＯ膜）においては、Ａｌの組成比を減らしてＨｆの組成比を増やすにしたがって、すなわち組成をＨｆｘＡｌｙＯｚと表したときのｘ／（ｘ＋ｙ）の値が大きくなるにしたがって、バンドギャップが小さくなるためである。
本実施の形態４を上記実施の形態２または上記実施の形態３に適用する場合、例えば、ハフニウムアルミネート膜（ＨｆＡｌＯ膜）からなる絶縁膜ＭＺ４を次のようにして形成することができる。
アルミニウム源（アルミニウムソースガス）としてＴＭＡを、ハフニウム源（ハフニウムソースガス）としてＴＤＭＡＨを、酸素源（酸素ソースガス）としてＯ３を用いて、絶縁膜ＭＺ４となるハフニウムアルミネート膜（ＨｆＡｌＯ膜）を、ＡＬＤ法を用いて成膜する。この場合、ＡＬＤ法を用いているので、ハフニウムアルミネート膜の成膜初期は、ＴＭＡガスを成膜用チャンバ内に導入するステップと、Ｏ３ガスを成膜用チャンバ内に導入するステップとを、交互に行う。但し、各ステップの間には、成膜用チャンバ内を希ガス（不活性ガス）によってパージするステップを行う。それから、ＴＭＡガスを成膜用チャンバ内に導入するステップと、Ｏ３ガスを成膜用チャンバ内に導入するステップとに加えて、ＴＤＭＡＨガスを成膜用チャンバ内に導入するステップも行うようにし、絶縁膜ＭＺ４の成膜が進むにしたがって、ＴＤＭＡＨガスを成膜用チャンバ内に導入するステップの割合（比率）を増加させる。これにより、ハフニウムアルミネート膜（ＨｆＡｌＯ膜）からなる絶縁膜ＭＺ４が成膜されるが、成膜されたハフニウムアルミネート膜（ＨｆＡｌＯ膜）は、組成をＨｆｘＡｌｙＯｚと表したときのｘ／（ｘ＋ｙ）の値が、絶縁膜ＭＺ３側から上面側（従って絶縁膜ＭＺ５側）に徐々に増加したものとなる。成膜中における、ＴＭＡガスを成膜用チャンバ内に導入するステップと、ＴＤＭＡＨガスを成膜用チャンバ内に導入するステップとの割合の変え方によって、組成をＨｆｘＡｌｙＯｚと表したときのｘ／（ｘ＋ｙ）の値が絶縁膜ＭＺ３側から絶縁膜ＭＺ５側に、連続的に増加するか、あるいは、階段状に増加することになる。
また、上記実施の形態１〜４では、電荷蓄積機能を有する絶縁膜ＭＺ２とゲート電極（ＭＧ１，ＭＧ２）との間に介在する積層膜ＬＭを、３層の絶縁膜ＭＺ３，ＭＺ４，ＭＺ５によって形成しているが、他の形態として、電荷蓄積機能を有する絶縁膜ＭＺ２とゲート電極（ＭＧ１，ＭＧ２）との間に介在する積層膜ＬＭを、４層以上の絶縁膜によって形成することも可能である。積層膜ＬＭを４層以上の絶縁膜により形成した場合には、積層膜ＬＭを構成する各絶縁膜のバンドギャップは、絶縁膜ＭＺ２に近い側の絶縁膜ほど大きく、ゲート電極（ＭＧ１，ＭＧ２）に近い側の絶縁膜ほど小さい。例えば、積層膜ＬＭを、絶縁膜ＭＺ２側から順に、１層目の絶縁膜、２層目の絶縁膜、３層目の絶縁膜、および４層目の絶縁膜の、合計４層の絶縁膜により形成した場合は、バンドギャップは、１層目の絶縁膜、２層目の絶縁膜、３層目の絶縁膜、および４層目の絶縁膜の順に小さくなる。但し、積層膜ＬＭを構成する１層目の絶縁膜のバンドギャップは、電荷蓄積機能を有する絶縁膜ＭＺ２のバンドギャップよりも大きい。また、例えば、積層膜ＬＭを、絶縁膜ＭＺ２側から順に、１層目の絶縁膜、２層目の絶縁膜、３層目の絶縁膜、４層目の絶縁膜および５層目の絶縁膜の、合計５層の絶縁膜により形成した場合は、バンドギャップは、１層目の絶縁膜、２層目の絶縁膜、３層目の絶縁膜、４層目の絶縁膜および５層目の絶縁膜の順に小さくなる。但し、積層膜ＬＭを構成する１層目の絶縁膜のバンドギャップは、電荷蓄積機能を有する絶縁膜ＭＺ２のバンドギャップよりも大きい。
ここで、電荷蓄積機能を有する絶縁膜ＭＺ２とゲート電極（ＭＧ１，ＭＧ２）との間に介在する積層膜ＬＭを４層以上の絶縁膜により形成した場合は、絶縁膜ＭＺ４を２層以上の絶縁膜により形成した場合に相当している。このため、他の形態として、絶縁膜ＭＺ４を２層以上の絶縁膜の積層膜により形成することも可能である。絶縁膜ＭＺ４を２層以上の絶縁膜の積層膜により形成した場合には、絶縁膜ＭＺ４を構成する各絶縁膜のバンドギャップは、絶縁膜ＭＺ３に近い側の絶縁膜ほど大きく、絶縁膜ＭＺ５に近い側の絶縁膜ほど小さい。例えば、絶縁膜ＭＺ４を、絶縁膜ＭＺ３側から順に、１層目の絶縁膜および２層目の絶縁膜の、合計２層の絶縁膜により形成した場合を仮定する。この場合は、絶縁膜ＭＺ４を構成する１層目の絶縁膜のバンドギャップは、絶縁膜ＭＺ３のバンドギャップよりも小さくかつ絶縁膜ＭＺ４を構成する２層目の絶縁膜のバンドギャップよりも大きく、絶縁膜ＭＺ４を構成する２層目の絶縁膜のバンドギャップは、絶縁膜ＭＺ４を構成する１層目の絶縁膜のバンドギャップよりも小さくかつ絶縁膜ＭＺ５のバンドギャップよりも大きい。また、例えば、絶縁膜ＭＺ４を、絶縁膜ＭＺ３側から順に、１層目の絶縁膜、２層目の絶縁膜および３層目の絶縁膜の、合計３層の絶縁膜により形成した場合を仮定する。この場合は、絶縁膜ＭＺ４を構成する１層目の絶縁膜のバンドギャップは、絶縁膜ＭＺ３のバンドギャップよりも小さくかつ絶縁膜ＭＺ４を構成する２層目の絶縁膜のバンドギャップよりも大きい。また、絶縁膜ＭＺ４を構成する２層目の絶縁膜のバンドギャップは、絶縁膜ＭＺ４を構成する１層目の絶縁膜のバンドギャップよりも小さくかつ絶縁膜ＭＺ４を構成する３層目の絶縁膜のバンドギャップよりも大きい。そして、絶縁膜ＭＺ４を構成する３層目の絶縁膜のバンドギャップは、絶縁膜ＭＺ４を構成する２層目の絶縁膜のバンドギャップよりも小さくかつ絶縁膜ＭＺ５のバンドギャップよりも大きい。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
ＣＧ 制御ゲート電極
ＣＴ コンタクトホール
ＥＸ，ＥＸ１，ＥＸ２ ｎ−型半導体領域
ＧＩ 絶縁膜
ＩＬ１，ＩＬ２ 絶縁膜
ＬＭ，ＬＭ２００ 積層膜
Ｍ１ 配線
ＭＣ１，ＭＣ２，ＭＣ１０１，ＭＣ２０１ メモリ素子
ＭＤ 半導体領域
ＭＧ１ ゲート電極
ＭＧ２ メモリゲート電極
ＭＳ 半導体領域
ＭＺ，ＭＺ１，ＭＺ２，ＭＺ３，ＭＺ４，ＭＺ５ 絶縁膜
ＰＧ プラグ
ＰＳ，ＰＳ１，ＰＳ２ シリコン膜
ＰＳ２ａ シリコンスペーサ
ＰＷ１，ＰＷ２ ｐ型ウエル
ＳＢ 半導体基板
ＳＤ，ＳＤ１，ＳＤ２ ｎ＋型半導体領域
ＳＬ 金属シリサイド層
ＳＷ サイドウォールスペーサ
ＣＴ コンタクトホール
ＥＸ，ＥＸ１，ＥＸ２ ｎ−型半導体領域
ＧＩ 絶縁膜
ＩＬ１，ＩＬ２ 絶縁膜
ＬＭ，ＬＭ２００ 積層膜
Ｍ１ 配線
ＭＣ１，ＭＣ２，ＭＣ１０１，ＭＣ２０１ メモリ素子
ＭＤ 半導体領域
ＭＧ１ ゲート電極
ＭＧ２ メモリゲート電極
ＭＳ 半導体領域
ＭＺ，ＭＺ１，ＭＺ２，ＭＺ３，ＭＺ４，ＭＺ５ 絶縁膜
ＰＧ プラグ
ＰＳ，ＰＳ１，ＰＳ２ シリコン膜
ＰＳ２ａ シリコンスペーサ
ＰＷ１，ＰＷ２ ｐ型ウエル
ＳＢ 半導体基板
ＳＤ，ＳＤ１，ＳＤ２ ｎ＋型半導体領域
ＳＬ 金属シリサイド層
ＳＷ サイドウォールスペーサ
Claims (23)
- 半導体基板と、
前記半導体基板上に形成された、メモリ素子用のゲート絶縁膜と、
前記ゲート絶縁膜上に形成された、前記メモリ素子用のゲート電極と、
を有し、
前記ゲート絶縁膜は、第１絶縁膜と、前記第１絶縁膜上の第２絶縁膜と、前記第２絶縁膜上の第３絶縁膜と、前記第３絶縁膜上の第４絶縁膜と、前記第４絶縁膜上の第５絶縁膜とを有し、
前記第２絶縁膜は、電荷蓄積機能を有する絶縁膜であり、
前記第１絶縁膜および前記第３絶縁膜のそれぞれのバンドギャップは、前記第２絶縁膜のバンドギャップよりも大きく、
前記第４絶縁膜のバンドギャップは、前記第３絶縁膜のバンドギャップよりも小さく、
前記第５絶縁膜のバンドギャップは、前記第４絶縁膜のバンドギャップよりも小さく、
前記第５絶縁膜は、前記ゲート電極に隣接している、半導体装置。 - 請求項１記載の半導体装置において、
前記第１絶縁膜は、酸化シリコン膜または酸窒化シリコン膜からなり、
前記第２絶縁膜は、窒化シリコン膜からなり、
前記第３絶縁膜、前記第４絶縁膜および前記第５絶縁膜は、それぞれ、酸素と窒素とのうちの少なくとも一方とシリコンとを構成元素として含む膜からなり、
前記第４絶縁膜の窒素濃度は、前記第３絶縁膜の窒素濃度よりも大きく、
前記第５絶縁膜の窒素濃度は、前記第４絶縁膜の窒素濃度よりも大きい、半導体装置。 - 請求項２記載の半導体装置において、
前記第３絶縁膜は、酸化シリコン膜からなり、
前記第４絶縁膜は、酸窒化シリコン膜からなり、
前記第５絶縁膜は、窒化シリコン膜からなる、半導体装置。 - 請求項１記載の半導体装置において、
前記第５絶縁膜のバンドギャップは、前記第２絶縁膜のバンドギャップと同じか、前記第２絶縁膜のバンドギャップよりも小さい、半導体装置。 - 請求項１記載の半導体装置において、
前記第４絶縁膜のバンドギャップは、前記第３絶縁膜側から前記第５絶縁膜側に、連続的に減少している、半導体装置。 - 請求項２記載の半導体装置において、
前記第４絶縁膜の窒素濃度は、前記第３絶縁膜側から前記第５絶縁膜側に、連続的に増加している、半導体装置。 - 請求項１記載の半導体装置において、
前記第４絶縁膜のバンドギャップは、前記第３絶縁膜側から前記第５絶縁膜側に、階段状に減少している、半導体装置。 - 請求項２記載の半導体装置において、
前記第４絶縁膜の窒素濃度は、前記第３絶縁膜側から前記第５絶縁膜側に、階段状に増加している、半導体装置。 - 請求項１記載の半導体装置において、
前記第１絶縁膜、前記第２絶縁膜、前記第３絶縁膜、前記第４絶縁膜および前記第５絶縁膜のうちの少なくとも１つは、高誘電率絶縁膜である、半導体装置。 - 請求項１記載の半導体装置において、
前記半導体基板に形成された、前記メモリ素子用のソースまたはドレイン用の半導体領域を有する、半導体装置。 - 請求項１記載の半導体装置において、
前記ゲート電極から前記ゲート絶縁膜の前記第２絶縁膜に電荷を注入することによって、前記メモリ素子の消去動作を行う、半導体装置。 - 請求項１記載の半導体装置において、
前記第１絶縁膜の厚みよりも、前記第３絶縁膜の厚みと前記第４絶縁膜の厚みと前記第５絶縁膜の厚みとの合計が大きい、半導体装置。 - 請求項１記載の半導体装置において、
前記第３絶縁膜の厚みは、前記第４絶縁膜の厚みよりも薄く、かつ、前記第５絶縁膜の厚みよりも薄い、半導体装置。 - 請求項１３記載の半導体装置において、
前記第４絶縁膜の厚みは、前記第３絶縁膜の厚みよりも厚く、かつ、前記第５絶縁膜の厚みよりも厚い、半導体装置。 - 請求項１記載の半導体装置において、
前記第４絶縁膜は、複数の絶縁膜の積層膜からなり、
前記第４絶縁膜を構成する前記複数の絶縁膜のバンドギャップは、前記第３絶縁膜に近い側の前記絶縁膜ほど大きく、前記第５絶縁膜に近い側の前記絶縁膜ほど小さい、半導体装置。 - 半導体基板と、
前記半導体基板上に形成された、メモリ素子用のゲート絶縁膜と、
前記ゲート絶縁膜上に形成された、前記メモリ素子用のゲート電極と、
を有し、
前記ゲート絶縁膜は、第１絶縁膜と、前記第１絶縁膜上の第２絶縁膜と、前記第２絶縁膜上の第３絶縁膜と、前記第３絶縁膜上の第４絶縁膜と、前記第４絶縁膜上の第５絶縁膜とを有し、
前記第２絶縁膜は、電荷蓄積機能を有する絶縁膜であり、
前記第１絶縁膜は、酸化シリコン膜または酸窒化シリコン膜からなり、
前記第２絶縁膜は、窒化シリコン膜からなり、
前記第３絶縁膜、前記第４絶縁膜および前記第５絶縁膜は、それぞれ、酸素と窒素とのうちの少なくとも一方とシリコンとを構成元素として含む膜からなり、
前記第４絶縁膜の窒素濃度は、前記第３絶縁膜の窒素濃度よりも大きく、
前記第５絶縁膜の窒素濃度は、前記第４絶縁膜の窒素濃度よりも大きく、
前記第５絶縁膜は、前記ゲート電極に隣接している、半導体装置。 - 請求項１６記載の半導体装置において、
前記第３絶縁膜は、酸化シリコン膜からなり、
前記第４絶縁膜は、酸窒化シリコン膜からなり、
前記第５絶縁膜は、窒化シリコン膜からなる、半導体装置。 - 請求項１６記載の半導体装置において、
前記第４絶縁膜の窒素濃度は、前記第３絶縁膜側から前記第５絶縁膜側に、連続的に増加している、半導体装置。 - 請求項１６記載の半導体装置において、
前記第４絶縁膜の窒素濃度は、前記第３絶縁膜側から前記第５絶縁膜側に、階段状に増加している、半導体装置。 - 請求項１６記載の半導体装置において、
前記第４絶縁膜は、複数の絶縁膜の積層膜からなる、半導体装置。 - メモリ素子を有する半導体装置の製造方法であって、
（ａ）半導体基板を用意する工程、
（ｂ）前記半導体基板上に、前記メモリ素子のゲート絶縁膜用の積層膜であって、第１絶縁膜と、前記第１絶縁膜上の第２絶縁膜と、前記第２絶縁膜上の第３絶縁膜と、前記第３絶縁膜上の第４絶縁膜と、前記第４絶縁膜上の第５絶縁膜との前記積層膜を形成する工程、
（ｃ）前記積層膜上に、前記メモリ素子用のゲート電極を形成する工程、
を有し、
前記第２絶縁膜は、電荷蓄積機能を有する絶縁膜であり、
前記第１絶縁膜は、酸化シリコン膜または酸窒化シリコン膜からなり、
前記第２絶縁膜は、窒化シリコン膜からなり、
前記第３絶縁膜、前記第４絶縁膜および前記第５絶縁膜は、それぞれ、酸素と窒素とのうちの少なくとも一方とシリコンとを構成元素として含む膜からなり、
前記第４絶縁膜の窒素濃度は、前記第３絶縁膜の窒素濃度よりも大きく、
前記第５絶縁膜の窒素濃度は、前記第４絶縁膜の窒素濃度よりも大きく、
前記ゲート電極は、前記第５絶縁膜に隣接している、半導体装置の製造方法。 - 請求項２１記載の半導体装置の製造方法において、
前記第３絶縁膜は、酸化シリコン膜からなり、
前記第４絶縁膜は、酸窒化シリコン膜からなり、
前記第５絶縁膜は、窒化シリコン膜からなる、半導体装置の製造方法。 - 半導体基板と、
前記半導体基板上に形成された、メモリ素子用のゲート絶縁膜と、
前記ゲート絶縁膜上に形成された、前記メモリ素子用のゲート電極と、
を有し、
前記ゲート絶縁膜は、第１絶縁膜と、前記第１絶縁膜上の第２絶縁膜と、前記第２絶縁膜上の第３絶縁膜と、前記第３絶縁膜上の第４絶縁膜と、前記第４絶縁膜上の第５絶縁膜とを有し、
前記第２絶縁膜は、電荷蓄積機能を有する絶縁膜であり、
前記第１絶縁膜および前記第３絶縁膜のそれぞれのバンドギャップは、前記第２絶縁膜のバンドギャップよりも大きく、
前記第４絶縁膜のバンドギャップは、前記第３絶縁膜のバンドギャップよりも小さく、
前記第５絶縁膜のバンドギャップは、前記第４絶縁膜のバンドギャップよりも小さく、
前記ゲート電極から前記ゲート絶縁膜の前記第２絶縁膜に電荷を注入することによって、前記メモリ素子の消去動作を行う、半導体装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014112887A JP6334268B2 (ja) | 2014-05-30 | 2014-05-30 | 半導体装置およびその製造方法 |
| TW104114880A TWI647844B (zh) | 2014-05-30 | 2015-05-11 | 半導體裝置及其製造方法 |
| US14/712,903 US9514946B2 (en) | 2014-05-30 | 2015-05-14 | Semiconductor memory incorporating insulating layers of progressively decreasing band gaps and method of manufacturing the same |
| EP15169419.7A EP2950332A1 (en) | 2014-05-30 | 2015-05-27 | Semiconductor device and method of manufacturing the same |
| KR1020150075287A KR20150138079A (ko) | 2014-05-30 | 2015-05-28 | 반도체 장치 및 그 제조 방법 |
| CN201510290946.0A CN105140275A (zh) | 2014-05-30 | 2015-05-29 | 半导体器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014112887A JP6334268B2 (ja) | 2014-05-30 | 2014-05-30 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2015228399A JP2015228399A (ja) | 2015-12-17 |
| JP6334268B2 true JP6334268B2 (ja) | 2018-05-30 |
Family
ID=53264564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014112887A Expired - Fee Related JP6334268B2 (ja) | 2014-05-30 | 2014-05-30 | 半導体装置およびその製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US9514946B2 (ja) |
| EP (1) | EP2950332A1 (ja) |
| JP (1) | JP6334268B2 (ja) |
| KR (1) | KR20150138079A (ja) |
| CN (1) | CN105140275A (ja) |
| TW (1) | TWI647844B (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9985122B2 (en) * | 2015-05-19 | 2018-05-29 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor structures |
| JP2018046050A (ja) * | 2016-09-12 | 2018-03-22 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| US10497712B2 (en) | 2017-03-16 | 2019-12-03 | Toshiba Memory Corporation | Semiconductor memory |
| US10818766B2 (en) * | 2017-03-30 | 2020-10-27 | Sharp Kabushiki Kaisha | Active matrix substrate and liquid crystal display panel |
| JP6877319B2 (ja) * | 2017-11-15 | 2021-05-26 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP2019145616A (ja) | 2018-02-19 | 2019-08-29 | 株式会社東芝 | 半導体装置 |
| JP7089967B2 (ja) * | 2018-07-17 | 2022-06-23 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6469343B1 (en) * | 1998-04-02 | 2002-10-22 | Nippon Steel Corporation | Multi-level type nonvolatile semiconductor memory device |
| JP4901048B2 (ja) | 2001-06-28 | 2012-03-21 | 三星電子株式会社 | 浮遊トラップ型不揮発性メモリ素子 |
| US7488656B2 (en) * | 2005-04-29 | 2009-02-10 | International Business Machines Corporation | Removal of charged defects from metal oxide-gate stacks |
| US7612403B2 (en) * | 2005-05-17 | 2009-11-03 | Micron Technology, Inc. | Low power non-volatile memory and gate stack |
| US7402850B2 (en) * | 2005-06-21 | 2008-07-22 | Micron Technology, Inc. | Back-side trapped non-volatile memory device |
| US7829938B2 (en) * | 2005-07-14 | 2010-11-09 | Micron Technology, Inc. | High density NAND non-volatile memory device |
| US7629641B2 (en) * | 2005-08-31 | 2009-12-08 | Micron Technology, Inc. | Band engineered nano-crystal non-volatile memory device utilizing enhanced gate injection |
| KR100648860B1 (ko) | 2005-09-08 | 2006-11-24 | 주식회사 하이닉스반도체 | 유전막 및 그 형성방법과, 상기 유전막을 구비한 반도체메모리 소자 및 그 제조방법 |
| JP4965948B2 (ja) | 2006-09-21 | 2012-07-04 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US8686490B2 (en) * | 2006-12-20 | 2014-04-01 | Sandisk Corporation | Electron blocking layers for electronic devices |
| US20080150004A1 (en) * | 2006-12-20 | 2008-06-26 | Nanosys, Inc. | Electron Blocking Layers for Electronic Devices |
| US7847341B2 (en) * | 2006-12-20 | 2010-12-07 | Nanosys, Inc. | Electron blocking layers for electronic devices |
| US20080150003A1 (en) * | 2006-12-20 | 2008-06-26 | Jian Chen | Electron blocking layers for electronic devices |
| JP2009272348A (ja) * | 2008-04-30 | 2009-11-19 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP5534748B2 (ja) * | 2009-08-25 | 2014-07-02 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
| US9006094B2 (en) * | 2012-04-18 | 2015-04-14 | International Business Machines Corporation | Stratified gate dielectric stack for gate dielectric leakage reduction |
-
2014
- 2014-05-30 JP JP2014112887A patent/JP6334268B2/ja not_active Expired - Fee Related
-
2015
- 2015-05-11 TW TW104114880A patent/TWI647844B/zh not_active IP Right Cessation
- 2015-05-14 US US14/712,903 patent/US9514946B2/en not_active Expired - Fee Related
- 2015-05-27 EP EP15169419.7A patent/EP2950332A1/en not_active Withdrawn
- 2015-05-28 KR KR1020150075287A patent/KR20150138079A/ko unknown
- 2015-05-29 CN CN201510290946.0A patent/CN105140275A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| TW201607036A (zh) | 2016-02-16 |
| KR20150138079A (ko) | 2015-12-09 |
| CN105140275A (zh) | 2015-12-09 |
| US20150349143A1 (en) | 2015-12-03 |
| EP2950332A1 (en) | 2015-12-02 |
| US9514946B2 (en) | 2016-12-06 |
| TWI647844B (zh) | 2019-01-11 |
| JP2015228399A (ja) | 2015-12-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9831259B2 (en) | Semiconductor device | |
| JP5734744B2 (ja) | 半導体装置およびその製造方法 | |
| JP6393104B2 (ja) | 半導体装置およびその製造方法 | |
| JP6334268B2 (ja) | 半導体装置およびその製造方法 | |
| JP6026913B2 (ja) | 半導体装置の製造方法 | |
| JP5592214B2 (ja) | 半導体装置の製造方法 | |
| JP6778607B2 (ja) | 半導体装置の製造方法 | |
| JP2014154790A (ja) | 半導体装置の製造方法 | |
| JP5707224B2 (ja) | 半導体装置およびその製造方法 | |
| JP6274826B2 (ja) | 半導体装置およびその製造方法 | |
| JP6998267B2 (ja) | 半導体装置およびその製造方法 | |
| JP2016039329A (ja) | 半導体装置の製造方法 | |
| US10192879B2 (en) | Semiconductor device and manufacturing method thereof | |
| US10204789B2 (en) | Manufacturing method of semiconductor device and semiconductor device | |
| WO2016088196A1 (ja) | 半導体装置の製造方法および半導体装置 | |
| CN109786449B (zh) | 半导体器件及其制造方法 | |
| JP2019117913A (ja) | 半導体装置およびその製造方法 | |
| JP2018195718A (ja) | 半導体装置およびその製造方法 | |
| JP6275920B2 (ja) | 半導体装置およびその製造方法 | |
| JP2011210777A (ja) | 半導体装置およびその製造方法 | |
| JP2012069652A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20161101 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20170908 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20170919 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20171107 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20180410 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20180426 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 6334268 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |