TWI647844B - 半導體裝置及其製造方法 - Google Patents

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丸山祥輝
藤朋也
吉冨敦司
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日商瑞薩電子股份有限公司
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Abstract

本發明係一種半導體裝置及其製造方法，其課題為使具有記憶體元件之半導體裝置之性能提升。
解決手段為於半導體基板(SB)上，藉由記憶體元件用之閘極絕緣膜之絕緣膜(MZ)，加以形成記憶體元件用之閘極電極(MG1)。絕緣膜(MZ)係具有：絕緣膜(MZ1)，和絕緣膜(MZ1)上之絕緣膜(MZ2)，和絕緣膜(MZ2)上之絕緣膜(MZ3)，和絕緣膜(MZ3)上之絕緣膜(MZ4)，和絕緣膜(MZ4)上之絕緣膜(MZ5)，絕緣膜(MZ2)係具有電荷積蓄機能之絕緣膜。絕緣膜(MZ1)及絕緣膜(MZ3)之各能帶隙係較絕緣膜(MZ2)之能帶隙為大，而絕緣膜(MZ4)之能帶隙係較絕緣膜(MZ3)之能帶隙為小，絕緣膜(MZ5)之能帶隙係較絕緣膜(MZ4)之能帶隙為小。

Description

半導體裝置及其製造方法
本發明係有關半導體裝置及其製造方法，例如，可適合利用於具有記憶體元件之半導體裝置及其製造方法的構成。
作為可電性寫入‧消除之非揮發性半導體記憶裝置，EEPROM(Electrically Erasable and Programmable Read Only Memory)則被廣泛使用。由目前被廣泛使用之快閃記憶體所代表之此等記憶裝置係於MISFET之閘極電極之下，具有以氧化膜所圍繞之導電性的浮游閘極電極或捕集性絕緣膜，將由浮游閘極電極或捕集性絕緣膜之電荷積蓄狀態，作為記憶資訊，作為電晶體的臨界值而讀出此等之構成。此捕集性絕緣膜係稱作可電荷積蓄之絕緣膜，作為一例而可舉出氮化矽膜等。經由對於如此之電荷積蓄範圍之電荷的注入‧釋放而使MISFET(Metal Insulator Semiconductor Field Effect Transistor)之臨界值位移，作為記憶元件而使其動作。作為電荷積蓄範圍而使用氮化矽 膜等之捕集性絕緣膜之情況，係與作為電荷積蓄範圍而使用導電性之浮游閘極膜之情況做比較，離散性地積蓄電荷之故而對於資料保持性的信賴性優越，另外，對於資料保持之信賴性優越之故而將氮化矽膜之上下的氧化膜作為薄膜化，而具有可作為寫入‧消除動作之低電壓化等之優點。
對於日本特開2008-78387號公報(專利文獻1)及日本特開2003-68897號公報(專利文獻2)係加以記載有有關具有非揮發性記憶體的半導體裝置之技術。
[先前技術文獻] [專利文獻]
[專利文獻1]日本特開2008-78387號公報
[專利文獻2]日本特開2003-68897號公報
在具有記憶體元件的半導體裝置中，亦盡可能使提升者為佳。
其他的課題與新穎的特徵係成為從本說明書之記述及添加圖面而了解到。
如根據一實施形態，記憶體元件用之閘極絕 緣膜係具有：第1絕緣膜，和前述第1絕緣膜上之第2絕緣膜，和前述第2絕緣膜上之第3絕緣膜，和前述第3絕緣膜上之第4絕緣膜，和前述第4絕緣膜上之第5絕緣膜，而前述第2絕緣膜係具有電荷積蓄機能之絕緣膜。並且，前述第1絕緣膜及前述第3絕緣膜之各能帶隙係較前述第2絕緣膜之能帶隙為大，而前述第4絕緣膜之能帶隙係較前述第3絕緣膜之能帶隙為小，前述第5絕緣膜之能帶隙係較前述第4絕緣膜之能帶隙為小。
另外，如根據一實施形態，記憶體元件用之閘極絕緣膜係具有：第1絕緣膜，和前述第1絕緣膜上之第2絕緣膜，和前述第2絕緣膜上之第3絕緣膜，和前述第3絕緣膜上之第4絕緣膜，和前述第4絕緣膜上之第5絕緣膜，而前述第2絕緣膜係具有電荷積蓄機能之絕緣膜。前述第1絕緣膜係由氧化矽膜或氧氮化矽膜所成，前述第2絕緣膜係由氮化矽膜所成，前述第3絕緣膜，前述第4絕緣膜及前述第5絕緣膜係由各作為構成元素而含有氧與氮素之中至少一方和矽的膜所成。並且，前述第4絕緣膜之氮素濃度係較前述第3絕緣膜之氮素濃度為大，而前述第5絕緣膜之氮素濃度係較前述第4絕緣膜之氮素濃度為大。
另外，如根據一實施形態，具有記憶體元件的半導體裝置之製造方法係具有於半導體基板上，具有前述記憶體元件之閘極絕緣膜用之層積膜，其中，形成第1絕緣膜，和前述第1絕緣膜上之第2絕緣膜，和前述第2 絕緣膜上之第3絕緣膜，和前述第3絕緣膜上之第4絕緣膜，和前述第4絕緣膜上之第5絕緣膜之前述層積膜之工程。前述第2絕緣膜係具有電荷積蓄機能之絕緣膜。前述第1絕緣膜係由氧化矽膜或氧氮化矽膜所成，前述第2絕緣膜係由氮化矽膜所成，前述第3絕緣膜，前述第4絕緣膜及前述第5絕緣膜係由各作為構成元素而含有氧與氮素之中至少一方和矽的膜所成。並且，前述第4絕緣膜之氮素濃度係較前述第3絕緣膜之氮素濃度為大，而前述第5絕緣膜之氮素濃度係較前述第4絕緣膜之氮素濃度為大。
如根據一實施形態，可使半導體裝置之性能提升者。
CG‧‧‧控制閘極電極
CT‧‧‧連接孔
EX，EX1，EX2‧‧‧n-型半導體範圍
GI‧‧‧絶緣膜
IL1，IL2‧‧‧絶緣膜
LM，LM200‧‧‧層積膜
M1‧‧‧配線
MC1，MC2，MC101，MC201‧‧‧記憶體元件
MD‧‧‧半導體範圍
MG1‧‧‧閘極電極
MG2‧‧‧記憶體閘極電極
MS‧‧‧半導體範圍
MZ，MZ1，MZ2，MZ3，MZ4，MZ5‧‧‧絶緣膜
PG‧‧‧插塞
PS，PS1，PS2‧‧‧矽膜
PS2a‧‧‧矽墊片
PW1，PW2‧‧‧p型阱
SB‧‧‧半導體基板
SD，SD1，SD2‧‧‧n+型半導體範圍
SL‧‧‧金屬矽化物層
SW‧‧‧側壁墊片
[圖1]一實施形態之半導體裝置之要部剖面圖。
[圖2]圖1之半導體裝置之部分擴大剖面圖。
[圖3]顯示一實施形態之半導體裝置之製造工程之一部分的處理流程圖。
[圖4]一實施形態之半導體裝置之製造工程中的要部剖面圖。
[圖5]持續於圖4之半導體裝置之製造工程中的要部剖面圖。
[圖6]持續於圖5之半導體裝置之製造工程中的要部 剖面圖。
[圖7]持續於圖6之半導體裝置之製造工程中的要部剖面圖。
[圖8]持續於圖7之半導體裝置之製造工程中的要部剖面圖。
[圖9]持續於圖8之半導體裝置之製造工程中的要部剖面圖。
[圖10]持續於圖9之半導體裝置之製造工程中的要部剖面圖。
[圖11]持續於圖10之半導體裝置之製造工程中的要部剖面圖。
[圖12]持續於圖11之半導體裝置之製造工程中的要部剖面圖。
[圖13]持續於圖12之半導體裝置之製造工程中的要部剖面圖。
[圖14]持續於圖13之半導體裝置之製造工程中的要部剖面圖。
[圖15]持續於圖14之半導體裝置之製造工程中的要部剖面圖。
[圖16]一實施形態之半導體裝置之要部剖面圖。
[圖17]記憶體單元之等效電路圖。
[圖18]顯示在「寫入」、「消除」及「讀出」時，對於選擇記憶體單元之各部位之電壓的施加條件的一例表。
[圖19]顯示一實施形態之半導體裝置之製造工程之一部分的處理流程圖。
[圖20]顯示一實施形態之半導體裝置之製造工程之一部分的處理流程圖。
[圖21]一實施形態之半導體裝置之製造工程中的要部剖面圖。
[圖22]持續於圖21之半導體裝置之製造工程中的要部剖面圖。
[圖23]持續於圖22之半導體裝置之製造工程中的要部剖面圖。
[圖24]持續於圖23之半導體裝置之製造工程中的要部剖面圖。
[圖25]持續於圖24之半導體裝置之製造工程中的要部剖面圖。
[圖26]持續於圖25之半導體裝置之製造工程中的要部剖面圖。
[圖27]持續於圖26之半導體裝置之製造工程中的要部剖面圖。
[圖28]持續於圖27之半導體裝置之製造工程中的要部剖面圖。
[圖29]持續於圖28之半導體裝置之製造工程中的要部剖面圖。
[圖30]持續於圖29之半導體裝置之製造工程中的要部剖面圖。
[圖31]持續於圖30之半導體裝置之製造工程中的要部剖面圖。
[圖32]顯示在一實施形態之半導體裝置的記憶體元件的能帶結構之說明圖。
[圖33]顯示在消除動作時之記憶體元件之能帶結構之說明圖。
[圖34]顯示在寫入狀態時之記憶體元件之能帶結構之說明圖。
[圖35]顯示第1檢討例之記憶體元件之部分擴大剖面圖。
[圖36]顯示第1檢討例之記憶體元件之能帶結構之說明圖。
[圖37]顯示第2檢討例之記憶體元件之擴大剖面圖。
[圖38]顯示第2檢討例之記憶體元件之能帶結構之說明圖。
[圖39]顯示在記憶體元件之閘極絕緣膜用之絕緣膜的氮素濃度的圖表。
[圖40]顯示在其他實施形態之半導體裝置的記憶體元件的能帶結構之說明圖。
[圖41]顯示在記憶體元件之閘極絕緣膜用之絕緣膜的氮素濃度的圖表。
[圖42]顯示在其他實施形態之半導體裝置的記憶體元件的能帶結構之說明圖。
[圖43]顯示在記憶體元件之閘極絕緣膜用之絕緣膜的氮素濃度的圖表。
在以下的實施形態中，方便上其必要時，係分割成複數之部分或實施形態加以說明，但除了特別明示之情況，但此等並非互相無關之構成，而一方係有著對於另一方之一部分或全部的變形例，詳細，補足說明等之關係。另外，在以下的實施形態中，提及要素的數等(包含個數，數值，量，範圍等)之情況，除了特別明示之情況及限定於原理上明確特定的數之情況等，而並非限定於其特定的數者，特定的數以上及以下即可。更且，在以下的實施形態中，其構成要素(亦包含要素步驟等)係除了特別明示之情況及原理上認為明確必須之情況等，當然未必必須者。同樣地，在以下之實施形態中，提及構成要素等之形狀，位置關係等時，除了特別明示之情況及原理上認為並非明確之情況等，作為實質上包含近似或類似於其形狀等之構成等。此情況係對於上述數值及範圍亦為同樣。
以下，依據圖面而詳細說明實施形態。然而，在為了說明實施形態之全圖中，對於具有同一之機能的構件係附上同一的符號，其反覆之說明係省略之。另外，在以下之實施形態中，除特別必要時以外係作為原則而不重複同一或同樣部分之說明。
另外，在實施形態而使用之圖面中，即使在 剖面圖亦為了容易辨識圖面而亦有省略陰影之情況。另外，亦有在平面圖，為了容易辨識圖面而附上陰影之情況。
(實施形態1) <單閘型之記憶體元件>
參照圖面而說明本實施形態之半導體裝置。圖1係本實施形態之半導體裝置之要部剖面圖。圖2係擴大顯示圖1之半導體裝置之一部分之部分擴大剖面圖。
本實施形態之半導體裝置係具備非揮發性記憶體(非揮發性記憶元件，快閃記憶體，非揮發性半導體記憶裝置)之半導體裝置。對於圖1，係加以顯示形成有構成非揮發性記憶體之記憶體元件MC1的範圍之記憶體元件形成範圍的要部剖面圖。然而，圖1係加以顯示垂直於構成記憶體元件MC1的閘極電極MG1之延伸存在方向(垂直於圖1之紙面的方向)之剖面。另外，對於圖2，係擴大顯示圖1之中，半導體基板SB與閘極電極MG1與此等之間的絕緣膜MZ。
圖1所示之非揮發性記憶體之記憶體元件(記憶元件，記憶體單元)MC1係單閘型之記憶體元件。此記憶體元件MC1係對於電荷積蓄部，使用捕集性絕緣膜(可積蓄電荷之絕緣膜)。另外，記憶體元件MC1係作為n通道型之電晶體(即n通道型之MISFET)而加以說明，但將導電型作為相反，作為p通道型之電晶體(即p通道型之 MISFET)亦可。
如圖1所示，例如，對於具有1~10Ωcm程度之比阻抗的p型之單結晶矽等所成之半導體基板(半導體晶圓)SB，係加以形成有為了分離元件之元件分離範圍(未圖示)，於在此元件分離範圍所分離(規定)之活性範圍，加以形成有p型阱PW1。p型阱PW1係加以導入p型不純物之p型的半導體範圍。p型阱PW1係主要加以形成於記憶體元件形成範圍之半導體基板SB。對於記憶體元件形成範圍之p型阱PW1，係加以形成有如圖1所示之記憶體元件MC1。
以下，具體地說明加以形成於記憶體元件形成範圍之記憶體元件MC1的構成。
如圖1所示，記憶體元件MC1係具有：加以形成於半導體基板SB上(即p型阱PW1上)之絕緣膜MZ，和加以形成於絕緣膜MZ上之閘極電極(記憶體閘極電極)MG1，和加以形成於閘極電極MG1之側壁上之側壁墊片SW，和加以形成於半導體基板SB之p型阱PW1中的源極或汲極用之n型的半導體範圍(EX，SD)。即，對於p型阱PW1之表面上，係藉由作為具有電荷積蓄部之閘極絕緣膜而發揮機能之絕緣膜MZ，而加以形成閘極電極MG1。
絕緣膜MZ係介入存在於半導體基板SB(p型阱PW1)與閘極電極MG1之間，作為閘極絕緣膜而發揮機能的膜，但於內部具有電荷積蓄部之絕緣膜。此絕緣膜 MZ係層積複數之絕緣膜的層積絕緣膜。具體而言，絕緣膜MZ係由絕緣膜MZ1，和加以形成於絕緣膜MZ1上之絕緣膜MZ2，和加以形成於絕緣膜MZ2上之絕緣膜MZ3，和加以形成於絕緣膜MZ3上之絕緣膜MZ4，和加以形成於絕緣膜MZ4上之絕緣膜MZ5之層積膜所成。在此，絕緣膜MZ1係由氧化矽膜(氧化膜)或氧氮化矽膜(氧氮化膜)所成，而絕緣膜MZ2係由氮化矽膜(氮化膜)所成，絕緣膜MZ3係由氧化矽膜(氧化膜)所成，絕緣膜MZ4係由氧氮化矽膜(氧氮化膜)所成，絕緣膜MZ5係由氮化矽膜(氮化膜)所成。
然而，為了容易辨識圖面，在圖1中，將絕緣膜MZ1與絕緣膜MZ2與絕緣膜MZ3與絕緣膜MZ4與絕緣膜MZ5之層積膜所成之絕緣膜MZ，單作為絕緣膜MZ而圖示。實際上，如圖2之擴大圖所示，絕緣膜MZ係由絕緣膜MZ1與絕緣膜MZ2與絕緣膜MZ3與絕緣膜MZ4與絕緣膜MZ5之層積膜所成。
絕緣膜MZ之中，絕緣膜MZ2係具有電荷積蓄機能之絕緣膜。即，絕緣膜MZ之中，絕緣膜MZ2係為了積蓄電荷之絕緣膜，作為電荷積蓄層(電荷積蓄部)而發揮機能。也就是，絕緣膜MZ2係加以形成於絕緣膜MZ中的捕集性絕緣膜。在此，捕集性絕緣膜係指可作電荷積蓄之絕緣膜。如此，作為具有捕集位準之絕緣膜(電荷積蓄層)，而加以使用絕緣膜MZ2。因此，絕緣膜MZ係可當作於其內部具有電荷積蓄部(在此係絕緣膜MZ2)之絕緣 膜者。
絕緣膜MZ之中，位置於捕集性絕緣膜之絕緣膜MZ2上下之絕緣膜MZ3與絕緣膜MZ1，係可作為為了封閉電荷於捕集性絕緣膜之電荷方塊層或電荷封閉層而發揮機能。由將捕集性絕緣膜之絕緣膜MZ2，採用以作為電荷方塊層(或電荷封閉層)而發揮機能之絕緣膜MZ1，MZ3而夾持之構造者，成為可對於絕緣膜MZ2之電荷的積蓄。
加以形成於記憶體元件形成範圍之絕緣膜MZ係作為記憶體元件MC1之閘極絕緣膜而發揮機能，具有電荷保持(電荷積蓄)機能。隨之，絕緣膜MZ係呈可作為具有記憶體電晶體之電荷保持機能的閘極絕緣膜而發揮機能地，至少具有3層之層積構造，比較於作為電荷方塊層而發揮機能之外側的層(在此係絕緣膜MZ1，MZ3)之位能障壁高度，作為電荷積蓄部而發揮機能之內側的層(在此係絕緣膜MZ2)之位能障壁高度則變低。此係由經由氧化矽膜而形成絕緣膜MZ1，而經由氮化矽膜而形成絕緣膜MZ2，經由氧化矽膜而形成絕緣膜MZ3者可達成。
絕緣膜MZ係具有以頂絕緣膜與底絕緣膜而夾持電荷積蓄層(在此係絕緣膜MZ2)之層積構造，在此係作為頂絕緣膜而使用絕緣膜MZ3與絕緣膜MZ4與絕緣膜MZ5之層積膜LM，而作為底絕緣膜而使用絕緣膜MZ1。
在絕緣膜MZ中，絕緣膜MZ2上之絕緣膜MZ3與絕緣膜MZ2下之絕緣膜MZ1之各能帶隙係有必要 較絕緣膜MZ3與絕緣膜MZ1之間的電荷積蓄層(在此係絕緣膜MZ2)之能帶隙為大。即，絕緣膜MZ1與絕緣膜MZ3之各能帶隙係較捕集性絕緣膜之絕緣膜MZ2之能帶隙為大。由如此作為，夾持作為電荷積蓄層之絕緣膜MZ2的絕緣膜MZ3與絕緣膜MZ1則可各作為電荷方塊層(或電荷封閉層)而發揮機能者。氧化矽膜係具有較氮化矽膜之能帶隙為大之能帶隙之故，作為絕緣膜MZ2而採用氮化矽膜，作為絕緣膜MZ1及絕緣膜MZ3而可各採用氧化矽膜者，但作為絕緣膜MZ1係亦可採用氧氮化矽膜。
在本實施形態中，絕緣膜MZ係加上於絕緣膜MZ1與絕緣膜MZ2與絕緣膜MZ3，更且亦具有絕緣膜MZ3上之絕緣膜MZ4，和絕緣膜MZ4上之絕緣膜MZ5。絕緣膜MZ4係介入存在於絕緣膜MZ3與絕緣膜MZ5之間，而絕緣膜MZ5係介入存在於絕緣膜MZ4與閘極電極MG1之間。絕緣膜MZ4係具有較絕緣膜MZ3之能帶隙為小之能帶隙。即，絕緣膜MZ4之能帶隙係較絕緣膜MZ3之能帶隙為小。絕緣膜MZ5係具有較絕緣膜MZ4之能帶隙為小之能帶隙。即，絕緣膜MZ5之能帶隙係較絕緣膜MZ4之能帶隙為小。隨之，當比較絕緣膜MZ3與絕緣膜MZ4與絕緣膜MZ5之各能帶隙時，絕緣膜MZ3之能帶隙則最大，而絕緣膜MZ5之能帶隙則最小，絕緣膜MZ4之能帶隙係較絕緣膜MZ3之能帶隙為小，且較絕緣膜MZ5之能帶隙為大。氧氮化矽膜之能帶隙係較氧化矽膜之能帶隙為小，且較氮化矽膜之能帶隙為大之故，可作為絕緣膜 MZ3而採用氧化矽膜，而作為絕緣膜MZ4而採用氧氮化矽膜，作為絕緣膜MZ5而採用氮化矽膜者。
然而，作為絕緣膜MZ3係氧化矽膜則更佳，但亦可使用氧氮化矽膜者。但作為絕緣膜MZ3而使用氧氮化矽膜之情況，係將構成絕緣膜MZ3之氧氮化矽膜之氮素(N)濃度，作為較構成絕緣膜MZ4之氧氮化矽膜之氮素(N)濃度為小。經由此，即作為絕緣膜MZ3，MZ4而各使用氧氮化矽膜之情況，亦可將絕緣膜MZ3之能帶隙，作為較絕緣膜MZ4之能帶隙為大，且較絕緣膜MZ2之能帶隙為大者。此係氧氮化矽膜之能帶隙係其氧氮化矽膜之氮素濃度越大，而變越小之故。
另外，作為絕緣膜MZ5係氮化矽膜則更佳，但亦可使用氧氮化矽膜者。但作為絕緣膜MZ5而使用氧氮化矽膜之情況，係將構成絕緣膜MZ5之氧氮化矽膜之氮素(N)濃度，作為較構成絕緣膜MZ4之氧氮化矽膜之氮素(N)濃度為大。經由此，即使作為絕緣膜MZ4，MZ5而各使用氧氮化矽膜之情況，亦可將絕緣膜MZ5之能帶隙，作為較絕緣膜MZ4之能帶隙為小者。
閘極電極MG1係由導電膜所成，但在此係經由矽膜而加以構成，此矽膜係理想為多晶矽(多結晶矽)膜。構成閘極電極MG1之矽膜係可作為加以導入n型不純物之摻雜多晶矽膜者，但作為其他型態，亦可作為加以導入p型不純物之摻雜多晶矽膜，或者，未意圖性地導入不純物之未摻雜之多晶矽膜者。
對於閘極電極MG1之側壁上，係作為側壁絕緣膜而加以形成側壁墊片(側壁絕緣膜，側壁)SW。側壁墊片SW係經由絕緣膜而加以形成，例如經由氧化矽膜，或氮化矽膜，或者此等層積膜而加以形成。
對於記憶體元件形成範圍之p型阱PW1，係作為記憶體元件MC1用之LDD(Lightly doped Drain)構造之源極‧汲極範圍(源極或汲極用之半導體範圍)，加以形成有n-型半導體範圍(外延範圍、LDD範圍)EX與較此為高不純物濃度之n+型半導體範圍(源極‧汲極範圍)SD。n+型半導體範圍SD係不純物濃度則較n-型半導體範圍EX為高，且接合深度為深。
n-型半導體範圍EX係自我整合地加以形成於閘極電極MG1，而n+型半導體範圍SD係自我整合地加以形成於設置在閘極電極MG1側壁上之側壁墊片SW。因此，低濃度之n-型半導體範圍EX係加以形成於閘極電極MG1之側壁上之側壁墊片SW下方，而高濃度之n+型半導體範圍SD係加以形成於低濃度之n-型半導體範圍EX之外側。即，n-型半導體範圍EX係配置於加以形成於閘極電極MG1之側壁上的側壁墊片SW下方，介入存在於通道形成範圍與n+型半導體範圍SD之間。
在半導體基板SB(p型阱PW1)，閘極電極MG1之下方的範圍則成為加以形成通道之範圍，即通道形成範圍。對於閘極電極MG1下之絕緣膜MZ下之通道形成範圍，係因應必要而加以形成臨界值電壓調整用的半 導體範圍(p型半導體範圍或n型半導體範圍)。
在記憶體元件形成範圍之半導體基板SB(p型阱PW1)中，於夾持通道形成範圍而相互離間之範圍，加以形成有n-型半導體範圍EX，而於n-型半導體範圍EX之外側(自通道形成範圍遠離側)，加以形成有n+型半導體範圍SD。也就是，n-型半導體範圍EX係鄰接於通道形成範圍，n+型半導體範圍SD係從通道形成範圍，僅n-型半導體範圍EX的部分隔離(隔離於通道長度方向)，且加以形成於接觸於n-型半導體範圍EX之位置。
對於n+型半導體範圍SD及閘極電極MG1之表面(上面)上，使用矽化物(Salicide：Self Aligned Silicide)技術，如形成有金屬矽化物層SL而為更佳。金屬矽化物層SL係例如可作為鈷矽化層，鎳矽化物層或白金添加鎳矽化物層等者。金屬矽化物層SL係如無須，亦可省略其形成。
接著，對於較記憶體元件MC1為上層之構造加以說明。
對於半導體基板SB上，係呈被覆閘極電極MG1及側壁墊片SW地，作為層間絕緣膜而加以形成絕緣膜IL1。絕緣膜IL1係由氧化矽膜之單體膜，或者氮化矽膜與較該氮化矽膜為厚地加以形成於該氮化矽膜上之氧化矽膜的層積膜等所成。絕緣膜IL1之上面係加以平坦化。
對於絕緣膜IL1係形成有連接孔(開口部，貫通孔)CT，而於連接孔CT內，作為導電體部(連接用導體 部)而埋入有導電性之插塞PG。
插塞PG係由加以形成於連接孔CT底部及側壁(側面)上之薄的阻障導體膜，和呈埋入連接孔CT於此阻障導體膜上地加以形成之主導體膜而加以形成，但為了圖面的簡略化，在圖1中，構成插塞PG之阻障導體膜與主導體膜(鎢膜)作為一體化而顯示。然而，構成插塞PG之阻障導體膜係例如，可作為鈦膜、氮化鈦膜、或者此等之層積膜者，構成插塞PG之主導體膜係可作為鎢膜者。
連接孔CT及埋入於此之插塞PG係加以形成於n+型半導體範圍SD之上部，或閘極電極MG1之上部等。在連接孔CT之底部中，加以露出半導體基板SB之主面的一部分，例如n+型半導體範圍SD(之表面上的金屬矽化物層SL)之一部分，或閘極電極MG1(之表面上的金屬矽化物層SL)之一部分等，於其露出部加以連接插塞PG。然而，在圖1中，顯示n+型半導體範圍SD(之表面上之金屬矽化物層SL)之一部分則在連接孔CT底部露出，與埋入其連接孔CT之插塞PG加以電性連接之剖面。
對於埋入有插塞PG之絕緣膜IL1上，加以形成有配線M1。配線M1係例如，鑲嵌配線(埋入配線)，加以埋入至設置於形成在絕緣膜IL1上之絕緣膜IL2之配線溝。配線M1係藉由插塞PG而與n+型半導體範圍SD或閘極電極MG1等加以電性連接。然而，在圖1中，作為配線M1的例，顯示藉由插塞PG而加以電性連接於n+型半導體範圍SD之配線M1。更且，亦形成有上層之配線 及絕緣膜，但在此係省略其圖示及說明。另外，配線M1及較此為上層之配線係不限定於鑲嵌配線(埋入配線)，而亦可圖案化配線用之導電膜而形成者，例如亦可作為鎢配線或鋁配線等者。
記憶體元件MC1係具備於內部具有電荷積蓄部之閘極絕緣膜(在此係絕緣膜MZ)之電場效果電晶體。記憶體元件MC1係經由積蓄或保持電荷於絕緣膜MZ中之電荷積蓄層(電荷積蓄部)之絕緣膜MZ2之時，可進行資訊之記憶。
例如，對於記憶體元件MC1寫入動作時，作為經由注入電子於絕緣膜MZ中之絕緣膜MZ2而寫入記憶體元件MC1之狀態。在此，半導體基板(可作為經由從p型阱PW1注入電子至絕緣膜MZ中之絕緣膜MZ2之時，寫入記憶體元件MC1之狀態者。另外，對於記憶體元件MC1之消除動作時，係作為經由注入電洞(正孔)於絕緣膜MZ中之絕緣膜MZ2之時，將記憶體元件MC1作為消去狀態。在此，可作為經由從閘極電極MG1注入電洞(正孔)於絕緣膜MZ中之絕緣膜MZ2之時，將記憶體元件MC1作為消去狀態。從在消除動作時之閘極電極MG1，對於絕緣膜MZ中之絕緣膜MZ2之電荷(在此係電洞)之注入係可利用FN(Fowler Nordheim)穿隧而進行者。對於記憶體元件MC1之讀出動作時，利用記憶體元件MC1之臨界值電壓則在寫入狀態與消除狀態為不同之情況，可判別記憶體元件MC1為寫入狀態與消除狀態之任一狀態者。
接著，對於本實施形態之半導體裝置之製造方法加以說明。
圖3係顯示本實施形態之半導體裝置之製造工程之一部分的處理流程圖。圖4~圖15係本實施形態之半導體裝置之製造工程中的要部剖面圖，顯示相當於上述圖1之範圍的剖面圖。
對於製造半導體裝置，係如圖4所示，首先，準備具有例如1~10Ωcm程度之比阻抗之p型的單結晶矽等所成之半導體基板(半導體晶圓)SB(圖3之步驟S1)。之後，於半導體基板SB主面，形成規定(劃定)活性範圍之元件分離範圍(未圖示)。此元件分離範圍係由氧化矽等之絕緣膜所成，例如，可使用STI(Shallow Trench Isolation)法等而形成者。例如，在形成元件分離用的溝於半導體基板SB之主面之後，於此元件分離用的溝內，例如由埋入氧化矽等所成之絕緣膜者，可形成元件分離範圍。
接著，如圖5所示，於記憶體元件形成範圍的半導體基板SB，形成p型阱PW1(圖3之步驟S2)。
p型阱PW1係例如可經由離子注入硼素(B)等之p形的不純物於半導體基板SB等而形成者。p型阱PW1係從半導體基板SB之主面，遍佈於特定之深度而加以形成。
接著，例如經由使用氟酸(HF)水溶液之濕蝕刻等而除去半導體基板SB之表面的自然氧化膜，經由洗 淨半導體基板SB之表面，而清淨化半導體基板SB之表面。經由此，加以露出半導體基板SB(p型阱PW1)之表面(矽面)。
接著，如圖6所示，於半導體基板SB之表面上，即p型阱PW1之表面上，形成絕緣膜MZ(圖3之步驟S3)。
絕緣膜MZ係記憶體元件(MC1)之閘極絕緣膜用之絕緣膜，於內部具有電荷積蓄層(電荷積蓄部)之絕緣膜。此絕緣膜MZ係由具有絕緣膜MZ1，和加以形成於絕緣膜MZ1上之絕緣膜MZ2，和加以形成於絕緣膜MZ2上之絕緣膜MZ3，和加以形成於絕緣膜MZ3上之絕緣膜MZ4，和加以形成於絕緣膜MZ4上之絕緣膜MZ5之層積膜(層積絕緣膜)所成。
然而，為了容易辨識圖面，在圖6中，將絕緣膜MZ1與絕緣膜MZ2與絕緣膜MZ3與絕緣膜MZ4與絕緣膜MZ5所成之絕緣膜MZ，單作為絕緣膜MZ而圖示，但實際上，如在圖6中，以點線的圓所圍繞之範圍之擴大圖所示地，絕緣膜MZ係由絕緣膜MZ1與絕緣膜MZ2與絕緣膜MZ3與絕緣膜MZ4與絕緣膜MZ5之層積膜所成。
因此，步驟S3之絕緣膜MZ形成工程係包含絕緣膜MZ1形成工程，和絕緣膜MZ2形成工程，和絕緣膜MZ3形成工程，和絕緣膜MZ4形成工程，和絕緣膜MZ5形成工程。在步驟S3中，加以進行絕緣膜MZ1形成 工程，之後，加以進行絕緣膜MZ2形成工程，之後，加以進行絕緣膜MZ3形成工程，之後，加以進行絕緣膜MZ4形成工程，之後，加以進行絕緣膜MZ5形成工程。
在此，絕緣膜MZ1與絕緣膜MZ3係可各經由氧化矽膜(氧化膜)而形成者，而絕緣膜MZ2與絕緣膜MZ5係可經由氮化矽膜(氮化膜)而形成者，絕緣膜MZ4係可經由氧氮化矽膜(氧氮化膜)而形成者。
對於步驟S3之絕緣膜MZ形成工程的具體例加以說明。步驟S3之絕緣膜MZ形成工程係可如以下作為進行者。
即，首先，於半導體基板SB之表面上，即p型阱PW1之表面上，形成絕緣膜MZ1。
絕緣膜MZ1係由氧化矽膜所成，可經由熱氧化處理而形成者。對於此時之氧化處理(熱氧化處理)，係如使用ISSG(In Situ Steam Generation)氧化而為更佳。作為絕緣膜MZ1之氧化矽膜之膜厚(形成膜厚)係例如，可作為2~5nm程度者。作為其他形態，在經由熱氧化而形成氧化矽膜(絕緣膜MZ1)之後，由進行熱氮化處理或電漿氮化處理者，亦可氮化其氧化矽膜(絕緣膜MZ1)，導入氮素。
之後，於絕緣膜MZ1上形成絕緣膜MZ2。絕緣膜MZ2係由氮化矽膜所成，可使用LPCVD(Low Pressure Chemical Vapor Deposition)法等而形成者。此時之成膜溫度係例如，可作為600~800℃程度者。所形成之 氮化矽膜(絕緣膜MZ2)係於膜中具有多量之捕集位準。作為絕緣膜MZ2之氮化矽膜之膜厚(形成膜厚)係例如，可作為4~8nm程度者。
之後，於絕緣膜MZ2上形成絕緣膜MZ3。絕緣膜MZ3係由氧化矽膜所成，可使用LPCVD法等而形成者。此時之成膜溫度係例如，可作為600~800℃程度者。作為其他之形態，在使用LPCVD法等而形成氮化矽膜(絕緣膜MZ2)之後，亦可進行熱氧化處理而於其氮化矽膜(絕緣膜MZ2)表面，形成氧化矽膜(絕緣膜MZ3)者。此時之熱氧化溫度係例如，可作為800~1000℃程度者。
絕緣膜MZ3之膜厚係作為比較薄者為佳，如為1~2nm程度時為特別適合。當絕緣膜MZ3之膜厚過薄時，積蓄於絕緣膜MZ2之電荷則容易產生穿過於閘極電極MG1側之現象，而有絕緣膜MZ2之電荷的保持機能劣化之虞。另一方面，當絕緣膜MZ3過厚時，於消除動作時，加以阻礙從閘極電極MG1側至絕緣膜MZ2之電荷(在此係電洞)之注入，而有消除速度降低之虞。因此，經由將絕緣膜MZ3之膜厚作為最佳化之時，具體而言，經由作為1~2nm程度之時，容易並存絕緣膜MZ2之電荷的保持機能之提升，和消除速度之提升。絕緣膜MZ3之能帶隙的尺寸(寬度)係較絕緣膜MZ2之能帶隙的尺寸(寬度)為大。具體而言，由氧化矽膜所成之絕緣膜MZ3的能帶隙係8~9eV，此係較氮化矽膜(絕緣膜MZ2)之能帶隙(5.5eV程度)為大。
之後，於絕緣膜MZ3上形成絕緣膜MZ4。絕緣膜MZ4係由氧氮化矽膜所成，可使用LPCVD法等而形成者。此時之成膜溫度係例如，可作為600~800℃程度，而成膜用的氣體係例如，作為矽源(矽來源氣體)而可使用二氯矽烷(H2SiCl2)，而作為氧源(氧來源氣體)而可使用一氧化二氮(N2O)，作為氮素源(氮素來源氣體)而可使用氨(NH3)。
詳細係後述之，絕緣膜MZ4係抑制絕緣膜MZ3，MZ5之各膜厚之同時，為了取得絕緣膜MZ3，MZ4，MZ5之合計膜厚的膜。因此，絕緣膜MZ4之膜厚係因應作為目標之特性或性能而具有可廣泛選擇之範圍，但較絕緣膜MZ3，MZ5之各膜厚為厚者為更佳，例如，可作為4~6nm程度者。另外，構成絕緣膜MZ4之氧氮化矽膜之氮素濃度係較絕緣膜MZ3之氮素濃度為大，且較絕緣膜MZ2，MZ5之氮素濃度為小，例如，可作為10~30原子%程度，將此換算為折射率時，為1.5~1.7程度。
之後，於絕緣膜MZ4上形成絕緣膜MZ5。絕緣膜MZ5係由氮化矽膜所成，可使用LPCVD法等而形成者。此時之成膜溫度係例如，可作為600~800℃程度者。
絕緣膜MZ5之膜厚係作為比較薄者為佳，如為2~3nm程度時為特別適合。絕緣膜MZ5之膜厚過薄時，不易形成所期望之能帶結構，而當絕緣膜MZ5之膜厚過厚時，如後述，有絕緣膜MZ之信賴性下降之擔憂。另外，經由氮化矽膜而形成絕緣膜MZ5之情況，係絕緣 膜MZ5之膜厚過厚時，有著電荷加以積蓄於絕緣膜MZ5之虞。因此，將絕緣膜MZ5之膜厚作為最佳化者為佳，具體而言係作為2~3nm程度為佳。
對於絕緣膜MZ5，經由使用與電荷積蓄層之絕緣膜MZ2相同的膜(在此係氮化矽膜)之時，可抑制絕緣膜MZ5之能帶隙之尺寸，經由此，在之後形成閘極電極MG1時，可降低形成於閘極電極MG1與絕緣膜MZ5之間的價電子帶側之能量障壁，例如，可作為1.8eV程度者。
由如此作為而進行步驟S3，在記憶體元件形成範圍中，成為於半導體基板SB(p型阱PW1)上，自下依序加以層積絕緣膜MZ1，絕緣膜MZ2，絕緣膜MZ3，絕緣膜MZ4及絕緣膜MZ5之狀態。即，在記憶體元件形成範圍中，成為於半導體基板SB(p型阱PW1)上，加以形成絕緣膜MZ1與絕緣膜MZ2與絕緣膜MZ3與絕緣膜MZ4與絕緣膜MZ5之層積膜所成之絕緣膜MZ的狀態。
接著，如圖7所示，於半導體基板SB之主面(主面全面)上，即絕緣膜MZ上，作為閘極電極MG1形成用之導電膜，形成矽膜PS(圖3之步驟S4)。
矽膜PS係由多結晶矽膜所成，可使用LPCVD法等而形成者。此時之成膜溫度係例如，可作為600℃程度，成膜用之氣體(來源氣體)係例如，可使用矽烷(SiH4)氣體者。矽膜PS之膜厚係理想為30~200nm、例如可作為100nm程度者。成膜時係將矽膜PS作為非晶形矽膜而形成之後，在之後的熱處理而將非晶形矽膜作為多 結晶矽膜者亦可。矽膜PS係可作為加以導入n型不純物之摻雜多晶矽膜者，但作為其他型態，亦可作為加以導入p型不純物之摻雜多晶矽膜，或者，未意圖性地導入不純物之未摻雜之多晶矽膜者。於矽膜PS導入n型或p型之不純物的情況係在矽膜PS之成膜時或成膜後，可導入n型或p型之不純物者。對於在矽膜PS之成膜時，導入n型或p型之不純物的情況，由含有摻雜氣體(n型或p型不純物添加用的氣體)於矽膜PS之成膜用氣體者，可將加以導入n型或p型不純物之矽膜PS進行成膜者。在矽膜PS之成膜後導入n型或p型之不純物的情況係在將矽膜PS成膜之後，經由離子注入而將n型或p型不純物導入至矽膜PS。此時，對於矽膜PS全體而言進行離子注入，或者將作為離子注入阻止光罩之光阻劑層，形成於矽膜PS上之後，可對於記憶體元件形成範圍之矽膜PS而言進行離子注入者。
接著，如圖8所示，經由使用光微影技術及蝕刻技術而圖案化矽膜PS之時，形成閘極電極MG1(圖3之步驟S5)。此步驟S5之圖案化工程係例如呈以下作為而可進行者。
即，首先，於矽膜PS上，使用光微影法而形成光阻劑圖案(未圖示)。此光阻劑圖案係加以形成於在記憶體元件形成範圍之閘極電極MG1形成預定範圍。之後，作為蝕刻光罩而使用此光阻劑圖案，蝕刻(理想係乾蝕刻)矽膜PS而進行圖案化。之後，除去此光阻劑圖案， 對於圖8係加以顯示此狀態。
由如此作為，在步驟S5加以圖案化矽膜PS，如圖8所示，加以形成由所圖案化之矽膜PS所成之閘極電極MG1。也就是，在記憶體元件形成範圍中，由蝕刻成為閘極電極MG1之部分以外之矽膜PS而加以除去者，加以形成閘極電極MG1。閘極電極MG1係加以形成於絕緣膜MZ上。即，由所圖案化之矽膜PS所成之閘極電極MG1則於p型阱PW1表面上，藉由絕緣膜MZ而加以形成。
接著，如圖9所示，經由蝕刻而除去絕緣膜MZ之中，未由閘極電極MG1所被覆而露出之部分(圖3之步驟S6)。在此步驟S6中，理想係可使用濕蝕刻者。作為蝕刻液，係例如可使用氟酸溶液等。
在步驟S6中，位置於閘極電極MG1下之絕緣膜MZ係未被除去而殘存，成為記憶體元件MC1之閘極絕緣膜。即，殘存於閘極電極MG1下之絕緣膜MZ則成為記憶體元件MC1之閘極絕緣膜(具有電荷積蓄部之閘極絕緣膜)。也就是，在步驟S6，殘存於閘極電極MG1下而介入存在於閘極電極MG1與半導體基板SB(p型阱PW1)之間的絕緣膜MZ則成為記憶體元件MC1之閘極絕緣膜(具有電荷積蓄部之閘極絕緣膜)。
另外，亦有可能經由在步驟S5，圖案化矽膜PS時之乾蝕刻而加以蝕刻未以閘極電極MG1所被覆之部分的絕緣膜MZ之一部份情況。即，亦有可能經由在步驟 S5，圖案化矽膜PS時之乾蝕刻，和步驟S6之蝕刻(理想係濕蝕刻)而加以除去未以閘極電極MG1所被覆之部分的絕緣膜MZ之情況。
然而，為了容易辨識圖面，在圖9中，亦將絕緣膜MZ1與絕緣膜MZ2與絕緣膜MZ3與絕緣膜MZ4與絕緣膜MZ5所成之絕緣膜MZ，單作為絕緣膜MZ而圖示，但實際上，如在圖9中，以點線的圓所圍繞之範圍之擴大圖所示地，絕緣膜MZ係由絕緣膜MZ1與絕緣膜MZ2與絕緣膜MZ3與絕緣膜MZ4與絕緣膜MZ5之層積膜所成。
接著，如圖10所示，經由離子注入法等，於記憶體元件形成範圍的半導體基板SB(p型阱PW1)，形成n-型半導體範圍EX(圖3之步驟S7)。
即，在步驟S7中，於在記憶體元件形成範圍之p型阱PW1的閘極電極MG1兩側範圍，經由離子注入磷(P)或砷(As)等之n型不純物之時，形成n-型半導體範圍EX。對於為了形成此n-型半導體範圍EX之離子注入時，閘極電極MG1則可作為光罩(離子注入阻止光罩)而發揮機能之故，n-型半導體範圍EX係自我整合而加以形成於閘極電極MG1之側壁。隨之，在記憶體元件形成範圍之半導體基板SB(p型阱PW1)中，成為於閘極電極MG1之兩側(在閘極長度方向之兩側)，加以形成n-型半導體範圍EX者。
接著，如圖11所示，於閘極電極MG1之側 壁上，作為側壁絕緣膜，形成絕緣膜所成之側壁墊片SW(圖3之步驟S8)。
步驟S8之側壁墊片SW形成工程係例如，可如以下作為進行者。即，於半導體基板SB之主面全面上，呈被覆閘極電極MG1地，形成側壁墊片SW形成用之絕緣膜。此側壁墊片SW形成用之絕緣膜係例如，由氧化矽膜或氮化矽膜，或者此等之層積膜等所呈，可使用CVD法等而形成者。之後，將此側壁墊片SW形成用之絕緣膜，經由向異性蝕刻技術而進行回蝕(蝕刻，乾蝕刻，向異性蝕刻)。經由此，如圖11所示，於閘極電極MG1之側壁上，選擇性地殘存有側壁墊片SW形成用之絕緣膜，加以形成側壁墊片SW。
接著，經由離子注入法等，於記憶體元件形成範圍的半導體基板SB(p型阱PW1)，形成n+型半導體範圍SD(圖3之步驟S9)。
即，在步驟S9中，於在記憶體元件形成範圍之p型阱PW1的閘極電極MG1及側壁墊片SW兩側範圍，經由離子注入磷(P)或砷(As)等之n型不純物之時，形成n+型半導體範圍SD。對於為了形成此n+型半導體範圍SD之離子注入時，閘極電極MG1與其側壁上之側壁墊片SW則可作為光罩(離子注入阻止光罩)而發揮機能之故，n+型半導體範圍SD係自我整合而加以形成於閘極電極MG1之側壁上之側壁墊片SW的側面。隨之，在記憶體元件形成範圍之半導體基板SB(p型阱PW1)中，成為於閘極 電極MG1與其側壁上之側壁墊片SW所成之構造體之兩側(在閘極長度方向之兩側)，加以形成n+型半導體範圍SD者。n+型半導體範圍SD係不純物濃度則較n-型半導體範圍EX為高，且接合深度為深。
如此作為，經由n-型半導體範圍EX與較此為高不純物濃度之n+型半導體範圍SD，於記憶體元件形成範圍之半導體基板SB(p型阱PW1)，加以形成作為記憶體元件MC1之源極或汲極用之半導體範圍(源極‧汲極範圍)而發揮機能之n型的半導體範圍。
另外，構成閘極電極MG1之矽膜係可由n-型半導體範圍EX形成用之離子注入工程或n+型半導體範圍SD形成用之離子注入工程，加以導入n型之不純物。
接著，進行為了活性化加以導入至源極或汲極用之半導體範圍(n-型半導體範圍EX及n+型半導體範圍SD)等之不純物之熱處理的活性化退火(圖3之步驟S10)。步驟S10之熱處理係例如，以900℃~1100℃之熱處理溫度，可在非活性氣體環境中，更理想係氮素環境中進行者。
如此作為，加以形成記憶體元件MC1。閘極電極MG1則作為記憶體元件MC1之閘極電極而發揮機能，閘極電極MG1下之絕緣膜MZ則作為記憶體元件MC1之閘極絕緣膜而發揮機能。並且，作為記憶體元件MC1之源極或汲極而發揮機能之n型之半導體範圍(不純物擴散層)則經由n+型半導體範圍SD及n-型半導體範圍 EX而加以形成。
接著，經由矽化物(Salicide：Self Aligned Silicide)處理，而形成金屬矽化物層SL。金屬矽化物層SL係可由如以下作為而形成者。
首先，因應必要而進行蝕刻(例如，使用烯氟酸等之濕蝕刻)。經由此，使n+型半導體範圍SD上面(表面)與閘極電極MG1上面清淨化(露出)。此時之蝕刻係可作為除去自然氧化膜程度之輕蝕刻者。之後，如圖12所示，於包含n+型半導體範圍SD及閘極電極MG1之各上面(表面)上之半導體基板SB的主面全面上，呈被覆閘極電極MG1及側壁墊片SW地，形成(堆積)金屬膜ME。金屬膜ME係可作為單體之金屬膜(純金屬膜)或合金膜者，例如鈷(Co)膜、鎳(Ni)膜、或鎳白金合金膜等所成。金屬膜ME係可使用濺鍍法等而形成者。
之後，經由對於半導體基板SB而言施以熱處理之時，使n+型半導體範圍SD及閘極電極MG1之各上層部分(表層部分)，與金屬膜ME加以反應。經由此，如圖13所示，於n+型半導體範圍SD及閘極電極MG1之各上部(上面，表面，上層部)，各加以形成矽與金屬之反應層之金屬矽化物層SL。金屬矽化物層SL係例如，可作為鈷矽化物層(金屬膜ME為鈷膜之情況)，鎳矽化物層(金屬膜ME為鎳膜之情況)，或白金添加鎳矽化物層(金屬膜ME為鎳白金合金膜之情況)者。在此，白金添加鎳矽化物係對應於含有白金之鎳矽化物，即鎳白金矽化物。之後， 除去未反應之金屬膜ME。對於圖13係加以圖示此階段之剖面圖。在除去未反應之金屬膜ME之後，亦可更進行熱處理者。
如此，經由進行所謂矽化物處理之時，可形成金屬矽化物層SL者。經由於n+型半導體範圍SD及閘極電極MG1上部形成金屬矽化物層SL之時，可將源極‧汲極或閘極電極之阻抗(擴散阻抗或接觸阻抗等)作為低阻抗化者。金屬矽化物層SL係如無須，亦可省略其形成。
接著，如圖14所成，於半導體基板SB之主面全面上，呈被覆閘極電極MG1及側壁墊片SW地，作為層間絕緣膜而形成(堆積)絕緣膜(層間絕緣膜)IL1。
絕緣膜IL1係由氧化矽膜之單體膜，或者氮化矽膜與較該氮化矽膜為厚地加以形成於該氮化矽膜之氧化矽膜的層積膜等所成，例如，可使用CVD法等而形成者。絕緣膜IL1之形成後，因應必要而使用CMP(Chemical Mechanical Polishing：化學性機械性研磨)法等而將絕緣膜IL1之上面平坦化。
接著，使用光微影法而將形成於絕緣膜IL1上之光阻膜圖案(未圖示)作為蝕刻光罩，經由乾蝕刻絕緣膜IL1之時，於絕緣膜IL1形成連接孔(開口部，貫通孔)CT。連接孔CT係呈貫通絕緣膜IL1地加以形成。
接著，於連接孔CT內，作為連接用之導電體部，形成鎢(W)等所成之導電性之插塞PG。
對於形成插塞PG，係例如，於包含連接孔 CT之內部(底部及側壁上)之絕緣膜IL1上，形成阻障導體膜。此等阻障導體膜係例如，由鈦膜，氮化鈦膜，或者此等之層積膜所成。之後，於此阻障導體膜上，將鎢膜等所成之主導體膜，呈埋入連接孔CT地形成之後，根據經由CMP法或回蝕法等而除去絕緣膜IL1上不需要之主導體膜及阻障導體膜之時，可形成插塞PG者。然而，為了簡略化圖面，在圖14中係將構成插塞PG之阻障導體膜及主導體膜(鎢膜)作為一體化而顯示。
連接孔CT及埋入於此之插塞PG係加以形成於n+型半導體範圍SD及閘極電極MG1之上部等。在連接孔CT之底部中，加以露出有半導體基板SB之主面的一部分。例如，加以露出有n+型半導體範圍SD(之表面上之金屬矽化物層SL)之一部分，閘極電極MG1(之表面上之金屬矽化物層SL)之一部分等。然而，在圖14中，顯示n+型半導體範圍SD(之表面上之金屬矽化物層SL)之一部分則在連接孔CT底部露出，與埋入其連接孔CT之插塞PG加以電性連接之剖面。
接著，於埋入有插塞PG之絕緣膜IL1上，形成第1層之配線的配線(配線層)M1。對於將配線M1，使用鑲嵌技術(在此係單鑲嵌技術)而形成之情況而進行說明。
首先，如圖15所示，於埋入有插塞PG之絕緣膜IL1上，形成絕緣膜IL2。絕緣膜IL2係亦可以複數之絕緣膜的層積膜而加以形成者。之後，經由將光阻劑圖 案(未圖示)作成蝕刻光罩之乾蝕刻，而於絕緣膜IL2之特定範圍形成配線溝(配線用的溝)之後，於包含配線溝之底部及側壁上之絕緣膜IL2上，形成阻障導體膜。此等阻障導體膜係例如，由氮化鈦膜，鉭膜或氮化鉭膜等所成。之後，經由CVD法或濺鍍法等而於阻障導體膜上形成銅的種子層，更且使用電解電鍍法等而於種子層上形成銅電鍍膜，經由銅電鍍膜而埋入配線溝的內部。之後，經由CMP法而除去配線溝以外之範圍的主導體膜(銅電鍍膜及種子層)與阻障導體膜，形成將埋入於配線溝的銅作為主導電材料之第1層的配線M1。在圖15中，為了圖面的簡略化，配線M1係將阻障導體膜，種子層及銅電鍍膜作為一體化而顯示。
配線M1係藉由插塞PG，與記憶體元件MC1之源極‧汲極範圍(n+型半導體範圍SD)，或記憶體元件MC1之閘極電極MG1等加以電性連接。
之後，經由雙重鑲嵌法等而形成第2層之後的配線，但在此係省略圖示及其說明。另外，配線M1及較此為上層之配線係不限定於鑲嵌配線，而亦可圖案化配線用之導電膜而形成者，例如亦可作為鎢配線或鋁配線等者。
如以上作為，加以製造在本實施形態之半導體裝置。
<分離閘型之記憶體元件>
在上述「單閘型之記憶體元件」的欄中，對於將本實施形態適用於單閘型之記憶體元件的情況做過說明，但在此，對於將本實施形態適用於分離閘型之記憶體元件的情況加以說明。
圖16係本實施形態之半導體裝置之要部剖面圖，加以顯示記憶體之記憶體單元範圍之要部剖面圖。圖17係記憶體元件MC2之等效電路圖。然而，在圖16中，對於絕緣膜IL1，IL2、連接孔CT、插塞PG及配線M1係省略圖示。
如圖16所示，對於半導體基板SB，係加以形成記憶體電晶體及控制電晶體所成之非揮發性記憶體的記憶體元件(記憶元件，記憶體單元)MC2。實際上，對於半導體基板SB，係加以形成複數之記憶體元件MC2為陣列狀。
如圖16及圖17所示，非揮發性記憶體之記憶體元件(記憶體單元)MC2係分離閘型之記憶體元件(記憶體單元)，連接具有控制閘極電極CG之控制電晶體與具有記憶體閘極電極MG2之記憶體電晶體之2個MISFET的構成。
在此，將具備包含電荷積蓄部(電荷積蓄層)之閘極絕緣膜及記憶體閘極電極MG2之MISFET，稱作記憶體電晶體，另外，將具備閘極絕緣膜及控制閘極電極CG之MISFET，稱作控制電晶體。然而，控制電晶體係為記憶體單元選擇用電晶體之故，亦可當作選擇電晶體者。記 憶體電晶體係記憶用電晶體。
於以下，具體地說明記憶體元件MC2之構成。
如圖16所示，非揮發性記憶體之記憶體元件MC2係具有：加以形成於半導體基板SB之p型阱PW2中之源極及汲極用之n型半導體範圍MS，MD，和加以形成於半導體基板SB(p型阱PW2)之上部的控制閘極電極CG，和加以形成於半導體基板SB(p型阱PW2)之上部而與控制閘極電極CG鄰接之記憶體閘極電極MG2。並且，非揮發性記憶體之記憶體元件MC2係更具有：加以形成於控制閘極電極CG及半導體基板SB(p型阱PW2)間的絕緣膜(閘極絕緣膜)GI，和加以形成於記憶體閘極電極MG2及半導體基板SB(p型阱PW2)間與記憶體閘極電極MG2及控制閘極電極CG間的絕緣膜MZ。
控制閘極電極CG及記憶體閘極電極MG2係在於此等之對向側面之間，藉由絕緣膜MZ之狀態，沿著半導體基板SB主面而延伸存在，排列加以配置。控制閘極電極CG及記憶體閘極電極MG2係藉由絕緣膜GI或絕緣膜MZ而加以形成於半導體範圍MD及半導體範圍MS間的半導體基板SB(p型阱PW2)之上部，於半導體範圍MS側，位置有記憶體閘極電極MG2，而於半導體範圍MD側，位置有控制閘極電極CG。但控制閘極電極CG係藉由絕緣膜GI，記憶體閘極電極MG2係藉由絕緣膜MZ而加以形成於半導體基板SB上。控制閘極電極CG與記 憶體閘極電極MG2係於其間介入存在絕緣膜MZ而相互鄰接。
加以形成於控制閘極電極CG與半導體基板SB(p型阱PW2)之間的絕緣膜GI，即控制閘極電極CG下之絕緣膜GI則作為控制電晶體之閘極絕緣膜而發揮機能。絕緣膜GI係例如，可經由氧化矽膜或氧氮化矽膜等而形成者。
在上述圖1及圖2之記憶體元件MC1中，絕緣膜MZ係加以形成於閘極電極MG1與半導體基板SB(p型阱PW1)之間，但在圖16之記憶體元件MC2中，絕緣膜MZ係遍佈於記憶體閘極電極MG2與半導體基板SB(p型阱PW2)之間的範圍，和記憶體閘極電極MG2與控制閘極電極CG之間的範圍之兩範圍而延伸存在。
對於絕緣膜MZ之構成(層積構成)，圖16所示之記憶體元件MC2之情況，亦因與上述圖1及圖2之記憶體元件MC1之情況同樣之故，在此係省略其反覆說明。隨之，與上述圖1及圖2之記憶體元件MC1之情況同樣地，圖16所示之記憶體元件MC2的情況，絕緣膜MZ係亦由絕緣膜MZ1，和加以形成於絕緣膜MZ1上之絕緣膜MZ2，和加以形成於絕緣膜MZ2上之絕緣膜MZ3，和加以形成於絕緣膜MZ3上之絕緣膜MZ4，和加以形成於絕緣膜MZ4上之絕緣膜MZ5之層積膜所成。
記憶體閘極電極MG2與半導體基板SB(p型阱PW2)之間的絕緣膜MZ，即記憶體閘極電極MG2下之 絕緣膜MZ則作為記憶體電晶體之閘極絕緣膜(具有電荷積蓄部於內部之閘極絕緣膜)而發揮機能。絕緣膜MZ係可當作於其內部具有電荷積蓄部(在此係絕緣膜MZ2)之絕緣膜者。然而，記憶體閘極電極MG2與半導體基板SB(p型阱PW2)之間的絕緣膜MZ係作為記憶體電晶體之閘極絕緣膜而發揮機能，但記憶體閘極電極MG2與控制閘極電極CG之間的絕緣膜MZ係作為為了絕緣(電性分離)記憶體閘極電極MG2與控制閘極電極CG之間的絕緣膜而發揮機能。
然而，為了容易辨識圖面，在圖16中，將絕緣膜MZ1與絕緣膜MZ2與絕緣膜MZ3與絕緣膜MZ4與絕緣膜MZ5之層積膜所成之絕緣膜MZ，單作為絕緣膜MZ而圖示。實際上，如在圖16中以點線的圓所圍繞之範圍的擴大圖所示，絕緣膜MZ係由絕緣膜MZ1與絕緣膜MZ2與絕緣膜MZ3與絕緣膜MZ4與絕緣膜MZ5之層積膜所成。
控制閘極電極CG係由導電膜所成，例如，如n型多晶矽膜(導入n型不純物之多結晶矽膜，摻雜多晶矽膜)之矽膜所成。具體而言，控制閘極電極CG係加以圖案化之矽膜所成。
記憶體閘極電極MG2係由導電膜所成，例如，如n型多晶矽膜(導入n型不純物之多結晶矽膜，摻雜多晶矽膜)之矽膜所成。構成記憶體閘極電極MG2之矽膜係可作為加以導入n型不純物之摻雜多晶矽膜者，但作 為其他形態，亦可作為加以導入p型不純物之摻雜多晶矽膜，或者，未意圖性地導入不純物之未摻雜之多晶矽膜者。記憶體閘極電極MG2係於控制閘極電極CG之一方的側壁上藉由絕緣膜MZ而加以形成為側壁墊片狀。
半導體範圍MS及半導體範圍MD係為源極或汲極用之半導體範圍。即，半導體範圍MS係作為源極範圍或汲極範圍之一方而發揮機能之半導體範圍，而半導體範圍MD係作為源極範圍或汲極範圍之另一方而發揮機能之半導體範圍。在此，半導體範圍MS係作為源極範圍而發揮機能之半導體範圍，而半導體範圍MD係作為汲極範圍而發揮機能之半導體範圍。半導體範圍MS，MD係由導入有n型之不純物之半導體範圍所成，各具備LDD構造。即，源極用之半導體範圍MS係具有：n-型半導體範圍EX1(外延範圍)，和具有較n-型半導體範圍EX1為高之不純物濃度之n+型半導體範圍SD1(源極範圍)。另外，汲極用之半導體範圍MD係具有：n-型半導體範圍EX2(外延範圍)，和具有較n-型半導體範圍EX2為高之不純物濃度之n+型半導體範圍SD2(汲極範圍)。
半導體範圍MS係源極或汲極用之半導體範圍，加以形成於記憶體閘極電極MG2與鄰接於閘極長度方向(記憶體閘極電極MG2之閘極長度方向)之位置的半導體基板SB。另外，半導體範圍MD係源極或汲極用之半導體範圍，加以形成於控制閘極電極CG與鄰接於閘極長度方向(控制閘極電極CG之閘極長度方向)之位置的半 導體基板SB。
對於記憶體閘極電極MG2及控制閘極電極CG之未相互鄰接側之側壁上，係加以形成有絕緣體(絕緣膜)所成之側壁墊片SW。
源極部之n-型半導體範圍EX1係對於記憶體閘極電極MG2而言加以自我整合性地形成，而n+型半導體範圍SD1對於記憶體閘極電極MG2之側壁上的側壁墊片SW而言加以自我整合性地形成。因此，在所製造之半導體裝置中，低濃度之n-型半導體範圍EX1係加以形成於記憶體閘極電極MG2之側壁上之側壁墊片SW下方，而高濃度之n+型半導體範圍SD1係加以形成於低濃度之n-型半導體範圍EX1之外側。隨之，低濃度之n-型半導體範圍EX1係呈鄰接於記憶體電晶體之通道範圍地加以形成，而高濃度之n+型半導體範圍SD1係鄰接於低濃度之n-型半導體範圍EX1，呈從記憶體電晶體之通道範圍僅n-型半導體範圍EX1的部分隔離地加以形成。
汲極部之n-型半導體範圍EX2係對於控制閘極電極CG而言加以自我整合性地形成，而n+型半導體範圍SD2係對於控制閘極電極CG之側壁上的側壁墊片SW而言加以自我整合性地形成。因此，在所製造之半導體裝置中，低濃度之n-型半導體範圍EX2係加以形成於控制閘極電極CG之側壁上之側壁墊片SW下方，而高濃度之n+型半導體範圍SD2係加以形成於低濃度之n-型半導體範圍EX2之外側。隨之，低濃度之n-型半導體範圍EX2係 呈鄰接於控制電晶體之通道範圍地加以形成，而高濃度之n+型半導體範圍SD2係鄰接於低濃度之n-型半導體範圍EX2，呈從控制電晶體之通道範圍僅n-型半導體範圍EX2的部分隔離地加以形成。
對於記憶體閘極電極MG2下之絕緣膜MZ下方係形成有記憶體電晶體之通道範圍，而對於控制閘極電極CG下方之絕緣膜GI下方係形成有控制電晶體之通道範圍。
對於n+型半導體範圍SD1，SD2之上部與記憶體閘極電極MG2之上部與控制閘極電極CG之上部，經由矽化物技術等，而加以形成金屬矽化物層SL。金屬矽化物層SL係如無須，亦可省略其形成。另外，形成金屬矽化物層SL於n+型半導體範圍SD1，SD2之上部的另一方面，於記憶體閘極電極MG2與控制閘極電極CG之中的一方或雙方之上部，亦有可能未形成金屬矽化物層SL之情況。
另外，在圖16中係雖省略圖示，但如後述之圖31，對於半導體基板SB上，係呈被覆控制閘極電極CG，記憶體閘極電極MG2及側壁墊片SW地，作為層間絕緣膜而加以形成絕緣膜IL1。並且，對於絕緣膜IL1係加以形成連接孔CT，而於連接孔CT內埋入有插塞PG。對於埋入有插塞PG之絕緣膜IL1上，加以形成有絕緣膜IL2及配線M1。
接著，對於非揮發性之記憶體元件MC2的動 作例，參照圖18加以說明。
圖18係顯示在「寫入」、「消除」及「讀出」時，對於選擇記憶體單元之各部位之電壓的施加條件的一例表。對於圖18的表，係加以顯示在各「寫入」、「消除」及「讀出」時，施加於如圖16及圖17所示之記憶體單元(選擇記憶體單元)之各部位的電壓(Vd，Vcg，Vmg，Vs，Vb)。在此，電壓Vmg係施加於記憶體閘極電極MG2之電壓Vmg。另外，電壓Vs係施加於半導體範圍MS(源極範圍)之電壓Vs。另外，電壓Vcg係施加於控制閘極電極CG之電壓Vcg。另外，電壓Vd施加於半導體範圍MD(汲極範圍)之電壓Vd。另外，集極電壓Vb係加以施加於p型阱PW2之集極電壓Vb。然而，圖18的表所示者係電壓之施加條件之最佳的一例，而並非限定於此者，而可因應必要而做種種變更。另外，在本實施形態中，將對於記憶體電晶體之絕緣膜MZ中的電荷積蓄部(在此係絕緣膜MZ2)之電子的注入，定義為「寫入」，而將電洞(hole：電洞)之注入，定義為「消除」。
寫入方式係稱作所謂SSI(Source Side Injection：源極側注入)方式，可適合使用以經由源極側注入之熱電子注入而進行寫入之方式(熱電子注入寫入方式)。
在SSI方式之寫入中，例如將圖18之「寫入」的欄所示之電壓，施加於進行寫入之選擇記憶體單元之各部位，由注入電子於選擇記憶體單元之絕緣膜MZ中 之電荷積蓄層(在此係絕緣膜MZ2)者而進行寫入。此時，熱電子係在2個閘極電極(記憶體閘極電極MG2及控制閘極電極CG)間下之通道範圍(源極，汲極間)產生，再加以注入熱電子於記憶體閘極電極MG2下之絕緣膜MZ中的電荷積蓄層(在此係絕緣膜MZ2)。因此，在SSI方式中，加以注入電子於絕緣膜MZ之控制閘極電極CG側。所注入的熱電子(電子)係由絕緣膜MZ之電荷積蓄層(在此係絕緣膜MZ2)之捕集位準所捕獲，其結果，記憶體電晶體之臨界值電壓則上升。即，記憶體電晶體係成為寫入狀態。
消除方式係可適合地使用經由稱作所謂FN方式，FN(Fowler Nordheim)穿隧而進行消除之消除方式(穿隧消除方式)者。
在FN方式之消除中，例如將圖18之「消除」的欄所示之電壓(Vmg為正電圧，Vd，Vcg，Vs，Vb為零伏特)，施加於進行消除之選擇記憶體單元之各部位，在選擇記憶體單元中，由從記憶體閘極電極MG2，使電洞(電洞)進行穿隧，而注入至絕緣膜MZ中的電荷積蓄層(在此係絕緣膜MZ2)者而進行消除。此時，電洞係從記憶體閘極電極MG2，經由FN穿隧(FN穿隧效果)而穿隧絕緣膜MZ5，MZ4，MZ3而加以注入至絕緣膜MZ中，由絕緣膜MZ中之電荷積蓄層(在此係絕緣膜MZ2)之捕集位準所捕獲，其結果，記憶體電晶體之臨界值電壓則下降(成為消除狀態)。
對於讀出時，例如，將如圖18之的表之「讀 出」的欄所示之電壓，施加於進行讀出之選擇記憶體單元之各部位。由將施加於讀出時之記憶體閘極電極MG2之電壓Vmg，作為在寫入狀態之記憶體電晶體之臨界值電壓與在消除狀態之記憶體電晶體之臨界值電壓之間的值者，可判別寫入狀態與消除狀態者。
另外，作為消除方式，亦有經由稱作所謂BTBT方式之根據BTBT(Band-To-Band Tunneling：能帶間穿隧現象)之熱電洞注入而進行消除之消除方式(熱電洞注入消除方式)。在BTBT方式之消除中，經由將根據BTBT(Band-To-Band Tunneling)而產生之電洞(電洞)，從半導體基板(SB)側注入至絕緣膜MZ中之電荷積蓄層(在此係絕緣膜MZ2)之時而進行消除。
但在本實施形態中，作為消除方式，並非BTBT方式(BTBT消除方式)，而使用FN方式(穿隧消除方式)者為佳。FN方式(穿隧消除方式)則較BTBT方式(BTBT消除方式)，消除時之消耗電流(消費電力)為少的完成。在本實施形態中，作為消除方式，由使用FN方式(穿隧消除方式)者，由經由(經由穿隧)從記憶體閘極電極MG2注入電洞於絕緣膜MZ之絕緣膜MZ2而進行選擇記憶體單元之消除者，可降低消除時之消耗電流(消費電力)者。
接著，對於具備圖16及圖17所示之非揮發性之記憶體元件MC2之半導體裝置的製造方法，參照圖19~圖31加以說明。圖19及圖20係顯示本實施形態之半 導體裝置之製造工程之一部分的處理流程圖。圖21~圖31係本實施形態之半導體裝置之製造工程中的要部剖面圖。
如圖21所示，首先，準備與上述圖21情況同樣之半導體基板SB(圖19之步驟S21)。之後，於半導體基板SB主面，形成規定活性範圍之元件分離範圍(未圖示)。
接著，如圖22所示，於記憶體單元形成範圍的半導體基板SB，形成p型阱PW2(圖19之步驟S22)。p型阱PW2係可經由離子注入法而形成者，從半導體基板SB之主面，遍佈於特定之深度而加以形成。
接著，經由稀釋氟酸洗淨等而清淨化半導體基板SB(p型阱PW2)之表面之後，於半導體基板SB之主面(p型阱PW2之表面)，形成控制電晶體之閘極絕緣膜用之絕緣膜GI(圖19之步驟S23)。之後，於半導體基板SB之主面(主面全面)上，即絕緣膜GI上，作為控制閘極電極CG形成用之導電體膜而形成(堆積)矽膜PS1之後，經由使用光微影法及乾蝕刻法而圖案化此矽膜PS1之時，形成所圖案化之矽膜PS1所成之控制閘極電極CG(圖19之步驟S24)。
矽膜PS1係由多結晶矽膜(多晶矽膜)所成，可使用CVD法等而形成，但成膜時係亦可將矽膜PS1作為非晶形矽膜而形成之後，以之後的熱處理而將非晶形矽膜作為多結晶矽膜者。矽膜PS1係加以導入n型不純物而作為低阻抗率。矽膜PS1係在成膜時之階段中作為未摻雜之 矽膜，於成膜後，可以離子注入而導入不純物者。因此，控制閘極電極CG係經由n型之摻雜多晶矽膜而加以形成。
在形成記憶體單元之範圍中，以控制閘極電極CG所被覆之部分以外之絕緣膜GI(即，成為閘極絕緣膜之部分以外之絕緣膜GI)係可經由在矽膜PS1之圖案化工程進行之乾蝕刻，或在其乾蝕刻後進行濕蝕刻之時而加以除去。
接著，進行洗淨處理，清淨化處理半導體基板SB主面之後，如圖23所示，於半導體基板SB主面全面，即，於半導體基板SB主面(表面)上與控制閘極電極CG表面(上面及側面)上，形成記憶體電晶體之閘極絕緣膜用之絕緣膜MZ(圖19之步驟S25)。
然而，為了容易辨識圖面，在圖23中，將絕緣膜MZ1與絕緣膜MZ2與絕緣膜MZ3與絕緣膜MZ4與絕緣膜MZ5之層積膜所成之絕緣膜MZ，單作為絕緣膜MZ而圖示。實際上，如在圖23中以點線的圓所圍繞之範圍的擴大圖所示，絕緣膜MZ係由絕緣膜MZ1與絕緣膜MZ2與絕緣膜MZ3與絕緣膜MZ4與絕緣膜MZ5之層積膜所成。
圖23之絕緣膜MZ形成工程(步驟S25)係因基本上係與上述圖6之絕緣膜MZ形成工程(上述步驟S3)相同之故，在此係省略其反覆之說明。但，圖23(步驟S25)之情況係不僅半導體基板SB主面(表面)上，對於控 制閘極電極CG表面(上面及側面)上，亦加以形成有絕緣膜MZ的點，則與上述圖6(步驟S3)之情況不同。
接著，如圖24所示，於半導體基板SB之主面(主面全面)上，即絕緣膜MZ上，呈被覆控制閘極電極CG地，作為記憶體閘極電極MG2形成用之導電膜，形成(堆積)矽膜PS2(圖19之步驟S26)。
矽膜PS2係由多結晶矽膜所成，可使用CVD法等而形成者。成膜時係將矽膜PS2作為非晶形矽膜而形成之後，在之後的熱處理而將非晶形矽膜作為多結晶矽膜者亦可。
記憶體閘極電極MG2由導電膜所成，例如，由如n型多晶矽膜之矽膜PS2所成。矽膜PS2係可作為加以導入n型不純物之摻雜多晶矽膜者，但作為其他型態，亦可作為加以導入p型不純物之摻雜多晶矽膜，或者，未意圖性地導入不純物之未摻雜之多晶矽膜者。導入n型或p型之不純物於矽膜PS2之情況係亦可以矽膜PS2之成膜後之離子注入，導入n型或p型不純物至矽膜PS2者，但在矽膜PS2之成膜時，亦可導入n型或p型不純物於矽膜PS2者。
接著，經由向異性蝕刻技術，而回蝕(蝕刻，乾蝕刻，向異性蝕刻)矽膜PS2(圖19之步驟S27)。
在步驟S27之回蝕工程中，經由向異性蝕刻而僅矽膜PS2的堆積膜厚部分回蝕矽膜PS2之時，於控制閘極電極CG之雙方的側壁上，(藉由絕緣膜MZ)殘留矽膜 PS2成側壁墊片狀，而除去其他範圍之矽膜PS2。經由此，如圖25所示，控制閘極電極CG雙方之側壁之中，經由於一方之側壁上，藉由絕緣膜MZ而殘存成側壁墊片狀之矽膜PS2，加以形成記憶體閘極電極MG2，另外，經由於另一方之側壁上藉由絕緣膜MZ而殘存為側壁墊片狀之矽膜PS2，加以形成矽側壁PS2a。記憶體閘極電極MG2係於絕緣膜MZ上，呈藉由絕緣膜MZ而與控制閘極電極CG鄰接地加以形成。進行矽膜PS2之回蝕工程而形成記憶體閘極電極MG2及矽墊片PS2a時，加以露出未由記憶體閘極電極MG2及矽墊片PS2a所被覆之範圍之絕緣膜MZ。
接著，使用光微影技術，將被覆有記憶體閘極電極MG2，且呈露出有矽墊片PS2a之光阻劑圖案(未圖示)，形成於半導體基板SB之後，經由將此光阻劑圖案作成蝕刻光罩之乾蝕刻，而除去矽墊片PS2a(圖20之步驟S28)。之後，除去此光阻劑圖案，對於圖26係加以顯示此階段。經由此蝕刻工程，如圖26所示地，加以除去矽墊片PS2a，但記憶體閘極電極MG2係因由光阻劑圖案所被覆之故，未被蝕刻而殘存。
接著，如圖27所示，經由蝕刻(例如，濕蝕刻)而除去絕緣膜MZ之中，未由記憶體閘極電極MG2所被覆而露出之部分(圖20之步驟S29)。此時，位置於記憶體閘極電極MG2下與記憶體閘極電極MG2及控制閘極電極CG之間的絕緣膜MZ係未被除去而殘存，其他範圍之 絕緣膜MZ係被除去。如從圖27了解到，遍佈於記憶體閘極電極MG2與半導體基板SB(p型阱PW2)之間的範圍，和記憶體閘極電極MG2與控制閘極電極CG之間的範圍之兩範圍，絕緣膜MZ則連續性地延伸存在。
接著，由使用離子注入法等而將n型不純物，將控制閘極電極CG及記憶體閘極電極MG2作為光罩(離子注入阻止光罩)而使用，導入至半導體基板SB(p型阱PW2)者，如圖28所示，形成n-型半導體範圍(不純物擴散層)EX1，EX2(圖20之步驟S30)。
此時，n-型半導體範圍EX1係自我整合加以形成於記憶體閘極電極MG2之側壁(與藉由絕緣膜MZ而鄰接於控制閘極電極CG側相反側的側壁)。另外，n-型半導體範圍EX2係自我整合加以形成於控制閘極電極CG之側壁(與藉由絕緣膜MZ而鄰接於記憶體閘極電極MG2側相反側的側壁)。n-型半導體範圍EX1與n-型半導體範圍EX2係可由相同之離子注入工程而形成者，但亦可由不同之離子注入工程而形成者。
接著，如圖29所示，於控制閘極電極CG及記憶體閘極電極MG2之側壁(與藉由絕緣膜MZ而相互鄰接側相反側之側壁)上，作為側壁絕緣膜，而形成絕緣膜所成之側壁絕緣墊片SW(圖20之步驟S31)。側壁墊片SW係例如，於半導體基板SB之主面全面上，呈被覆控制閘極電極CG及記憶體閘極電極MG2地，形成側壁墊片SW形成用的絕緣膜之後，可將此絕緣膜，經由向異性 蝕刻技術而蝕刻之時而形成者。側壁墊片SW係加以形成於控制閘極電極CG之側壁之中，與藉由絕緣膜MZ而鄰接於記憶體閘極電極MG2側之側壁相反側之側壁上，和記憶體閘極電極MG2之側壁之中，與藉由絕緣膜MZ而鄰接於控制閘極電極CG側之側壁相反側之側壁上。
接著，由使用離子注入法等而將n型不純物，將控制閘極電極CG及記憶體閘極電極MG2與此等側壁上之側壁墊片SW作為光罩(離子注入阻止光罩)而使用，導入至半導體基板SB(p型阱PW2)者，形成n+型半導體範圍SD1，SD2(圖20之步驟S32)。
此時，n+型半導體範圍SD1係自我整合而加以形成於記憶體閘極電極MG2之側壁上的側壁墊片SW，而n+型半導體範圍SD2係自我整合而加以形成於控制閘極電極CG之側壁上的側壁墊片SW。經由此，形成有LDD構造。n+型半導體範圍SD1與n+型半導體範圍SD2係可由相同之離子注入工程而形成者，但亦可由不同之離子注入工程而形成者。
由如此作為，經由n-型半導體範圍EX1與較此為高不純物濃度之n+型半導體範圍SD1，加以形成作為記憶體電晶體之源極範圍而發揮機能之n型之半導體範圍MS，而經由n-型半導體範圍EX2與較此為高不純物濃度之n+型半導體範圍SD2，加以形成作為控制電晶體之汲極範圍而發揮機能之n型之半導體範圍MD。
接著，進行為了活性化加以導入至源極或汲 極用之半導體範圍(n-型半導體範圍EX1，EX2及n+型半導體範圍SD1，SD2)等之不純物之熱處理的活性化退火(圖20之步驟S33)。
如此作為，加以形成非揮發性記憶體之記憶體元件MC2。
接著，經由如參照上述圖12及圖13而說明之矽化物處理之時，如圖30所示，形成金屬矽化物層SL。金屬矽化物層SL係可形成於n+型半導體範圍SD1，SD2，控制閘極電極CG及記憶體閘極電極MG2之上部，經由此，可將源極，汲極或各閘極電極(CG，MG2)之阻抗，作為低阻抗化者。
之後的工程係圖31之情況亦基本上，係與上述圖14及圖15之情況相同。
接著，如圖31所示，於半導體基板SB之主面全面上，呈被覆控制閘極電極CG，記憶體閘極電極MG2及側壁墊片SW地，作為層間絕緣膜而形成絕緣膜IL1。絕緣膜IL1之形成後，因應必要而使用CMP法等而將絕緣膜IL1之上面平坦化。之後，使用光微影技術及乾蝕刻技術，形成連接孔CT於絕緣膜IL1之後，於連接孔CT內形成導電性之插塞PG。之後，於埋入有插塞PG之絕緣膜IL1上，形成絕緣膜IL2之後，形成配線溝於此絕緣膜IL2後，形成配線M1於配線溝內。
之後，經由雙重鑲嵌法等而形成第2層之後的配線，但在此係省略圖示及其說明。另外，配線M1及 較此為上層之配線係不限定於鑲嵌配線，而亦可圖案化配線用之導電體膜而形成者，例如亦可作為鎢配線或鋁配線等者。
<關於能帶結構>
接著，對於記憶體元件MC1，MC2之能帶結構，參照圖面加以說明。
圖32係顯示記憶體元件MC1，MC2之能帶結構的說明圖。對於圖32係加以顯示在沿著上述圖2之A-A線的位置之能帶結構，但在上述圖16之B-B線的位置之能帶結構亦與圖32相同。即，圖32係在上述圖2之記憶體元件MC1或上述圖16之記憶體元件MC2中，將由半導體基板SB與閘極電極(閘極電極MG1或記憶體閘極電極MG2)所夾持之絕緣膜MZ，在橫切於厚度方向(絕緣膜MZ之厚度方向)的位置之能帶圖。圖32之橫向則對應於厚度方向之位置，圖32之縱向則對應於能量。
在上述圖1及圖2之記憶體元件MC1中，於半導體基板SB上，藉由閘極絕緣膜用之絕緣膜MZ，加以形成閘極電極MG1，在上述圖16之記憶體元件MC2中，於半導體基板SB上，藉由閘極絕緣膜用之絕緣膜MZ，加以形成記憶體閘極電極MG2。記憶體元件MC1與記憶體元件MC2任一中，此絕緣膜MZ係由具有絕緣膜MZ1，和加以形成於絕緣膜MZ1上之絕緣膜MZ2，和加以形成於絕緣膜MZ2上之絕緣膜MZ3，和加以形成於絕 緣膜MZ3上之絕緣膜MZ4，和加以形成於絕緣膜MZ4上之絕緣膜MZ5之層積絕緣膜所成。構成絕緣膜MZ之絕緣膜MZ1，MZ2，MZ3、MZ4、MZ5之中，絕緣膜MZ2係具有電荷積蓄機能之絕緣膜。
自圖32之能帶結構了解到，絕緣膜MZ1及絕緣膜MZ3之各能帶隙係較絕緣膜MZ2之能帶隙為大。換言之，絕緣膜MZ2之能帶隙係較絕緣膜MZ1及絕緣膜MZ3之各能帶隙為小。經由此，可使電荷保持於作為電荷積蓄層之絕緣膜MZ2，而夾持絕緣膜MZ2的絕緣膜MZ3與絕緣膜MZ1則可各作為電荷方塊層(或電荷封閉層)而發揮機能者。
絕緣膜MZ4之能帶隙係較絕緣膜MZ3之能帶隙為小，且絕緣膜MZ5之能帶隙係較絕緣膜MZ4之能帶隙為小。換言之，絕緣膜MZ3之能帶隙係較絕緣膜MZ4之能帶隙為大，且絕緣膜MZ4之能帶隙係較絕緣膜MZ5之能帶隙為大。
對於作為絕緣膜MZ2而使用氮化矽膜，且作為絕緣膜MZ3而使用氧化矽膜之情況，加以形成於絕緣膜MZ2與絕緣膜MZ3之間的價電子帶側之能量障壁係例如，成為2.5~2.9eV程度。另外，對於作為絕緣膜MZ5而使用氮化矽膜，且作為閘極電極(MG1，MG2)而使用矽膜之情況，加以形成於絕緣膜MZ5與閘極電極(MG1，MG2)之間的價電子帶側之能量障壁係例如，成為1.8eV程度。
圖33係顯示在消除動作時之記憶體元件 MC1，MC2之能帶結構的說明圖。於圖32同樣，在圖33中，亦加以顯示在沿著上述圖2之A-A線或上述圖16之B-B線的位置之能帶結構。
消除動作時係經由作為消除電壓而施加正的電位(電壓)於閘極電極(MG1，MG2)之時，閘極電極(MG1，MG2)的電位則成為較半導體基板SB(p型阱PW1，PW2)的電位為高，經由此，加以形成如圖33之能帶結構。此情況，經由FN穿隧，從閘極電極(MG1，MG2)，電洞(電洞)HL則穿隧絕緣膜MZ5，MZ4，MZ3而加以注入至絕緣膜MZ中，由絕緣膜MZ中的電荷積蓄層之絕緣膜MZ2的補集位準所捕獲。將此時之電洞HL之注入方向，在圖33中，以箭頭YG1而顯示。另外，消除動作時係閘極電極(MG1，MG2)之電位則從較半導體基板SB(p型阱PW1，PW2)的電位為高之情況，不僅從閘極電極(MG1，MG2)，電洞(電洞)HL則加以注入至絕緣膜MZ中，而可從半導體基板SB，電子(電子)EL則加以注入至絕緣膜MZ中。將此時之電子EL之注入方向，在圖33中，以箭頭YG2而顯示。但對於消除動作時，從閘極電極(MG1，MG2)加以注入至絕緣膜MZ中之電洞HL的量則由作為呈較從半導體基板SB加以注入至絕緣膜MZ中之電子EL的量為多者，使從閘極電極(MG1，MG2)加以注入至絕緣膜MZ中之電洞HL，由絕緣膜MZ2之捕集位準所捕獲，可將記憶體元件(MC1，MC2)作為成消除狀態者。在消除動作時中，從閘極電極(MG1，MG2)加以注入 至絕緣膜MZ中之電洞HL的量則成為較從半導體基板SB加以注入至絕緣膜MZ中之電子EL的量為多之情況係例如，可經由調整構成絕緣膜MZ之各絕緣膜MZ1，MZ2，MZ3，MZ4，MZ5之膜厚，或消除電壓的值之時而實現。
圖34係顯示在寫入狀態(寫入後之電荷保持狀態)之記憶體元件MC1，MC2之能帶結構之說明圖。於圖32同樣，在圖34中，亦加以顯示在沿著上述圖2之A-A線或上述圖16之B-B線的位置之能帶結構。
在寫入狀態(寫入後之電荷保持狀態)中，由絕緣膜MZ中之電荷積蓄層之絕緣膜MZ2之捕集位準，加以捕獲電子(電子)EL，加以形成如圖34之能帶結構。對於在進行消除動作為止而為了保持寫入狀態，由絕緣膜MZ2所捕獲之電子EL則作為呈穿過於閘極電極(MG1，MG2)側或半導體基板SB(p型阱PW1，PW2)側者為佳。為此，將絕緣膜MZ1，MZ3之各能帶隙作為較絕緣膜MZ2之能帶隙為大，經由此，作為呈於絕緣膜MZ3與絕緣膜MZ2之間，加以形成能量障壁，且於絕緣膜MZ1與絕緣膜MZ2之間，加以形成能量障壁。
<關於檢討例>
圖35係顯示本發明者所檢討之第1檢討例之記憶體元件MC101之部分擴大剖面圖，加以顯示相當於上述圖2之範圍。另外，圖36係在沿著圖35所示之C-C線的位置之能帶結構圖，相當於上述圖32之構成。
如圖35所示，在第1檢討例之記憶體元件MC101中，於半導體基板SB上，藉由相當於上述絕緣膜MZ之絕緣膜MZ100，加以形成相當於上述閘極電極MG1之閘極電極MG101。
圖35所示之第1檢討例之記憶體元件MC101則與本實施形態之上述記憶體元件MC1不同處係閘極絕緣膜(絕緣膜MZ，MZ100)之層積構造。即，第1檢討例情況之記憶體元件用之閘極絕緣膜的絕緣膜MZ100的層積構造，係與在本實施形態之記憶體元件用之閘極絕緣膜的絕緣膜MZ的層積構造係為不同。
即，圖35及圖36所示之第1檢討例之情況，記憶體元件用之閘極絕緣膜的絕緣膜MZ100係由絕緣膜MZ101，和絕緣膜MZ101上之絕緣膜MZ102，和絕緣膜MZ102上之絕緣膜MZ103之層積膜所成。絕緣膜MZ102則作為電荷積蓄層而發揮機能之絕緣膜(捕集性絕緣膜)。即，第1檢討例之情況，記憶體元件用之閘極絕緣膜的絕緣膜MZ100係為3層構造，具有將作為電荷積蓄層而發揮機能之絕緣膜MZ102，由絕緣膜MZ101與絕緣膜MZ103而夾持之構造。絕緣膜MZ101及絕緣膜MZ103之各能帶隙係較絕緣膜MZ102之能帶隙為大。經由此，絕緣膜MZ102係可作為電荷積蓄層而發揮機能，而夾持絕緣膜MZ102的絕緣膜MZ103與絕緣膜MZ101則可各作為電荷方塊層(或電荷封閉層)而發揮機能者。為了實現此能帶隙之關係，作為絕緣膜MZ101係採用氧化矽 膜，而作為絕緣膜MZ102係採用氮化矽膜，作為絕緣膜MZ103係採用氧化矽膜。
但本發明者係檢討在記憶體元件(MC1，MC2，MC101)之消除動作時，經由從記憶體元件用之閘極電極(MG1，MG2，MG101)，注入電荷(在此係電洞)於閘極絕緣膜(MZ，MZ100)中之電荷積蓄層(MZ2，MZ102)之時，而將記憶體元件(MC1，MC2，MC101)作為消除動作者。在此，上述閘極電極MG1、記憶體閘極電極MG2及閘極電極MG101與後述之閘極電極MG201係各對應於記憶體元件用之閘極電極。
即，本發明者係檢討經由FN穿隧而從閘極電極(MG1，MG2，MG101)，注入電荷(在此係電洞)於閘極絕緣膜(MZ，MZ100)中之電荷積蓄層(MZ2，MZ102)之時，進行記憶體元件(MC1，MC2，MC101)之消除動作者。但此消除方式之情況，如閘極電極側之電荷方塊層之能量障壁為高，不易在消除動作時，從閘極電極(MG1，MG2，MG101)，通過閘極電極側之電荷方塊層而注入電荷(在此係電洞)於電荷積蓄層。此係當閘極電極側之電荷方塊層之能量障壁為高時，在其電荷方塊層之電荷(在此係電洞)的穿隧機率則下降，而穿隧其電荷方塊層之電荷(在此係電洞)的數量則變少之故。在此，閘極電極側之電荷方塊層係在具有電荷積蓄機能之閘極絕緣膜中，夾持電荷積蓄層之電荷方塊層之中，位置於閘極電極側之電荷方塊層者。圖35所示之第1檢討例之記憶體元件MC101的 情況係絕緣膜MZ103則對應於閘極電極側之電荷方塊層。
因此，在消除動作時從閘極電極注入電荷於電荷積蓄層之觀點中，閘極電極側之電荷方塊層之能量障壁係為低者為佳，隨之，閘極電極側之電荷方塊層之能帶隙係為小者為佳。
但，在使記憶體元件之電荷保持性(保持特性)提升之觀點中，閘極電極側之電荷方塊層之能量障壁係為高者為佳，隨之，閘極電極側之電荷方塊層之能帶隙係為大者為佳。此係當閘極電極側之電荷方塊層之能量障壁為低時，因保持於電荷積蓄層之電荷則成為容易穿過於閘極電極側之現象，而記憶體元件之電荷保持性(保持特性)則下降之故。
因此，圖35所示之第1檢討例之記憶體元件MC101之情況，係使記憶體元件之消除特性的提升與保持特性之提升並存情況係為困難。即，對於閘極電極側之電荷方塊層的絕緣膜MZ103，作為經由氧化矽膜而構成等而加大能帶隙時，記憶體元件MC101的保持特性係雖提升，但從閘極電極MG101不易注入電荷(在此係電洞)於電荷積蓄層之絕緣膜MZ102之故而消除特性則變低。另一方面，對於閘極電極側之電荷方塊層的絕緣膜MZ103，作為經由氧氮化矽膜而構成等而縮小能帶隙時，從閘極電極MG101變為容易注入電荷(在此係電洞)於電荷積蓄層之絕緣膜MZ102之故，消除特性係雖提升，但記憶體元 件MC101的保持特性係變低。因此，考慮圖37及圖38所示之第2檢討例之記憶體元件MC201。
圖37係顯示本發明者所檢討之第2檢討例之記憶體元件MC201之部分擴大剖面圖，加以顯示相當於上述圖2之範圍。另外，圖38係在沿著圖37所示之D-D線的位置之能帶結構圖，相當於上述圖32之構成。
如圖37所示，在第2檢討例之記憶體元件MC201中，於半導體基板SB上，藉由相當於上述絕緣膜MZ之絕緣膜MZ200，加以形成相當於上述閘極電極MG1之閘極電極MG201。
圖37所示之第2檢討例之記憶體元件MC201則與本實施形態之上述記憶體元件MC1不同處係閘極絕緣膜(絕緣膜MZ，MZ200)之層積構造。即，第2檢討例情況之記憶體元件用之閘極絕緣膜的絕緣膜MZ200的層積構造，係與在本實施形態之記憶體元件用之閘極絕緣膜的絕緣膜MZ的層積構造係為不同。
即，圖37及圖38所示之第2檢討例之情況，記憶體元件用之閘極絕緣膜的絕緣膜MZ200係由絕緣膜MZ201，和絕緣膜MZ201上之絕緣膜MZ202，和絕緣膜MZ202上之絕緣膜MZ203，和絕緣膜MZ203上之絕緣膜MZ204之層積膜所成。絕緣膜MZ202則作為電荷積蓄層而發揮機能之絕緣膜(捕集性絕緣膜)。即，第2檢討例之情況，記憶體元件用之閘極絕緣膜的絕緣膜MZ200係為4層構造，具有將作為電荷積蓄層而發揮機能之絕緣 膜MZ202，由絕緣膜MZ201與絕緣膜MZ203，MZ204而夾持之構造。絕緣膜MZ201及絕緣膜MZ203之各能帶隙係較絕緣膜MZ202之能帶隙為大。經由此，絕緣膜MZ202係可作為電荷積蓄層而發揮機能，而夾持絕緣膜MZ202的絕緣膜MZ203與絕緣膜MZ201則可各作為電荷方塊層(或電荷封閉層)而發揮機能者。另外，絕緣膜MZ204之能帶隙係較絕緣膜MZ203之能帶隙為小。為了實現此能帶隙之關係，作為絕緣膜MZ201係採用氧化矽膜，而作為絕緣膜MZ202係採用氮化矽膜，作為絕緣膜MZ203係採用氧化矽膜，作為絕緣膜MZ204係採用氮化矽膜。
圖37及圖38所示之第2檢討例之情況，於作為電荷積蓄層而發揮機能之絕緣膜MZ202與閘極電極MG201之間，介入存在有絕緣膜MZ203與絕緣膜MZ204之層積膜LM200，而位置於電荷積蓄層(MZ202)側之絕緣膜MZ203的能帶隙則成為較位置於閘極電極MG201側之絕緣膜MZ204的能帶隙為大。換言之，位置於閘極電極MG201側之絕緣膜MZ204的能帶隙則成為較位置於電荷積蓄層(MZ202)側之絕緣膜MZ203的能帶隙為小。
因此，圖37及圖38所示之第2檢討例之情況，由可加大鄰接於作為電荷積蓄層而發揮機能之絕緣膜MZ202之絕緣膜MZ203的能帶隙者，可使記憶體元件之保持特性提升之同時，由可減小鄰接於閘極電極MG201之絕緣膜MZ204的能帶隙者，可使消除特性提升。即， 比較第1檢討例與第2檢討例之情況，在絕緣膜MZ103與絕緣膜MZ203，能帶隙之尺寸如為相同，保持特性係對於在第1檢討例與第2檢討例為略同等之情況而言，可將絕緣膜MZ204之能帶隙作為較絕緣膜MZ103之能帶隙為小之部分，消除特性係第2檢討例則成為較第1檢討例為良好。
但如根據本發明之檢討，圖37及圖38所示之第2檢討例之情況，了解到伴隨著縮小絕緣膜MZ204的能帶隙，而半導體裝置之信賴性則有降低之虞。
在圖37及圖38所示之第2檢討例中，於作為電荷積蓄層而發揮機能之絕緣膜MZ202與閘極電極MG201之間，介入存在有絕緣膜MZ203與絕緣膜MZ204之層積膜LM200，但此層積膜LM200的厚度係必須確保某種程度之厚度。其理由係如以下者。
對於為了進行經由從閘極電極MG201對於電荷積蓄層(MZ202)之電荷(在此係電洞)的注入之消除動作，必須施加消除用的電壓於閘極電極MG201與半導體基板SB之間。此消除用的電壓係不僅從閘極電極MG201對於電荷積蓄層(MZ202)之電荷(在此係電洞)的注入，而亦有產生從半導體基板SB對於電荷積蓄層(MZ202)之電荷(在此係電子)的注入之可能性。然而，經由消除用的電壓，可從閘極電極MG201注入於電荷積蓄層(MZ202)之電荷(在此係電洞)的極性，和可從半導體基板SB入於電荷積蓄層(MZ202)之電荷(在此係電子)的極性係互相相反。 因此，對於為了準確地進行消除動作，係在消除動作時，必須促進從閘極電極MG201對於電荷積蓄層(MZ202)之電荷(在此係電洞)的注入同時，抑制從半導體基板SB對於電荷積蓄層(MZ202)之電荷(在此係電子)的注入。對於在消除動作時促進從閘極電極MG201對於電荷積蓄層(MZ202)之電荷(在此係電洞)的注入，係在消除動作時，必須加大施加於介入存在於電荷積蓄層(MZ202)與閘極電極MG201之間的層積膜LM200之電位差。另一方面，對在消除動作時抑制從半導體基板SB對於電荷積蓄層(MZ202)之電荷(在此係電子)的注入，係在消除動作時，必須縮小施加於介入存在於閘極電極MG201與半導體基板SB之間的絕緣膜MZ201之電位差。因此，在消除動作時，必須某種程度加大施加於層積膜LM200之電位差，而某種程度縮小施加於絕緣膜MZ201之電位差，但為此，係必須某種程度加厚層積膜LM200的厚度。
即，在消除動作時施加特定的電壓於閘極電極MG201與半導體基板SB之間時，加以施加於電荷積蓄層(MZ202)與半導體基板SB之間的絕緣膜MZ201之電位差，和加以施加於電荷積蓄層(MZ202)與閘極電極MG201之間的層積膜LM200之電位差係成為依存於各厚度。例如，在消除動作時，施加於閘極電極MG201與半導體基板SB之間的消除用之電壓係為一定，且絕緣膜MZ201及絕緣膜MZ202之各厚度亦為一定，但假定改變層積膜LM200厚度之情況。此情況，當比較層積膜LM200之厚 度為薄的情況與厚的情況時，較層積膜LM200之厚度為薄的情況為厚之情況者，則加以施加於絕緣膜MZ201之電位差係變小，且加以施加於層積膜LM200之電位差係變大。換言之，當比較層積膜LM200之厚度為薄的情況與厚的情況時，較層積膜LM200之厚度為厚的情況為薄之情況者，則加以施加於絕緣膜MZ201之電位差係變大，且加以施加於層積膜LM200之電位差係變小。
也就是，層積膜LM200之厚度成為薄的情況係連結為在消除動作時，加以施加於絕緣膜MZ201之電位差則變大，且加以施加於層積膜LM200之電位差係變小之情況，但此係如上述，對於消除動作係不利地作用。因此，必須某種程度確保層積膜LM200之厚度，經由此，可在消除動作時，縮小加以施加於絕緣膜MZ201之電位差，且增大加以施加於層積膜LM200之電位差者。經由此，在消除動作時，可促進從閘極電極MG201對於電荷積蓄層(MZ202)之電荷(在此係電洞)的注入同時，抑制從半導體基板SB對於電荷積蓄層(MZ202)之電荷(在此係電子)的注入者。
但在圖37及圖38所示之第2檢討例中，對於為了加厚層積膜LM200之厚度，係必須加厚絕緣膜MZ203之厚度，或者加厚絕緣膜MZ204之厚度。但加厚鄰接於電荷積蓄層(MZ202)且能帶隙為大之絕緣膜MZ203之厚度情況係在消除時，呈使能帶隙為大之絕緣膜MZ203之穿隧機率降低地作用之故，而有阻礙從閘極電極 MG201對於電荷積蓄層(MZ202)之電荷(在此係電洞)的注入，而使消除特性降低之虞。例如，招致消除速度之下降。雖為如此，但加厚絕緣膜MZ204之厚度情況係有招致閘極絕緣膜之絕緣膜MZ200之信賴性下降之虞。
即，在消除動作時，從半導體基板SB加以注入電荷(在此係電子)於絕緣膜MZ200時，其電子之一部分係即使作為由電荷積蓄層(MZ202)所捕獲，其電子之相當的部分係穿過電荷積蓄層(MZ202)而移動至閘極電極MG201側。在消除動作時，從半導體基板SB加以注入而移動在絕緣膜MZ200中的電子係經由施加於閘極電極MG201與半導體基板SB之間的電位差而得到能量之故，伴隨著移動在絕緣膜MZ200中而接近於閘極電極MG201，電子所具有之能量則變大。並且，在消除動作時，從半導體基板SB加以注入，在絕緣膜MZ200中移動至閘極電極MG201側之電子所具有之能量則成為較存在有其電子之絕緣膜的能帶隙為大時，在其絕緣膜中，電子‧電洞對則產生，而所產生之電洞(電洞)則切斷絕緣膜中的晶格(原子的結合)，產生引起絕緣膜的破壞或劣化之現象。因此，為了確保層積膜LM200的厚度，當加厚能帶隙為小之絕緣膜MZ204之厚度時，在消除動作時，從半導體基板SB加以注入，在絕緣膜MZ200中移動至閘極電極MG201側之電子則成為容易在厚的絕緣膜MZ204中，使電子‧電洞對產生，而有切斷絕緣膜MZ204之晶格，而絕緣膜MZ200之信賴性降低之擔憂。如加大絕緣膜 MZ204之能帶隙，可改善如此之擔憂，但加大絕緣膜MZ204之能帶隙之情況係連結加高加以形成於閘極電極MG201與絕緣膜MZ204之間之能量障壁(價電子帶側之能量障壁)。加以形成於閘極電極MG201與絕緣膜MZ204之間之能量障壁(價電子帶側之能量障壁)為高之情況係在消除動作時，呈不易從記閘極電極MG201對於電荷積蓄層(MZ202)注入電荷(在此係電洞)地作用之故，而連結消除特性之下降。
<關於主要之特徵與效果>
本實施形態之半導體裝置係具有：半導體基板SB，加以形成於半導體基板SB上之記憶體元件(MC1，MC2)用之閘極絕緣膜的絕緣膜MZ，和加以形成於絕緣膜MZ上之記憶體元件(MC1，MC2)用之閘極電極(MG1，MG2)。絕緣膜MZ係具有：絕緣膜MZ1(第1絕緣膜)，和絕緣膜MZ1上之絕緣膜MZ2(第2絕緣膜)，和絕緣膜MZ2上之絕緣膜MZ3(第3絕緣膜)，和絕緣膜MZ3上之絕緣膜MZ4(第4絕緣膜)，和絕緣膜MZ4上之絕緣膜MZ5(第5絕緣膜)，絕緣膜MZ2係具有電荷積蓄機能之絕緣膜。並且，絕緣膜MZ1及絕緣膜MZ3之各能帶隙係較絕緣膜MZ2之能帶隙為大，而絕緣膜MZ4之能帶隙係較絕緣膜MZ3之能帶隙為小，絕緣膜MZ5之能帶隙係較絕緣膜MZ4之能帶隙為小。此情況係在上述圖1及圖2之記憶體元件MC1與上述圖16之記憶體元件MC2為共 通。即，上述圖1及圖2之記憶體元件MC1之情況係於半導體基板SB上，藉由記憶體元件MC1用之閘極絕緣膜的絕緣膜MZ，加以形成記憶體元件MC1用之閘極電極MG1，而上述圖16之記憶體元件MC2之情況係於半導體基板SB上，藉由記憶體元件MC2用之閘極絕緣膜的絕緣膜MZ，加以形成記憶體元件MC2用之記憶體閘極電極MG2。
本實施形態之半導體裝置係具有非揮發性之記憶體元件的半導體裝置。即，本實施形態之半導體裝置係具有記憶體元件，其記憶體元件之閘極絕緣膜(在此係絕緣膜MZ)係包含具有電荷積蓄機能之絕緣膜(在此係絕緣膜MZ2)。經由積蓄或保持電荷於具有此電荷積蓄機能之絕緣膜之時，可記憶資訊。另外，經由將具有電荷積蓄機能之絕緣膜MZ2，以具有較絕緣膜MZ2之能帶隙為大之絕緣膜MZ1與絕緣膜MZ3而夾持之時，絕緣膜MZ2係可作為電荷積蓄層而發揮機能，而夾持絕緣膜MZ2之絕緣膜MZ3與絕緣膜MZ1係可各作為電荷方塊層(或電荷封閉層)而發揮機能者。
本實施形態之主要特徵之中之一係於具有電荷積蓄機能之絕緣膜MZ2與閘極電極(MG1，MG2)之間，介入存在有具有絕緣膜MZ3與其上方之絕緣膜MZ4與其上方之絕緣膜MZ5之層積膜LM，而絕緣膜MZ4之能帶隙係較絕緣膜MZ3之能帶隙為小，絕緣膜MZ5之能帶隙係較絕緣膜MZ4之能帶隙為小。即，絕緣膜MZ3與絕緣 膜MZ4與絕緣膜MZ5係從絕緣膜MZ2側朝向於閘極電極(MG1，MG2)側，依序加以層積，且依此順序，能帶隙之尺寸則變小。
因此，絕緣膜MZ3之能帶隙係較絕緣膜MZ4及絕緣膜MZ5之各能帶隙為大，且絕緣膜MZ5之能帶隙係較絕緣膜MZ3及絕緣膜MZ4之各能帶隙為小。因此，由加大鄰接於作為電荷積蓄層而發揮機能之絕緣膜MZ2的絕緣膜MZ3之能帶隙者，可使記憶體元件(MC1，MC2)之電荷保持特性(保持特性)提升的同時，由縮小鄰接於閘極電極(MG1，MG2)之絕緣膜MZ5的能帶隙者，可使消除特性提升。
即，自於具有電荷積蓄機能之絕緣膜MZ2與閘極電極(MG1，MG2)之間，使絕緣膜MZ3與絕緣膜MZ4與絕緣膜MZ5之層積膜LM介入存在，最貢獻於電荷保持特性者係鄰接於電荷積蓄層之絕緣膜MZ2之絕緣膜MZ3之情況，將絕緣膜MZ3之能帶隙作為較絕緣膜MZ4，MZ5之各能帶隙為大，而使電荷保持特性提升。也就是，對於使電荷保持特性提升，係提高加以形成於具有電荷積蓄機能之絕緣膜MZ2與層積膜LM之界面的能量障壁者則特別有效，但此係可由加大鄰接於絕緣膜MZ2之絕緣膜MZ3的能帶隙者而達成。並且，對於在消除動作時，為了容易從閘極電極(MG1，MG2)注入電荷(在此係電洞)於絕緣膜MZ中，係從縮小鄰接於閘極電極(MG1，MG2)之絕緣膜MZ5的能帶隙者則最有效之情況，將絕緣 膜MZ5之能帶隙作為較絕緣膜MZ3，MZ4之各能帶隙為小，而使消除特性提升。也就是，對於在消除動作時，為了容易從閘極電極(MG1，MG2)注入電荷(電洞)於絕緣膜MZ中，係降低加以形成於閘極電極(MG1，MG2)與絕緣膜MZ之界面的能量障壁(價電子帶側之能量障壁)者則特別有效，但此係可由縮小鄰接於閘極電極(MG1，MG2)之絕緣膜MZ5之能帶隙者而達成。經由此，可使電荷保持特性(保持特性)之提升，和提升消除特性並存者。
即，介入存在於電荷積蓄層(MZ2，MZ102，MZ202)與閘極電極(MG1，MG2，MG101，MG201)之間，且鄰接於其電荷積蓄層之絕緣膜(MZ3，MZ103，MZ203)之能帶隙為小時，容易產生保持於電荷積蓄層之電荷則穿過於閘極電極側之現象，而電荷保持特性則下降。另外，介入存在於電荷積蓄層(MZ2，MZ102，MZ202)與閘極電極(MG1，MG2，MG101，MG201)之間，且鄰接於其閘極電極之絕緣膜(MZ5，MZ103，MZ204)之能帶隙為大時，在消除動作時，容易從其閘極電極注入電荷(在此係電洞)於閘極絕緣膜(MZ，MZ100，MZ200)側。因此，在本實施形態中，將介入存在於具有電荷積蓄機能之絕緣膜MZ2與閘極電極(MG1，MG2)之間的絕緣膜MZ3，MZ4，MZ5之中，鄰接於絕緣膜MZ2之絕緣膜MZ3的能帶隙作為最大，使電荷保持特性提升，將鄰接於閘極電極(MG1，MG2)之絕緣膜MZ5之能帶隙作為最小，使消除特性提升。
更且，在本實施形態中，於鄰接於具有電荷積蓄機能之絕緣膜MZ2之絕緣膜MZ3，和鄰接於閘極電極(MG1，MG2)之絕緣膜MZ5之間，使絕緣膜MZ4介入存在，將此絕緣膜MZ4之能帶隙作為較絕緣膜MZ3之能帶隙為小，且作為較絕緣膜MZ5之能帶隙為大。經由此，可使閘極絕緣膜之絕緣膜MZ的信賴性提升者，其理由係如以下者。
即，於具有電荷積蓄機能之絕緣膜MZ2與閘極電極(MG1，MG2)之間，介入存在有絕緣膜MZ3與絕緣膜MZ4與絕緣膜MZ5之層積膜LM，但此層積膜LM的厚度係必須確保某種程度之厚度。其理由係在上述圖37及圖38之第2檢討例做過說明，與有必要某種程度確保層積膜LM200之厚度者為同樣。即，亦在上述圖37及圖38之第2檢討例做過說明地，層積膜LM之厚度係變薄情況，係連結在消除動作時，加以施加於絕緣膜MZ1之電位差則變大，且加以施加於層積膜LM之電位差則變小者。此係在消除動作時，呈抑制從閘極電極(MG1，MG2)側對於絕緣膜MZ之電荷(在此係電洞)的注入，而促進從半導體基板SB側對於絕緣膜MZ側之電荷(在此係電子)的注入地作用之故，而對於消除動作係不利地作用。然而，經由消除用的電壓，可從閘極電極(MG1，MG2)注入於電荷積蓄層之絕緣膜MZ2之電荷(在此係電洞)的極性，和可從半導體基板SB注入於電荷積蓄層之絕緣膜MZ2之電荷(在此係電子)的極性係互相相反。
因此，必須某種程度確保層積膜LM之厚度，經由此，可在消除動作時，縮小加以施加於絕緣膜MZ1之電位差，且增大加以施加於層積膜LM之電位差者。
但與本實施形態不同，未設置絕緣膜MZ4，而經由加厚鄰接於電荷積蓄層(MZ2)且能帶隙為大之絕緣膜MZ3的厚度而確保層積膜LM之厚度情況，係阻礙從閘極電極(MG1，MG2)對於電荷積蓄層(MZ2)之電荷(在此係電洞)的注入，而有使消除特性降低之虞。雖為如此，但與本實施形態不同，未設置絕緣膜MZ4，而經由加厚鄰接於閘極電極(MG1，MG2)且能帶隙為小之絕緣膜MZ5的厚度而確保層積膜LM之厚度情況，係有招致閘極絕緣膜之絕緣膜MZ的信賴性下降之虞。在此，與本實施形態不同，未設置絕緣膜MZ4之情況係相當於上述圖37及圖38所示之第2檢討例。
即，與本實施形態不同，未設置絕緣膜MZ4，而經由加厚鄰接於電荷積蓄層(MZ2)且能帶隙為大之絕緣膜MZ3的厚度而確保層積膜LM之厚度情況，係在上述圖37及圖38之第2檢討例中，相當於經由加厚絕緣膜MZ203之厚度之時而確保層積膜LM200的厚度情況。此情況，亦如在上述圖37及圖38之第2檢討例所說明地，鄰接於電荷積蓄層(MZ202，MZ2)且能帶隙為大之絕緣膜(MZ203，MZ3)之穿隧機率變低之故，而成為從閘極電極(MG201，MG1，MG2)不易加以注入電荷(在此係電 洞)於電荷積蓄層(MZ202，MZ2)，而有消除特性下降之虞。例如，招致消除速度之下降。
另外，與本實施形態不同，未設置絕緣膜MZ4，而經由加厚鄰接於閘極電極(MG1，MG2)且能帶隙為小之絕緣膜MZ5的厚度而確保層積膜LM之厚度情況，係在上述圖37及圖38所示之第2檢討例中，相當於經由加厚絕緣膜MZ204之厚度之時而確保層積膜LM200的厚度情況。此情況，亦如在上述圖37及圖38之第2檢討例所說明地，在消除動作時，從半導體基板SB所注入，在閘極絕緣膜(MZ200，MZ)中移動至閘極電極(MG201，MG1，MG2)側之電子則經由較其電子存在之絕緣膜之能帶隙為大之能量之時，成為容易在此絕緣膜中，電子‧電洞對則產生。此時所產生之電洞則切斷絕緣膜中之晶格(原子之結合)，而有使閘極絕緣膜(MZ200，MZ)信賴性降低之擔憂。
對此，在本實施形態中，於絕緣膜MZ3與絕緣膜MZ5之間，使絕緣膜MZ4介入存在，而此絕緣膜MZ4之能帶隙係較絕緣膜MZ3之能帶隙為小，且較絕緣膜MZ5之能帶隙為大。即，於鄰接於電荷積蓄層(MZ2)且能帶隙為大之絕緣膜MZ3，與鄰接於閘極電極(MG1，MG2)且能帶隙為小之絕緣膜MZ5之間，配置較絕緣膜MZ3之能帶隙為小且較絕緣膜MZ5之能帶隙為大之能帶隙的絕緣膜MZ4。
比較於未設置絕緣膜MZ4於絕緣膜MZ3與絕 緣膜MZ5之間的情況，於絕緣膜MZ3與絕緣膜MZ5之間設置絕緣膜MZ4之情況，係僅絕緣膜MZ4之厚度部分，可加厚介入存在於電荷積蓄層(MZ2)與閘極電極(MG1，MG2)之間的層積膜LM之厚度者。因此，經由設置絕緣膜MZ4於絕緣膜MZ3與絕緣膜MZ5之間之時，即使未加厚絕緣膜MZ3與絕緣膜MZ5之各厚度，亦可取得層積膜LM之厚度者。由經由設置絕緣膜MZ4而取得層積膜LM之厚度者，在消除動作時，可縮小施加於絕緣膜MZ1之電位差，且施加於層積膜LM之電位差者。經由此，在消除動作時，可促進從閘極電極(MG1、MG2)對於絕緣膜MZ2(電荷積蓄層)之電荷(在此係電洞)的注入同時，抑制從半導體基板SB對於絕緣膜MZ2(電荷積蓄層)之電荷(在此係電子)的注入者。隨之，可使記憶體元件(MC1，MC2)之消除特性提升者。
在本實施形態中，經由設置絕緣膜MZ4而可得到層積膜LM之厚度之故，在確保層積膜LM之厚度同時，可抑制絕緣膜MZ3與絕緣膜MZ5之各厚度者。並且，可將絕緣膜MZ4之能帶隙，較絕緣膜MZ3之能帶隙為小之部分，在消除動作時，容易從閘極電極(MG1，MG2)注入電荷(在此係電洞)於絕緣膜MZ2(電荷積蓄層)者。經由此，例如，可使消除速度提升者。另外，將絕緣膜MZ4之能帶隙，較絕緣膜MZ5之能帶隙為大之部分，在消除動作時，從半導體基板SB所注入，在閘極絕緣膜(絕緣膜MZ)中，移動至閘極電極(MG1、MG2)側之電子則 不易產生電子‧電洞對之故，而可抑制或防止因電子‧電洞對之產生引起而加以切斷閘極絕緣膜中之晶格(原子之結合)的現象者。
即，由設置絕緣膜MZ4於絕緣膜MZ3與絕緣膜MZ5之間，將此絕緣膜MZ4之能帶隙作為較絕緣膜MZ5之能帶隙為大者，抑制在絕緣膜MZ中之電子‧電洞對之產生，而由作為較絕緣膜MZ3之能帶隙為小者，提高從消除動作時之閘極電極(MG1、MG2)側對於絕緣膜MZ2之電荷(在此係電洞)之穿隧機率。經由此，可提高閘極絕緣膜之信賴性同時，可謀求消除特性之提升者。隨之，可使具有使用絕緣膜MZ之記憶體元件(MC1，MC2)之半導體裝置的信賴性提升者。另外，可使具有使用絕緣膜MZ之記憶體元件(MC1，MC2)之半導體裝置的性能提升者。
如此，在本實施形態中，係於具有電荷積蓄機能之絕緣膜MZ2與閘極電極(MG1，MG2)之間，介入存在有具有絕緣膜MZ3與絕緣膜MZ4與絕緣膜MZ5之層積膜LM之同時，而將絕緣膜MZ4之能帶隙作為較絕緣膜MZ3之能帶隙為小，將絕緣膜MZ5之能帶隙作為較絕緣膜MZ4之能帶隙為小。經由於鄰接於具有電荷積蓄機能之絕緣膜MZ2的位置，配置能帶隙為大之絕緣膜MZ3之時，可使電荷保持特性(保持特性)提升者。另外，經由於鄰接於閘極電極(MG1，MG2)之位置，配置能帶隙為小之絕緣膜MZ5之時，成為在消除動作時容易從閘極電極 (MG1，MG2)側注入電荷(在此係電洞)於絕緣膜MZ側，而可使消除特性提升者。並且，由將層積膜LM之中間層的絕緣膜MZ4之能帶隙，作為較絕緣膜MZ3之能帶隙為小，且較絕緣膜MZ5之能帶隙為大者，在消除動作時，可防止從閘極電極(MG1，MG2)注入至絕緣膜MZ2之電荷的穿隧機率之降低同時，抑制或防止在絕緣膜MZ中之電子‧電洞對之產生，而防止絕緣膜MZ之劣化者。經由此，可使具有使用絕緣膜MZ之記憶體元件(MC1，MC2)之半導體裝置的性能提升者。另外，可使具有使用絕緣膜MZ之記憶體元件(MC1，MC2)之半導體裝置的信賴性提升者。
如此，在本實施形態中，對於作為記憶體元件(MC1，MC2)之閘極絕緣膜而發揮機能之絕緣膜MZ的層積構造，進行能帶結構，經由此等，使具有記憶體元件(MC1，MC2)之半導體裝置之性能或信賴性提升。
另外，在本實施形態中，上述之能帶隙之關係呈成立地，對於各絕緣膜MZ1，MZ2，MZ3，MZ4，MZ5，使用如以下之材料。
即，絕緣膜MZ1係由氧化矽膜或氧氮化矽膜所成，絕緣膜MZ2係由氮化矽膜所成，絕緣膜MZ3，MZ4，MZ5係由各作為構成元素而含有氧(O)與氮素(N)之中至少一方和矽(Si)的膜所成。並且，絕緣膜MZ4的氮素(N)濃度係較絕緣膜MZ3的氮(N)濃度為大，而絕緣膜MZ5的氮(N)濃度係較絕緣膜MZ4的氮(N)濃度為大。
在此，氮化矽膜之能帶隙係較氧氮化矽膜的能帶隙為小，而氧氮化矽膜之能帶隙係較氧化矽膜的能帶隙為小。並且，氧氮化矽膜之能帶隙係其氧氮化矽膜之氮素(N)濃度越大，而變越小。因此，高氮素濃度之氧氮化矽膜之能帶隙係成為較低氮素濃度之氧氮化矽膜的能帶隙為低。然而，提及於某個膜之氮素(N)濃度之情況，以原子%而表示在此膜之氮素(N)的濃度(含有率)者，但對應於此膜之氮素(N)濃度。例如，氮素(N)濃度為30原子%之氧氮化矽膜係成為氮素(N)濃度則較氮素(N)濃度為20原子%之氧氮化矽膜為大(高)者。
另外，絕緣膜MZ4之氮素濃度係較絕緣膜MZ3的氮素濃度為大，而絕緣膜MZ5之氮素濃度係較絕緣膜MZ4之氮素濃度為大，但當以另外的表現而稱此時，在絕緣膜MZ4之氮素(N)的組成比係較在絕緣膜MZ3之氮素(N)的組成比為大，而在絕緣膜MZ5之氮素(N)的組成比係較在絕緣膜MZ4之氮素(N)的組成比為大。又以另外的表現稱之時，絕緣膜MZ4的鉭氮素(N)含有率係較絕緣膜MZ3的氮(N)含有率為大，而絕緣膜MZ5的氮(N)含有率係較絕緣膜MZ4的氮(N)含有率為大。
在本實施形態中，將絕緣膜MZ3，MZ4，MZ5，各作為構成元素而包含氧(O)與氮素(N)之中之少一方與矽(Si)的膜而形成之同時，將絕緣膜MZ4的氮素(N)濃度，作為較絕緣膜MZ3之氮素(N)濃度為大，將絕緣膜MZ5的氮素(N)濃度，作為較絕緣膜MZ4之氮素(N)濃度 為大。由此，可將絕緣膜MZ4之能帶隙作為較絕緣膜MZ3之能帶隙為小，而將絕緣膜MZ5之能帶隙作為較絕緣膜MZ4之能帶隙為小。另外，經由氧化矽膜或氧氮化矽膜而形成絕緣膜MZ1，而經由氮化矽膜而形成絕緣膜MZ2，將絕緣膜MZ3作為構成元素而包含氧(O)與氮素(N)之中之至少一方與矽(Si)的膜而形成之時，可將絕緣膜MZ1及絕緣膜MZ3之各能帶隙，作為較絕緣膜MZ2之能帶隙為大者。由實現如此之能帶隙之關係者，可得到如上述之效果者。
另外，在本實施形態中，將絕緣膜MZ3，MZ4，MZ5，各作為構成元素而包含氧(O)與氮素(N)之中之少一方與矽(Si)的膜而形成，將絕緣膜MZ4的氮素(N)濃度，作為較絕緣膜MZ3之氮素(N)濃度為大，將絕緣膜MZ5的氮素(N)濃度，作為較絕緣膜MZ4之氮素(N)濃度為大。氧化矽膜與氧氮化矽膜與氮化矽膜係均相當於「作為構成元素而包含氧(O)與氮素(N)之中之少一方與矽(Si)的膜」。因此，經由氧氮化矽膜而形成絕緣膜MZ3與絕緣膜MZ4雙方之同時，將絕緣膜MZ4之氮素(N)濃度作為較絕緣膜MZ3之氮素(N)濃度為大之情況亦可容許，經由此，可將絕緣膜MZ4之能帶隙作為較絕緣膜MZ3之能帶隙為小者。另外，經由氧氮化矽膜而形成絕緣膜MZ4與絕緣膜MZ5雙方之同時，將絕緣膜MZ5之氮素(N)濃度作為較絕緣膜MZ4之氮素(N)濃度為大之情況亦可容許，經由此，可將絕緣膜MZ5之能帶隙作為較絕緣膜MZ4之能 帶隙為小者。
但對於為了盡可能使電荷保持特性提升，係盡可能加大鄰接於具有電荷積蓄機能之絕緣膜MZ2之絕緣膜MZ3的能帶隙者為佳，另外，對於為了在消除動作時，容易從閘極電極(MG1，MG2)注入電荷於絕緣膜MZ中，係盡可能縮小鄰接於閘極電極之絕緣膜MZ5之能帶隙者為佳。因此，絕緣膜MZ3係由氧化矽膜所成者為更佳，絕緣膜MZ4係由氧氮化矽膜所成者則更佳，而絕緣膜MZ5係由氮化矽膜所成者更佳。此係經由氧化矽膜而形成絕緣膜MZ3之情況則較經由氧氮化矽膜而形成絕緣膜MZ3，可加大絕緣膜MZ3之能帶隙者，另外，經由氮化矽膜而形成絕緣膜MZ5之情況則較經由氧氮化矽膜而形成絕緣膜MZ5，可縮小絕緣膜MZ5之能帶隙者之故。
在此，於圖39而示顯示構成絕緣膜MZ之各絕緣膜MZ1，MZ2，MZ3，MZ4，MZ5之氮素(N)濃度分布之一例的圖表。圖39之圖表之橫軸係對應於絕緣膜MZ之厚度方向之位置，而圖39之圖表之縱軸係對應於氮素(N)濃度。圖39之圖表係對應於經由氧化矽膜而形成絕緣膜MZ1，而經由氮化矽膜而形成絕緣膜MZ2，經由氧化矽膜而形成絕緣膜MZ3，經由氧氮化矽膜而形成絕緣膜MZ4，經由氮化矽膜而形成絕緣膜MZ5之情況。
經由氧氮化矽膜而形成絕緣膜MZ1之情況係在圖39之圖表中，絕緣膜MZ1氮素濃度係較零為大，且較絕緣膜MZ2之氮素濃度為小。另外，經由氧氮化矽膜 而形成絕緣膜MZ3之情況係在圖39之圖表中，絕緣膜MZ3氮素濃度係較零為大，且較絕緣膜MZ4之氮素濃度為小。另外，經由氧氮化矽膜而形成絕緣膜MZ5之情況係在圖39之圖表中，絕緣膜MZ5氮素濃度係絕緣膜MZ4之氮素濃度為大，且較絕緣膜MZ2之氮素濃度為小。無論如何，在圖39之圖表中，絕緣膜MZ2之氮素濃度則較各絕緣膜MZ1，MZ3為大，且絕緣膜MZ4之氮素濃度則較絕緣膜MZ3之氮素濃度為大，且絕緣膜MZ5之氮素濃度則較絕緣膜MZ4之氮素濃度為大之關係則被維持。作為絕緣膜MZ5之最佳的氮素濃度係例如，可例示40原子%以上(40~57原子%程度)。另外，作為絕緣膜MZ4之最佳的氮素濃度，係例如可例示10~30原子%程度。
另外，如圖39之圖表，經由各氮化矽膜而形成絕緣膜MZ2，MZ5之情況係其氮化矽膜之組成如為Si3N4，其氮化矽膜之氮素濃度係為約57原子%。但氮化矽膜之組成比則有可能從化學計量法的Si3N4偏移，此情況係氮化矽膜之氮素濃度係成為從約57原子%偏移的值。另外，有可能構成絕緣膜MZ2之氮化矽膜之組成比，和構成絕緣膜MZ5之氮化矽膜之組成比為不同之情況。
對於在消除動作時，容易從閘極電極(MG1，MG2)注入電荷於絕緣膜MZ中，係儘可能縮小鄰接於閘極電極之絕緣膜MZ5之能帶隙者為佳。因此，絕緣膜MZ5之能帶隙係與具有電荷積蓄機能之絕緣膜MZ2的能 帶隙相同，或較具有電荷積蓄機能之絕緣膜MZ2能帶隙為小者為更佳。經由此，在消除動作時，可更容易從閘極電極(MG1，MG2)注入電荷於絕緣膜MZ中者。另外，如將絕緣膜MZ5，經由與絕緣膜MZ2同種的材料而形成，例如，對於經由氮化矽膜而形成絕緣膜MZ2之情況，如絕緣膜MZ5亦經由氮化矽膜而形成時，可將絕緣膜MZ5的能帶隙，作為與具有電荷積蓄機能之絕緣膜MZ2之能帶隙相同，或較此為小者。
然而，經由氮化矽膜而形成絕緣膜MZ2與絕緣膜MZ5之雙方之情況，係由將在構成絕緣膜MZ5之氮化矽膜之矽(Si)的組成比，作為較構成絕緣膜MZ2之氮化矽膜之矽(Si)的組成比為大者，可將絕緣膜MZ5之能帶隙，作為較具有電荷積蓄機能之絕緣膜MZ2的能帶隙為低者。經由此，可將絕緣膜MZ5之能帶隙作為更小之故，而在消除動作時，成為可更從閘極電極(MG1，MG2)注入電荷於絕緣膜MZ中者。
在此，以另外的表現而稱為「將在構成絕緣膜MZ5之氮化矽膜的矽的組成比，作為較在構成絕緣膜MZ2之氮化矽膜之矽的組成比為大」情況時，成為如以下。即，將構成絕緣膜MZ5之氮化矽膜的矽(Si)的濃度(原子%表記)，作為較在構成絕緣膜MZ2之氮化矽膜之矽(Si)的濃度(原子%表記)為大。又在另外的表現所稱時，將構成絕緣膜MZ5之矽膜的氮化矽膜的組成表示為SixNy時之x/(x+y)的值，作為較構成絕緣膜MZ2之氮化矽膜的 組成表示為SixNy時之x/(x+y)的值為大。
另外，上述圖37及圖38所示之第2檢討例的情況，假定對於鄰接於閘極電極MG201之絕緣膜MZ204，使用氮化矽膜之情況。此情況，對於絕緣膜MZ204使用氮化矽膜之情況係在縮小絕緣膜MZ204的能帶隙上中為有效，但氮化矽膜係具有補集位準。因此，當加厚由氮化矽膜所成之絕緣膜MZ204的厚度時，在消除動作時，從閘極電極MG201加以注入至絕緣膜MZ200之電荷(在此係電洞)則在到達至欲作為電荷積蓄層而發揮機能之絕緣膜MZ202之前，容易由絕緣膜MZ204所捕獲，而成為有不易進行消除動作之虞。即，對於絕緣膜MZ204使用氮化矽膜之情況係加厚由氮化矽膜所成之絕緣膜MZ204者，係加上於因如上述之電子‧電洞對之產生引起之閘極絕緣膜(絕緣膜MZ200)之信賴性之下降，亦產生來自閘極電極MG201之電荷則由氮化矽膜所成之絕緣膜MZ204所捕獲引起之消除特性之劣化的問題。但如上述，層積膜LM200之厚度係有必要作為某種程度確保之故，取代薄化由氮化矽膜所成之絕緣膜MZ204之厚度而加厚絕緣膜MZ203之厚度時，在消除時，呈使能帶隙為大之絕緣膜MZ203之穿隧機率降低地作用之故，而有使消除特性降低之虞。
對此，在本實施形態中，如上述，於絕緣膜MZ3與絕緣膜MZ5之間使絕緣膜MZ4介入存在，設置絕緣膜MZ4之部分，可抑制絕緣膜MZ5之厚度者。因此， 在對於絕緣膜MZ5使用氮化矽膜之情況，由亦可抑制由氮化矽膜所成之絕緣膜MZ5之厚度者，可抑制或防止在消除動作時，從閘極電極(MG1，MG2)注入於絕緣膜MZ之電荷(在此係電洞)則在到達於具有電荷積蓄機能之絕緣膜MZ2之前，由絕緣膜MZ5所捕獲之現象者。絕緣膜MZ4係氮素(N)濃度則較絕緣膜MZ5為低之故，較絕緣膜MZ5，不易形成捕集位準。因此，在對於鄰接於閘極電極(MG1，MG2)之絕緣膜MZ5，使用容易形成捕集位準之氮化矽膜之情況，成為呈未加厚絕緣膜MZ5之厚度而設置絕緣膜MZ4之部分，亦可抑制或防止對於絕緣膜MZ5，MZ4之電荷的捕獲，而準確地進行消除動作者。
因此，作為絕緣膜MZ5之材料，對於使用與具有電荷積蓄機能之絕緣膜MZ2同種之材料的情況，係於絕緣膜MZ3與絕緣膜MZ5之間設置絕緣膜MZ4之情況係加上於抑制或防止如上述之電子‧電洞對之產生而使閘極絕緣膜(絕緣膜MZ)之信賴性提升之效果，亦可得到抑制或防止由絕緣膜MZ5捕獲電荷之現象之效果。
另外，在本實施形態中，如上述，經由從閘極電極(MG1，MG2)注入電荷於絕緣膜MZ之絕緣膜MZ2之時，如適用於記憶體元件(MC1、MC2)之消除動作之情況，效果則極大。此係在本實施形態中，經由作為閘極絕緣膜用之絕緣膜MZ的層積構造之時，解決會產生於經由從閘極電極(MG1，MG2)注入電荷至閘極絕緣膜中之捕集性絕緣膜(在此係絕緣膜MZ2)而進行消除動作情況之課 題，謀求半導體裝置之性能提升者之故。
另外，在本實施形態中，層積膜LM的厚度則較絕緣膜MZ1的厚度為厚者為佳。即，絕緣膜MZ3的厚度與絕緣膜MZ4的厚度與絕緣膜MZ5的厚度之合計則較絕緣膜MZ1的厚度為大者為更佳。然而，絕緣膜MZ1的厚度，絕緣膜MZ2的厚度，絕緣膜MZ3的厚度，絕緣膜MZ4的厚度，絕緣膜MZ5的厚度，或者提及層積膜LM的厚度之情況，係指在半導體基板SB與閘極電極(MG1，MG2)之間的其膜的厚度者。
如上述，對於消除動作時，縮小施加於絕緣膜MZ1之電位差而抑制從半導體基板SB對於絕緣膜MZ側之電荷(在此係電子)之注入，而加大施加於層積膜LM之電位差而促進從閘極電極(MG1，MG2)對於絕緣膜MZ側之電荷(在此係電洞)的注入者為佳。在此觀點，層積膜LM的厚度則較絕緣膜MZ1的厚度為厚者為更佳，經由此，在施加消除用的電壓於半導體基板SB與閘極電極(MG1，MG2)之間時，成為可更正確地抑制從半導體基板SB對於絕緣膜MZ側之電荷(在此係電子)的注入者。隨之，成為可更正確地進行消除動作者。
另外，絕緣膜MZ3，MZ4，MZ5之各厚度之中，絕緣膜MZ3的厚度係對於具有電荷積蓄機能之絕緣膜MZ2側的電荷(在此係電洞)的穿隧機率帶來的影響則最大。因此，絕緣膜MZ3，MZ4，MZ5之各厚度之中，加厚絕緣膜MZ3的厚度情況係連結到消除特性之劣化。因 此，對於為了充分使作為非揮發性記憶體之機能發揮，係加厚絕緣膜MZ3的厚度者係盡可能避免者為佳。
因此，在本實施形態中，絕緣膜MZ3，MZ4，MZ5之中，將絕緣膜MZ3作為最薄者則更佳。即，絕緣膜MZ3的厚度係較絕緣膜MZ4的厚度為薄，且較絕緣膜MZ5的厚度為薄者則更佳。經由此，可抑制絕緣膜MZ3的厚度之故，在消除動作時，可提高對於具有電荷積蓄機能之絕緣膜MZ2側的電荷(在此係電洞)的穿隧機率，而可正確地使消除特性提升者。因此，呈成為可更正確地使作為非揮發性記憶體的機能發揮。
另外，如上述，絕緣膜MZ3，MZ4，MZ5之中，加厚能帶隙為最小之絕緣膜MZ5的厚度情況，係容易招致伴隨於上述電子‧電洞對的產生之絕緣膜MZ的劣化，而有使閘極絕緣膜之絕緣膜MZ之信賴性下降之虞。因此，不僅絕緣膜MZ3的厚度，而亦控制絕緣膜MZ5的厚度者為佳。另一方面，絕緣膜MZ4係未鄰接於具有電荷積蓄機能之絕緣膜MZ2，以及閘極電極(MG1，MG2)，且具有較絕緣膜MZ3的能帶隙為小，且較絕緣膜MZ5的能帶隙為大之能帶隙。因此，加厚絕緣膜MZ4的厚度的情況係比較於加厚絕緣膜MZ3的厚度之情況，或加厚絕緣膜MZ5的厚度之情況，不易產生不利益。因此，層積膜LM的厚度係經由絕緣膜MZ4而得到者為佳。
因此，在本實施形態中，絕緣膜MZ3，MZ4，MZ5之中，將絕緣膜MZ4之厚度作為最厚者則更 佳。即，絕緣膜MZ3的厚度係較絕緣膜MZ4的厚度為厚，且較絕緣膜MZ5的厚度為厚者則更佳。經由此，抑制絕緣膜MZ3與絕緣膜MZ5之各厚度同時，可確保層積膜LM的厚度。
另外，如上述，對於在消除動作時，提高對於絕緣膜MZ2側之電荷的穿隧機率，係抑制絕緣膜MZ3的厚度者為佳。在此觀點中，絕緣膜MZ3之厚度係如為2nm以下為更佳。另外，絕緣膜MZ3的厚度如為1nm，成為容易正確地形成絕緣膜MZ3。因此，絕緣膜MZ3的厚度係在1nm以上而2nm以下，即1~2nm則最佳。
另外，如上述，對於為了提升絕緣膜MZ之信賴性，抑制絕緣膜MZ5的厚度者為佳。在此觀點中，絕緣膜MZ5之厚度係如為3nm以下為更佳。另外，絕緣膜MZ5的厚度如為2nm以上，成為可容易上手形成能帶隙。因此，絕緣膜MZ5的厚度係在2nm以上而3nm以下，即2~3nm則最佳。
另外，絕緣膜MZ4之厚度係呈作為介入存在於捕集性絕緣膜之絕緣膜MZ2與閘極電極(MG1，MG2)之間的層積膜LM而可得到相稱之厚度地，可設定為各種的值。如舉一例時，絕緣膜MZ4的厚度係可設定為4~6nm程度者。
(實施形態2)
本實施形態2係除絕緣膜MZ之中的絕緣膜MZ4之 構成不同點以外，係基本上與上述實施形態1相同。因此，本實施形態2之記憶體元件的構成係除絕緣膜MZ4以外，係與上述實施形態1之記憶體元件MC1或記憶體元件MC2同樣。因此，在此係將與上述實施形態1之不同點為中心加以說明。
圖40係顯示本實施形態2之記憶體元件之能帶結構之說明圖，對應於上述實施形態1之上述圖32之構成。與上述圖32同樣地，圖40係顯示在沿著上述圖2之A-A線的位置之能帶結構或在上述圖16之B-B線的位置之能帶結構。
在上述實施形態1中，如上述圖32所示地，絕緣膜MZ4之能帶隙係略一定。即，絕緣膜MZ4的能帶隙係未根據絕緣膜MZ4的厚度方向之位置而為略一定。並且，絕緣膜MZ4的能帶隙係較絕緣膜MZ3的能帶隙為小，且較絕緣膜MZ5的能帶隙為大。
對此，在本實施形態2中，從圖40了解到，絕緣膜MZ4之能帶隙係從絕緣膜MZ3側至絕緣膜MZ5側，連續性地減少。即，將絕緣膜MZ4之能帶隙往厚度方向而視時，從絕緣膜MZ3側朝向絕緣膜MZ5側，連續性地(徐緩地，緩和地)減少。作為另外的表現時，在本實施形態2中，絕緣膜MZ4之能帶隙係從絕緣膜MZ5側至絕緣膜MZ3側，連續性地增加。
也就是，在本實施形態2中，將絕緣膜MZ4之能帶隙往厚度方向而視時，在絕緣膜MZ3與絕緣膜 MZ4之界面附近，絕緣膜MZ4之能帶隙係成為最大，隨著從絕緣膜MZ3與絕緣膜MZ4之界面朝向絕緣膜MZ4與絕緣膜MZ5之界面側，絕緣膜MZ4之能帶隙係連續性地減少。並且，在絕緣膜MZ4與絕緣膜MZ5之界面附近，絕緣膜MZ4之能帶隙係成為最小。
然而，絕緣膜MZ3之能帶隙係略一定，另外，絕緣膜MZ5之能帶隙係略一定，但此係在本實施形態2與上述實施形態1為共通。另外，絕緣膜MZ1之能帶隙係略一定，另外，絕緣膜MZ2之能帶隙係略一定，但此係亦在本實施形態2與上述實施形態1為共通。
絕緣膜MZ4之能帶隙係較絕緣膜MZ3之能帶隙為小，且較絕緣膜MZ5之能帶隙為大，但此係亦在本實施形態2與上述實施形態1為共通。因為，在本實施形態2中，在絕緣膜MZ3與絕緣膜MZ4之界面附近，絕緣膜MZ4之能帶隙係與絕緣膜MZ3之能帶隙略同等之尺寸，但隨著從此朝向於絕緣膜MZ5側，絕緣膜MZ4之能帶隙係連續性地減少之故，絕緣膜MZ4之能帶隙係可稱為較絕緣膜MZ3之能帶隙為小者。另外，在本實施形態2中，在絕緣膜MZ4與絕緣膜MZ5之界面附近，絕緣膜MZ4之能帶隙係與絕緣膜MZ5之能帶隙略同等之尺寸，但隨著從此朝向於絕緣膜MZ3側，絕緣膜MZ4之能帶隙係連續性地增加之故，絕緣膜MZ4之能帶隙係可稱為較絕緣膜MZ5之能帶隙為大者。因此，在本實施形態2中，絕緣膜MZ4的能帶隙係較絕緣膜MZ3的能帶隙為 小，且可稱作較絕緣膜MZ5的能帶隙為大者。
如此之絕緣膜MZ4之能帶隙係由控制絕緣膜MZ4之氮素濃度分布者而可實現。
圖41係顯示構成在本實施形態2之絕緣膜MZ的各絕緣膜MZ1，MZ2，MZ3，MZ4，MZ5之氮素(N)濃度分布之一例的圖表，對應於上述實施形態1之上述圖39之構成。與上述圖39之圖表同樣地，圖41之圖表的橫軸係對應於絕緣膜MZ之厚度方向之位置，而圖41之圖表之縱軸係對應於氮素(N)濃度。
圖41之圖表係對應於經由氧化矽膜而形成絕緣膜MZ1，而經由氮化矽膜而形成絕緣膜MZ2，經由氧化矽膜而形成絕緣膜MZ3，經由氮化矽膜而形成絕緣膜MZ5之情況，此係與上述實施形態1之上述圖39的圖表為共通。因此，對於絕緣膜MZ1，MZ2，MZ3，MZ5之各氮素濃度的分布，係在上述實施形態1之上述圖39的圖表與本實施形態2之圖41的圖表為同樣。即在上述圖39之圖表與圖41之圖表的任一中，在厚度方向之絕緣膜MZ1之氮素濃度分布係略一定，而在厚度方向之絕緣膜MZ2之氮素濃度分布係略一定，在厚度方向之絕緣膜MZ3之氮素濃度分布係略一定，在厚度方向之絕緣膜MZ5之氮素濃度分布係略一定。在上述實施形態1之上述圖39之圖表與圖41之圖表為不同情況，係絕緣膜MZ4之氮素濃度之分布。
即，上述實施形態1之上述圖39之圖表的情 況係在厚度方向之絕緣膜MZ4之氮素濃度分布係略一定。對此，在本實施形態2之圖41之圖表的情況，絕緣膜MZ4之氮素濃度係從絕緣膜MZ3側至絕緣膜MZ5側，連續性地增加。即，在本實施形態2之圖41之圖表的情況，在厚度方向之絕緣膜MZ4之氮素濃度分布係從絕緣膜MZ3側至絕緣膜MZ5側，連續性地(徐緩地，緩和地)增加。即，作為另外的表現時，本實施形態2之圖41之圖表的情況，在厚度方向之絕緣膜MZ4之氮素濃度分布係從絕緣膜MZ5側至絕緣膜MZ3側，連續性地減少。
也就是，在本實施形態2之圖41的圖表之情況，將絕緣膜MZ4之氮素濃度往厚度方向而視時，在絕緣膜MZ3與絕緣膜MZ4之界面附近，絕緣膜MZ4之氮素濃度係成為最小，隨著從絕緣膜MZ3與絕緣膜MZ4之界面朝向絕緣膜MZ4與絕緣膜MZ5之界面側，絕緣膜MZ4之氮素濃度係連續性地增加。並且，在絕緣膜MZ4與絕緣膜MZ5之界面附近，絕緣膜MZ4之氮素濃度係成為最大。
絕緣膜MZ4之氮素濃度係較絕緣膜MZ3之氮素濃度為大，且較絕緣膜MZ5之氮素濃度為小之情況係在上述實施形態1之上述圖39之圖表與本實施形態2之圖41的圖表為共通。因為，在本實施形態2之圖41的圖表之情況，係在絕緣膜MZ3與絕緣膜MZ4之界面附近，絕緣膜MZ4之氮素濃度係與絕緣膜MZ3之氮素濃度略同等之尺寸，但隨著從此朝向於絕緣膜MZ5側，絕緣膜 MZ4之氮素濃度係連續性地增加之故，絕緣膜MZ4之氮素濃度係可稱為較絕緣膜MZ3之氮素濃度為大者。另外，在本實施形態2之圖41的圖表之情況，係在絕緣膜MZ4與絕緣膜MZ5之界面附近，絕緣膜MZ4之氮素濃度係與絕緣膜MZ5之氮素濃度略同等之尺寸，但隨著從此朝向於絕緣膜MZ3側，絕緣膜MZ4之氮素濃度係連續性地減少之故，絕緣膜MZ4之氮素濃度係可稱為較絕緣膜MZ5之氮素濃度為小者。因此，與上述實施形態1同樣地，在本實施形態2中，經由作為構成元素而包含各氧(O)與氮素(N)之中之至少一方與矽(Si)的膜而構成絕緣膜MZ3，MZ4，MZ5之情況，係絕緣膜MZ4之氮素濃度係較絕緣膜MZ3之氮素濃度為大，且可稱為較絕緣膜MZ5之氮素濃度為小者。
接著，對於在本實施形態2之絕緣膜MZ形成工程的一例加以說明。
在本實施形態2中，形成絕緣膜MZ之工程之中，對於形成絕緣膜MZ1之工程，和形成絕緣膜MZ2之工程，和形成絕緣膜MZ3之工程，和形成絕緣膜MZ5之工程，係可作為與上述實施形態1同樣者，但形成絕緣膜MZ4之工程係與上述實施形態1不同。因此，在此係僅說明形成絕緣膜MZ4之工程。
在本實施形態2，亦與上述實施形態1同樣地，於絕緣膜MZ3上，形成絕緣膜MZ4，但此絕緣膜MZ4係由氧氮化矽膜所成，可使用LPCVD法等而形成 者。此時之成膜溫度係例如，可作為600~800℃程度，而成膜用的氣體係例如，作為矽源(矽來源氣體)而可使用二氯矽烷(H2SiCl2)，而作為氧源(氧來源氣體)而可使用一氧化二氮(N2O)，作為氮素(氮素來源氣體)而可使用氨(NH3)。但，絕緣膜MZ4之成膜初期係將導入於配置半導體基板SB之成膜用處理室內之氨(NH3)氣的流量作為零，而導入至成膜用處理室之一氧化二氮素(N2O)氣體之流量係作成特定的流量。並且，伴隨者絕緣膜MZ4之成膜進行，徐緩地使氨(NH3)氣的流量連續性地增加同時，一氧化二氮(N2O)氣體的流量係徐緩地使其連續性地減少，在絕緣膜MZ4之成膜結束時點，一氧化二氮(N2O)氣體的流量係作為呈成為零。經由此，而加以形成絕緣膜MZ4。之後，於絕緣膜MZ4上形成絕緣膜MZ5，但絕緣膜MZ5之形成方法係可作為與上述實施形態1同樣者。由如此作為，由氧氮化矽膜所成，且可形成氮素濃度則呈從絕緣膜MZ3側連續性地增加於絕緣膜MZ5側之絕緣膜MZ4者。
然而，後述之實施形態3之情況係隨著絕緣膜MZ4之成膜進行，階段性地使氨(NH3)氣的流量增加同時，使其連動於此，如階段性地使一氧化二氮(N2O)氣體的流量減少即可。
在本實施形態2，加上於可得到與上述實施形態1略同樣之效果者，更亦可得到如以下的效果者。
即，當比較上述實施形態1之上述圖32之能帶結構與本實施形態2之圖40之能帶結構時而了解到， 較上述圖32之能帶結構，圖40之能帶構造者則在消除動作時，容易從閘極電極(MG1，MG2)，注入電荷(在此係電洞)於具有電荷積蓄機能之絕緣膜MZ2。即，上述圖32之能帶結構之情況，加以形成於絕緣膜MZ5與絕緣膜MZ4之間的能量障壁(價電子帶側的能量障壁)為高的部分，從閘極電極(MG1，MG2)所注入的電荷(在此係電洞)之穿隧現象則經由其能量障壁所阻礙，其部分，穿隧機率則變低。對此，圖40之能帶結構之情況，絕緣膜MZ4則從絕緣膜MZ5至絕緣膜MZ3連續性地增加之故，而未於絕緣膜MZ5與絕緣膜MZ4之間加以形成高能量障壁(價電子帶側之能量障壁)而完成之部分，可使從閘極電極(MG1，MG2)所注入之電荷(在此係電洞)之穿隧機率增大者。因此，本實施形態2係比較於上述實施形態1，可更使消除特性提升者，例如，更可使消除速度提升者。
(實施形態3)
本實施形態3係除絕緣膜MZ之中的絕緣膜MZ4之構成不同點以外，係基本上與上述實施形態1相同。因此，本實施形態之記憶體元件的構成係除絕緣膜MZ4以外，係與上述實施形態1之記憶體元件MC1或記憶體元件MC2同樣。因此，在此係將與上述實施形態1之不同點為中心加以說明。
圖42係顯示本實施形態3之記憶體元件之能帶結構之說明圖，對應於上述實施形態1之上述圖32或 上述實施形態2之上述圖40之構成。與上述圖32或上述圖40同樣地，圖42係顯示在沿著上述圖2之A-A線的位置之能帶結構或在上述圖16之B-B線的位置之能帶結構。
在上述實施形態1中，如上述圖32所示地，絕緣膜MZ4之能帶隙係略一定。另外，在上述實施形態2中，如圖40所示，絕緣膜MZ4之能帶隙係從絕緣膜MZ3側至絕緣膜MZ5側，連續性地減少。
對此，在本實施形態3中，從圖42亦了解到，絕緣膜MZ4之能帶隙係從絕緣膜MZ3側至絕緣膜MZ5側，階段性地減少。即，將絕緣膜MZ4之能帶隙往厚度方向而視時，從絕緣膜MZ3側朝向絕緣膜MZ5側，階段性地減少。作為另外的表現時，在本實施形態3中，絕緣膜MZ4之能帶隙係從絕緣膜MZ5側至絕緣膜MZ3側，階段性地增加。
也就是，在本實施形態3中，將絕緣膜MZ4之能帶隙往厚度方向而視時，在絕緣膜MZ3與絕緣膜MZ4之界面附近，絕緣膜MZ4之能帶隙係成為最大，隨著從絕緣膜MZ3與絕緣膜MZ4之界面朝向絕緣膜MZ4與絕緣膜MZ5之界面側，絕緣膜MZ4之能帶隙係階段性地減少。並且，在絕緣膜MZ4與絕緣膜MZ5之界面附近，絕緣膜MZ4之能帶隙係成為最小。
對於絕緣膜MZ1，MZ2，MZ3，MZ5之各能帶隙，係因本實施形態3亦與上述實施形態1，2同樣之 故，在此係省略其說明。
另外，絕緣膜MZ4之能帶隙係較絕緣膜MZ3之能帶隙為小，且較絕緣膜MZ5之能帶隙為大，但此係亦在本實施形態3與上述實施形態1，2為共通。另外，在圖42中，絕緣膜MZ4之能帶隙係從絕緣膜MZ3側至絕緣膜MZ5側，階段性地減少，但此階段的段數係不限於圖42之情況，而可作種種變更。
如此之絕緣膜MZ4之能帶隙係由控制絕緣膜MZ4之氮素(N)濃度分布者而可實現。
圖43係顯示構成在本實施形態3之絕緣膜MZ的各絕緣膜MZ1，MZ2，MZ3，MZ4，MZ5之氮素(N)濃度分布之一例的圖表，對應於上述實施形態1之上述圖39或上述實施形態2之上述圖41之構成。與上述圖39或圖41之圖表同樣地，圖43之圖表的橫軸係對應於絕緣膜MZ之厚度方向之位置，而圖43之圖表之縱軸係對應於氮素(N)濃度。
圖43之圖表係對應於經由氧化矽膜而形成絕緣膜MZ1，而經由氮化矽膜而形成絕緣膜MZ2，經由氧化矽膜而形成絕緣膜MZ3，經由氮化矽膜而形成絕緣膜MZ5之情況，此係與上述實施形態1之上述圖39的圖表或上述實施形態2之上述圖41之圖表而為共通。因此，對於絕緣膜MZ1，MZ2，MZ3，MZ5之各氮素濃度的分布，係在上述實施形態1之上述圖39的圖表或上述實施形態2之上述圖41的圖表與本實施形態3之圖43的圖表 而為同樣。本實施形態3之圖43的圖表則與上述實施形態1之上述圖39的圖表或上述實施形態2之上述圖41之圖表不同處係絕緣膜MZ4之氮素濃度的分布。
本實施形態3之圖43之圖表的情況，絕緣膜MZ4之氮素濃度係從絕緣膜MZ3側至絕緣膜MZ5側，階段性地增加。即，在本實施形態3之圖43之圖表的情況，在厚度方向之絕緣膜MZ4之氮素濃度分布係從絕緣膜MZ3側至絕緣膜MZ5側，階段性地增加。作為另外的表現時，本實施形態3之圖43之圖表的情況，在厚度方向之絕緣膜MZ4之氮素濃度分布係從絕緣膜MZ5側至絕緣膜MZ3側，階段性地減少。
絕緣膜MZ4之氮素濃度係較絕緣膜MZ3之氮素濃度為大，且較絕緣膜MZ5之氮素濃度為小之情況係在上述實施形態1之上述圖39之圖表或上述實施形態2之上述圖41的圖表與本實施形態3之圖43的圖表而為共通。因此，與上述實施形態1，2同樣地，在本實施形態3中，經由作為構成元素而包含各氧(O)與氮素(N)之中之至少一方與矽(Si)的膜而構成絕緣膜MZ3，MZ4，MZ5之情況，係絕緣膜MZ4之氮素濃度係較絕緣膜MZ3之氮素濃度為大，且可稱為較絕緣膜MZ5之氮素濃度為小者。
在本實施形態3，加上於可得到與上述實施形態1略同樣之效果者，更亦可得到如以下的效果者。
即，本實施形態3之圖42的能帶結構之情況，絕緣膜MZ4之能帶隙則從絕緣膜MZ5至絕緣膜 MZ3，階段性地增加。因此，未於絕緣膜MZ5與絕緣膜MZ4之間加以形成高能量障壁(價電子帶側的能量障壁)而完成之部分，在消除動作時，容易從閘極電極(MG1，MG2)注入電荷(在此係電洞)於具有電荷積蓄機能之絕緣膜MZ2，而可使從閘極電極(MG1，MG2)所注入之電荷(在此係電洞)之穿隧機率增大者。隨之，本實施形態3係比較於上述實施形態1，可更使消除特性提升者，例如，更可使消除速度提升者。
另外，亦可組合本實施形態3與上述實施形態2者。此情況，絕緣膜MZ4之能帶隙係從絕緣膜MZ3側至絕緣膜MZ5側，連續性地減少之範圍，和階段性地減少之範圍則成為混入存在者。
(實施形態4)
本實施形態4係除絕緣膜MZ之構成不同點以外，係基本上與上述實施形態1相同。因此，本實施形態之記憶體元件的構成係除絕緣膜MZ以外，係與上述實施形態1之記憶體元件MC1或記憶體元件MC2同樣。因此，在此係將與上述實施形態1之不同點為中心加以說明。然而，對於圖面係如在本實施形態4參照上述圖2，圖6，圖16及圖32等即可。
在本實施形態4中，各經由高介電率絕緣膜而形成構成絕緣膜MZ之絕緣膜MZ1，MZ2，MZ3，MZ4，MZ5。然而，在本申請中，稱作高介電率絕緣膜， 高介電率膜，High-k膜，或高介電率閘極絕緣膜時係意味介電率(介電係數)為較氮化矽膜為高的膜。
絕緣膜MZ則由絕緣膜MZ1，和加以形成於絕緣膜MZ1上之絕緣膜MZ2，和加以形成於絕緣膜MZ2上之絕緣膜MZ3，和加以形成於絕緣膜MZ3上之絕緣膜MZ4，和加以形成於絕緣膜MZ4上之絕緣膜MZ5之層積膜所成的點係本實施形態4亦與上述實施形態1為共通。另外，絕緣膜MZ2則為具有電荷積蓄機能之絕緣膜的點，和對於絕緣膜MZ1，MZ2，MZ3，MZ4，MZ5之能帶隙的關係，本實施形態4係亦與上述實施形態1為共通。即，在本實施形態4中，絕緣膜MZ1及絕緣膜MZ3之各能帶隙係較絕緣膜MZ2之能帶隙為大，而絕緣膜MZ4之能帶隙係較絕緣膜MZ3之能帶隙為小，絕緣膜MZ5之能帶隙係較絕緣膜MZ4之能帶隙為小。另外，在本實施形態4中，如上述實施形態2，絕緣膜MZ4之能帶隙則從絕緣膜MZ3側至絕緣膜MZ5側，連續性地減少亦可，另外，如上述實施形態3，絕緣膜MZ4之能帶隙則從絕緣膜MZ3側至絕緣膜MZ5側，階段性地減少亦可。
但在本實施形態4中，構成絕緣膜MZ之絕緣膜MZ1，MZ2，MZ3，MZ4，MZ5係各經由高介電率絕緣膜而加以構成之故，絕緣膜MZ1，MZ2，MZ3，MZ4，MZ5之各構成的材料則與上述實施形態1不同。
具體而言，在本實施形態4中，絕緣膜MZ1係由氧化鋁膜(代表性上係Al2O3膜)所成，絕緣膜MZ2係 由氧化鉿膜(代表性上係HfO2膜)所成，絕緣膜MZ3係由氧化鋁膜(代表性上係Al2O3膜)所成，絕緣膜MZ4係由鉿鋁酸鹽膜(代表性上係HfAlO膜)所成。另外，絕緣膜MZ5係由氧化鉿膜(代表性上係HfO2膜)所成。氧化鋁膜，氧化鉿膜，氧化鋁膜，及氧化鉿鋁膜係介電率均較氮化矽為高之故，可看作高介電率絕緣膜。然而，鉿鋁酸鹽膜(HfAlO膜)係作為構成元素而含有鉿(Hf)與鋁(Al)與氧(O)。鉿鋁酸鹽膜係亦可稱作氧化鉿鋁膜者。
氧化鋁膜之能帶隙係較氧化鉿膜之能帶隙為大，鉿鋁酸鹽膜之能帶隙係較氧化鋁膜之能帶隙為小，且較氧化鉿膜之能帶隙為大。因此，經由對於絕緣膜MZ1，MZ2，MZ3，MZ4，MZ5使用上述的材料之時，可將各絕緣膜MZ1及絕緣膜MZ3之能帶隙作為較絕緣膜MZ2之能帶隙為大，將絕緣膜MZ4之能帶隙作為較絕緣膜MZ3之能帶隙為小，將絕緣膜MZ5之能帶隙作為較絕緣膜MZ4之能帶隙為小者。
在本實施形態4，加上於可得到與上述實施形態1略同樣之效果者，更亦可得到如以下的效果者。
即，在本實施形態4中，經由對於構成閘極絕緣膜之絕緣膜MZ1，MZ2，MZ3，MZ4，MZ5，適用高介電率絕緣膜之時，與未適用高介電率絕緣膜之情況作比較，可抑制閘極絕緣膜之EOT(Equivalent Oxide Thickness：氧化膜換算膜厚)。因此，成為可降低動作電壓(寫入電壓或消除電壓)等。另外，可謀求記憶體元件的 動作速度的提升者。另外，可降低消耗電力者。另外，在低驅動電壓，亦可使資料的寫入時間或消除時間縮短之故，可提高資料處理速度者。隨之，更可使具有記憶體元件之半導體裝置的性能提升者。
另外，在本實施形態4中，經由對於構成閘極絕緣膜之絕緣膜MZ1，MZ2，MZ3，MZ4，MZ5適用高介電率絕緣膜之時，與未適用高介電率絕緣膜之情況作比較，可抑制閘極絕緣膜之EOT同時，亦可加大(加厚)絕緣膜MZ1，MZ2，MZ3，MZ4，MZ5之各物理性膜厚者。經由此，例如，成為容易防止經由洩漏之電荷保持特性(保持特性)之劣化。因此，更可使具有記憶體元件之半導體裝置的性能提升者。
另外，在本實施形態4中，對於構成絕緣膜MZ之絕緣膜MZ1，MZ2，MZ3，MZ4，MZ5之任一使用高介電率絕緣膜之情況加以說明過，但作為其他的形態，對於構成絕緣膜MZ之絕緣膜MZ1，MZ2，MZ3，MZ4，MZ5，亦可混入存在使用高介電率絕緣膜之絕緣膜，和未使用高介電率絕緣膜之絕緣膜者。例如，在本實施形態4中，對於絕緣膜MZ2，MZ4，MZ5適用如上述之高介電率絕緣膜之同時，對於絕緣膜MZ1，MZ3係亦可使用氧化矽膜者。另外，例如，在本實施形態4中，對於絕緣膜MZ1，MZ3，MZ4適用如上述之高介電率絕緣膜之同時，對於絕緣膜MZ2，MZ5係亦可使用氮化矽膜者。另外，例如，在本實施形態4中，對於絕緣膜MZ1，MZ2， MZ3，MZ5適用如上述之高介電率絕緣膜之同時，對於絕緣膜MZ4係亦可使用氧氮化矽膜者。
隨之，總括性地掌握本實施形態4時，將構成絕緣膜MZ之絕緣膜MZ1，MZ2，MZ3，MZ4，MZ5之中至少1個，作為高介電率絕緣膜。經由此，僅使用高介電率絕緣膜的部分，可抑制閘極絕緣膜之EOT之故，成為可降低記憶體元件之動作電壓等。另外，可謀求記憶體元件的動作速度的提升者。另外，可降低消耗電力者。另外，在低驅動電壓，亦可使資料的寫入時間或消除時間縮短之故，可提高資料處理速度者。隨之，更可使具有記憶體元件之半導體裝置的性能提升者。
接著，對於在本實施形態4之絕緣膜MZ形成工程的一例加以說明。
氧化鋁膜(在此係絕緣膜MZ1形成工程及絕緣膜MZ3形成工程)係可使用例如，作為材料氣體而使用TMA(Trimethyl Aluminum：三甲基鋁)與O3(臭氧)或H2O(水蒸氣)之ALD(Atomic Layer Deposition：原子層堆積)法等而形成，此時的成膜溫度係例如，可作為200~400℃程度者。此情況，TMA則為鋁源(鋁來源氣體)，O3或H2O則為氧源(氧來源氣體)。氧化鉿膜(在此係絕緣膜MZ2及絕緣膜MZ5)係可使用例如，作為材料氣體而使用HfCl4與O3或H2O之ALD法等而形成者。此時之成膜溫度係例如，可作為200~400℃程度者。此情況，HfCl4則為鉿源(鉿來源氣體)，O3或H2O則為氧源(氧來源 氣體)。或者，氧化鉿膜(在此係絕緣膜MZ2及絕緣膜MZ5)係可使用作為材料氣體而使用TDMAH(四二甲胺基鉿)與O3或O2之MOCVD(Metal Organic Chemical Vapor Deposition：有機金屬氣相成長)法等而形成。此時之成膜溫度係例如，可作為300~500℃程度者。此情況，TDMAH則為鉿源(鉿來源氣體)，O3或O2則為氧源(氧來源氣體)。鉿鋁酸鹽膜(在此係絕緣膜MZ4)係將如在此所述之鉿來源氣體，鋁來源氣體及氧來源氣體，經由以呈可得到期望組成比之鉿鋁酸鹽膜之氣體流量比而使用之時，可使用ALD法或MOCVD法等而形成者。
另外，亦可將本實施形態4適用於上述實施形態2者。此情況，在適用高介電率絕緣膜之本實施形態4之絕緣膜MZ中，絕緣膜MZ4之能帶隙係成為從絕緣膜MZ3側至絕緣膜MZ5側，連續性地減少之構成。對於為了實現此，例如，經由鉿鋁酸鹽膜(HfAlO膜)而形成絕緣膜MZ4之同時，使構成絕緣膜MZ4之鉿鋁酸鹽膜(HfAlO膜)的組成表示為HfxAlyOz時之x/(x+y)的值，從絕緣膜MZ3側至絕緣膜MZ5側，連續性地增加。此係在鉿鋁酸鹽膜(HfAlO膜)中，隨著減少Al的組成比而增加Hf之組成比，即隨著將此組成表示為HfxAlyOz時之x/(x+y)的值變大，而能帶隙則變小之故。
或者，亦可將本實施形態4適用於上述實施形態3者。此情況，在適用高介電率絕緣膜之本實施形態4之絕緣膜MZ中，絕緣膜MZ4之能帶隙係成為從絕緣膜 MZ3側至絕緣膜MZ5側，階段性地減少之構成。對於為了實現此，例如，經由鉿鋁酸鹽膜(HfAlO膜)而形成絕緣膜MZ4之同時，使構成絕緣膜MZ4之鉿鋁酸鹽膜(HfAlO膜)的組成表示為HfxAlyOz時之x/(x+y)的值，從絕緣膜MZ3側至絕緣膜MZ5側，階段性地增加。此係在鉿鋁酸鹽膜(HfAlO膜)中，隨著減少Al的組成比而增加Hf之組成比，即隨著將此組成表示為HfxAlyOz時之x/(x+y)的值變大，而能帶隙則變小之故。
將本實施形態4適用於上述實施形態2或上述實施形態3之情況，例如，可將鉿鋁酸鹽膜(HfAlO膜)所成之絕緣膜MZ4，如以下作為而形成者。
作為鋁源(鋁來源氣體)而使用TMA，作為鉿源(鉿來源氣體)而使用TDMAH，作為氧源(氧來源氣體)而使用O3，使用ALD法而將成為絕緣膜MZ4之鉿鋁酸鹽膜(HfAlO膜)成膜。此情況，因使用ALD法之故，鉿鋁酸鹽膜之成膜初期係交互進行將TMA氣體導入至成膜用處理室內之步驟，和將O3氣體導入至成膜用處理室內之步驟。但對於各步驟之間，係進行經由稀有氣體(非活性氣體)而沖淨成膜用處理室內之步驟。之後，加上於將TMA氣體導入至成膜用處理室內之步驟，和將O3氣體導入至成膜用處理室內之步驟，作為呈亦進行導入TDMAH氣體於成膜用處理室內之步驟，隨著絕緣膜MZ4之成膜進行，使導入TDMAH氣體於成膜用處理室內之步驟的比例(比率)增加。由此，加以成膜由鉿鋁酸鹽膜(HfAlO膜)所 成之絕緣膜MZ4，但所成膜之鉿鋁酸鹽膜(HfAlO膜)係成為組成表示為HfxAlyOz時之x/(x+y)的值則從絕緣膜MZ3側至上面側(隨著絕緣膜MZ5側)徐緩增加者。在成膜中，經由將TMA氣體導入至成膜用處理室內之步驟，和將TDMAH氣體導入至成膜用處理室內之步驟的比例之改變方法，成為組成表示為HfxAlyOz時之x/(x+y)的值則從絕緣膜MZ3側至絕緣膜MZ5側，連續性地增加，或者階段性地增加者。
另外，在上述實施形態1~4中，將介入存在於具有電荷積蓄機能之絕緣膜MZ2與閘極電極(MG1，MG2)之間的層積膜LM，經由3層之絕緣膜MZ3，MZ4，MZ5而形成，但作為其他的形態，亦可將介入存在於具有電荷積蓄機能之絕緣膜MZ2與閘極電極(MG1，MG2)之間的層積膜LM，經由4層以上之絕緣膜而形成者。對於經由4層以上之絕緣膜而形成層積膜LM之情況，構成層積膜LM之各絕緣膜之能帶隙係接近於絕緣膜MZ2側之絕緣膜越大，而接近於閘極電極(MG1，MG2)側之絕緣膜越小。例如，將層積膜LM，從絕緣膜MZ2側依序，經由第1層之絕緣膜，第2層之絕緣膜，第3層之絕緣膜，及第4層之絕緣膜之合計4層之絕緣膜而形成之情況，能帶隙係依第1層之絕緣膜，第2層之絕緣膜，第3層之絕緣膜，及第4層之絕緣膜的順序變小。但構成層積膜LM之第1層之絕緣膜的能帶隙係較具有電荷積蓄機能之絕緣膜MZ2的能帶隙為大。另外，例如，將層積膜LM，從絕緣 膜MZ2側依序，經由第1層之絕緣膜，第2層之絕緣膜，第3層之絕緣膜，第4層之絕緣膜，及第5層之絕緣膜之合計5層之絕緣膜而形成之情況，能帶隙係依第1層之絕緣膜，第2層之絕緣膜，第3層之絕緣膜，第4層之絕緣膜及第5層之絕緣膜的順序變小。但構成層積膜LM之第1層之絕緣膜的能帶隙係較具有電荷積蓄機能之絕緣膜MZ2的能帶隙為大。
在此，經由4層以上之絕緣膜而形成介入存在於具有電荷積蓄機能之絕緣膜MZ2與閘極電極(MG1，MG2)之間的層積膜LM之情況，係相當於經由2層以上之絕緣膜而形成絕緣膜MZ4之情況。因此，作為其他的形態，亦可經由2層以上之絕緣膜之層積膜而形成絕緣膜MZ4者。對於經由2層以上之絕緣膜之層積膜而形成絕緣膜MZ4之情況，構成絕緣膜MZ4之各絕緣膜之能帶隙係接近於絕緣膜MZ3側之絕緣膜越大，而接近於絕緣膜MZ5側之絕緣膜越小。例如，假定將絕緣膜MZ4，從絕緣膜MZ3側依序，經由第1層之絕緣膜及第2層之絕緣膜之合計2層的絕緣膜而形成之情況。此情況，構成絕緣膜MZ4之第1層之絕緣膜的能帶隙係較絕緣膜MZ3之能帶隙為小，且較構成絕緣膜MZ4之第2層之絕緣膜的能帶隙為大，而構成絕緣膜MZ4之第2層之絕緣膜的能帶隙係較構成絕緣膜MZ4之第1層之絕緣膜的能帶隙為小，且較絕緣膜MZ5之能帶隙為大。另外，例如，假定將絕緣膜MZ4，從絕緣膜MZ3側依序，經由第1層之絕 緣膜，第2層之絕緣膜及第3層之絕緣膜之合計3層的絕緣膜而形成之情況。此情況，係構成絕緣膜MZ4之第1層之絕緣膜的能帶隙係較絕緣膜MZ3之能帶隙為小，且較構成絕緣膜MZ4之第2層之絕緣膜的能帶隙為大。另外，構成絕緣膜MZ4之第2層之絕緣膜的能帶隙係較構成絕緣膜MZ4之第1層之絕緣膜的能帶隙為小，且較構成絕緣膜MZ4之第3層之絕緣膜的能帶隙為大。並且，構成絕緣膜MZ4之第3層之絕緣膜的能帶隙係較構成絕緣膜MZ4之第2層之絕緣膜的能帶隙為小，且較絕緣膜MZ5的能帶隙為大。
以上，依據其實施形態而具體地說明過經由本發明者所作為之發明，但本發明係並不加以限定於前述實施形態者，而在不脫離其內容的範圍當然可做種種變更者。

Claims (22)

  1. 一種半導體裝置，其特徵為具有：半導體基板，和加以形成於前述半導體基板上之記憶體元件用之閘極絕緣膜，和加以形成於前述閘極絕緣膜上之前述記憶體元件用的閘極電極；其中前述閘極絕緣膜係具有：第1絕緣膜，和前述第1絕緣膜上之第2絕緣膜，和層積膜係具有前述第2絕緣膜上之第3絕緣膜，和前述第3絕緣膜上之第4絕緣膜，和前述第4絕緣膜上之第5絕緣膜；前述閘極絕緣膜僅具有一電荷積蓄部分，前述一電荷積蓄部分包含前述第二絕緣膜；前述層積膜接觸前述第2絕緣膜與前述閘極電極；而前述第1絕緣膜及前述第3絕緣膜之各者的能帶隙係較前述第2絕緣膜之能帶隙為大，而前述第4絕緣膜之能帶隙係較前述第3絕緣膜之前述能帶隙為小，以及前述第5絕緣膜之能帶隙係較前述第4絕緣膜之前述能帶隙為小者。
  2. 如申請專利範圍第1項記載之半導體裝置，其中，前述第1絕緣膜係由氧化矽膜或氧氮化矽膜所成，而前述第2絕緣膜係由氮化矽膜所成，前述第3絕緣膜，前述第4絕緣膜及前述第5絕緣膜係各由作為構成元素而包含氧與氮素之中之至少一方與矽的膜所成；前述第4絕緣膜的氮素濃度係較前述第3絕緣膜之氮素濃度為大，而前述第5絕緣膜之氮素濃度係較前述第4絕緣膜之前述氮素濃度為大者。
  3. 如申請專利範圍第2項記載之半導體裝置，其 中，前述第3絕緣膜係由氧化矽膜所成，而前述第4絕緣膜係由氧氮化矽膜所成，以及前述第5絕緣膜係由氮化矽膜所成。
  4. 如申請專利範圍第1項記載之半導體裝置，其中，前述第5絕緣膜之前述能帶隙係與前述第2絕緣膜之前述能帶隙為相同，或較前述第2絕緣膜之前述能帶隙為小者。
  5. 如申請專利範圍第1項記載之半導體裝置，其中，前述第4絕緣膜之前述能帶隙係從前述第3絕緣膜側至前述第5絕緣膜側，連續性地減少者。
  6. 如申請專利範圍第2項記載之半導體裝置，其中，前述第4絕緣膜之前述氮素濃度係從前述第3絕緣膜側至前述第5絕緣膜側，連續性地增加者。
  7. 如申請專利範圍第1項記載之半導體裝置，其中，前述第4絕緣膜之前述能帶隙係從前述第3絕緣膜側至前述第5絕緣膜側，階段性地減少者。
  8. 如申請專利範圍第2項記載之半導體裝置，其中，前述第4絕緣膜之前述氮素濃度係從前述第3絕緣膜側至前述第5絕緣膜側，階段性地增加者。
  9. 如申請專利範圍第1項記載之半導體裝置，其中，前述第1絕緣膜，前述第2絕緣膜，前述第3絕緣膜，前述第4絕緣膜及前述第5絕緣膜之中之至少1個具有比氮化矽之介電常數更高之介電常數。
  10. 如申請專利範圍第1項記載之半導體裝置，其 中，具有：加以形成於前述半導體基板中之前述記憶體元件用之源極或汲極之各者用之半導體區域者。
  11. 如申請專利範圍第1項記載之半導體裝置，其中，經由從前述閘極電極，注入電荷至前述閘極絕緣膜之前述第2絕緣膜，進行前述記憶體元件之消除動作者。
  12. 如申請專利範圍第1項記載之半導體裝置，其中，較前述第1絕緣膜之厚度，前述第3絕緣膜之厚度與前述第4絕緣膜之厚度與前述第5絕緣膜之厚度的合計為大者。
  13. 如申請專利範圍第1項記載之半導體裝置，其中，前述第3絕緣膜之厚度係較前述第4絕緣膜之厚度為薄，且較前述第5絕緣膜之厚度為薄者。
  14. 如申請專利範圍第13項記載之半導體裝置，其中，前述第4絕緣膜之前述厚度係較前述第3絕緣膜之前述厚度為厚，且較前述第5絕緣膜之前述厚度為厚者。
  15. 一種半導體裝置，具有：半導體基板，和加以形成於前述半導體基板上之記憶體元件用之閘極絕緣膜，和加以形成於前述閘極絕緣膜上之前述記憶體元件用的閘極電極；其中前述閘極絕緣膜係具有：第1絕緣膜，和前述第1絕緣膜上之第2絕緣膜，和前述第2絕緣膜上之第3絕緣膜，和前述第3絕緣膜上之第4絕緣膜，和前述第4絕緣膜上之第5絕緣膜；而前述第2絕緣膜具有電荷積蓄機能；前述第1絕緣膜係由氧化矽膜或氧氮化矽膜所成；前述第2絕緣膜係由氮化矽膜所成；前述第3絕緣膜，前 述第4絕緣膜及前述第5絕緣膜係各由作為構成元素而包含氧與氮素之中至少一方與矽的膜所成；前述第4絕緣膜之氮素濃度係較前述第3絕緣膜之氮素濃度為大；以及前述第5絕緣膜之氮素濃度係較前述第4絕緣膜之前述氮素濃度為大者。
  16. 如申請專利範圍第15項記載之半導體裝置，其中，前述第3絕緣膜係由氧化矽膜所成，而前述第4絕緣膜係由氧氮化矽膜所成，以及前述第5絕緣膜係由氮化矽膜所成。
  17. 如申請專利範圍第15項記載之半導體裝置，其中，前述第4絕緣膜之前述氮素濃度係從前述第3絕緣膜側至前述第5絕緣膜側，連續性地增加者。
  18. 如申請專利範圍第15項記載之半導體裝置，其中，前述第4絕緣膜之前述氮素濃度係從前述第3絕緣膜側至前述第5絕緣膜側，階段性地增加者。
  19. 一種半導體裝置，具有：半導體基板，和加以形成於前述半導體基板上之記憶體元件用之閘極絕緣膜，和加以形成於前述閘極絕緣膜上之前述記憶體元件用的閘極電極；其中前述閘極絕緣膜係具有：第1絕緣膜，和前述第1絕緣膜上之第2絕緣膜，和前述第2絕緣膜上之第3絕緣膜，和前述第3絕緣膜上之第4絕緣膜，和前述第4絕緣膜上之第5絕緣膜；而前述第2絕緣膜具有電荷積蓄機能；前述第1絕緣膜及前述第3絕緣膜之各者的能帶隙係較前述第2絕緣膜之能帶隙為大，而前述第4絕緣膜之 能帶隙係較前述第3絕緣膜之前述能帶隙為小，以及前述第5絕緣膜之能帶隙係較前述第4絕緣膜之前述能帶隙為小者；前述第1絕緣膜係由氧化矽膜或氧氮化矽膜所成；前述第2絕緣膜係由氮化矽膜所成；前述第3絕緣膜，前述第4絕緣膜及前述第5絕緣膜係各由作為構成元素而包含氧與氮素之中至少一方與矽的膜所成；前述第4絕緣膜之氮素濃度係較前述第3絕緣膜之氮素濃度為大；以及前述第5絕緣膜之氮素濃度係較前述第4絕緣膜之前述氮素濃度為大者。
  20. 如申請專利範圍第19項記載之半導體裝置，其中，前述第3絕緣膜係由氧化矽膜所成，而前述第4絕緣膜係由氧氮化矽膜所成，以及前述第5絕緣膜係由氮化矽膜所成。
  21. 如申請專利範圍第19項記載之半導體裝置，其中，前述第4絕緣膜之前述氮素濃度係從前述第3絕緣膜側至前述第5絕緣膜側，連續性地增加者。
  22. 如申請專利範圍第19項記載之半導體裝置，其中，前述第4絕緣膜之前述氮素濃度係從前述第3絕緣膜側至前述第5絕緣膜側，階段性地增加者。
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