JP2022079032A - 半導体装置 - Google Patents

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Abstract

Figure 2022079032000001
【課題】メモリ素子を有する半導体装置の性能を向上させる。
【解決手段】半導体基板ＳＢ上に、メモリ素子用のゲート絶縁膜である絶縁膜ＭＺを介して、メモリゲート電極ＭＧが形成されている。絶縁膜ＭＺは、絶縁膜ＭＺ１と、絶縁膜ＭＺ１上の絶縁膜ＭＺ２と、絶縁膜ＭＺ２上の絶縁膜ＭＺ３と、絶縁膜ＭＺ３上の絶縁膜ＭＺ４とを有している。絶縁膜ＭＺ２は、電荷蓄積機能を有する絶縁膜であり、絶縁膜ＭＺ１および絶縁膜ＭＺ３のそれぞれのバンドギャップは、絶縁膜ＭＺ２のバンドギャップよりも大きい。絶縁膜ＭＺ３は、金属元素と酸素とを含有する高誘電率材料からなる。絶縁膜ＭＺ４は、酸化シリコン膜または酸窒化シリコン膜であり、メモリゲート電極ＭＧと隣接している。
【選択図】図２

Description

本発明は、半導体装置に関し、例えば、メモリ素子を有する半導体装置に好適に利用できるものである。
電気的に書込・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。現在広く用いられているフラッシュメモリに代表されるこれらの記憶装置は、ＭＩＳＦＥＴのゲート電極の下に、酸化膜で囲まれた導電性の浮遊ゲート電極あるいはトラップ性絶縁膜を有しており、浮遊ゲートあるいはトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタの閾値として読み出すものである。このトラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜をいい、一例として、窒化シリコン膜などがあげられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のしきい値をシフトさせ記憶素子として動作させる。電荷蓄積領域として窒化シリコン膜などのトラップ性絶縁膜を用いた場合は、電荷蓄積領域として導電性の浮遊ゲート膜を用いた場合と比べ、離散的に電荷を蓄積するためにデータ保持の信頼性に優れ、また、データ保持の信頼性に優れているために窒化シリコン膜の上下の酸化膜を薄膜化でき、書込み・消去動作の低電圧化が可能である、等の利点を有する。
特開２０１９－９１８２０号公報（特許文献１）には、メモリ素子を有する半導体装置に関する技術が記載されている。
特開２０１９－９１８２０号公報
メモリ素子を有する半導体装置において、性能を向上させることが望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、半導体基板と、前記半導体基板上に第１ゲート絶縁膜を介して形成された第１ゲート電極を有する。前記第１ゲート絶縁膜は、第１絶縁膜と、前記第１絶縁膜上の第２絶縁膜と、前記第２絶縁膜上の第３絶縁膜と、前記第３絶縁膜上の第４絶縁膜とを有する。前記第２絶縁膜は、電荷蓄積機能を有する絶縁膜であり、前記第１絶縁膜および前記第３絶縁膜のそれぞれのバンドギャップは、前記第２絶縁膜のバンドギャップよりも大きい。前記第３絶縁膜は、金属元素と酸素とを含有する高誘電率材料からなる。前記第４絶縁膜は、酸化シリコン膜または酸窒化シリコン膜であり、かつ、前記第１ゲート電極と隣接している。
一実施の形態によれば、半導体装置の性能を向上させることができる。
一実施の形態の半導体装置の要部断面図である。 一実施の形態の半導体装置の要部断面図である。 一実施の形態の半導体装置の要部断面図である。 一実施の形態の半導体装置におけるメモリ素子のエネルギーバンド構造を示す説明図である。 一実施の形態の半導体装置の製造工程中の要部断面図である。 図５に続く半導体装置の製造工程中の要部断面図である。 図６に続く半導体装置の製造工程中の要部断面図である。 図７に続く半導体装置の製造工程中の要部断面図である。 図８に続く半導体装置の製造工程中の要部断面図である。 図９に続く半導体装置の製造工程中の要部断面図である。 図１０に続く半導体装置の製造工程中の要部断面図である。 図１１に続く半導体装置の製造工程中の要部断面図である。 図１２に続く半導体装置の製造工程中の要部断面図である。 図１３に続く半導体装置の製造工程中の要部断面図である。 図１４に続く半導体装置の製造工程中の要部断面図である。 図１５に続く半導体装置の製造工程中の要部断面図である。 図１６に続く半導体装置の製造工程中の要部断面図である。 図１７に続く半導体装置の製造工程中の要部断面図である。 第１検討例のメモリ素子を示す要部断面図である。 第１検討例のメモリ素子のエネルギーバンド構造を示す説明図である。 第２検討例のメモリ素子を示す要部断面図である。 第２検討例のメモリ素子のエネルギーバンド構造を示す説明図である。 第３検討例のメモリ素子を示す要部断面図である。 第３検討例のメモリ素子のエネルギーバンド構造を示す説明図である。 変形例の形態の半導体装置の要部断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態）
＜半導体装置の構造について＞
本実施の形態の半導体装置を図面を参照して説明する。図１～図３は、本実施の形態の半導体装置の要部断面図である。図２は、図１の半導体装置の一部を拡大して示した部分拡大断面図であり、図３は、図２の一部を更に拡大して示した部分拡大断面図である。図４は、メモリ素子ＭＣのエネルギーバンド構造を示す説明図である。
本実施の形態の半導体装置は、不揮発性メモリ（不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置）を備えた半導体装置である。図１には、不揮発性メモリを構成するメモリ素子（記憶素子）ＭＣが形成された領域であるメモリ素子形成領域の要部断面図が示されている。なお、図１および図２は、メモリ素子ＭＣを構成するメモリゲート電極ＭＧおよび制御ゲート電極ＣＧの延在方向（図１および図２の紙面に垂直な方向）に垂直な断面が示されている。図３には、図２のうち、半導体基板ＳＢとゲート電極ＭＧとそれらの間に介在する絶縁膜ＭＺとの一部が拡大して示されている。図４には、図３のＡ－Ａ線に沿った位置でのエネルギーバンド構造が示されている。すなわち、図４は、上記図１～図３に示されるメモリ素子ＭＣにおいて、半導体基板ＳＢとメモリゲート電極ＭＧとで挟まれた絶縁膜ＭＺを、厚み方向（絶縁膜ＭＺの厚み方向）に横切る位置でのエネルギーバンド図であり、図４の横が、厚み方向の位置に対応し、図４の縦が、エネルギーに対応している。
図１および図２に示されるように、半導体基板ＳＢには、メモリトランジスタおよび制御トランジスタからなる不揮発性メモリのメモリ素子（記憶素子、メモリセル）ＭＣが形成されている。実際には、半導体基板ＳＢには、複数のメモリ素子ＭＣがアレイ状に形成されている。
図１および図２に示されるように、不揮発性メモリのメモリ素子ＭＣは、スプリットゲート型のメモリ素子であり、制御ゲート電極ＣＧを有する制御トランジスタとメモリゲート電極ＭＧを有するメモリトランジスタとの２つのＭＩＳＦＥＴを接続したものである。
ここで、電荷蓄積部を含むゲート絶縁膜およびメモリゲート電極ＭＧを備えるＭＩＳＦＥＴをメモリトランジスタといい、また、ゲート絶縁膜および制御ゲート電極ＣＧを備えるＭＩＳＦＥＴを制御トランジスタという。なお、制御トランジスタは、メモリセル選択用トランジスタであるため、選択トランジスタとみなすこともできる。
以下に、メモリ素子ＭＣの構成を具体的に説明する。
図１～図３に示されるように、不揮発性メモリのメモリ素子ＭＣは、半導体基板ＳＢのｐ型ウエルＰＷ中に形成されたソースおよびドレイン用のｎ型の半導体領域ＭＳ，ＭＤと、半導体基板ＳＢ（ｐ型ウエルＰＷ）上に絶縁膜ＧＦを介して形成された制御ゲート電極ＣＧと、半導体基板ＳＢ（ｐ型ウエルＰＷ）上に絶縁膜ＭＺを介して形成されたメモリゲート電極ＭＧと、を有している。絶縁膜ＧＦは、制御ゲート電極ＣＧと半導体基板ＳＢ（ｐ型ウエルＰＷ）との間に形成されている。また、絶縁膜ＭＺは、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ）との間に形成されている。
メモリゲート電極ＭＧの両側の側壁上には、側壁絶縁膜ＳＰが形成されており、制御ゲート電極ＣＧとメモリゲート電極ＭＧとは、側壁絶縁膜ＳＰを介して、互いに隣り合っている。すなわち、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間には、側壁絶縁膜ＳＰが介在している。
側壁絶縁膜ＳＰは、酸化シリコン膜ＯＸと窒化シリコン膜ＮＴとの積層膜からなる。側壁絶縁膜ＳＰを構成する酸化シリコン膜ＯＸは、メモリゲート電極ＭＧに隣接しており、側壁絶縁膜ＳＰを構成する窒化シリコン膜ＮＴとメモリゲート電極ＭＧとの間には、側壁絶縁膜ＳＰを構成する酸化シリコン膜ＯＸが介在している。
制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、それらの対向側面の間に側壁絶縁膜ＳＰを介した状態で、半導体基板ＳＢの主面に沿って延在し、並んで配置されている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、半導体領域ＭＤおよび半導体領域ＭＳ間の半導体基板ＳＢ（ｐ型ウエルＰＷ）上に絶縁膜ＧＦまたは絶縁膜ＭＺを介して形成されており、半導体領域ＭＳ側にメモリゲート電極ＭＧが位置し、半導体領域ＭＤ側に制御ゲート電極ＣＧが位置している。
制御ゲート電極ＣＧと半導体基板ＳＢ（ｐ型ウエルＰＷ）との間に形成された絶縁膜ＧＦ、すなわち制御ゲート電極ＣＧの下の絶縁膜ＧＦが、制御トランジスタのゲート絶縁膜として機能する。絶縁膜ＧＦは、例えば酸化シリコン膜または酸窒化シリコン膜からなる。
メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ）との間に形成された絶縁膜ＭＺ、すなわちメモリゲート電極ＭＧの下の絶縁膜ＭＺが、メモリトランジスタのゲート絶縁膜（内部に電荷蓄積部を有するゲート絶縁膜）として機能する。絶縁膜ＭＺは、その内部に電荷蓄積部（ここでは絶縁膜ＭＺ２）を有する絶縁膜とみなすことができる。
絶縁膜ＭＺは、複数の絶縁膜を積層した積層絶縁膜である。具体的には、絶縁膜ＭＺは、絶縁膜ＭＺ１と、絶縁膜ＭＺ１上に形成された絶縁膜ＭＺ２と、絶縁膜ＭＺ２上に形成された絶縁膜ＭＺ３と、絶縁膜ＭＺ３上に形成された絶縁膜ＭＺ４との積層膜からなる。絶縁膜ＭＺ１は、半導体基板ＳＢ（ｐ型ウエルＰＷ）に隣接し、絶縁膜ＭＺ４は、メモリゲート電極ＭＧに隣接している。
ここでは、絶縁膜ＭＺ１は、好ましくは、酸化シリコン膜（酸化膜）または酸窒化シリコン膜（酸窒化膜）からなる。また、絶縁膜ＭＺ２は、ハフニウム（Ｈｆ）と酸素（Ｏ）とを含有する材料（高誘電率材料）からなり、好ましくは、酸化ハフニウム膜（代表的にはＨｆＯ２膜）またはハフニウムシリケート膜（ＨｆｘＳｉ１－ｘＯ２膜）からなる。絶縁膜ＭＺ２は、絶縁膜ＭＺ１と接している。また、絶縁膜ＭＺ３は、金属（金属元素）と酸素（Ｏ）とを（構成元素として）含有する材料（高誘電率材料）からなる多結晶膜であり、好ましくは、酸化アルミニウム膜（代表的にはＡｌ２Ｏ３膜）、酸窒化アルミニウム膜（ＡｌＯＮ膜）またはアルミニウムシリケート膜（ＡｌＳｉＯ膜）からなり、特に好ましくは、酸化アルミニウム膜からなる。絶縁膜ＭＺ３は、絶縁膜ＭＺ２と接している。絶縁膜ＭＺ４は、好ましくは、酸化シリコン膜（酸化膜）または酸窒化シリコン膜（酸窒化膜）からなる。絶縁膜ＭＺ４は、絶縁膜ＭＺ３と接している。また、絶縁膜ＭＺ４は、ゲート電極ＭＧと接している。
絶縁膜ＭＺ１の膜厚は、例えば２～５ｎｍ程度とすることができる。絶縁膜ＭＺ２の膜厚は、例えば２～５ｎｍ程度とすることができる。絶縁膜ＭＺ３の膜厚は、例えば２～１０ｎｍ程度とすることができる。絶縁膜ＭＺ４の膜厚は、例えば１～６ｎｍ程度とすることができる。
絶縁膜ＭＺのうち、絶縁膜ＭＺ２は、電荷蓄積機能を有する絶縁膜である。すなわち、絶縁膜ＭＺのうち、絶縁膜ＭＺ２は、電荷を蓄積するための絶縁膜であり、電荷蓄積層（電荷蓄積部）として機能する。つまり、絶縁膜ＭＺ２は、絶縁膜ＭＺ中に形成されたトラップ性絶縁膜である。ここで、トラップ性絶縁膜とは、電荷の蓄積が可能な絶縁膜を指す。このように、トラップ準位を有する絶縁膜（電荷蓄積層）として、絶縁膜ＭＺ２が用いられている。このため、絶縁膜ＭＺは、その内部に電荷蓄積部（ここでは絶縁膜ＭＺ２）を有する絶縁膜とみなすことができる。
絶縁膜ＭＺのうち、トラップ性絶縁膜である絶縁膜ＭＺ２の上下に位置する絶縁膜ＭＺ３と絶縁膜ＭＺ１とは、トラップ性絶縁膜に電荷を閉じ込めるための電荷ブロック層（電荷閉じ込め層）として機能することができる。ゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ）との間の絶縁膜ＭＺにおいて、トラップ性絶縁膜である絶縁膜ＭＺ２を、電荷ブロック層として機能する絶縁膜ＭＺ１，ＭＺ３で挟んだ構造を採用することで、絶縁膜ＭＺ２への電荷の蓄積が可能となる。
絶縁膜ＭＺは、メモリ素子ＭＣの電荷保持機能を有するゲート絶縁膜として機能できるように、電荷蓄積層（ここでは絶縁膜ＭＺ２）を電荷ブロック層（ここでは絶縁膜ＭＺ１，ＭＺ３）で挟んだ構造を有しており、電荷蓄積層（ここでは絶縁膜ＭＺ２）のポテンシャル障壁高さに比べ、電荷ブロック層（ここでは絶縁膜ＭＺ１，ＭＺ３）のポテンシャル障壁高さが高くなる。つまり、絶縁膜ＭＺ１および絶縁膜ＭＺ３のそれぞれのバンドギャップは、絶縁膜ＭＺ２のバンドギャップよりも大きい（図４参照）。これは、絶縁膜ＭＺ１，ＭＺ２，ＭＺ３を上述した材料により形成することで、達成できる。すなわち、酸化シリコン膜、酸窒化シリコン膜、酸化アルミニウム膜、酸窒化アルミニウム膜およびアルミニウムシリケート膜は、酸化ハフニウム膜およびハフニウムシリケート膜のバンドギャップよりも大きなバンドギャップを有しているため、電荷ブロック層として採用することができる。
絶縁膜ＭＺ２と絶縁膜ＭＺ３とは、それぞれ酸化シリコンよりも誘電率（比誘電率）が高い絶縁材料膜、いわゆるＨｉｇｈ－ｋ膜（高誘電率膜、高誘電率絶縁膜）である。なお、本願において、Ｈｉｇｈ－ｋ膜、高誘電率膜、高誘電率絶縁膜、高誘電率ゲート絶縁膜、あるいは高誘電率材料と言うときは、酸化シリコンよりも誘電率（比誘電率）が高い膜または材料を意味する。酸化アルミニウム膜、酸窒化アルミニウム膜、アルミニウムシリケート膜、酸化ハフニウム膜およびハフニウムシリケート膜は、いずれも高誘電率絶縁膜であり、酸化シリコンよりも誘電率（比誘電率）が高い。また、高誘電率膜は、上述のように酸化シリコンよりも誘電率が高い膜であるが、窒化シリコンよりも誘電率が高ければ、より好ましい。絶縁膜ＭＺ２，ＭＺ３をそれぞれ上記材料により構成した場合は、絶縁膜ＭＺ２，ＭＺ３のそれぞれの誘電率は、窒化シリコンの誘電率よりも高くなる。
なお、図面を見やすくするために、図１は、絶縁膜ＭＺ１，ＭＺ２，ＭＺ３，ＭＺ４の積層膜からなる絶縁膜ＭＺを、単に絶縁膜ＭＺとして図示しているが、実際には、図２および図３に示されるように、絶縁膜ＭＺは、絶縁膜ＭＺ１，ＭＺ２，ＭＺ３，ＭＺ４の積層膜からなる。
制御ゲート電極ＣＧは、導電膜からなり、例えば、ｎ型ポリシリコン膜（ｎ型不純物を導入したドープトポリシリコン膜）のようなシリコン膜からなる。
メモリゲート電極ＭＧは、導電膜からなり、例えば、ｎ型ポリシリコン膜のようなシリコン膜からなる。メモリゲート電極ＭＧを構成するシリコン膜は、ｎ型不純物が導入されたドープトポリシリコン膜とすることができるが、他の形態として、ｐ型不純物が導入されたドープトポリシリコン膜、あるいは、不純物を意図的には導入していないノンドープのポリシリコン膜とすることもできる。ここでは、メモリゲート電極ＭＧは、パターニングされたシリコン膜からなり、制御ゲート電極ＣＧは、メモリゲート電極ＭＧの一方の側壁上に側壁絶縁膜ＳＰを介してサイドウォールスペーサ状に形成されている。また、ここでは、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧにシリコンゲート電極を適用した場合について説明したが、他の形態として、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの一方または両方に、メタルゲート電極を適用することもできる。
半導体領域ＭＳおよび半導体領域ＭＤのそれぞれは、ソースまたはドレイン用の半導体領域である。すなわち、半導体領域ＭＳは、ソース領域またはドレイン領域の一方として機能する半導体領域であり、半導体領域ＭＤは、ソース領域またはドレイン領域の他方として機能する半導体領域である。ここでは、半導体領域ＭＳはソース領域として機能する半導体領域、半導体領域ＭＤはドレイン領域として機能する半導体領域である。半導体領域ＭＳ，ＭＤは、ｎ型の不純物が導入された半導体領域よりなり、それぞれＬＤＤ（Lightly doped Drain）構造を備えている。すなわち、ソース用の半導体領域ＭＳは、ｎ－型半導体領域ＥＸ１（エクステンション領域）と、ｎ－型半導体領域ＥＸ１よりも高い不純物濃度を有するｎ＋型半導体領域ＳＤ１（ソース領域）とを有している。また、ドレイン用の半導体領域ＭＤは、ｎ－型半導体領域ＥＸ２（エクステンション領域）と、ｎ－型半導体領域ＥＸ２よりも高い不純物濃度を有するｎ＋型半導体領域ＳＤ２（ドレイン領域）とを有している。
半導体領域ＭＳは、平面視においてメモリゲート電極ＭＧとゲート長方向に隣接する位置の半導体基板ＳＢに形成されており、また、半導体領域ＭＤは、平面視において制御ゲート電極ＣＧとゲート長方向に隣接する位置の半導体基板ＳＢに形成されている。制御ゲート電極ＣＧにおけるメモリゲート電極ＭＧと隣接していない側の側壁上には、側壁絶縁膜としてサイドウォールスペーサＳＷが形成されている。メモリゲート電極ＭＧにおける制御ゲート電極ＣＧと隣接していない側の側壁上には、側壁絶縁膜ＳＰを介してサイドウォールスペーサＳＷが形成されている。このため、サイドウォールスペーサＳＷとメモリゲート電極ＭＧとの間には、側壁絶縁膜ＳＰが介在している。
低濃度のｎ－型半導体領域ＥＸ１は、メモリゲート電極ＭＧの側壁上のサイドウォールスペーサＳＷの下方に、メモリトランジスタのチャネル領域と隣接するように形成され、高濃度のｎ＋型半導体領域ＳＤ１は、低濃度のｎ－型半導体領域ＥＸ１に隣接し、メモリトランジスタのチャネル領域からｎ－型半導体領域ＥＸ１の分だけ離間するように形成されている。低濃度のｎ－型半導体領域ＥＸ２は、制御ゲート電極ＣＧの側壁上のサイドウォールスペーサＳＷの下方に、制御トランジスタのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域ＳＤ２は、低濃度のｎ－型半導体領域ＥＸ２に隣接し、制御トランジスタのチャネル領域からｎ－型半導体領域ＥＸ２の分だけ離間するように形成されている。メモリゲート電極ＭＧ下の絶縁膜ＭＺの下にメモリトランジスタのチャネル領域が形成され、制御ゲート電極ＣＧ下の絶縁膜ＧＦの下に制御トランジスタのチャネル領域が形成される。
ｎ＋型半導体領域ＳＤ１，ＳＤ２、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの各上部には、サリサイド（Salicide：Self Aligned Silicide）技術などにより、金属シリサイド層ＳＬが形成されている。金属シリサイド層ＳＬは、不要であれば、その形成を省略することもできる。
次に、メモリ素子ＭＣよりも上層の構造について説明する。
図１に示されるように、半導体基板ＳＢ上には、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびサイドウォールスペーサＳＷを覆うように、層間絶縁膜として絶縁膜ＩＬ１が形成されている。絶縁膜ＩＬ１の上面は平坦化されている。絶縁膜ＩＬ１にはコンタクトホール（貫通孔）ＣＴが形成されており、コンタクトホールＣＴ内に、接続用導体部として導電性のプラグＰＧが埋め込まれている。
コンタクトホールＣＴおよびそれに埋め込まれたプラグＰＧは、ｎ＋型半導体領域ＳＤ１上、ｎ＋型半導体領域ＳＤ２上、制御ゲート電極ＣＧ上、およびメモリゲート電極ＭＧ上などに形成される。
プラグＰＧが埋め込まれた絶縁膜ＩＬ１上には配線Ｍ１が形成されている。配線Ｍ１は、例えばダマシン配線（埋込配線）であり、絶縁膜ＩＬ１上に形成された絶縁膜ＩＬ２に設けられた配線溝に埋め込まれている。配線Ｍ１は、プラグＰＧを介して、ｎ＋型半導体領域ＳＤ１、ｎ＋型半導体領域ＳＤ２、制御ゲート電極ＣＧまたはメモリゲート電極ＭＧなどと電気的に接続される。更に上層の配線および絶縁膜も形成されているが、ここではその図示および説明は省略する。
＜半導体装置の動作について＞
次に、不揮発性のメモリ素子ＭＣの動作例について説明する。本実施の形態では、メモリトランジスタの絶縁膜ＭＺ中の電荷蓄積部（ここでは絶縁膜ＭＺ２）への電子の注入を「書込」、ホール（hole：正孔）の注入を「消去」と定義する。
書込み方式は、いわゆるＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれる書込み方式を用いることができる。
ＳＳＩ方式の書込みでは、例えば、選択メモリセルにおいて、半導体領域ＭＤの印加電圧よりも高い正電圧を半導体領域ＭＳに印加し、制御ゲート電極ＣＧに正電圧を印加し、メモリゲート電極ＭＧに制御ゲート電極ＣＧの印加電圧よりも高い正電圧を印加する。選択メモリセルの絶縁膜ＭＺ中の電荷蓄積層（ここでは絶縁膜ＭＺ２）に電子を注入することで書込みを行う。この際、ホットエレクトロンは、２つのゲート電極（メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ）間の下のチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極ＭＧの下の絶縁膜ＭＺ中の電荷蓄積層（ここでは絶縁膜ＭＺ２）にホットエレクトロンが注入される。注入されたホットエレクトロン（電子）は、絶縁膜ＭＺ中の電荷蓄積層（ここでは絶縁膜ＭＺ２）のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
消去方式は、いわゆるＦＮ方式と呼ばれる、ＦＮ（Fowler Nordheim）トンネリングにより消去を行う消去方式を用いることができる。
ＦＮ方式の消去では、例えば、選択メモリセルにおいて、半導体領域ＭＳ，ＭＤおよび制御ゲート電極ＣＧを０Ｖとし、メモリゲート電極ＭＧに正の高電圧を印加する。選択メモリセルにおいて、メモリゲート電極ＭＧからホール（正孔）をトンネリングさせて絶縁膜ＭＺ中の電荷蓄積層（ここでは絶縁膜ＭＺ２）に注入することで消去を行う。この際、ホールはメモリゲート電極ＭＧからＦＮトンネル効果により絶縁膜ＭＺ４，ＭＺ３をトンネリングして絶縁膜ＭＺ中に注入され、絶縁膜ＭＺ中の電荷蓄積層（ここでは絶縁膜ＭＺ２）のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が低下する（消去状態となる）。
また、消去方式として、いわゆるＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）方式と呼ばれる消去方式もある。ＢＴＢＴ方式の消去では、ＢＴＢＴにより発生したホール（正孔）を半導体基板（ＳＢ）側から絶縁膜ＭＺ中の電荷蓄積層（ここでは絶縁膜ＭＺ２）に注入することにより消去を行う。
読出し時には、例えば、選択メモリセルにおいて、半導体領域ＭＳの電圧よりも高い正電圧を半導体領域ＭＤに印加する。そして、読出し時のメモリゲート電極ＭＧに印加する電圧を、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるメモリトランジスタのしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
＜半導体装置の製造工程について＞
次に、図１に示される不揮発性のメモリ素子ＭＣを備える半導体装置の製造方法の一例について、図５～図１８を参照して説明する。図５～図１８は、本実施の形態の半導体装置の製造工程中の要部断面図である。
図５に示されるように、まず、例えば１～１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）ＳＢを用意する。それから、半導体基板ＳＢの主面に、活性領域を規定する素子分離領域（図示せず）を、ＳＴＩ（Shallow Trench Isolation）法などを用いて形成する。
次に、図６に示されるように、メモリセル形成領域の半導体基板ＳＢにｐ型ウエルＰＷを、イオン注入法などを用いて形成する。ｐ型ウエルＰＷ２は、半導体基板ＳＢの主面から所定の深さにわたって形成される。
次に、希釈フッ酸洗浄などによって半導体基板ＳＢ（ｐ型ウエルＰＷ）の表面を清浄化した後、半導体基板ＳＢの主面（ｐ型ウエルＰＷの表面）に、絶縁膜ＭＺを形成する。この絶縁膜ＭＺは、絶縁膜ＭＺ１と、絶縁膜ＭＺ１上に形成された絶縁膜ＭＺ２と、絶縁膜ＭＺ２上に形成された絶縁膜ＭＺ３と、絶縁膜ＭＺ３上に形成された絶縁膜ＭＺ４と、を有する積層膜（積層絶縁膜）からなる。
なお、図面を見やすくするために、図６では、絶縁膜ＭＺ１と絶縁膜ＭＺ２と絶縁膜ＭＺ３と絶縁膜ＭＺ４とからなる絶縁膜ＭＺを、単に絶縁膜ＭＺとして図示しているが、実際には、図６において点線の円で囲まれた領域の拡大図に示されるように、絶縁膜ＭＺは、絶縁膜ＭＺ１と絶縁膜ＭＺ２と絶縁膜ＭＺ３と絶縁膜ＭＺ４との積層膜からなる。
絶縁膜ＭＺ形成工程は、次のようにして行うことができる。
まず、半導体基板ＳＢの表面上に、すなわちｐ型ウエルＰＷの表面上に、絶縁膜ＭＺ１を形成する。
絶縁膜ＭＺ１は、酸化シリコン膜からなり、熱酸化処理により形成することができる。他の形態として、熱酸化により酸化シリコン膜（絶縁膜ＭＺ１）を形成した後に、熱窒化処理またはプラズマ窒化処理を行うことで、その酸化シリコン膜（絶縁膜ＭＺ１）を窒化して、窒素を導入することもできる。その場合は、絶縁膜ＭＺ１は、酸窒化シリコン膜となる。
それから、絶縁膜ＭＺ１上に絶縁膜ＭＺ２を形成する。絶縁膜ＭＺ２は、ハフニウム（Ｈｆ）と酸素（Ｏ）とを含有する材料（高誘電率材料）からなり、好ましくは、酸化ハフニウム膜またはハフニウムシリケート膜からなり、例えばＣＶＤ（Chemical Vapor Deposition）法またはＡＬＤ（Atomic Layer Deposition：原子層堆積）法などを用いて形成することができる。
それから、絶縁膜ＭＺ２上に絶縁膜ＭＺ３を形成する。絶縁膜ＭＺ３は、金属（金属元素）と酸素（Ｏ）とを含有する材料（高誘電率材料）からなり、好ましくは、酸化アルミニウム膜、酸窒化アルミニウム膜またはアルミニウムシリケート膜からなり、特に好ましくは、酸化アルミニウム膜からなり、例えばＣＶＤ法またはＡＬＤ法などを用いて形成することができる。
それから、絶縁膜ＭＺ３上に絶縁膜ＭＺ４を形成する。絶縁膜ＭＺ４は、酸化シリコン膜または酸窒化シリコン膜からなり、例えばＣＶＤ法またはＡＬＤ法などを用いて形成することができる。
このようにして、半導体基板ＳＢ（ｐ型ウエルＰＷ）上に、下から順に絶縁膜ＭＺ１，ＭＺ２，ＭＺ３，ＭＺ４が積層された積層絶縁膜である絶縁膜ＭＺが形成される。
次に、熱処理（アニール処理）を行うこともできる。この熱処理により、絶縁膜ＭＺを構成する絶縁膜ＭＺ３を結晶化することができ、絶縁膜ＭＺ３は、多結晶膜となり得る。また、この熱処理により、絶縁膜ＭＺ３だけでなく、絶縁膜ＭＺ２も結晶化する場合もあり得る。
次に、図７に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち絶縁膜ＭＺ上に、ゲート電極ＭＧ形成用の導電膜として、シリコン膜ＰＳ１を形成する。シリコン膜ＰＳ１は、多結晶シリコン膜からなり、ＣＶＤ法などを用いて形成することができるが、成膜時はシリコン膜ＰＳ１をアモルファスシリコン膜として形成してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。シリコン膜ＰＳ１にｎ型またはｐ型の不純物を導入する場合は、シリコン膜ＰＳ１の成膜時または成膜後にｎ型またはｐ型の不純物を導入することができる。
次に、図８に示されるように、シリコン膜ＰＳをフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、パターニングされたシリコン膜ＰＳ１からなるメモリゲート電極ＭＧを形成する。メモリセルを形成する領域において、メモリゲート電極ＭＧで覆われた部分以外の絶縁膜ＭＧは、シリコン膜ＰＳ１のパターニング工程で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。メモリゲート電極ＭＧの下の絶縁膜ＭＺは、エッチングされずに残存し、メモリトランジスタのゲート絶縁膜（電荷蓄積部を有するゲート絶縁膜）となる。これにより、メモリゲート電極ＭＧが、半導体基板ＳＢ（ｐ型ウエルＰＷ）上に、絶縁膜ＭＺを介して形成された状態になる。
また、他の形態として、シリコン膜ＰＳ上に酸化シリコン膜などの絶縁膜を形成してから、シリコン膜ＰＳとその上の絶縁膜との積層膜をパターニングすることにより、メモリゲート電極ＭＧを形成することもできる。この場合は、メモリゲート電極ＭＧ上に、メモリゲート電極ＭＧと同じ平面形状のキャップ絶縁膜が形成された状態になる。
次に、図９に示されるように、半導体基板ＳＢ（ｐ型ウエルＰＷ）上に、メモリゲート電極ＭＧを覆うように、酸化シリコン膜ＯＸと酸化シリコン膜ＯＸ上の窒化シリコン膜ＮＴとの積層膜ＬＭを形成する。酸化シリコン膜ＯＸと窒化シリコン膜ＮＴとは、それぞれ、ＣＶＤ法などを用いて形成することができる。なお、図面を見やすくするために、図９では、酸化シリコン膜ＯＸと窒化シリコン膜ＮＴとの積層膜ＬＭを、単なる膜としてに図示しているが、実際には、図９において点線の円で囲まれた領域の拡大図に示されるように、積層膜ＬＭは、酸化シリコン膜ＯＸと窒化シリコン膜ＮＴとの積層膜である。
次に、図１０に示されるように、酸化シリコン膜ＯＸと窒化シリコン膜ＮＴとの積層膜ＬＭをエッチバックすることにより、メモリゲート電極ＭＧの両側壁上に積層膜ＬＭを側壁絶縁膜ＳＰとして残存させ、それ以外の積層膜ＬＭを除去する。図１０において点線の円で囲まれた領域の拡大図に示されるように、側壁絶縁膜ＳＰは、メモリゲート電極ＭＧの側壁上の酸化シリコン膜ＯＸと酸化シリコン膜ＯＸ上の窒化シリコン膜ＮＴとの積層膜からなる。
次に、洗浄処理を行って、半導体基板ＳＢの主面を清浄化処理した後、図１１に示されるように、半導体基板ＳＢ（ｐ型ウエルＰＷ）の主面（表面）に、制御トランジスタのゲート絶縁膜用の絶縁膜ＧＦを形成する。絶縁膜ＧＦは、酸化シリコン膜からなり、例えば熱酸化法により形成することができる。また、メモリゲート電極ＭＧ上にキャップ絶縁膜が形成されていない場合には、メモリゲート電極ＭＧの上面に、絶縁膜ＧＦと同種の絶縁膜ＺＭが形成され得る。
次に、図１１に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち絶縁膜ＧＦ上に、メモリゲート電極ＭＧおよび側壁絶縁膜ＳＰを覆うように、制御ゲート電極ＣＧ形成用の導電体膜としてシリコン膜ＰＳ２を形成する。シリコン膜ＰＳ２は、多結晶シリコン膜からなり、ＣＶＤ法などを用いて形成することができるが、成膜時はシリコン膜ＰＳ２をアモルファスシリコン膜として形成してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。また、シリコン膜ＰＳ２にｎ型またはｐ型の不純物を導入する場合は、シリコン膜ＰＳ２の成膜時または成膜後にｎ型またはｐ型の不純物を導入することができる。
次に、異方性エッチング技術により、シリコン膜ＰＳ２をエッチバックする。このエッチバック工程により、メモリゲート電極ＭＧの両方の側壁上に側壁絶縁膜ＳＰを介してシリコン膜ＰＳ２をサイドウォールスペーサ状に残し、他の領域のシリコン膜ＰＳ２を除去する。これにより、図１２に示されるように、メモリゲート電極ＭＧの両方の側壁のうち、一方の側壁上に側壁絶縁膜ＳＰを介してサイドウォールスペーサ状に残存したシリコン膜ＰＳ２により、制御ゲート電極ＣＧが形成され、また、他方の側壁上に側壁絶縁膜ＳＰを介してサイドウォールスペーサ状に残存したシリコン膜ＰＳ２により、シリコンスペーサＰＳ２ａが形成される。制御ゲート電極ＣＧは、側壁絶縁膜ＳＰを介してメモリゲート電極ＭＧと隣り合うように形成される。
次に、図１３に示されるように、フォトリソグラフィ技術およびエッチング技術を用いて、シリコンスペーサＰＳ２ａを除去し、制御ゲート電極ＣＧはエッチングせずに残存させる。その後、絶縁膜ＧＦのうち、制御ゲート電極ＣＧで覆われずに露出する部分をエッチング（例えばウェットエッチング）によって除去する。この際、メモリゲート電極ＭＧ上の絶縁膜ＺＭも除去され得る。制御ゲート電極ＣＧの下の絶縁膜ＧＦは、除去されずに残存し、制御トランジスタのゲート絶縁膜となる。
次に、イオン注入法などを用いてｎ型の不純物を、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧをマスク（イオン注入阻止マスク）として用いて半導体基板ＳＢ（ｐ型ウエルＰＷ）に導入することで、図１４に示されるように、ｎ－型半導体領域（不純物拡散層）ＥＸ１，ＥＸ２を形成する。
次に、半導体基板ＳＢの主面上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよび側壁絶縁膜ＳＰを覆うように、絶縁膜（例えば酸化シリコン膜）を形成してから、その絶縁膜をエッチバックすることにより、図１５に示されるように、サイドウォールスペーサＳＷを形成する。
次に、図１６に示されるように、イオン注入法などを用いてｎ型の不純物を、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧとそれらの側壁上のサイドウォールスペーサＳＷとをマスク（イオン注入阻止マスク）として用いて半導体基板ＳＢ（ｐ型ウエルＰＷ）に導入することで、ｎ＋型半導体領域ＳＤ１，ＳＤ２を形成する。
このようにして、ｎ－型半導体領域ＥＸ１とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ１とにより、メモリトランジスタのソース領域として機能するｎ型の半導体領域ＭＳが形成され、ｎ－型半導体領域ＥＸ２とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ２とにより、制御トランジスタのドレイン領域として機能するｎ型の半導体領域ＭＤが形成される。
次に、これまでに導入された不純物を活性化するための熱処理である活性化アニールを行う。
このようにして、不揮発性メモリのメモリ素子ＭＣが形成される。
次に、サリサイド技術を用いて、図１７に示されるように、金属シリサイド層ＳＬを形成する。金属シリサイド層ＳＬは、ｎ＋型半導体領域ＳＤ１，ＳＤ２、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの各上部に形成することができる。
次に、図１８に示されるように、半導体基板ＳＢの主面全面上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびサイドウォールスペーサＳＷを覆うように、層間絶縁膜として絶縁膜ＩＬ１を形成する。絶縁膜ＩＬ１の形成後、必要に応じてＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などを用いて絶縁膜ＩＬ１の上面を平坦化する。それから、絶縁膜ＩＬ１にコンタクトホールＣＴを形成してから、コンタクトホールＣＴ内に導電性のプラグＰＧを形成する。それから、プラグＰＧが埋め込まれた絶縁膜ＩＬ１上に絶縁膜ＩＬ２を形成してから、この絶縁膜ＩＬ２に配線溝を形成した後、配線溝内に配線Ｍ１をシングルダマシン技術を用いて形成する。その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。
以上のようにして、本実施の形態の半導体装置が製造される。
＜主要な特徴と効果について＞
本実施の形態の主要な特徴のうちの一つは、メモリ素子用のゲート絶縁膜が、絶縁膜ＭＺ１（第１絶縁膜）と、その上の絶縁膜ＭＺ２（第２絶縁膜）と、その上の絶縁膜ＭＺ３（第３絶縁膜）と、その上の絶縁膜ＭＺ４（第４絶縁膜）とを有することである。ここで、絶縁膜ＭＺ２（第２絶縁膜）は、ハフニウムと酸素とを含有する高誘電率材料からなる電荷蓄積膜（電荷蓄積機能を有する絶縁膜）であり、絶縁膜ＭＺ１（第１絶縁膜）および絶縁膜ＭＺ３（第３絶縁膜）のそれぞれのバンドギャップは、絶縁膜ＭＺ２（第２絶縁膜）のバンドギャップよりも大きい。絶縁膜ＭＺ３（第３絶縁膜）は、金属元素と酸素とを含有する高誘電率材料からなる。絶縁膜ＭＺ４（第４絶縁膜）は、酸化シリコン膜または酸窒化シリコン膜であり、かつ、メモリゲート電極ＭＧと隣接している。
ところで、メモリ素子用のゲート絶縁膜としては、酸化シリコン膜と窒化シリコン膜と酸化シリコン膜とを積層したＯＮＯ（oxide-nitride-oxide）膜が知られている。しかしながら、メモリ素子用のゲート絶縁膜として、ＯＮＯ膜を採用した場合は、誘電率が比較的低いことから、ゲート絶縁膜のＥＯＴ（Equivalent Oxide Thickness：酸化膜換算膜厚）が大きくなってしまう。このため、ゲート絶縁膜のＥＯＴが大きくなることで動作電圧が高くなる懸念がある。また、ゲート絶縁膜のＥＯＴを小さくするために物理的膜厚を薄くしようとすると、リークによるリテンション特性（電荷保持特性、データ保持特性）の劣化が生じる懸念がある。これらは、半導体装置の性能を低下させてしまう。
このため、本実施の形態では、電荷蓄積膜として機能する絶縁膜ＭＺ２と、電荷蓄積膜を挟む上下の電荷ブロック膜のうち、上側の電荷ブロック膜として機能する絶縁膜ＭＺ３とに、高誘電率膜を適用している。
上側の電荷ブロック膜である絶縁膜ＭＺ３に高誘電率膜を適用すれば、絶縁膜ＭＺ３のＥＯＴを抑制しながら絶縁膜ＭＺ３の物理的膜厚を増加させることができるため、電荷蓄積膜（ここでは絶縁膜ＭＺ２）に蓄積された電荷が意図せずして絶縁膜ＭＺ３を通り抜けてメモリゲート電極ＭＧに抜けてしまうのを抑制でき、メモリ素子のリテンション特性を向上させることができる。また、絶縁膜ＭＺ３の物理的膜厚を確保しながらＥＯＴを低減できるため、メモリ素子の動作電圧の低減や動作速度の向上を図ることができる。
また、電荷蓄積膜である絶縁膜ＭＺ２に高誘電率膜を適用すれば、絶縁膜ＭＺ２のＥＯＴを抑制しながら絶縁膜ＭＺ２の物理的膜厚を厚くすることができるため、メモリ素子のリテンション特性を向上させることができる。その理由は、絶縁膜ＭＺ２が厚い程、絶縁膜ＭＺ２中において、絶縁膜ＭＺ２の表面から遠い位置に電荷をトラップすることができるため、絶縁膜ＭＺ２にトラップされた電荷が絶縁膜ＭＺ２から抜けにくくなり、メモリ素子のリテンション特性が向上するからである。
電荷蓄積膜（ここでは絶縁膜ＭＺ２）に高誘電率膜を適用する場合には、ハフニウム（Ｈｆ）と酸素（Ｏ）とを（構成元素として）含有する材料からなる絶縁膜を好適に用いることができ、酸化ハフニウム膜またはハフニウムシリケート膜を用いることが特に好ましい。
上側の電荷ブロック膜（ここでは絶縁膜ＭＺ３）に高誘電率膜を適用する場合には、電荷蓄積膜（ここでは絶縁膜ＭＺ２）のバンドギャップよりも大きなバンドギャップを有する高誘電率膜を用いることが必要である。上側の電荷ブロック膜（ここでは絶縁膜ＭＺ３）用の高誘電率膜としては、金属と酸素（Ｏ）とを（構成元素として）含有する材料からなる絶縁膜を好適に用いることができるが、酸化アルミニウム膜、酸窒化アルミニウム膜またはアルミニウムシリケート膜を用いることが好ましく、酸化アルミニウム膜を用いることが特に好ましい。その理由は、酸化アルミニウム膜、酸窒化アルミニウム膜およびアルミニウムシリケート膜は、その中でも特に酸化アルミニウム膜は、膜質が良好であるため絶縁性が高く、また、バンドギャップが大きいため、電荷ブロック膜に相応しいからである。
本実施の形態では、絶縁膜ＭＺ３上に絶縁膜ＭＺ４を形成しており、この絶縁膜ＭＺ４がメモリゲート電極ＭＧと隣接している。これにより、メモリ素子のリテンション特性を更に向上させることができる。これについて、以下に具体的に説明する。
図１９は、本発明者が検討した第１検討例のメモリ素子を示す要部断面図であり、図２０は、第１検討例のメモリ素子のエネルギーバンド構造を示す説明図であり、上記図３および図４にそれぞれ対応するものである。
図１９および図２０の第１検討例の場合は、メモリトランジスタ用のゲート絶縁膜ＭＺ１００は、上記絶縁膜ＭＺ１と同じ材料からなる絶縁膜ＭＺ１０１と、上記絶縁膜ＭＺ２と同じ材料からなる絶縁膜ＭＺ１０２と、上記絶縁膜ＭＺ３と同じ材料からなる絶縁膜ＭＺ１０３との３層からなる積層膜により、構成されている。第１検討例の場合は、本実施の形態とは異なり、上記絶縁膜ＭＺ４に相当するものが存在せず、上記絶縁膜ＭＺ３に相当する絶縁膜ＭＺ１０３がメモリゲート電極ＭＧと隣接している。
第１検討例（図１９および図２０）の場合は、電荷蓄積膜である絶縁膜ＭＺ２から上側の電荷ブロック膜である絶縁膜ＭＺ３を通過してメモリゲート電極ＭＧに電荷（ここでは電子）が抜ける現象、が生じる懸念がある。なぜなら、絶縁膜ＭＺ１０３は、上記絶縁膜ＺＭ３を構成する上述のような材料からなるため、熱処理などにより結晶化して多結晶膜となりやすいが、多結晶膜の粒界（結晶粒界）は、欠陥の集合であり、リークパスとなりやすいため、絶縁膜ＭＺ１０３中の粒界を通じて絶縁膜ＭＺ１０２からメモリゲート電極ＭＧに電荷が抜けてしまうからである。電荷蓄積膜である絶縁膜ＭＺ２から絶縁膜ＭＺ３を通過してメモリゲート電極ＭＧに電荷が抜けることは、メモリトランジスタの閾値電圧の変動を招くため、メモリ素子のリテンション特性の低下につながる。
また、絶縁膜ＭＺ１０３は、上記絶縁膜ＭＺ３を構成する上述のような材料からなるため、電荷蓄積膜である絶縁膜ＭＺ１０２ほどではないが、電荷をトラップ（捕獲）する能力を有している。つまり、絶縁膜ＭＺ１０３は、酸化シリコン膜や酸窒化シリコン膜に比べて、電荷をトラップする能力が高くなる。そして、絶縁膜ＭＺ１０３がメモリゲート電極ＭＧに隣接しているため、絶縁膜ＭＺ１０３にトラップされていた電荷がメモリゲート電極ＭＧに移動しやすくなる。絶縁膜ＭＺ１０３にトラップされていた電荷がメモリゲート電極ＭＧに移動することは、メモリトランジスタの閾値電圧の変動を招くため、メモリ素子のリテンション特性の低下につながる。
従って、第１検討例（図１９および図２０）の場合は、電荷蓄積膜である絶縁膜ＭＺ２からメモリゲート電極ＭＧに絶縁膜ＭＺ３の粒界を通って電荷が抜けやすいことと、絶縁膜ＭＺ３にトラップされていた電荷が絶縁膜ＭＺ３に隣接するメモリゲート電極ＭＧに移動しやすいことにより、メモリ素子のリテンション特性が低下してしまう。
それに対して、本実施の形態では、絶縁膜ＭＺ３上に酸化シリコン膜または酸窒化シリコン膜からなる絶縁膜ＭＺ４を形成しており、この絶縁膜ＭＺ４がメモリゲート電極ＭＧと隣接している（図２および図３参照）。これにより、絶縁膜ＭＺ３とメモリゲート電極ＭＧとの間に絶縁膜ＭＺ４が介在することになるため、絶縁膜ＭＺ３がメモリゲート電極ＭＧと接するのを防ぐことができる。このため、本実施の形態では、絶縁膜ＭＺ３が多結晶膜となっていた場合でも、電荷蓄積膜である絶縁膜ＭＺ２とメモリゲート電極ＭＧとが絶縁膜ＭＺ３の粒界を通じて繋がることを、絶縁膜ＭＺ４の存在によって防ぐことができる。絶縁膜ＭＺ３とメモリゲート電極ＭＧとの間に絶縁膜ＭＺ４が存在することにより、電荷蓄積膜である絶縁膜ＭＺ２からメモリゲート電極ＭＧに絶縁膜ＭＺ３の粒界を通って電荷が抜けることを防止できるため、メモリ素子のリテンション特性を向上させることができる。また、絶縁膜ＭＺ３とメモリゲート電極ＭＧとの間に絶縁膜ＭＺ４が存在することにより、絶縁膜ＭＺ３にトラップされていた電荷がメモリゲート電極ＭＧに移動するのを抑制または防止できるため、メモリ素子のリテンション特性を向上させることができる。つまり、第１検討例（図１９および図２０）の場合に比べて、本実施の形態（図１～図４）の場合は、電荷蓄積膜である絶縁膜ＭＺ２からメモリゲート電極ＭＧに絶縁膜ＭＺ３の粒界を通って電荷が抜けることと、絶縁膜ＭＺ３にトラップされていた電荷がメモリゲート電極ＭＧに移動することを、より的確に抑制または防止できるため、メモリ素子のリテンション特性を向上させることができる。従って、メモリ素子を有する半導体装置の性能を向上させることができる。
また、絶縁膜ＭＺ４は、酸化シリコン膜または酸窒化シリコン膜であるが、酸化シリコン膜や酸窒化シリコン膜は、電荷をトラップする能力は低い。つまり、絶縁膜ＭＺ３と同様の材料からなる絶縁膜ＭＺ１０３に比べて、酸化シリコン膜または酸窒化シリコン膜からなる絶縁膜ＭＺ４は、電荷をトラップする能力が低くなる。絶縁膜ＭＺ４がメモリゲート電極ＭＧに隣接しているため、絶縁膜ＭＺ４に電荷がトラップされている場合は、その電荷はメモリゲート電極ＭＧに移動しやすいが、絶縁膜ＭＺ４は電荷をトラップする能力が低いため、絶縁膜ＭＺ４にトラップされる電荷の量（数）自体が少なく、また、絶縁膜ＭＺ４に電荷がトラップされる確率も低い。このため、絶縁膜ＭＺ４にトラップされている電荷が絶縁膜ＭＺ４に隣接するメモリゲート電極ＭＧに移動する現象自体が、発生しにくい。本実施の形態では、絶縁膜ＭＺ３ではなく、酸化シリコン膜または酸窒化シリコン膜からなる絶縁膜ＭＺ４がメモリゲート電極ＭＧと隣接していることにより、電荷蓄積膜（絶縁膜ＭＺ２）とメモリゲート電極ＭＧとの間に介在する電荷ブロック膜（絶縁膜ＭＺ３，ＭＺ４）にトラップされている電荷がメモリゲート電極ＭＧに移動する現象が生じるのを、的確に抑制または防止することができる。このため、メモリ素子のリテンション特性を向上させることができる。従って、メモリ素子を有する半導体装置の性能を向上させることができる。
また、絶縁膜ＭＺ４は、結晶化せずに、アモルファス（非晶質）状態の膜（すなわちアモルファス膜）であることが好ましい。絶縁膜ＭＺ４がアモルファス膜であることで、絶縁膜ＭＺ３にトラップされていた電荷が絶縁膜ＭＺ４の粒界を通ってメモリゲート電極ＭＧに移動する現象が生じるのを、防ぐことができる。これにより、メモリ素子のリテンション特性を向上させることができる。また、絶縁膜ＭＺ４は酸化シリコン膜または酸窒化シリコン膜であるが、酸化シリコンや酸窒化シリコンは、絶縁膜ＭＺ３を構成する上述した材料に比べて、多結晶化しにくい。このため、絶縁膜ＭＺ４として、酸化シリコン膜または酸窒化シリコン膜を用いることにより、絶縁膜ＭＺ４を容易にアモルファス膜とすることができる。本実施の形態では、絶縁膜ＭＺ４を酸化シリコン膜または酸窒化シリコン膜により構成することで、メモリトランジスタのゲート絶縁膜において、メモリゲート電極ＭＧに隣接する膜（ここでは絶縁膜ＭＺ４）を、電荷をトラップしにくく、かつ、アモルファス状態の膜とすることができるため、メモリトランジスタのゲート絶縁膜からメモリゲート電極ＭＧに電荷が移動するのを抑制しやすくなる。このため、メモリ素子のリテンション特性を向上させることができ、メモリ素子を有する半導体装置の性能を向上させることができる。
図２１は、本発明者が検討した第２検討例のメモリ素子を示す要部断面図であり、図２２は、第２検討例のメモリ素子のエネルギーバンド構造を示す説明図であり、上記図３および図４にそれぞれ対応するものである。
図２１および図２２の第２検討例の場合は、メモリトランジスタ用のゲート絶縁膜ＭＺ２００は、上記絶縁膜ＭＺ１と同じ材料からなる絶縁膜ＭＺ２０１と、上記絶縁膜ＭＺ２と同じ材料からなる絶縁膜ＭＺ２０２と、上記絶縁膜ＭＺ３と同じ材料からなる絶縁膜ＭＺ２０３と、上記絶縁膜ＭＺ４と同じ材料からなる絶縁膜ＭＺ２０４と、上記絶縁膜ＭＺ３と同じ材料からなる絶縁膜ＭＺ２０５との５層からなる積層膜により、構成されている。第２検討例の場合は、本実施の形態とは異なり、上記絶縁膜ＭＺ４に相当する絶縁膜ＭＺ２０４がメモリゲート電極ＭＧと隣接しておらず、絶縁膜ＭＺ２０４とメモリゲート電極ＭＧとの間に、上記絶縁膜ＭＺ３と同様の材料からなる絶縁膜ＭＺ２０５が介在している。
第２検討例（図２１および図２２）の場合は、絶縁膜ＭＺ２０３上に形成された絶縁膜ＭＺ２０４の存在により、電荷蓄積膜である絶縁膜ＭＺ２０２からメモリゲート電極ＭＧに絶縁膜ＭＺ２０３の粒界を通って電荷が抜けることと、絶縁膜ＭＺ２０３にトラップされていた電荷がメモリゲート電極ＭＧに移動することを、防ぐことができる。
しかしながら、第２検討例（図２１および図２２）の場合は、絶縁膜ＭＺ２０４上に、上記絶縁膜ＭＺ３と同様の材料からなる絶縁膜ＭＺ２０５が形成されており、この絶縁膜ＭＺ２０５がメモリゲート電極ＭＧと隣接している。上記絶縁膜ＭＺ３と同様の材料からなる絶縁膜ＭＺ２０５も、電荷蓄積膜である絶縁膜ＭＺ２０２ほどではないが、電荷をトラップ（捕獲）する能力を有している。つまり、上記絶縁膜ＭＺ３と同様の材料からなる絶縁膜ＭＺ２０３，ＭＺ２０５は、酸化シリコン膜や酸窒化シリコン膜に比べて、電荷をトラップする能力が高くなる。このため、第２検討例（図２１および図２２）の場合は、絶縁膜ＭＺ２０５がメモリゲート電極ＭＧに隣接しているため、絶縁膜ＭＺ２０５にトラップされていた電荷がメモリゲート電極ＭＧに移動しやすくなる。絶縁膜ＭＺ２０５にトラップされていた電荷がメモリゲート電極ＭＧに移動することは、メモリトランジスタの閾値電圧の変動を招くため、メモリ素子のリテンション特性の低下につながる。従って、第２検討例（図２１および図２２）の場合は、絶縁膜ＭＺ２０５にトラップされていた電荷が絶縁膜ＭＺ２０５に隣接するメモリゲート電極ＭＧに移動しやすいことにより、メモリ素子のリテンション特性が低下してしまう。
それに対して、本実施の形態（図１～図４）では、酸化シリコン膜または酸窒化シリコン膜からなる絶縁膜ＭＺ４がメモリゲート電極ＭＧと隣接している。つまり、メモリトランジスタのゲート絶縁膜（絶縁膜ＭＺ）において、メモリゲート電極ＭＧに隣接しているのは、絶縁膜ＭＺ４であり、この絶縁膜ＭＺ４は、酸化シリコン膜または酸窒化シリコン膜からなるため、電荷をトラップする能力は低い。本実施の形態では、上述のような材料からなる絶縁膜ＭＺ１０３や絶縁膜ＭＺ１０５ではなく、酸化シリコン膜または酸窒化シリコン膜からなる絶縁膜ＭＺ４がメモリゲート電極ＭＧと隣接している。これにより、第１検討例および第２検討例に比べて、本実施の形態では、電荷蓄積膜（絶縁膜ＭＺ２、ＭＺ１０２，ＭＺ２０２）とメモリゲート電極ＭＧとの間に介在する電荷ブロック膜にトラップされている電荷がメモリゲート電極ＭＧに移動する現象が生じるのを、より的確に抑制または防止することができる。このように、本実施の形態では、メモリトランジスタのゲート絶縁膜において、メモリゲート電極ＭＧに隣接している膜を、電荷をトラップしにくい酸化シリコン膜または酸窒化シリコン膜からなる絶縁膜ＭＺ４としたことにより、メモリ素子のリテンション特性を向上させることができる。従って、メモリ素子を有する半導体装置の性能を向上させることができる。
図２３は、本発明者が検討した第３検討例のメモリ素子を示す要部断面図であり、図２４は、第３検討例のメモリ素子のエネルギーバンド構造を示す説明図であり、上記図３および図４にそれぞれ対応するものである。
図２３および図２４の第３検討例の場合は、メモリトランジスタ用のゲート絶縁膜ＭＺ３００は、上記絶縁膜ＭＺ１と同じ材料からなる絶縁膜ＭＺ３０１と、上記絶縁膜ＭＺ２と同じ材料からなる絶縁膜ＭＺ３０２と、上記絶縁膜ＭＺ４と同じ材料からなる絶縁膜ＭＺ３０４と、上記絶縁膜ＭＺ３と同じ材料からなる絶縁膜ＭＺ３０３との４層からなる積層膜により、構成されている。第３検討例の場合は、本実施の形態とは異なり、上記絶縁膜ＭＺ４に相当する絶縁膜ＭＺ２０４（酸化シリコン膜または酸窒化シリコン膜）がメモリゲート電極ＭＧと隣接しておらず、上記絶縁膜ＭＺ３に相当する絶縁膜ＭＺ２０３がメモリゲート電極ＭＧと隣接しており、絶縁膜ＭＺ２０４は、絶縁膜ＭＺ２０３と絶縁膜ＭＺ３０２との間に形成されている。
第３検討例（図２３および図２４）の場合は、第１検討例（図１９および図２０）と同様に、上記絶縁膜ＭＺ３と同じ材料からなる絶縁膜ＭＺ３０３がメモリゲート電極ＭＧに隣接しており、この絶縁膜ＭＺ３０３は、電荷蓄積膜である絶縁膜ＭＺ３０２ほどではないが、電荷をトラップする能力を有している。このため、第３検討例（図２３および図２４）の場合は、絶縁膜ＭＺ３０３にトラップされていた電荷が絶縁膜ＭＺ３０３に隣接するメモリゲート電極ＭＧに移動しやすいことにより、メモリ素子のリテンション特性が低下してしまう。
それに対して、本実施の形態では、絶縁膜ＭＺ３ではなく、酸化シリコン膜または酸窒化シリコン膜からなる絶縁膜ＭＺ４がメモリゲート電極ＭＧに隣接している。これにより、第１検討例、第２検討例および第３検討例に比べて、本実施の形態では、電荷蓄積膜（絶縁膜ＭＺ２，ＭＺ１０２，ＭＺ２０２，ＭＺ３０２）とメモリゲート電極ＭＧとの間に介在する電荷ブロック膜にトラップされている電荷がメモリゲート電極ＭＧに移動する現象が生じるのを、より的確に抑制または防止することができる。このように、本実施の形態では、メモリトランジスタのゲート絶縁膜において、メモリゲート電極ＭＧに隣接している膜を、電荷をトラップしにくい酸化シリコン膜または酸窒化シリコン膜からなる絶縁膜ＭＺ４としたことにより、メモリ素子のリテンション特性を向上させることができる。従って、メモリ素子を有する半導体装置の性能を向上させることができる。
また、本実施の形態では、メモリ素子は、電荷蓄積膜（絶縁膜ＭＺ２）から電荷ブロック膜を通過してメモリゲート電極ＭＧに電荷（ここでは電子）が抜ける現象が生じにくいようなバンド構造を有しており、これも、メモリ素子のリテンション特性の向上に寄与している。これについて、以下に説明する。
第１検討例の場合は、電荷蓄積膜（絶縁膜ＭＺ１０２）とメモリゲート電極ＭＧとの間には、絶縁膜ＭＺ１０３のみが存在しているため、図２０からも分かるように、電荷蓄積膜（絶縁膜ＭＺ１０２）とメモリゲート電極ＭＧとの間の電荷ブロック膜（ここでは絶縁膜ＭＺ１０３）において、バンドギャップはほぼ一定であり、それゆえ、伝導帯のエネルギーレベルはほぼ一定である。
また、第２検討例の場合は、電荷蓄積膜（絶縁膜ＭＺ２０２）とメモリゲート電極ＭＧとの間には、絶縁膜ＭＺ２０３，ＭＺ２０４，ＭＺ２０５が存在している。このため、第２検討例の場合は、図２２からも分かるように、電荷蓄積膜（絶縁膜ＭＺ２０２）とメモリゲート電極ＭＧとの間の電荷ブロック膜（ここでは絶縁膜ＭＺ２０３，ＭＺ２０４，ＭＺ２０５）において、バンドギャップは、絶縁膜ＭＺ２０３よりも絶縁膜ＭＺ２０４で一旦大きくなるが、絶縁膜ＭＺ２０５でまた小さくなっている。このため、伝導帯のエネルギーレベルも、絶縁膜ＭＺ２０３よりも絶縁膜ＭＺ２０４で一旦高くなるが、絶縁膜ＭＺ２０５でまた低くなる。
また、第３検討例の場合は、電荷蓄積膜（絶縁膜ＭＺ３０２）とメモリゲート電極ＭＧとの間には、絶縁膜ＭＺ３０４，ＭＺ３０３が存在している。このため、第３検討例の場合は、図２４からも分かるように、電荷蓄積膜（絶縁膜ＭＺ１０２）とメモリゲート電極ＭＧとの間の電荷ブロック膜（ここでは絶縁膜ＭＺ３０４，ＭＺ３０３）において、バンドギャップは、絶縁膜ＭＺ３０４よりも絶縁膜ＭＺ３０３で小さくなっている。このため、伝導帯のエネルギーレベルも、絶縁膜ＭＺ３０４よりも絶縁膜ＭＺ３０３で低くなる。
それに対して、本実施の形態の場合は、電荷蓄積膜（絶縁膜ＭＺ２）とメモリゲート電極ＭＧとの間には、絶縁膜ＭＺ３，ＭＺ４が存在しており、絶縁膜ＭＺ２よりも絶縁膜ＭＺ３の方がバンドギャップは大きく、かつ、絶縁膜ＭＺ３よりも絶縁膜ＭＺ４の方がバンドギャップは大きい。すなわち、図４からも分かるように、電荷蓄積膜（絶縁膜ＭＺ２）とメモリゲート電極ＭＧとの間の電荷ブロック膜（ここでは絶縁膜ＭＺ３，ＭＺ４）において、バンドギャップは、絶縁膜ＭＺ３よりも絶縁膜ＭＺ４で大きくなっており、それゆえ、伝導帯のエネルギーレベルも、絶縁膜ＭＺ３よりも絶縁膜ＭＺ４で高くなる。つまり、本実施の形態の場合は、図４からも分かるように、電荷蓄積膜（絶縁膜ＭＺ２）とメモリゲート電極ＭＧとの間の電荷ブロック膜（ここでは絶縁膜ＭＺ３，ＭＺ４）において、バンドギャップが徐々に（階段状に）大きくなっており、それゆえ、伝導帯のエネルギーレベルも、徐々に（階段状に）大きくなる。電荷蓄積膜とメモリゲート電極ＭＧとの間の電荷ブロック膜において、バンドギャップが徐々に（階段状に）大きくなるようなバンド構造は、電荷蓄積膜から電荷ブロック膜を通過してメモリゲート電極ＭＧに抜ける現象が生じにくくなるようなバンド構造と考えられる。すなわち、電荷蓄積膜とメモリゲート電極ＭＧとの間の電荷ブロック膜において、バンドギャップが徐々に（階段状に）小さくなるようなバンド構造に比べて、バンドギャップが徐々に（階段状に）大きくなるようなバンド構造の方が、電荷蓄積膜から電荷ブロック膜を通過してメモリゲート電極ＭＧに抜ける現象が生じにいと考えられる。本実施の形態の場合は、バンド構造の観点からも、電荷蓄積膜（絶縁膜ＭＺ２）から電荷ブロック膜を通過してメモリゲート電極ＭＧに電荷が抜ける現象が生じにくくなっており、それによって、メモリ素子のリテンション特性を向上させることができる。
本実施の形態では、絶縁膜ＭＺ３とメモリゲート電極ＭＧとの間に介在する絶縁膜として、電荷をトラップする能力が低く、かつ、絶縁膜ＭＺ３よりも大きなバンドギャップを有する材料からなる絶縁膜を選択することが望ましく、この観点で、絶縁膜ＭＺ４として酸化シリコン膜または酸窒化シリコン膜が相応しい。
本実施の形態の場合は、第１検討例、第２検討例および第３検討例に比べて、メモリ素子のリテンション特性を向上できることを、実験により確認できた。また、本実施の形態の場合は、書き込み特性と消去特性とについては、第１検討例、第２検討例および第３検討例とほぼ同等であることを、実験により確認できた。このため、本実施の形態では、書き込み特性と消去特性を維持しながら、リテンション特性を向上させることができる。
また、本実施の形態では、メモリゲート電極ＭＧの側壁（側面）上に、側壁絶縁膜ＳＰが形成されており、この側壁絶縁膜ＳＰは、酸化シリコン膜ＯＸと窒化シリコン膜ＮＴとを有する積層膜からなり、酸化シリコン膜ＯＸがメモリゲート電極ＭＧに隣接している。窒化シリコン膜ＮＴは、酸化シリコン膜ＮＴ上に形成されている。酸化シリコン膜ＯＸの厚さは、好ましくは５ｎｍ以上である。
側壁絶縁膜ＳＰを構成する酸化シリコン膜ＯＸが、メモリゲート電極ＭＧと隣接しているため、メモリゲート電極ＭＧと半導体基板ＳＢとの間に介在する絶縁膜ＭＺの端部は、酸化シリコン膜ＯＸと隣接し、酸化シリコン膜ＯＸで覆われている。このため、電荷蓄積膜である絶縁膜ＭＺ２の端部も、酸化シリコン膜ＯＸと隣接し、酸化シリコン膜ＯＸで覆われている。酸化シリコン膜ＯＸのバンドギャップは、絶縁膜ＭＺ２のバンドギャップよりも大きい。酸化シリコン膜は、電荷蓄積膜に電荷を閉じ込める電荷ブロック膜に適している。このため、メモリゲート電極ＭＧと隣接するように酸化シリコン膜ＯＸを設けて、その酸化シリコン膜ＯＸが電荷蓄積膜である絶縁膜ＭＺ２の端部を覆うことにより、絶縁膜ＭＺ２に蓄積されている電荷が、絶縁膜ＭＺ２の端部から絶縁膜ＭＺ２の外方に抜けてしまうのを、より的確に抑制または防止することができるようになる。これにより、メモリ素子のリテンション特性を更に向上させることができる。この観点で、酸化シリコン膜ＯＸの厚さは、５ｎｍ以上であることが好ましく、それによって、絶縁膜ＭＺ２に蓄積されている電荷が、絶縁膜ＭＺ２の端部から絶縁膜ＭＺ２の外方に抜けてしまうのを酸化シリコン膜ＯＸの存在によって防ぐ効果を、的確に得ることができる。
また、酸化シリコン膜ＯＸ上に窒化シリコン膜ＮＴが形成されていない場合は、半導体装置の製造工程中に、酸素が酸化シリコン膜ＯＸを通過して電荷蓄積膜（ここでは絶縁膜ＭＺ２）に供給されてしまい、電荷蓄積膜（絶縁膜ＭＺ２）の性質が変化してしまう可能性がある。これは、メモリ素子の特性（例えばＩ－Ｖ特性）の劣化を招く要因となり得る。また、メモリ素子の特性のばらつき（変動）を招く要因となり得る。本実施の形態では、酸化シリコン膜ＯＸ上に窒化シリコン膜ＮＴが形成されていることにより、窒化シリコン膜ＮＴが酸素拡散のバリア膜として機能することができる。酸化シリコン膜ＯＸ上に窒化シリコン膜ＮＴが存在していることにより、半導体装置の製造工程中に、酸素が酸化シリコン膜ＯＸを通過して電荷蓄積膜（ここでは絶縁膜ＭＺ２）に酸素が供給されることを抑制または防止できるので、電荷蓄積膜（絶縁膜ＭＺ２）の性質が変化するのを抑制または防止することができる。これにより、メモリ素子の特性（例えばＩ－Ｖ特性）の劣化を抑制または防止することができる。また、メモリ素子の特性のばらつき（変動）を抑制または防止することができる。このため、メモリ素子を有する半導体装置の性能や信頼性を向上させることができる。
＜変形例について＞
図２５は、本実施の形態の半導体装置の変形例を示す要部断面図であり、上記図２に対応している。上記図２と同様に、図２５においても、上記図１に示される絶縁膜ＩＬ１，ＩＬ２、プラグＰＧおよび配線Ｍ１については、図示を省略している。
図２５に示される変形例の半導体装置（メモリ素子）が、上記図２の半導体装置（メモリ素子）と相違している点を、以下に説明する。
図２５に示される変形例の場合は、絶縁膜ＭＺは、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ）との間と、メモリゲート電極ＭＧと制御ゲート電極との間とにわたって、形成されている。このため、図２５に示される変形例の場合は、側壁壁絶縁ＳＰは形成されておらず、メモリゲート電極ＭＧと制御ゲート電極との間には、絶縁膜ＭＺが介在している。絶縁膜ＭＺが、絶縁膜ＭＺ１，ＭＺ２，ＭＺ３，ＭＺ４の積層膜からなる点は、図２５に示される変形例の場合も、上記図２の場合と同様である。また、上記図２の場合は、制御ゲート電極ＣＧが、メモリゲート電極ＭＧの一方の側壁上に側壁絶縁膜ＳＰを介してサイドウォールスペーサ状に形成されていたが、図２５の変形例の場合は、メモリゲート電極ＭＧが、制御ゲート電極ＣＧの一方の側壁上に絶縁膜ＭＺを介してサイドウォールスペーサ状に形成されている。また、図２５の場合は、サイドウォールスペーサＳＷは、酸化シリコン膜ＯＸ１と窒化シリコン膜ＮＴ１との積層膜により形成されており、制御ゲート電極ＣＧまたはメモリゲート電極ＭＧに隣接しているのは、酸化シリコン膜ＯＸ１である。サイドウォールスペーサＳＷは、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの側壁（互いに対向していない側の側壁）上に形成されており、側壁絶縁膜とみなすこともできる。
上記図２の場合の製造工程は、先に絶縁膜ＭＺおよびメモリゲート電極ＭＧを形成した後で、絶縁膜ＧＦおよび制御ゲート電極ＣＧを形成していたが、図２５の場合の製造工程は、先に絶縁膜ＧＦおよび制御ゲート電極ＣＧを形成した後で、絶縁膜ＭＺおよびメモリゲート電極ＭＧを形成する。具体的には、図２５のメモリ素子を製造する場合は、半導体基板ＳＢ上に絶縁膜ＧＦおよびシリコン膜（制御ゲート電極ＣＧ用のシリコン膜）を形成してから、そのシリコン膜をパターニングすることにより、制御ゲート電極ＣＧを形成する。それから、半導体基板ＳＢ上に、制御ゲート電極ＣＧを覆うように絶縁膜ＭＺを形成してから、絶縁膜ＭＺ上にシリコン膜（メモリゲート電極ＭＧ用のシリコン膜）を形成した後、そのシリコン膜をエッチバックすることにより、メモリゲート電極ＭＧを形成する。その後、イオン注入によりｎ－型半導体領域ＥＸ１，ＥＸ２を形成し、サイドウォールスペーサＳＷを形成し、イオン注入によりｎ＋型半導体領域ＳＤ１，ＳＤ２を形成する。
図２５に示される変形例の場合も、上記図２の場合と同様に、メモリトランジスタのゲート絶縁膜である絶縁膜ＭＺを絶縁膜ＭＺ１，ＭＺ２，ＭＺ３，ＭＺ４の積層膜としたことにより、メモリ素子のリテンション特性を向上させることができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
ＣＧ 制御ゲート電極
ＣＴ コンタクトホール
ＥＸ１，ＥＸ２ ｎ－型半導体領域
ＧＦ 絶縁膜
ＩＬ１，ＩＬ２ 絶縁膜
ＭＧ メモリゲート電極
ＭＺ，ＭＺ１，ＭＺ２，ＭＺ３，ＭＺ４ 絶縁膜
ＭＺ１００，ＭＺ２００，ＭＺ３００ ゲート絶縁膜
ＭＺ１０１，ＭＺ１０２，ＭＺ１０３，ＭＺ２０１，ＭＺ２０２，ＭＺ２０３，ＭＺ２０４，ＭＺ２０５，ＭＺ３０１，ＭＺ３０２，ＭＺ３０３，ＭＺ３０４ 絶縁膜
ＮＴ，ＮＴ１ 窒化シリコン膜
ＯＸ，ＯＸ１ 酸化シリコン膜
ＰＧ プラグ
ＰＳ１，ＰＳ２ シリコン膜
ＰＳ２ａ シリコンスペーサ
ＰＷ ｐ型ウエル
Ｍ１ 配線
ＭＣ メモリ素子
ＭＤ 半導体領域
ＭＳ 半導体領域
ＳＢ 半導体基板
ＳＤ，ＳＤ１，ＳＤ２ ｎ＋型半導体領域
ＳＬ 金属シリサイド層
ＳＷ サイドウォールスペーサ
ＺＭ 絶縁膜

Claims (12)

  1. 半導体基板と、
    前記半導体基板上に形成された、メモリ素子用の第１ゲート絶縁膜と、
    前記第１ゲート絶縁膜上に形成された、前記メモリ素子用の第１ゲート電極と、
    を有し、
    前記第１ゲート絶縁膜は、第１絶縁膜と、前記第１絶縁膜上の第２絶縁膜と、前記第２絶縁膜上の第３絶縁膜と、前記第３絶縁膜上の第４絶縁膜と、を有し、
    前記第２絶縁膜は、ハフニウムと酸素とを含有する高誘電率材料からなり、かつ、電荷蓄積機能を有する絶縁膜であり、
    前記第１絶縁膜および前記第３絶縁膜のそれぞれのバンドギャップは、前記第２絶縁膜のバンドギャップよりも大きく、
    前記第３絶縁膜は、金属元素と酸素とを含有する高誘電率材料からなり、
    前記第４絶縁膜は、酸化シリコン膜または酸窒化シリコン膜であり、かつ、前記第１ゲート電極と隣接している、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第３絶縁膜は、酸化アルミニウム膜、酸窒化アルミニウム膜またはアルミニウムシリケート膜である、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記第３絶縁膜は、酸化アルミニウム膜である、半導体装置。
  4. 請求項１記載の半導体装置において、
    前記第２絶縁膜は、酸化ハフニウム膜またはハフニウムシリケート膜である、半導体装置。
  5. 請求項１記載の半導体装置において、
    前記第４絶縁膜のバンドギャップは、前記第３絶縁膜のバンドギャップよりも大きい、半導体装置。
  6. 請求項１記載の半導体装置において、
    前記第３絶縁膜は、多結晶膜である、半導体装置。
  7. 請求項６記載の半導体装置において、
    前記第４絶縁膜は、非晶質膜である、半導体装置。
  8. 請求項１記載の半導体装置において、
    前記第１ゲート電極の側壁上に形成された側壁絶縁膜を更に有する、半導体装置。
  9. 請求項８記載の半導体装置において、
    前記側壁絶縁膜は、酸化シリコン膜と窒化シリコン膜とを有する積層膜からなり、
    前記酸化シリコン膜が前記第１ゲート電極に隣接している、半導体装置。
  10. 請求項９記載の半導体装置において、
    前記酸化シリコン膜の厚さは、５ｎｍ以上である、半導体装置。
  11. 請求項８記載の半導体装置において、
    前記半導体基板上に形成された、前記メモリ素子用の第２ゲート絶縁膜と、
    前記第２ゲート絶縁膜上に形成された、前記メモリ素子用の第２ゲート電極と、
    を更に有し、
    前記第１ゲート電極と前記第２ゲート電極とは、前記側壁絶縁膜を介して隣り合っている、半導体装置。
  12. 請求項１記載の半導体装置において、
    前記半導体基板上に形成された、前記メモリ素子用の第２ゲート絶縁膜と、
    前記第２ゲート絶縁膜上に形成された、前記メモリ素子用の第２ゲート電極と、
    を更に有し、
    前記第１ゲート絶縁膜は、前記第１ゲート電極と前記第２ゲート電極との間にも形成されている、半導体装置。
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