TWI776983B - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法 Download PDF

Info

Publication number
TWI776983B
TWI776983B TW107139124A TW107139124A TWI776983B TW I776983 B TWI776983 B TW I776983B TW 107139124 A TW107139124 A TW 107139124A TW 107139124 A TW107139124 A TW 107139124A TW I776983 B TWI776983 B TW I776983B
Authority
TW
Taiwan
Prior art keywords
insulating film
film
semiconductor device
gate electrode
insulating
Prior art date
Application number
TW107139124A
Other languages
English (en)
Other versions
TW201935668A (zh
Inventor
井上真雄
Original Assignee
日商瑞薩電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商瑞薩電子股份有限公司 filed Critical 日商瑞薩電子股份有限公司
Publication of TW201935668A publication Critical patent/TW201935668A/zh
Application granted granted Critical
Publication of TWI776983B publication Critical patent/TWI776983B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/0214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02142—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides
    • H01L21/02145—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides the material containing aluminium, e.g. AlSiOx
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02142—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides
    • H01L21/02148—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides the material containing hafnium, e.g. HfSiOx or HfSiON
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02178—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing aluminium, e.g. Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02181—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing hafnium, e.g. HfO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02356—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment to change the morphology of the insulating layer, e.g. transformation of an amorphous layer into a crystalline layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Formation Of Insulating Films (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

本發明提供一種半導體裝置及其製造方法，改善具備記憶元件之半導體裝置的性能。於半導體基板SB上，隔著記憶元件用的閘極絕緣膜，即絕緣膜MZ，形成記憶元件用的閘極電極MG1。絕緣膜MZ，具備絕緣膜MZ1、絕緣膜MZ1上之絕緣膜MZ2、絕緣膜MZ2上之絕緣膜MZ3、絕緣膜MZ3上之絕緣膜MZ4、及絕緣膜MZ4上之絕緣膜MZ5。絕緣膜MZ2，係具有電荷貯存功能之絕緣膜；絕緣膜MZ1及絕緣膜MZ3之各自的能帶間隙，較絕緣膜MZ2的能帶間隙更大。絕緣膜MZ3，係由含有金屬元素與氧的高介電常數材料構成之多晶膜；絕緣膜MZ5，係由與絕緣膜MZ3相同的材料構成之多晶膜；絕緣膜MZ4，由與絕緣膜MZ3不同的材料構成。

Description

半導體裝置及其製造方法
本發明係關於一種半導體裝置及其製造方法，例如可適當利用在具備記憶元件之半導體裝置及其製造方法。
作為可進行電性寫入/抹除之非揮發性半導體儲存裝置，廣泛使用EEPROM(Electrically Erasable and Programmable Read Only Memory，電子抹除式可複寫唯讀記憶體)。目前廣泛使用之以快閃記憶體為代表的此等儲存裝置，可列舉：於MISFET(Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣半導體場效電晶體)之閘極電極下方，具備以氧化膜包圍的導電性之浮動閘極電極或捕集性絕緣膜，將在浮動閘極或捕集性絕緣膜的電荷貯存狀態作為儲存資訊，讀取其作為電晶體的閾值。此一集性絕緣膜，係指可貯存電荷之絕緣膜，作為一例，可列舉氮化矽膜等。藉由往此等電荷貯存區注入/釋出電荷，而改變MISFET的閾值，使其作為儲存元件而運作。使用氮化矽膜等捕集性絕緣膜作為電荷貯存區之情況，相較於使用導電性的浮動閘極膜作為電荷貯存區之情況，具有下述等優點：由於離散地貯存電荷，故資料保存的可靠度良好，此外，由於資料 保存的可靠度良好，故可使氮化矽膜之上下方的氧化膜薄膜化，可使寫入/抹除運作低電壓化。
於日本特開2015-53474號公報(專利文獻1)，記載一種將高介電常數絕緣膜應用在記憶元件用的閘極絕緣膜之技術。
[習知技術文獻]
[專利文獻]
專利文獻1：日本特開2015-53474號公報
在具備記憶元件之半導體裝置中，期望盡可能地改善性能。
其他問題與新特徵，應可從本說明書之記述內容及附圖明暸。
依一實施形態，則半導體裝置，具備：記憶元件用的閘極絕緣膜，具備第1絕緣膜、該第1絕緣膜上之第2絕緣膜、該第2絕緣膜上之第3絕緣膜、該第3絕緣膜上之第4絕緣膜、及該第4絕緣膜上之第5絕緣膜。該第2絕緣膜，係具有電荷貯存功能之絕緣膜；該第1絕緣膜及該第3絕緣膜之各自的能帶間隙，較該第2絕緣膜的能帶間隙更大。該第3絕緣膜，係由含有金屬元素與氧的高介電常數材料 構成之多晶膜；該第5絕緣膜，係由與該第3絕緣膜相同的材料構成之多晶膜；該第4絕緣膜，由與該第3絕緣膜不同的材料構成。
依一實施形態，則可改善半導體裝置的性能。
CG:控制閘極電極
CT:接觸洞
EX、EX1、EX2:n-型半導體區
GB1、GB2、GB3、GB4、GB5、GB101:晶界
GF:絕緣膜
GR1、GR2、GR3、GR101、GR101a:結晶粒
IL1、IL2:絕緣膜
LK1、LK101:漏電路徑
LM:疊層膜
M1:配線
MC1、MC2、MC101:記憶元件
MD:半導體區
MG1、MG101:閘極電極
MG2:記憶閘極電極
MS:半導體區
MZ、MZ1、MZ2、MZ3、MZ4、MZ5:絕緣膜
MZ100:閘極絕緣膜
MZ101:底部絕緣膜
MZ102:電荷貯存膜
MZ103:頂部絕緣膜
PG:插栓
PS、PS1、PS2:矽膜
PS2a:矽間隔件
PW1、PW2:p型井
SB:半導體基板
SD、SD1、SD2:n+型半導體區
SL:金屬矽化物層
SW:側壁間隔件
圖1係一實施形態之半導體裝置的要部剖面圖。
圖2係圖1之半導體裝置的部分放大剖面圖。
圖3係顯示一實施形態的半導體裝置之製造步驟的一部分之處理流程圖。
圖4係一實施形態的半導體裝置之製造步驟中的要部剖面圖。
圖5係接續圖4的半導體裝置之製造步驟中的要部剖面圖。
圖6係接續圖5的半導體裝置之製造步驟中的要部剖面圖。
圖7係接續圖6的半導體裝置之製造步驟中的要部剖面圖。
圖8係接續圖7的半導體裝置之製造步驟中的要部剖面圖。
圖9係接續圖8的半導體裝置之製造步驟中的要部剖面圖。
圖10係接續圖9的半導體裝置之製造步驟中的要部剖面圖。
圖11係接續圖10的半導體裝置之製造步驟中的要部剖面圖。
圖12係接續圖11的半導體裝置之製造步驟中的要部剖面圖。
圖13係接續圖12的半導體裝置之製造步驟中的要部剖面圖。
圖14係接續圖13的半導體裝置之製造步驟中的要部剖面圖。
圖15係一實施形態之半導體裝置的要部剖面圖。
圖16係記憶單元的等效電路圖。
圖17係顯示「寫入」、「抹除」、及「讀取」時的對選擇記憶單元之各部位的電壓施加條件之一例的表。
圖18係顯示一實施形態的半導體裝置之製造步驟的一部分之處理流程圖。
圖19係顯示一實施形態的半導體裝置之製造步驟的一部分之處理流程圖。
圖20係一實施形態的半導體裝置之製造步驟中的要部剖面圖。
圖21係接續圖20的半導體裝置之製造步驟中的要部剖面圖。
圖22係接續圖21的半導體裝置之製造步驟中的要部剖面圖。
圖23係接續圖22的半導體裝置之製造步驟中的要部剖面圖。
圖24係接續圖23的半導體裝置之製造步驟中的要部剖面圖。
圖25係接續圖24的半導體裝置之製造步驟中的要部剖面圖。
圖26係接續圖25的半導體裝置之製造步驟中的要部剖面圖。
圖27係接續圖26的半導體裝置之製造步驟中的要部剖面圖。
圖28係接續圖27的半導體裝置之製造步驟中的要部剖面圖。
圖29係接續圖28的半導體裝置之製造步驟中的要部剖面圖。
圖30係接續圖29的半導體裝置之製造步驟中的要部剖面圖。
圖31係顯示研討例之記憶元件的部分放大剖面圖。
圖32係顯示在寫入運作後於高溫置放時之記憶元件的平帶電壓之變動量的圖表。
圖33係將圖31的一部分放大顯示之部分放大剖面圖。
圖34係將圖2或圖15的一部分放大顯示之部分放大剖面圖。
圖35係將圖2或圖15的一部分放大顯示之部分放大剖面圖。
圖36係顯示在寫入運作後經過既定時間時之記憶元件的平帶電壓之變動量的圖表。
下述實施形態中，雖為了方便在必要時分割為複數個部分或實施形態予以說明，但除了特別指出之情況以外，其等並非彼此全無關聯，而係具有一方為另一方之一部分或全部的變形例、詳細說明、補充說明等關係。此外，下述實施形態中，在提及要素的數目等(包含個數、數值、量、範圍等)之情況，除了特別指出之情況及原理上明顯限定為特定數目之情況等以外，並未限定於該特定數目，可為特定數目以上亦可為以下。進一步，下述實施形態中，其構成要素(亦包含要素步驟等)，除了特別指出之情況及原理上明顯被視為必須之情況等以外，自然可說是並非為必要。同樣地，下述實施形態中，在提及構成要素等之形狀、位置關係等時，除了特別指出之情況及原理上明顯被視為並非如此之情況等以外，包含實質上與該形狀等近似或類似者。此一條件，對於上述數值及範圍亦相同。
以下，依據附圖詳細地說明實施形態。另，在用於說明實施形態的全部附圖中，對於具有同一功能之構件給予同一符號，並省略其重複的說明。此外，下述實施形態中，除了特別必要時以外，原則上不重複同一或同樣部分的說明。
此外，在實施形態使用的附圖中，為了使附圖容易觀看，亦有即便為剖面圖仍省略影線之情況。此外，為了使附圖容易觀看，亦有即便為俯視圖仍給予影線之情況。
(實施形態1)
<單一閘極式之記憶元件>
參考附圖，說明本實施形態之半導體裝置。圖1為，本實施形態之半導體裝置的要部剖面圖。圖2為，將圖1之半導體裝置的一部分放大顯示之部分放大剖面圖。
本實施形態之半導體裝置，為具備非揮發性記憶體(非揮發性儲存元件、快閃記憶體、非揮發性半導體儲存裝置)之半導體裝置。於圖1，顯示記憶元件形成區，即形成有構成非揮發性記憶體之記憶元件(儲存元件)MC1的區域之要部剖面圖。另，圖1，顯示與構成記憶元件MC1之閘極電極MG1的延伸方向(與圖1之紙面垂直的方向)垂直之剖面。此外，於圖2，將圖1中的半導體基板SB、閘極電極MG1、及其等之間的絕緣膜MZ放大顯示。
記憶元件MC1，於電荷貯存部使用捕集性絕緣膜(可貯存電荷之絕緣膜)。此外，使記憶元件MC1為n通道型之電晶體予以說明，但亦可使導電型相反，使其為p通道型之電晶體。
如圖1所示，例如在具有1~10Ωcm程度之比電阻的由p型單晶矽等構成之半導體基板(半導體晶圓)SB，形成用於將元件分離的元件隔離區(未圖示)；在以此元件隔離區規定之主動區，形成p型井PW1。p型井，為導入有p型雜質之p型半導體區。p型井PW1，主要形成在記憶元件形成區之半導體基板SB。於記憶元件形成區的p型井PW1，形成如圖1所示之記憶元件MC1。
以下，具體地說明形成在記憶元件形成區的記憶元件MC1之構成。
如圖1所示，記憶元件MC1，具備：絕緣膜MZ，形成於半導體基板SB上(即p型井PW1上)；閘極電極MG1，形成於絕緣膜MZ上；側壁間隔件SW，形成於閘極電極MG1的側壁上；以及源極或汲極用的n型半導體區(EX、SD)，形成於半導體基板SB的p型井PW1中。亦即，於p型井PW1的表面上，隔著絕緣膜MZ，形成閘極電極MG1。
絕緣膜MZ，夾設於半導體基板SB(p型井PW1)與閘極電極MG1之間，係作為閘極絕緣膜而作用的膜，為內部具備電荷貯存部的絕緣膜。此絕緣膜MZ，為疊層有複數絕緣膜的疊層絕緣膜。具體而言，絕緣膜MZ，係由絕緣膜MZ1、形成於絕緣膜MZ1上之絕緣膜MZ2、形成於絕緣膜MZ2上之絕緣膜MZ3、形成於絕緣膜MZ3上之絕緣膜MZ4、及形成於絕緣膜MZ4上之絕緣膜MZ5的疊層膜所構成。
此處，絕緣膜MZ1，宜由氧化矽膜(氧化膜)或氮氧化矽膜(氮氧化膜)構成。此外，絕緣膜MZ2，由含有鉿(Hf)與氧(O)的材料(高介電常數材料)構成，宜由氧化鉿膜(以HfO2膜為代表)或矽酸鉿膜(HfxSi1-xO2膜)構成。此外，絕緣膜MZ3，係由含有金屬(金屬元素)與氧(O)(作為構成元素)的材料(高介電常數材料)構成之多晶膜，宜由氧化鋁膜(以Al2O3膜為代表)、氮氧化鋁膜(AlON膜)、或矽酸鋁膜(AlSiO膜)構成，特別宜由氧化鋁膜構成。絕緣膜MZ4，由與絕緣膜MZ3不同的材料構成。此外，絕緣膜MZ5，係由與絕緣膜MZ3相同的材料(高介電常數材料)構成之多晶膜。因此，絕緣膜MZ3與絕緣膜MZ5，係由彼此相同的材料構成之多晶膜；絕緣膜MZ3為由氧化鋁構成之多晶膜的情況，絕緣膜MZ5亦為由氧化鋁構成之多晶膜。絕緣膜MZ5，與閘極電極MG1鄰接。
另，為了容易觀看附圖，圖1中，將由絕緣膜MZ1、絕緣膜MZ2、絕緣膜MZ3、絕緣膜MZ4、絕緣膜MZ5的疊層膜構成之絕緣膜MZ，單圖示為絕緣膜MZ，但實際上，如圖2的放大圖所示，絕緣膜MZ，由絕緣膜MZ1、絕緣膜MZ2、絕緣膜MZ3、絕緣膜MZ4、絕緣膜MZ5的疊層膜構成。
絕緣膜MZ中之絕緣膜MZ2，係具有電荷貯存功能之絕緣膜。亦即，絕緣膜MZ中之絕緣膜MZ2，係用於貯存電荷之絕緣膜，作為電荷貯存層(電荷貯存部)而作用。亦即，絕緣膜MZ2，係形成在絕緣膜MZ中之捕集性絕緣膜。此處，捕集性絕緣膜，係指可貯存電荷之絕緣膜。如此地，作為具有陷阱能階之絕緣膜(電荷貯存層)，使用絕緣膜MZ2。因此，絕緣膜MZ，可視作於其內部具備電荷貯存部(此處為絕緣膜MZ2)之絕緣膜。
絕緣膜MZ中之位於係捕集性絕緣膜的絕緣膜MZ2之上下方位置的絕緣膜MZ3與絕緣膜MZ1，可作為用於將電荷封入捕集性絕緣膜的電荷阻擋層(電荷封入層)而作用。在閘極電極MG1與半導體基板SB(p型井PW1)之間的絕緣膜MZ中，藉由採用以作為電荷阻擋層(或電荷封入層)作用的絕緣膜MZ1、MZ3，包夾係捕集性絕緣膜的絕緣膜MZ2之構造，而可將電荷往絕緣膜MZ2貯存。
絕緣膜MZ，具備以電荷阻擋層(此處為絕緣膜MZ1、MZ3)包夾電荷貯存層(此處為絕緣膜MZ2)的構造，俾以能夠作為具有記憶元件MC1之電荷保存功能的閘極絕緣膜而作用；相較於電荷貯存層(此處為絕緣膜MZ2)之位能阻障高度，電荷阻擋層(此處為絕緣膜MZ1、MZ3)之位能阻障高度更高。亦即，絕緣膜MZ1及絕緣膜MZ3之各自的能帶間隙，較絕緣膜MZ2的能帶間隙更大。 此點，可藉由將絕緣膜MZ1、MZ2、MZ3以上述材料形成而達成。亦即，氧化矽膜、氮氧化矽膜、氧化鋁膜、氮氧化鋁膜、及矽酸鋁膜，具有較氧化鉿膜及矽酸鉿膜的能帶間隙更大的能帶間隙，故可作為電荷阻擋層採用。
絕緣膜MZ，具有將電荷貯存層(此處為絕緣膜MZ2)以頂部絕緣膜與底部絕緣膜包夾之疊層構造；本實施形態中，作為頂部絕緣膜，使用絕緣膜MZ3、絕緣膜MZ4、絕緣膜MZ5的疊層膜LM；作為底部絕緣膜，使用絕緣膜MZ1。
絕緣膜MZ2、絕緣膜MZ3、絕緣膜MZ5，分別為介電常數(相對介電常數)較氧化矽更高的絕緣材料膜，即所謂的High-k膜(高介電常數膜、高介電常數絕緣膜)。另，本申請案中，在提及High-k膜、高介電常數膜、高介電常數絕緣膜、高介電常數閘極絕緣膜、或高介電常數材料時，係指介電常數(相對介電常數)較氧化矽更高的膜或材料。氧化鋁膜、氮氧化鋁膜、矽酸鋁膜、氧化鉿膜、及矽酸鉿膜，皆為高介電常數絕緣膜，介電常數(相對介電常數)較氧化矽更高。此外，高介電常數膜，如同上述為介電常數較氧化矽更高的膜，但若介電常數較氮化矽更高則更佳。
閘極電極MG1，由導電膜構成，而此處係以矽膜形成，此矽膜，宜為多晶矽(多晶質矽)膜。可使構成閘極電極MG1的矽膜，為導入有n型雜質的摻雜多晶矽膜，但作為另一形態，可使其為導入有p型雜質的摻雜多晶矽膜、或未有意導入雜質的無摻雜多晶矽膜。
於閘極電極MG1的側壁上，形成側壁間隔件SW以作為側壁絕緣膜。側壁間隔件SW，由絕緣膜形成，例如由氧化矽膜、或氮化矽膜、或其等的疊層膜形成。
於記憶元件形成區的p型井PW1，作為記憶元件MC1用的LDD(Lightly doped Drain，輕摻雜)構造之源極/汲極區(源極或汲極用的半導體區)，形成n-型半導體區(延伸區、LDD區域)EX與雜質濃度較其更高之n+型半導體區(源極/汲極區)SD。n+型半導體區SD，相較於n-型半導體區EX雜質濃度更高且接合深度更深。
n-型半導體區EX，與閘極電極MG1自對準地形成；n+型半導體區SD，與設置於閘極電極MG1的側壁上之側壁間隔件SW自對準地形成。因此，低濃度之n-型半導體區EX，形成於閘極電極MG1的側壁上之側壁間隔件SW的下方；高濃度之n+型半導體區SD，形成於低濃度之n-型半導體區EX的外側。亦即，n-型半導體區EX，位於形成在閘極電極MG1的側壁上之側壁間隔件SW的下方，夾設於通道形成區與n+型半導體區SD之間。
半導體基板SB(p型井PW1)之閘極電極MG1下方的區域，成為形成通道的區域，即通道形成區。於閘極電極MG1下之絕緣膜MZ下方的通道形成區，因應必要而形成閾值電壓調整用的半導體區(p型半導體區或n型半導體區)。
於記憶元件形成區之半導體基板SB(p型井PW1)中，在包夾通道形成區而彼此分隔的區域，形成n-型半導體區EX，在n-型半導體區EX的外側(遠離通道形成區側)，形成n+型半導體區SD。亦即，n-型半導體區EX，與通道形成區鄰接；n+型半導體區SD，與通道形成區分隔n-型半導體區EX的距離(在通道長方向分隔)，且形成在與n-型半導體區EX接觸的位置。
若於n+型半導體區SD及閘極電極MG1的表面(頂面)上，利用自對準金屬矽化(Salicide：Self Aligned Silicide)技術形成金屬矽化物層SL則更佳。可使金屬矽化物層SL，為鈷矽化物層、鎳矽化物層或添加鉑的鎳矽化物層等。若不需要金屬矽化物層SL，則亦可省略其形成。
接著，茲就較記憶元件MC1更為上層的構造予以說明。
於半導體基板SB上，以覆蓋閘極電極MG1及側壁間隔件SW的方式，形成絕緣膜IL1作為層間絕緣膜。使絕緣膜IL1的頂面平坦化。於絕緣膜IL1形成接觸洞(貫通孔)CT，在接觸洞CT內，嵌入導電性的插栓PG以作為連接用導體部。
接觸洞CT及嵌入接觸洞CT的插栓PG，形成在n+型半導體區SD上方、或閘極電極MG1上方等。在接觸洞CT的底部，露出半導體基板SB的主面之一部分，例如n+型半導體區SD之表面上的金屬矽化物層SL之一部分、或閘極電極MG1之表面上的金屬矽化物層SL之一部分等，將此露出部與插栓PG連接。
在嵌入有插栓PG的絕緣膜IL1上，形成配線M1。配線M1，例如為金屬鑲嵌配線(嵌入配線)，嵌入至形成於絕緣膜IL1上之絕緣膜IL2所設置的配線溝。配線M1，經由插栓PG，而與n+型半導體區SD或閘極電極MG1等電性連接。進一步亦形成上層的配線及絕緣膜，但此處省略其圖示及說明。此外，配線M1及較其更上層的配線，並未限定為金屬鑲嵌配線(嵌入配線)，亦將可配線用的導電體膜圖案化而形成，例如可使其為鎢配線或鋁配線等。
記憶元件MC1，為具有內部具備電荷貯存部之閘極絕緣膜(此處為絕緣膜MZ)的電場效應電晶體。記憶元件MC1，藉由將電荷貯存或保存在絕緣膜MZ中之係電荷貯存部的絕緣膜MZ2，而可儲存資訊。
例如，在記憶元件MC1的寫入運作時，藉由將電子往絕緣膜MZ中之絕緣膜MZ2注入，而使記憶元件MC1呈寫入狀態。此處，藉由將電子從半導體基板(p型井PW1)往絕緣膜MZ中之絕緣膜MZ2注入，而可使記憶元件MC1呈寫入狀態。此外，在記憶元件MC1的抹除運作時，藉由將電子從絕緣膜MZ中之絕緣膜MZ2引出，或將電洞(正電洞)往絕緣膜MZ中之絕緣膜MZ2注入，而使記憶元件MC1呈抹除狀態。此處，藉由將電洞(正電洞)從閘極電極MG1往絕緣膜MZ中之絕緣膜MZ2注入，而可使記憶元件MC1呈抹除狀態，此一抹除運作時的從閘極電極MG1往絕緣膜MZ中之絕緣膜MZ2的電荷(此處為電洞)注入，可利用FN(Fowler Nordheim)穿隧施行。在記憶元件MC1的讀取運作時，利用記憶元件MC1的閾值電壓在寫入狀態與抹除狀態之不同，而可判別記憶元件MC1為寫入狀態與抹除狀態之任一狀態何者。
接著，對於本實施形態的半導體裝置之製造方法予以說明。
圖3為，顯示本實施形態的半導體裝置之製造步驟的一部分之處理流程圖。圖4~圖14為顯示本實施形態的半導體裝置之製造步驟中的要部剖面圖，顯示相當於上述圖1之區域的剖面圖。
在半導體裝置的製造上，如圖4所示，首先，準備例如具有1~10Ωcm程度之比電阻的由p型單晶矽等構成之半導體基板(半導體晶圓)SB(圖3的步驟S1)。 而後，於半導體基板SB的主面，形成規定主動區之元件隔離區(未圖示)。此元件隔離區，由氧化矽等絕緣膜構成，例如可利用STI(Shallow Trench Isolation，淺溝槽隔離)法等形成。
接著，如圖5所示，於記憶元件形成區之半導體基板SB，形成p型井PW1(圖3的步驟S2)。p型井PW1，例如可藉由將硼(B)等p型雜質往半導體基板SB離子注入等而形成。p型井PW1，從半導體基板SB的主面形成至既定深度。
接著，例如藉由利用氫氟酸(HF)水溶液之濕蝕刻等，將半導體基板SB的表面之自然氧化膜去除，藉以清洗半導體基板SB的表面，使其潔淨化。藉此，露出半導體基板SB(p型井PW1)的表面(矽面)。
接著，如圖6所示，於半導體基板SB的表面上，亦即p型井PW1的表面上，形成絕緣膜MZ(圖3的步驟S3)。
絕緣膜MZ，為記憶元件之閘極絕緣膜用的絕緣膜，係內部具有電荷貯存層(電荷貯存部)的絕緣膜。此絕緣膜MZ，由具備下述膜的疊層膜(疊層絕緣膜)構成：絕緣膜MZ1、形成於絕緣膜MZ1上之絕緣膜MZ2、形成於絕緣膜MZ2上之絕緣膜MZ3、形成於絕緣膜MZ3上之絕緣膜MZ4、及形成於絕緣膜MZ4上之絕緣膜MZ5。
另，為了容易觀看附圖，圖6中，將由絕緣膜MZ1、絕緣膜MZ2、絕緣膜MZ3、絕緣膜MZ4、絕緣膜MZ5構成之絕緣膜MZ，單圖示為絕緣膜MZ，但實際上， 如同圖6中以點線的圓包圍之區域的放大圖所示，絕緣膜MZ，由絕緣膜MZ1、絕緣膜MZ2、絕緣膜MZ3、絕緣膜MZ4、絕緣膜MZ5的疊層膜構成。
因此，步驟S3之絕緣膜MZ形成步驟，包含絕緣膜MZ1形成步驟、絕緣膜MZ2形成步驟、絕緣膜MZ3形成步驟、絕緣膜MZ4形成步驟、及絕緣膜MZ5形成步驟，此等步驟，以上述順序施行。
對於步驟S3之絕緣膜MZ形成步驟的具體例予以說明。步驟S3之絕緣膜MZ形成步驟，可如同下述地施行。
首先，於半導體基板SB的表面上，亦即p型井PW1的表面上，形成絕緣膜MZ1。
絕緣膜MZ1，由氧化矽膜構成，可藉由熱氧化處理形成。此時的氧化處理(熱氧化處理)，若利用ISSG(In Situ Steam Generation，原處蒸氣產生)氧化則更佳。作為另一形態，亦可在藉由熱氧化形成氧化矽膜(絕緣膜MZ1)後，施行熱氮化處理或電漿氮化處理，藉以將該氧化矽膜(絕緣膜MZ1)氮化，導入氮。可使絕緣膜MZ1的膜厚(形成膜厚)，例如為2~5nm程度。
而後，於絕緣膜MZ1上，形成絕緣膜MZ2。絕緣膜MZ2，由含有鉿(Hf)與氧(O)的材料(高介電常數材料)構成，宜由氧化鉿膜或矽酸鉿膜構成，可利用LPCVD(Low Pressure Chemical Vapor Deposition，低壓化學氣相沉積)法或ALD(Atomic Layer Deposition，原子層沉積)法等形成。可使利用LPCVD法時的成膜溫度，例如為200~500℃程度。氧化鉿膜，以HfO2膜為代表，但Hf(鉿) 與O(氧)的原子比，亦可為1：2以外之情況。矽酸鉿膜，係以鉿(Hf)、矽(Silicon、Si)、氧(O)構成的絕緣材料膜，亦可記載為HfSiO膜，但Hf、Si、O的原子比並未限定為1：1：1。可使絕緣膜MZ2的膜厚(形成膜厚)，例如為2~15nm程度。
而後，於絕緣膜MZ2上，形成絕緣膜MZ3。絕緣膜MZ3，由含有金屬(金屬元素)與氧(O)的材料(高介電常數材料)構成，宜由氧化鋁膜、氮氧化鋁膜、或矽酸鋁膜構成，特別宜由氧化鋁膜構成，可利用LPCVD法或ALD法等形成。可使利用LPCVD法時的成膜溫度，例如為200~500℃程度。氧化鋁膜，以Al2O3膜為代表，但鋁(Al)與O(氧)的原子比，亦可為2：3以外之情況。此外，氮氧化鋁膜，係以鋁(Al)、氧(O)、氮(N)構成的絕緣材料膜，亦可記載為AlON膜，但Al、O、N的原子比並未限定為1：1：1。此外，矽酸鋁膜，係以鋁(Al)、矽(Silicon、Si)、氧(O)構成的絕緣材料膜，亦可記載為AlSiO膜，但Al、Si、O的原子比並未限定為1：1：1。可使絕緣膜MZ3的膜厚(形成膜厚)，例如為2~5nm程度。
而後，於絕緣膜MZ3上，形成絕緣膜MZ4。絕緣膜MZ4，由與絕緣膜MZ3不同的材料(絕緣材料)構成。作為絕緣膜MZ4，可使用金屬氧化物膜(氧化金屬膜)等，例如可將從由Ti(鈦)、Zr(鋯)、Y(釔)、La(鑭)、Pr(鐠)、Lu(鎦)構成的群組中選出之一種以上的金屬之氧化物所構成的金屬氧化物膜，作為絕緣膜MZ4適宜使用。亦可將金屬矽酸鹽膜或金屬氮氧化物膜(氮氧化金屬膜)，作為絕緣膜MZ4使用。絕緣膜MZ4，可利用LPCVD法或ALD法等形成，可使成膜溫度，例如為200~500℃程度。可使絕緣膜MZ4的膜厚(形成膜厚)，例如為1~2nm程度。
此外，作為絕緣膜MZ4，亦可使用氧化矽膜、氮氧化矽膜、或氮化矽膜，此一情況，利用LPCVD法或ALD法等形成絕緣膜MZ4，可使成膜溫度，例如為500~800℃程度。此外，使用氧化矽膜作為絕緣膜MZ4之情況，亦可藉由CVD法或ALD法形成該氧化矽膜，但除此以外，例如，亦可在形成氮化矽膜後，以ISSG氧化等氧化處理將該氮化矽膜氧化，藉以形成氧化矽膜。抑或，亦可在形成多晶矽膜後，以氧化處理將該多晶矽膜氧化，藉以形成氧化矽膜。
而後，於絕緣膜MZ4上，形成絕緣膜MZ5。絕緣膜MZ5，由與絕緣膜MZ3相同的材料(高介電常數材料)構成，可藉由與絕緣膜MZ3同樣的手法形成。因此，在絕緣膜MZ3由氧化鋁膜構成之情況，絕緣膜MZ5亦由氧化鋁膜構成；在絕緣膜MZ3由氮氧化鋁膜構成之情況，絕緣膜MZ5亦由氮氧化鋁膜構成；在絕緣膜MZ3由矽酸鋁膜構成之情況，絕緣膜MZ5亦由矽酸鋁膜構成。可使絕緣膜MZ5的膜厚(形成膜厚)，例如為2~5nm程度。
如此地，施行步驟S3，在記憶元件形成區中，於半導體基板SB(p型井PW1)上，成為從下方起依序疊層有絕緣膜MZ1、MZ2、MZ3、MZ4、MZ5之狀態。
接著，施行熱處理(退火處理)(圖3的步驟S4)。此一步驟S4之熱處理，係為了構成絕緣膜MZ的絕緣膜MZ3、MZ5之結晶化而施行。亦即，步驟S4，係用於結晶化之熱處理，亦可視作結晶退火處理。藉由步驟S4之熱處理，可使絕緣膜MZ3、MZ5結晶化，使絕緣膜MZ3、MZ5全體各自多晶化而成為多晶膜。藉由步驟S4之熱處理，亦可能有不僅絕緣膜MZ3、MZ5結晶化，絕緣膜MZ2亦結晶化之情況。此外，依絕緣膜MZ4的材料，藉由步驟S4之熱處理，亦使絕緣 膜MZ4結晶化。可使步驟S4之熱處理的熱處理溫度，例如為800~1050℃程度；可使熱處理時間，例如為數秒(5秒程度)。此外，在步驟S4，對半導體基板SB施行熱處理，而作為熱處理裝置，例如可利用燈退火裝置等。
絕緣膜MZ3、MZ5各自為氧化鋁膜之情況，藉由結晶退火(步驟S4)而多晶化之氧化鋁膜(絕緣膜MZ3、MZ5)的晶相(晶體結構)，一般為六方晶系的α-Al2O3，但亦可能有其他晶相，例如立方晶系、或單斜晶系的γ-Al2O3或θ-Al2O3之情況。
接著，如圖7所示，於半導體基板SB的主面(主面全面)上，亦即於絕緣膜MZ上，形成矽膜PS，以作為閘極電極MG1形成用的導電膜(圖3的步驟S5)。
矽膜PS，由多晶矽膜構成，可利用LPCVD法等形成。此時的成膜溫度，例如可為600℃程度，成膜用的氣體(氣體源)，例如可使用矽烷(SiH4)氣體。矽膜PS的膜厚，宜為30~200nm，例如可使其為100nm程度。亦可在成膜時將矽膜PS形成為非晶矽膜後，藉由之後的熱處理使非晶矽膜成為多晶矽膜。可使矽膜PS，為導入有n型雜質之摻雜多晶矽膜，而作為另一形態，亦可使其為導入有p型雜質之摻雜多晶矽膜、或未有意導入雜質之無摻雜多晶矽膜。往矽膜PS導入n型或p型雜質之情況，可在矽膜PS的成膜時或成膜後，導入n型或p型雜質。
接著，如圖8所示，利用光微影技術及蝕刻技術將矽膜PS圖案化，藉以形成閘極電極MG1(圖3的步驟S6)。此一步驟S6之圖案化步驟，例如可如同下述地施行。
亦即，首先，利用光微影法，於矽膜PS上形成光阻圖案(未圖示)。此光阻圖案，形成在記憶元件形成區之閘極電極MG1形成預定區。而後，將此光阻圖案作為蝕刻遮罩使用，蝕刻矽膜PS(宜為乾蝕刻)而使其圖案化。之後，將此光阻圖案去除，於圖8，顯示此一狀態。
如此地，在步驟S6使矽膜PS圖案化，如圖8所示，形成由經圖案化之矽膜PS構成的閘極電極MG1。亦即，在記憶元件形成區，將成為閘極電極MG1之部分以外的矽膜PS蝕刻去除，藉以形成閘極電極MG1。閘極電極MG1，形成於絕緣膜MZ上。亦即，於p型井PW1的表面上，隔著絕緣膜MZ，形成由經圖案化之矽膜PS構成的閘極電極MG1。
接著，如圖9所示，將絕緣膜MZ中之露出而並未以閘極電極MG1覆蓋的部分，藉由蝕刻去除(圖3的步驟S7)。在此一步驟S7，較佳態樣中，可利用濕蝕刻。作為蝕刻液，例如可使用氫氟酸溶液等。
在步驟S7，位於閘極電極MG1下方之絕緣膜MZ留下而並未去除，成為記憶元件MC1之閘極絕緣膜(具備電荷貯存部之閘極絕緣膜)。亦即，在步驟S7，留在閘極電極MG1下方，夾設於閘極電極MG1與半導體基板SB(p型井PW1)之間的絕緣膜MZ，成為記憶元件MC1之閘極絕緣膜。
此外，亦可能有藉由在步驟S6將矽膜PS圖案化時之乾蝕刻，蝕刻未以閘極電極MG1覆蓋的部分之絕緣膜MZ的一部分之情況。亦即，亦可能有藉由在步驟S6將矽膜PS圖案化時之乾蝕刻、與步驟S7之蝕刻(宜為濕蝕刻)，將未以閘極電極MG1覆蓋的部分之絕緣膜MZ去除的情況。
另，為了容易觀看附圖，圖9，亦將由絕緣膜MZ1、MZ2、MZ3、MZ4、MZ5的疊層膜構成之絕緣膜MZ，單圖示為絕緣膜MZ，但實際上，如同圖9中由點線的圓所包圍之區域的放大圖所示，絕緣膜MZ，由絕緣膜MZ1、MZ2、MZ3、MZ4、MZ5的疊層膜構成。
接著，如圖10所示，藉由離子注入法等，於記憶元件形成區之半導體基板SB(p型井PW1)，形成n-型半導體區EX(圖3的步驟S8)。
亦即，步驟S8，藉由將磷(P)或砷(As)等n型雜質，往記憶元件形成區之半導體基板SB(p型井PW1)的閘極電極MG1之兩側(閘極長方向之兩側)的區域離子注入，而形成n-型半導體區EX。在進行用於形成此n-型半導體區EX的離子注入時，閘極電極MG1可作為遮罩(離子注入阻止遮罩)而作用，故n-型半導體區EX，與閘極電極MG1的側壁自對準地形成。
接著，如圖11所示，於閘極電極MG1的側壁上，作為側壁絕緣膜，形成由絕緣膜構成之側壁間隔件SW(圖3的步驟S9)。
步驟S9的側壁間隔件SW形成步驟，例如可如同下述地施行。亦即，於半導體基板SB的主面全面上，以覆蓋閘極電極MG1之方式，形成側壁間隔件SW形成用的絕緣膜。此絕緣膜，例如，由氧化矽膜或氮化矽膜、抑或其等的疊層膜等構成，可利用CVD法等形成。而後，藉由非等向性蝕刻技術，蝕刻此絕緣膜。藉此，如圖11所示，於閘極電極MG1的側壁上選擇性地留下側壁間隔件SW形成用的絕緣膜，形成側壁間隔件SW。
接著，如圖11所示，藉由離子注入法等，於記憶元件形成區之半導體基板SB(p型井PW1)，形成n+型半導體區SD(圖3的步驟S10)。
亦即，步驟S10，藉由將磷(P)或砷(As)等n型雜質，往記憶元件形成區之半導體基板SB(p型井PW1)的閘極電極MG1及側壁間隔件SW之兩側(閘極長方向之兩側)的區域離子注入，而形成n+型半導體區SD。在進行此離子注入時，閘極電極MG1與其側壁上的側壁間隔件SW可作為遮罩(離子注入阻止遮罩)而作用，故n+型半導體區SD，與閘極電極MG1的側壁上之側壁間隔件SW的側面自對準地形成。n+型半導體區SD，相較於n-型半導體區EX雜質濃度更高且接合深度更深。
如此地，藉由n-型半導體區EX、與雜質濃度較其更高之n+型半導體區SD，於記憶元件形成區之半導體基板SB(p型井PW1)，形成作為記憶元件MC1之源極或汲極用的半導體區(源極/汲極區)而作用之n型半導體區。
接著，施行用於將導入至源極或汲極用的半導體區(n-型半導體區EX及n+型半導體區SD)等之雜質活性化的熱處理，即活性化退火(圖3的步驟S11)。步驟S11之熱處理，例如，可在900℃~1100℃的熱處理溫度，於惰性氣體環境中，更宜於氮氣環境中施行。
如此地，形成記憶元件MC1。閘極電極MG1作為記憶元件MC1之閘極電極而作用；閘極電極MG1下方的絕緣膜MZ，作為記憶元件MC1之閘極絕緣膜而作 用。此外，藉由n+型半導體區SD及n-型半導體區EX，形成作為記憶元件MC1之源極或汲極而作用的n型半導體區。
接著，藉由自對準金屬矽化技術，形成金屬矽化物層SL。金屬矽化物層SL，可如同下述地形成。
亦即，首先，於包含n+型半導體區SD及閘極電極MG1的各頂面上之半導體基板SB的主面全面上，以覆蓋閘極電極MG1及側壁間隔件SW之方式，形成金屬膜(未圖示)。此金屬膜，例如由鈷膜、鎳膜、或鎳鉑合金膜構成，可利用濺鍍法等形成。而後，藉由對半導體基板SB施行熱處理，而使n+型半導體區SD及閘極電極MG1之各上層部分，與上述金屬膜反應。藉此，如圖12所示，於n+型半導體區SD及閘極電極MG1之各上部，分別形成矽與金屬之反應層，即金屬矽化物層SL。之後，藉由濕蝕刻等將未反應的上述金屬膜去除，於圖12顯示此一階段的剖面圖。
接著，如圖13所示，於半導體基板SB的主面全面上，以覆蓋閘極電極MG1及側壁間隔件SW之方式，形成絕緣膜IL1以作為層間絕緣膜。
絕緣膜IL1，由氧化矽膜的單體膜，或，氮化矽膜與在該氮化矽膜上形成為較該氮化矽膜更厚之氧化矽膜的疊層膜等構成，例如可利用CVD法等形成。在絕緣膜IL1的形成後，因應必要，利用CMP(Chemical Mechanical Polishing：化學機械研磨)法等使絕緣膜IL1的頂面平坦化。
接著，利用光微影法，將形成在絕緣膜IL1上的光阻圖案(未圖示)作為蝕刻遮罩，將絕緣膜IL1乾蝕刻，藉以於絕緣膜IL1形成接觸洞CT。
接著，於接觸洞CT內，形成導電性的插栓PG。
為了形成插栓PG，例如，於包含接觸洞CT的內部(底部及側壁上)之絕緣膜IL1上，形成阻障導體膜。此阻障導體膜，例如由鈦膜、氮化鈦膜、或其等的疊層膜構成。而後，於此一阻障導體膜上以填入接觸洞CT的方式形成由鎢膜等構成之主導體膜後，以CMP法或蝕刻法等將絕緣膜IL1上之不需要的主導體膜及阻障導體膜去除，藉而可形成插栓PG。
接著，於嵌入有插栓PG之絕緣膜IL1上，形成第1層的配線，即配線(配線層)M1。例如，如圖14所示，在嵌入有插栓PG的絕緣膜IL1上形成絕緣膜IL2後，於絕緣膜IL2之既定區域形成配線溝後，利用單金屬鑲嵌技術將配線M1嵌入配線溝內，藉而可形成配線M1。
之後，藉由雙重金屬鑲嵌法等形成第2層以後的配線，但此處省略圖示及其說明。此外，配線M1及較其更上層的配線，並未限定為金屬鑲嵌配線，亦可將配線用的導電體膜圖案化而形成，例如亦可使其為鎢配線或鋁配線等。
如同上述地，製造本實施形態之半導體裝置。
<分離閘極式之記憶元件>
在上述「單一閘極式之記憶元件」的欄位，對於將本實施形態應用在單一閘極式之記憶元件的情況予以說明，但此處，對於將本實施形態應用在分離閘極式之記憶元件的情況予以說明。
圖15為本實施形態之半導體裝置的要部剖面圖，顯示非揮發性記憶體之記憶單元區的要部剖面圖。圖16為記憶元件MC2的等效電路圖。另，在圖15，對絕緣膜IL1與IL2、接觸洞CT、插栓PG、及配線M1，省略圖示。
如圖15所示，於半導體基板SB，形成由記憶電晶體及控制電晶體構成的非揮發性記憶體之記憶元件(儲存元件、記憶單元)MC2。實際上，於半導體基板SB，將複數記憶元件MC2形成為陣列狀。
如圖15及圖16所示，非揮發性記憶體的記憶元件MC2，為分離閘極式之記憶元件，其係連接有具備控制閘極電極CG的控制電晶體、與具備記憶閘極電極MG2的記憶電晶體此2個MISFET(Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣半導體場效電晶體)之記憶元件。
此處，將具有具備電荷貯存部之閘極絕緣膜及記憶閘極電極MG2的MISFET，稱作記憶電晶體；此外，將具備閘極絕緣膜及控制閘極電極CG的MISFET，稱作控制電晶體。另，控制電晶體，為記憶單元選擇用電晶體，因而亦可視作選擇電晶體。
以下，具體地說明記憶元件MC2之構成。
如圖15所示，非揮發性記憶體的記憶元件MC2，具備：源極及汲極用的n型半導體區MS、MD，形成於半導體基板SB的p型井PW2中；控制閘極電極CG，形成於半導體基板SB(p型井PW2)上；以及記憶閘極電極MG2，形成於半導體基板SB(p型井PW2)上，與控制閘極電極CG相鄰。此外，非揮發性記憶體的記憶元件MC2，進一步，具備：絕緣膜GF，形成在控制閘極電極CG與半導體基板SB(p型井PW2)間；以及絕緣膜MZ，形成在記憶閘極電極MG2與半導體基板SB(p型井PW2)間、及記憶閘極電極MG2與控制閘極電極CG間。
控制閘極電極CG及記憶閘極電極MG2，以在其等的對向側面之間隔著絕緣膜MZ的狀態，沿著半導體基板SB的主面延伸而排列配置。控制閘極電極CG及記憶閘極電極MG2，隔著絕緣膜GF或絕緣膜MZ，形成於半導體區MD及半導體區MS間之半導體基板SB(p型井PW2)上；記憶閘極電極MG2位於半導體區MS側，控制閘極電極CG位於半導體區MD側。然則，控制閘極電極CG隔著絕緣膜GF形成於半導體基板SB上，記憶閘極電極MG2隔著絕緣膜MZ形成於半導體基板SB上。控制閘極電極CG與記憶閘極電極MG2，於其間夾設絕緣膜MZ而彼此相鄰。
形成在控制閘極電極CG與半導體基板SB(p型井PW2)之間的絕緣膜GF，即控制閘極電極CG下方的絕緣膜GF，作為控制電晶體之閘極絕緣膜而作用。絕緣膜GF，例如由氧化矽膜或氮氧化矽膜構成。
在上述圖1及圖2的記憶元件MC1中，絕緣膜MZ，形成在閘極電極MG1與半導體基板SB(p型井PW1)之間，但在圖15的記憶元件MC2中，絕緣膜MZ，涵 蓋記憶閘極電極MG2與半導體基板SB(p型井PW2)之間的區域、及記憶閘極電極MG2與控制閘極電極CG之間的區域此兩區域而延伸。
關於絕緣膜MZ之構成(疊層構成)，圖15所示的記憶元件MC2之情況，亦與上述圖1及圖2的記憶元件MC1之情況相同，故此處省略其重複之說明。因此，與上述圖1及圖2的記憶元件MC1之情況同樣地，圖15所示的記憶元件MC2之情況，絕緣膜MZ，亦由絕緣膜MZ1、形成於絕緣膜MZ1上之絕緣膜MZ2、形成於絕緣膜MZ2上之絕緣膜MZ3、形成於絕緣膜MZ3上之絕緣膜MZ4、及形成於絕緣膜MZ4上之絕緣膜MZ5的疊層膜所構成。絕緣膜MZ5，與記憶閘極電極MG2鄰接。
記憶閘極電極MG2與半導體基板SB(p型井PW2)之間的絕緣膜MZ，即記憶閘極電極MG2下方的絕緣膜MZ，作為記憶電晶體的閘極絕緣膜(於內部具備電荷貯存部的閘極絕緣膜)而作用。絕緣膜MZ，可視作於其內部具備電荷貯存部(此處為絕緣膜MZ2)之絕緣膜。另，記憶閘極電極MG2與半導體基板SB(p型井PW2)之間的絕緣膜MZ，作為記憶電晶體的閘極絕緣膜而作用，而記憶閘極電極MG2與控制閘極電極CG之間的絕緣膜MZ，作為用於將記憶閘極電極MG2與控制閘極電極CG之間絕緣(電性分離)的絕緣膜而作用。
另，為了容易觀看附圖，圖15，將由絕緣膜MZ1、MZ2、MZ3、MZ4、MZ5的疊層膜構成之絕緣膜MZ，單圖示為絕緣膜MZ，但實際上，如同圖15中由點線的圓所包圍之區域的放大圖所示，絕緣膜MZ，由絕緣膜MZ1、MZ2、MZ3、MZ4、MZ5的疊層膜構成。
控制閘極電極CG，由導電膜構成，例如由n型多晶矽膜(導入有n型雜質之摻雜多晶矽膜)等矽膜構成。具體而言，控制閘極電極CG，由經圖案化之矽膜構成。
記憶閘極電極MG2，由導電膜構成，例如由n型多晶矽膜等矽膜構成。可使構成記憶閘極電極MG2的矽膜，為導入有n型雜質的摻雜多晶矽膜，但作為另一形態，亦可使其為導入有p型雜質的摻雜多晶矽膜、或未有意導入雜質的無摻雜多晶矽膜。記憶閘極電極MG2，隔著絕緣膜MZ，在控制閘極電極CG之一方的側壁上形成為側壁間隔件狀。
半導體區MS及半導體區MD，分別為源極或汲極用的半導體區。亦即，半導體區MS，係作為源極區或汲極區之一方作用的半導體區；半導體區MD，係作為源極區或汲極區之另一方作用的半導體區。此處，半導體區MS係作為源極區作用的半導體區，半導體區MD係作為汲極區作用的半導體區。半導體區MS、MD，由導入有n型雜質的半導體區構成，各自具備LDD構造。亦即，源極用的半導體區MS，具備n-型半導體區EX1(延伸區)、及具有較n-型半導體區EX1更高的雜質濃度之n+型半導體區SD1(源極區)。此外，汲極用的半導體區MD，具備n-型半導體區EX2(延伸區)、及具有較n-型半導體區EX2更高的雜質濃度之n+型半導體區SD2(汲極區)。
半導體區MS，形成於與記憶閘極電極MG2在閘極長方向(記憶閘極電極MG2之閘極長方向)鄰接的位置之半導體基板SB；此外，半導體區MD，形成於與控制閘極電極CG在閘極長方向(控制閘極電極CG之閘極長方向)鄰接的位置之半導體基板SB。
於記憶閘極電極MG2及控制閘極電極CG之互不鄰接側的側壁上，形成側壁間隔件SW以作為側壁絕緣膜。
低濃度之n-型半導體區EX1，在記憶閘極電極MG2的側壁上之側壁間隔件SW下方，形成為與記憶電晶體的通道區鄰接；高濃度之n+型半導體區SD1，與低濃度之n-型半導體區EX1鄰接，形成為與記憶電晶體之通道區分隔n-型半導體區EX1的距離。低濃度之n-型半導體區EX2，在控制閘極電極CG的側壁上之側壁間隔件SW下方，形成為與控制電晶體的通道區鄰接；高濃度之n+型半導體區SD2，與低濃度之n-型半導體區EX2鄰接，形成為與控制電晶體之通道區分隔n-型半導體區EX2的距離。於記憶閘極電極MG2下之絕緣膜MZ下方，形成記憶電晶體的通道區；於控制閘極電極CG下之絕緣膜GF下方，形成控制電晶體的通道區。
於n+型半導體區SD1與SD2、記憶閘極電極MG2、及控制閘極電極CG之各上部，藉由自對準金屬矽化技術等，形成金屬矽化物層SL。若不需要金屬矽化物層SL，則亦可省略其形成。
此外，圖15中雖省略圖示，但如後述圖30所示，於半導體基板SB上方，以覆蓋控制閘極電極CG、記憶閘極電極MG2、及側壁間隔件SW的方式，形成絕緣膜IL1以作為層間絕緣膜。而後，於絕緣膜IL1形成接觸洞CT，將插栓PG嵌入接觸洞CT內。在嵌入有插栓PG的絕緣膜IL1上，形成絕緣膜IL2及配線M1。
接著，參考圖17，對非揮發性的記憶元件MC2之運作例予以說明。
圖17為，顯示「寫入」、「抹除」、及「讀取」時的對選擇記憶單元之各部位的電壓施加條件之一例的表。於圖17的表，顯示在進行「寫入」、「抹除」、及「讀取」時，分別對如圖15及圖16所示之記憶單元(選擇記憶單元)的各部位施加之電壓(Vd、Vcg、Vmg、Vs、Vb)。此處，電壓Vmg為，對記憶閘極電極MG2施加之電壓。此外，電壓Vs為，對半導體區MS(源極區)施加之電壓。此外，電壓Vcg為，對控制閘極電極CG施加之電壓。此外，電壓Vd為，對半導體區MD(汲極區)施加之電壓。此外，基準電壓Vb為，對p型井PW2施加之基準電壓。另，圖17的表所示之內容係電壓施加條件的一適宜例，並未限定於此一內容，可因應必要而進行各種變更。此外，本實施形態中，將往記憶電晶體之絕緣膜MZ中的電荷貯存部(此處為絕緣膜MZ2)之電子的注入，定義為「寫入」，將電洞(hole：正電洞)的注入，定義為「抹除」。
寫入方式，可適宜利用所謂被稱作SSI(Source Side Injection：源極側注入)方式之，藉由源極側注入所產生的熱電子注入而施行寫入之寫入方式(熱電子注入寫入方式)。
在SSI方式的寫入中，例如將圖17之「寫入」的欄位所示之電壓，對施行寫入的選擇記憶單元之各部位施加，將電子往選擇記憶單元的絕緣膜MZ中之電荷貯存層(此處為絕緣膜MZ2)注入，藉以施行寫入。此時，熱電子，在2個閘極電極(記憶閘極電極MG2及控制閘極電極CG)間的下方之通道區(源極、汲極間)產生，熱電子往記憶閘極電極MG2下方的絕緣膜MZ中之電荷貯存層(此處為絕緣膜MZ2)注入。因此，在SSI方式，電子往絕緣膜MZ的控制閘極電極CG側注入。注入之熱電子(電子)，在絕緣膜MZ中的電荷貯存層(此處為絕緣膜 MZ2)之陷阱能階捕獲，此一結果，記憶電晶體的閾值電壓上升。亦即，記憶電晶體成為寫入狀態。
抹除方式，可適當利用所謂被稱作FN方式之藉由FN(Fowler Nordheim)穿隧而施行抹除的抹除方式(穿隧抹除方式)。
在FN方式的抹除中，例如將圖17之「抹除」的欄位所示之電壓(Vmg為正電壓且Vd、Vcg、Vs、Vb為零伏特)，對施行抹除的選擇記憶單元之各部位施加，在選擇記憶單元中，使電洞(正電洞)從記憶閘極電極MG2穿隧，往絕緣膜MZ中之電荷貯存層(此處為絕緣膜MZ2)注入，藉以施行抹除。此時，電洞藉由FN穿隧效應，從記憶閘極電極MG2穿過絕緣膜MZ5、MZ4、MZ3而往絕緣膜MZ中注入，在絕緣膜MZ中的電荷貯存層(此處為絕緣膜MZ2)之陷阱能階捕獲，此一結果，記憶電晶體的閾值電壓降低(成為抹除狀態)。
在讀取時，例如將圖17的表之「讀取」的欄位所示之電壓，對施行讀取的選擇記憶單元之各部位施加。藉由使讀取時的對記憶閘極電極MG2施加之電壓Vmg，為寫入狀態之記憶電晶體的閾值電壓與抹除狀態之記憶電晶體的閾值電壓之間的值，而可判別寫入狀態與抹除狀態。
此外，作為抹除方式，亦有所謂被稱作BTBT方式之藉由BTBT(Band-To-Band Tunneling，能帶間穿隧)現象所產生的熱電洞注入而施行抹除之抹除方式(熱電洞注入抹除方式)。BTBT方式之抹除中，將藉由BTBT所產生之電洞(正電洞)，從半導體基板(SB)側往絕緣膜MZ中的電荷貯存層(此處為絕緣膜MZ2)注入，藉以施行抹除。
本實施形態中，作為抹除方式，雖亦可利用BTBT方式(BTBT抹除方式)，但若利用FN方式(穿隧抹除方式)則更佳。與BTBT方式相較，FN方式，抹除時以較少的消耗電流(消耗電力)解決。本實施形態中，作為抹除方式，藉由利用FN方式，亦即，藉由將電洞從記憶閘極電極MG2(藉由穿隧)往絕緣膜MZ之絕緣膜MZ2注入而施行選擇記憶單元的抹除，藉以可降低抹除時之消耗電流(消耗電力)。
接著，參考圖18~圖30，茲就圖15及圖16所示的具備非揮發性之記憶元件MC2的半導體裝置之製造方法予以說明。圖18及圖19為，顯示本實施形態的半導體裝置之製造步驟的一部分之處理流程圖。圖20~圖30為，本實施形態的半導體裝置之製造步驟中的要部剖面圖。
如圖20所示，首先，準備與上述圖4之情況同樣的半導體基板SB(圖18的步驟S21)。而後，於半導體基板SB的主面，形成規定主動區之元件隔離區(未圖示)。
接著，如圖21所示，於記憶單元形成區之半導體基板SB，形成p型井PW2(圖18的步驟S22)。p型井PW2，可藉由離子注入法形成，從半導體基板SB的主面形成至既定深度。
接著，藉由稀釋氫氟酸清洗等，將半導體基板SB(p型井PW2)的表面潔淨化後，於半導體基板SB的主面(p型井PW2的表面)，形成控制電晶體之閘極絕緣膜用的絕緣膜GF(圖18的步驟S23)。而後，於半導體基板SB的主面(主面 全面)上，亦即絕緣膜GF上，形成(沉積)矽膜PS1以作為控制閘極電極CG形成用的導電體膜後，利用光微影法及乾蝕刻法將此矽膜PS1圖案化，藉以形成由經圖案化之矽膜PS1構成的控制閘極電極CG(圖18的步驟S24)。
矽膜PS1，由多晶矽膜構成，可利用CVD法等形成，但亦可在成膜時將矽膜PS1形成為非晶矽膜後，藉由之後的熱處理使非晶矽膜成為多晶矽膜。矽膜PS1，於成膜時或成膜後導入n型雜質。
在形成記憶單元的區域中，可藉由在矽膜PS1之圖案化步驟施行的乾蝕刻、或於該乾蝕刻後施行的濕蝕刻，去除以控制閘極電極CG覆蓋之部分以外的絕緣膜GF。
接著，施行清洗處理，將半導體基板SB的主面予以潔淨化處理後，如圖22所示，於半導體基板SB的主面全面，亦即，於半導體基板SB的主面(表面)上、與控制閘極電極CG的表面(頂面及側面)上，形成記憶電晶體之閘極絕緣膜用的絕緣膜MZ(圖18的步驟S25)。
另，為了容易觀看附圖，圖22中，將由絕緣膜MZ1、MZ2、MZ3、MZ4、MZ5的疊層膜構成之絕緣膜MZ，單圖示為絕緣膜MZ，但實際上，如圖22中由點線的圓所包圍之區域的放大圖所示，絕緣膜MZ，由絕緣膜MZ1、MZ2、MZ3、MZ4、MZ5的疊層膜構成。
圖22之絕緣膜MZ形成步驟(步驟S25)，與上述圖6之絕緣膜MZ形成步驟(上述步驟S3)基本上相同，故此處省略其重複之說明。然則，圖22(步驟S25) 之情況，在下述點與上述圖6(步驟S3)之情況不同：不僅於半導體基板SB的主面(表面)上形成絕緣膜MZ，於控制閘極電極CG的表面(頂面及側面)上亦形成絕緣膜MZ。
形成絕緣膜MZ後，施行與上述步驟S4同樣的熱處理(結晶退火)(圖18的步驟S26)。此一步驟S26之熱處理，以與上述步驟S4之熱處理同樣的目的、同樣的手法施行，具有同樣的效果，故此處省略其重複之說明。
接著，如圖23所示，於半導體基板SB的主面(主面全面)上，亦即絕緣膜MZ上，以覆蓋控制閘極電極CG之方式，形成矽膜PS2以作為記憶閘極電極MG2形成用的導電體膜(圖18的步驟S27)。
矽膜PS2，由多晶矽膜構成，可利用CVD法等形成，但亦可在成膜時將矽膜PS2形成為非晶矽膜後，藉由之後的熱處理使非晶矽膜成為多晶矽膜。此外，可使矽膜PS2，為導入有n型雜質之摻雜多晶矽膜，而作為另一形態，亦可使其為導入有p型雜質之摻雜多晶矽膜、或未有意導入雜質之無摻雜多晶矽膜。
接著，藉由非等向性蝕刻技術，蝕刻矽膜PS2(圖18的步驟S28)。
此一步驟S28之蝕刻步驟，藉由非等向性蝕刻，將矽膜PS2蝕刻矽膜PS2之沉積膜厚的分，藉以隔著絕緣膜MZ在控制閘極電極CG之雙方的側壁上使矽膜PS2呈側壁間隔件狀地留下，將其他區域之矽膜PS2去除。藉此，如圖24所示，由控制閘極電極CG之雙方的側壁中，隔著絕緣膜MZ在一方的側壁上呈側壁間隔件狀地留下之矽膜PS2，形成記憶閘極電極MG2，此外，由隔著絕緣膜MZ在另一方 的側壁上呈側壁間隔件狀地留下之矽膜PS2，形成矽間隔件PS2a。記憶閘極電極MG2，在絕緣膜MZ上，形成為隔著絕緣膜MZ而與控制閘極電極CG相鄰。若施行步驟S28之蝕刻步驟，則使並未以記憶閘極電極MG2與矽間隔件PS2a覆蓋之區域的絕緣膜MZ露出。
接著，利用光微影技術，於半導體基板SB上，形成覆蓋記憶閘極電極MG2並露出矽間隔件PS2a的光阻圖案(未圖示)後，藉由以此等光阻圖案作為蝕刻遮罩之乾蝕刻，將矽間隔件PS2a去除(圖19的步驟S29)。此時，記憶閘極電極MG2留下而未受到蝕刻。之後，將此光阻圖案去除，於圖25顯示此一階段。
接著，如圖26所示，將絕緣膜MZ中之露出而並未以記憶閘極電極MG2覆蓋的部分，藉由蝕刻(例如濕蝕刻)去除(圖19的步驟S30)。此時，位於記憶閘極電極MG2下方、與位於記憶閘極電極MG2及控制閘極電極CG間的絕緣膜MZ留下而並未去除，去除其他區域的絕緣膜MZ。如同自圖26所得知，絕緣膜MZ，涵蓋記憶閘極電極MG2與半導體基板SB(p型井PW2)之間的區域、及記憶閘極電極MG2與控制閘極電極CG之間的區域此兩區域而連續地延伸。
接著，利用離子注入法等，將控制閘極電極CG及記憶閘極電極MG2作為遮罩(離子注入阻止遮罩)使用，往半導體基板SB(p型井PW2)導入n型雜質，藉以如圖27所示，形成n-型半導體區(雜質擴散層)EX1、EX2(圖19的步驟S31)。此時，n-型半導體區EX1，與記憶閘極電極MG2的側壁自對準地形成；n型半導體區EX2，與控制閘極電極CG的側壁自對準地形成。
接著，如圖28所示，於控制閘極電極CG及記憶閘極電極MG2的側壁上，形成側壁間隔件SW以作為側壁絕緣膜(圖19的步驟S32)。側壁間隔件SW之形成法，與上述步驟S9幾乎相同。側壁間隔件SW，形成在控制閘極電極CG的側壁中之，和隔著絕緣膜MZ與記憶閘極電極MG2鄰接側的側壁為相反側的側壁上，以及記憶閘極電極MG2的側壁中之，和隔著絕緣膜MZ與控制閘極電極CG鄰接側的側壁為相反側的側壁上。
接著，利用離子注入法等，將控制閘極電極CG、記憶閘極電極MG2、及其等的側壁上之側壁間隔件SW作為遮罩(離子注入阻止遮罩)使用，往半導體基板SB(p型井PW2)導入n型雜質，藉以形成n+型半導體區SD1、SD2(圖19的步驟S33)。此時，n+型半導體區SD1，與記憶閘極電極MG2的側壁上之側壁間隔件SW自對準地形成；n+型半導體區SD2，與控制閘極電極CG的側壁上之側壁間隔件SW自對準地形成。藉此，形成LDD構造。
如此地，藉由n-型半導體區EX1、與雜質濃度較其更高之n+型半導體區SD1，形成作為記憶電晶體之源極區而作用的n型半導體區MS；藉由n-型半導體區EX2、與雜質濃度較其更高之n+型半導體區SD2，形成作為控制電晶體之汲極區而作用的n型半導體區MD。
接著，施行用於將導入至源極及汲極用的半導體區(n-型半導體區EX1、EX2，及n+型半導體區SD1、SD2)等之雜質活性化的熱處理，即活性化退火(圖19的步驟S34)。
如此地，形成非揮發性記憶體的記憶元件MC2。
接著，藉由施行如同參考上述圖12所說明之自對準金屬矽化處理，而如圖29所示地，形成金屬矽化物層SL。金屬矽化物層SL，可形成在n+型半導體區SD1與SD2、控制閘極電極CG、及記憶閘極電極MG2之各上部。
以後的步驟，圖30之情況，亦與上述圖13及圖14之情況基本上相同。
亦即，如圖30所示，於半導體基板SB的主面全面上，以覆蓋控制閘極電極CG、記憶閘極電極MG2、及側壁間隔件SW之方式，形成絕緣膜IL1以作為層間絕緣膜。而後，於絕緣膜IL1形成接觸洞CT後，於接觸洞CT內形成導電性的插栓PG。而後，在嵌入有插栓PG的絕緣膜IL1上形成絕緣膜IL2後，於此絕緣膜IL2形成配線溝，而後於配線溝內形成配線M1。之後，藉由雙重金屬鑲嵌法等，形成第2層以後的配線。
<研討歷程>
接著，茲就本案發明人之研討歷程予以說明。
圖31為，顯示本案發明人所研討的研討例之記憶元件MC101的部分放大剖面圖，顯示相當於上述圖2之區域。
圖31的研討例中，於半導體基板SB(p型井PW1)上，隔著閘極絕緣膜MZ100，形成記憶元件MC101之閘極電極MG101。記憶元件MC101之閘極絕緣膜MZ100，由捕集性絕緣膜即電荷貯存膜MZ102、電荷貯存膜MZ102下之底部絕緣膜MZ101、電荷貯存膜MZ102上之頂部絕緣膜MZ103的疊層膜構成；具備 將電荷貯存膜MZ102，以底部絕緣膜MZ101與頂部絕緣膜MZ103包夾之構造。底部絕緣膜MZ101與頂部絕緣膜MZ103，作為用於將電荷封入電荷貯存膜MZ102的電荷阻擋層而作用。
作為記憶元件用的閘極絕緣膜，已知一種疊層有氧化矽膜、氮化矽膜、氧化矽膜的ONO(oxide-nitride-oxide，氧化氮化氧化)膜。在採用ONO膜作為記憶元件用的閘極絕緣膜之情況，介電常數較低，因而閘極絕緣膜的EOT(Equivalent Oxide Thickness：氧化膜換算膜厚)變大。因此，由於閘極絕緣膜的EOT變大，而有運轉電壓變高之疑慮。此外，若為了減小閘極絕緣膜的EOT而欲將物理性膜厚減薄，則有發生因漏電所造成的保存特性(電荷保存特性、資料保存特性)之劣化的疑慮。此等疑慮，使半導體裝置的性能降低。
因此，本案發明人，研討將高介電常數膜應用在記憶元件MC101之閘極絕緣膜MZ100。藉由將高介電常數膜應用在記憶元件MC101之閘極絕緣膜MZ100，而可抑制閘極絕緣膜MZ100的EOT並使閘極絕緣膜MZ100的物理性膜厚增加，故防止因漏電所造成的保存特性之劣化，可追求保存特性之改善。此外，可確保閘極絕緣膜MZ100的物理性膜厚並減少EOT，故可防止因漏電所造成的保存特性之劣化，並追求記憶元件的運轉電壓之降低、運作速度之改善。
本案發明人，尤其著眼於頂部絕緣膜MZ103。頂部絕緣膜MZ103，係對記憶元件的保存特性給予大幅影響之膜，在記憶元件的保存特性之改善上，抑制在頂部絕緣膜MZ103的漏電極為重要。若於頂部絕緣膜MZ103應用高介電常數膜，則可抑制頂部絕緣膜MZ103的EOT並增加頂部絕緣膜MZ103的物理性膜厚，故可抑制貯存在電荷貯存膜MZ102的電荷非故意地通過頂部絕緣膜MZ103 而脫離閘極電極MG101之情形，可改善記憶元件的保存特性。此外，可確保頂部絕緣膜MZ103的物理性膜厚並減少EOT，故可追求記憶元件的運轉電壓之降低、運作速度之改善。
此外，若於電荷貯存膜MZ102應用高介電常數膜(高介電常數膜中，尤其是介電常數較氮化矽膜更高的膜)，則可抑制電荷貯存膜MZ102的EOT並使電荷貯存膜MZ102的物理性膜厚增厚，此點亦對記憶元件的保存特性之改善有所助益。其理由如同下述。
亦即，電荷，在電荷貯存膜MZ102中之陷阱能階離散地捕集(捕獲)，但於將電子或正電洞往電荷貯存膜MZ102注入以控制記憶元件的閾值電壓之際，電荷在電荷貯存膜MZ102的內部移動。然則，若電荷貯存膜MZ102中的捕集到之位置越遠離電荷貯存膜MZ102的表面(頂面及底面)，則在電荷貯存膜MZ102中捕集到的電荷變得越不易從電荷貯存膜MZ102脫離。亦即，若電荷貯存膜MZ102越厚，則在電荷貯存膜MZ102中，越能夠在遠離電荷貯存膜MZ102的表面之位置捕集電荷，故在電荷貯存膜MZ102捕集到的電荷變得越不易從電荷貯存膜MZ102脫離。若電荷變得不易從電荷貯存膜MZ102脫離，則記憶元件的保存特性改善。因此，在保存特性之觀點中，較宜將電荷貯存膜MZ102的物理膜厚增厚。因此，藉由在電荷貯存膜MZ102應用高介電常數膜(高介電常數膜中，尤其是介電常數較氮化矽膜更高的膜)，而可抑制電荷貯存膜MZ102的EOT並將電荷貯存膜MZ102的物理性膜厚增厚，故可改善保存特性。
在頂部絕緣膜MZ103應用高介電常數膜之情況，必須在頂部絕緣膜MZ103使用具有較電荷貯存膜MZ102的能帶間隙更大的能帶間隙之高介電常數膜。作 為頂部絕緣膜MZ103用的高介電常數膜，可適宜使用由含有金屬與氧(O)(作為構成元素)的材料構成之絕緣膜，宜使用氧化鋁膜、氮氧化鋁膜、或矽酸鋁膜，特別宜使用氧化鋁膜。其理由在於，氧化鋁膜、氮氧化鋁膜、及矽酸鋁膜，其中尤其是氧化鋁膜，因膜質良好故絕緣性高，此外，能帶間隙大，因而適合電荷阻擋層。
此外，在電荷貯存膜MZ102應用高介電常數膜之情況，可適宜使用由含有鉿(Hf)與氧(O)(作為構成元素)的材料構成之絕緣膜，特別宜使用氧化鉿膜或矽酸鉿膜。
在頂部絕緣膜MZ103的漏電之發生，對記憶元件的保存特性造成大幅影響，故宜盡可能地抑制。本案發明人，發現藉由以上述材料(高介電常數材料)形成頂部絕緣膜MZ103，且使頂部絕緣膜MZ103結晶化，而可抑制在頂部絕緣膜MZ103的漏電，可改善記憶元件的保存特性(參考圖32)。
圖32為，顯示在寫入運作後置放於高溫時之記憶元件的平帶電壓之變動量的圖表。圖32的圖表之橫軸，對應於寫入運作的平帶電壓(Vfb)之變化量，具體而言，對應於緊接寫入運作前的平帶電壓與緊接其後的平帶電壓之差。此外，圖32的圖表之縱軸，對應於在寫入運作後於150℃置放1小時時的平帶電壓(Vfb)之變動量，具體而言，對應於緊接寫入運作後的平帶電壓，與在寫入運作後於150℃置放1小時後的平帶電壓之差。此外，圖32的圖表中，三角形標記(△)，對應於在頂部絕緣膜MZ103的成膜後並未施行結晶退火，因而頂部絕緣膜MZ103成為非晶質膜之情況。此外，圖32的圖表中，圓形標記(○)，對應於在頂部絕緣膜MZ103的成膜後施行結晶退火，因而頂部絕緣膜MZ103結晶化而 成為多晶膜之情況。另，圖32之情況，使用氧化鋁膜作為頂部絕緣膜MZ103，使用矽酸鉿膜作為電荷貯存膜MZ102。此外，圖32的圖表之縱軸，越遠離零，亦即越往下方，則越應注意平帶電壓之變動量大的情形。
如同自圖32之圖表所得知，與在頂部絕緣膜MZ103的成膜後並未施行結晶退火之情況(三角形標記之情況)相較，在頂部絕緣膜MZ103的成膜後施行結晶退火之情況(圓形標記之情況)，在寫入運作後於150℃置放1小時時的平帶電壓(Vfb)之變動量(的絕對值)變得較小。此點顯示，與頂部絕緣膜MZ103成為非晶質膜之情況相較，頂部絕緣膜MZ103結晶化而成為多晶膜之情況，電荷(此處為電子)變得不易從電荷貯存膜MZ102往閘極電極MG101脫離，保存特性變得良好。若藉由結晶退火使頂部絕緣膜MZ103結晶化而成為多晶膜，則電荷變得不易從電荷貯存膜MZ102脫離，吾人認為此係因，由於藉由結晶退火使頂部絕緣膜MZ103成為多晶膜時的鍛燒效果，使頂部絕緣膜MZ103緻密化而膜質改善，減少頂部絕緣膜MZ103中致使漏電的缺陷等之故。
因此，藉由以上述材料(高介電常數材料)形成頂部絕緣膜MZ103，且使頂部絕緣膜MZ103結晶化，而可抑制在頂部絕緣膜MZ103的漏電，可改善記憶元件的保存特性。
然而，本案發明人，對於進一步的保存特性之改善予以研討。此一結果，得知若頂部絕緣膜MZ103結晶化則成為多晶膜，但有發生下述現象的疑慮：電荷通過多晶膜的晶界而漏電之現象，亦即，電荷(此處為電子)通過多晶膜的晶界而從電荷貯存膜MZ102往閘極電極MG101脫離之現象。此係因，晶界為缺陷的集合，容易成為漏電路徑之故。
如同上述，藉由以結晶退火使頂部絕緣膜MZ103結晶化而可改善保存特性，但難以嚴格地控制所形成之多晶膜的結晶粒徑。而若如圖33所示，形成如與電荷貯存膜MZ102及閘極電極MG101雙方鄰接般的巨大結晶粒GR101a，則藉由往頂部絕緣膜MZ103之厚度方向延伸的晶界GB101，而將電荷貯存膜MZ102與閘極電極MG101連結。
此處，圖33為，將圖31的一部分放大顯示之部分放大剖面圖，顯示電荷貯存膜MZ102、頂部絕緣膜MZ103、閘極電極MG101的疊層構造之一部分，但為了容易觀看附圖，雖為剖面圖仍省略影線。此外，圖33中，顯示頂部絕緣膜MZ103為多晶膜，故頂部絕緣膜MZ103係以複數(多數)個結晶粒GR101構成。
圖33中，頂部絕緣膜MZ103，以複數(多數)個結晶粒GR101構成，而結晶粒GR101a，具有相當於頂部絕緣膜MZ103的厚度之粒徑，與電荷貯存膜MZ102及閘極電極MG101雙方鄰接。因此，構成結晶粒GR101a之外周的晶界(晶粒邊界)GB101，往與頂部絕緣膜MZ103的厚度方向相當之方向延伸，成為電荷貯存膜MZ102與閘極電極MG101以短距離連結的狀態。一旦此等晶界GB101形成，則通過該晶界GB101而產生電荷貯存膜MZ102與閘極電極MG101之間的漏電(在圖33中以箭頭表示之漏電路徑LK101的漏電)，有保存特性降低之疑慮。
因此，為了保存特性之改善，在將頂部絕緣膜MZ103結晶化時，必須使如同從電荷貯存膜MZ102到達閘極電極MG101般的巨大結晶粒(GR101a)不形成，但結晶粒徑難以嚴格控制。此外，若欲強制地抑制結晶粒徑，則使緻密化所產生的膜質改善不足，結晶化所產生的保存特性改善效果薄弱。
因此，為了改善具備記憶元件之半導體裝置的性能，不僅使頂部絕緣膜MZ103結晶化，亦期望進一步下工夫。
<關於主要特徵與效果>
本實施形態之半導體裝置，具備：半導體基板SB；絕緣膜MZ，即記憶元件(MC1、MC2)用的閘極絕緣膜，形成於半導體基板SB上；以及記憶元件(MC1、MC2)用的閘極電極(MG1、MG2)，形成於絕緣膜MZ上。絕緣膜MZ，具備絕緣膜MZ1(第1絕緣膜)、絕緣膜MZ1上之絕緣膜MZ2(第2絕緣膜)、絕緣膜MZ2上之絕緣膜MZ3(第3絕緣膜)、絕緣膜MZ3上之絕緣膜MZ4(第4絕緣膜)、及絕緣膜MZ4上之絕緣膜MZ5(第5絕緣膜)；絕緣膜MZ2，係具有電荷貯存功能之絕緣膜。絕緣膜MZ1及絕緣膜MZ3之各自的能帶間隙，較絕緣膜MZ2的能帶間隙更大。而絕緣膜MZ3，係由含有金屬元素與氧的高介電常數材料構成之多晶膜；絕緣膜MZ5，係由與絕緣膜MZ3相同的材料構成之多晶膜；絕緣膜MZ4，由與絕緣膜MZ3不同的材料構成。此點，在上述圖1及圖2的記憶元件MC1與上述圖15的記憶元件MC2為共通。亦即，上述圖1及圖2的記憶元件MC1之情況，於半導體基板SB上，隔著記憶元件MC1用之閘極絕緣膜，即絕緣膜MZ，形成記憶元件MC1用的閘極電極MG1；上述圖15的記憶元件MC2之情況，於半導體基板SB上，隔著記憶元件MC2用之閘極絕緣膜，即絕緣膜MZ，形成記憶元件MC2用的記憶閘極電極MG2。
本實施形態之半導體裝置，具備非揮發性記憶元件之半導體裝置，該記憶元件之閘極絕緣膜(此處為絕緣膜MZ)，包含具有電荷貯存功能之絕緣膜(此處為絕緣膜MZ2)。藉由將電荷貯存或保存在此一具有電荷貯存功能之絕緣膜， 而可儲存資訊。此外，將具有電荷貯存功能之絕緣膜MZ2，以具有較絕緣膜MZ2的能帶間隙更大的能帶間隙之絕緣膜MZ1與絕緣膜MZ3包夾，藉而可使絕緣膜MZ2，作為電荷貯存層而作用，可使將絕緣膜MZ2包夾的絕緣膜MZ3與絕緣膜MZ1，分別作為電荷阻擋層而作用。
本實施形態之主要特徵中的一特徵，係在具有電荷貯存功能的絕緣膜MZ2與閘極電極(MG1、MG2)之間，夾設具備絕緣膜MZ3、絕緣膜MZ3上之絕緣膜MZ4、絕緣膜MZ4上之絕緣膜MZ5的疊層膜LM。絕緣膜MZ3，係由含有金屬元素與氧的高介電常數材料構成之多晶膜；絕緣膜MZ5，係由與絕緣膜MZ3相同的材料構成之多晶膜；絕緣膜MZ4，由與絕緣膜MZ3不同的材料構成。
亦即，本實施形態，於記憶元件之閘極絕緣膜(此處為絕緣膜MZ)中，採用將電荷貯存膜(此處為絕緣膜MZ2)，以電荷貯存膜下方之底部絕緣膜(此處為絕緣膜MZ1)、與電荷貯存膜上方之頂部絕緣膜包夾的構造，且使用絕緣膜MZ3、絕緣膜MZ4、絕緣膜MZ5的疊層膜作為頂部絕緣膜。此一頂部絕緣膜的構成，為本實施形態之主要特徵中的一特徵。
絕緣膜MZ3，係由含有金屬元素與氧的高介電常數材料構成之多晶膜；絕緣膜MZ5，係由與絕緣膜MZ3相同的材料構成之多晶膜。因此，若絕緣膜MZ3與絕緣膜MZ5之間並未存在絕緣膜MZ4，則絕緣膜MZ3與絕緣膜MZ5，由相同材料的多晶質構成，因而應會一同成為一層多晶膜。亦即，絕緣膜MZ3、絕緣膜MZ4、絕緣膜MZ5的疊層膜LM，係類似在由與絕緣膜MZ3相同的材料構成之一層多晶膜的膜中(厚度的途中)插入絕緣膜MZ4之構造。因此，以下，將由 一層多晶膜形成頂部絕緣膜之情況，與由絕緣膜MZ3、絕緣膜MZ4、絕緣膜MZ5的疊層膜形成頂部絕緣膜之情況比較，就後者之情況的有利性予以說明。
由一層多晶膜形成頂部絕緣膜之情況，在上述圖31的研討例中，對應於將頂部絕緣膜MZ103結晶化而使其成為多晶膜之情況，例如，上述圖31的研討例中，作為頂部絕緣膜MZ103，可使用由氧化鋁構成之多晶膜。然而，如同在上述研討歷程的欄位所說明，若由一層多晶膜形成頂部絕緣膜MZ103，則如同上述圖33，有形成如同與電荷貯存膜MZ102及閘極電極MG101雙方鄰接般的巨大結晶粒GR101a之疑慮。一旦此等巨大結晶粒GR101a形成在頂部絕緣膜MZ103中，則成為構成該結晶粒GR101a之外周的晶界GB101將電荷貯存膜MZ102與閘極電極MG101連結之狀態，有通過該晶界GB101而產生電荷貯存膜MZ102與閘極電極MG101之間的漏電，使記憶元件的保存特性降低之疑慮。
相對於此，本實施形態中，作為頂部絕緣膜，並非採用僅由一層多晶膜構成之構造，而係採用在多晶膜的膜中(厚度的途中)插入絕緣膜MZ4之構造。亦即，作為頂部絕緣膜，採用在由相同材料構成之2層多晶膜(此處為絕緣膜MZ3及絕緣膜MZ5)之間，插入由與該多晶膜不同的材料構成之絕緣膜MZ4的構造。藉此，藉由絕緣膜MZ4，將構成絕緣膜MZ3之結晶粒、與構成絕緣膜MZ5之結晶粒隔斷(分隔)，故可防止構成絕緣膜MZ3之結晶粒，與構成絕緣膜MZ5之結晶粒一體化。因此，可抑制通過晶粒邊界的絕緣膜MZ2(電荷貯存膜)與閘極電極(MG1、MG2)之間的漏電，可改善記憶元件的保存特性。因此，可改善具備記憶元件之半導體裝置的性能。關於此點，參考圖34~圖36而進一步說明。
圖34為，將前述圖2或前述圖15的一部分放大顯示之部分放大剖面圖，顯示絕緣膜MZ2、絕緣膜MZ3、絕緣膜MZ4、絕緣膜MZ5、閘極電極(MG1、MG2)的疊層構造之一部分，而為了容易觀看附圖，雖為剖面圖仍將影線省略。絕緣膜MZ3及絕緣膜MZ5，皆為多晶膜，故圖34中，顯示以複數(多數)個結晶粒(Grain)GR1構成絕緣膜MZ3，以複數(多數)個結晶粒(Grain)GR2構成絕緣膜MZ5。將構成絕緣膜MZ3之複數結晶粒GR1、與構成絕緣膜MZ5之複數結晶粒GR2，藉由夾設在絕緣膜MZ3與絕緣膜MZ5之間的絕緣膜MZ4分隔。
本實施形態中，絕緣膜MZ3、MZ5，皆結晶化而成為多晶膜，故如圖34所示，以複數結晶粒GR1構成絕緣膜MZ3，以複數結晶粒GR2構成絕緣膜MZ5，構成絕緣膜MZ3之結晶粒GR1與構成絕緣膜MZ5之結晶粒GR2，由彼此相同的材料構成，因而，具有彼此相同的晶體結構。因此，若絕緣膜MZ4不存在，則仍有構成絕緣膜MZ3之結晶粒GR1與構成絕緣膜MZ5之結晶粒GR2一體化的情況，因此，有形成如同與絕緣膜MZ2(電荷貯存膜)及閘極電極(MG1、MG2)雙方鄰接般的巨大結晶粒之疑慮。然而，本實施形態中，在絕緣膜MZ3與絕緣膜MZ5之間，夾設由與絕緣膜MZ3、MZ5不同的材料構成之絕緣膜MZ4，故構成絕緣膜MZ3之結晶粒GR1與構成絕緣膜MZ5之結晶粒GR2並未一體化，可將構成絕緣膜MZ3之結晶粒GR1、與構成絕緣膜MZ5之結晶粒GR2，藉由絕緣膜MZ4強制地隔斷(分隔)。
另，絕緣膜MZ4，依構成的材料，可能有結晶化之情況與未結晶化之情況。例如，絕緣膜MZ4，由金屬氧化物膜、金屬矽酸鹽膜、或金屬氮氧化物膜構成之情況，可能在藉由上述步驟S4、S26的結晶退火使絕緣膜MZ3、MZ5結晶化時，絕緣膜MZ4亦結晶化，故絕緣膜MZ4亦成為多晶膜。圖34，顯示絕緣膜MZ4結 晶化而成為多晶膜之情況；絕緣膜MZ4，係以複數(多數)個結晶粒(Grain)GR3構成。另一方面，絕緣膜MZ4，為氧化矽膜、氮化矽膜、或氮氧化矽膜之情況，在藉由上述步驟S4、S26之結晶退火使絕緣膜MZ3、MZ5結晶化時，絕緣膜MZ4並未結晶化，因此，在製造出的半導體裝置中，絕緣膜MZ4亦未結晶化，而係成為非晶質(amorphous)膜。圖35為與圖34對應的剖面圖，於圖35，顯示絕緣膜MZ4成為非晶質膜而並未結晶化之情況。此外，依絕緣膜MZ4的材料與上述步驟S4、S26之結晶退火的條件(退火溫度等)，絕緣膜MZ4，亦可能有成為混合有結晶化之區域與非晶質或微晶質之區域的狀態之情況。與圖34之情況同樣地，圖35之情況，亦將構成絕緣膜MZ3之複數結晶粒GR1、與構成絕緣膜MZ5之複數結晶粒GR2，藉由夾設在絕緣膜MZ3與絕緣膜MZ5之間的絕緣膜MZ4而分隔。
如同圖35，在絕緣膜MZ4為非晶質膜之情況，構成絕緣膜MZ3(多晶膜)之結晶粒GR1、與構成絕緣膜MZ5(多晶膜)之結晶粒GR2，藉由非晶質的絕緣膜MZ4強制地隔斷(分隔)，故可防止構成絕緣膜MZ3之結晶粒GR1，與構成絕緣膜MZ5之結晶粒GR2一體化。另，絕緣膜MZ3、MZ5為多晶膜，但因絕緣膜MZ4為非晶質膜，故絕緣膜MZ4，必須由與絕緣膜MZ3、MZ5不同的材料構成。其原因在於，若為絕緣膜MZ4係由與絕緣膜MZ3、MZ5相同的材料構成之情況，在藉由上述步驟S4、S26的結晶退火使絕緣膜MZ3、MZ5結晶化時，絕緣膜MZ4亦結晶化之故。
如同圖34，即便絕緣膜MZ4結晶化，在絕緣膜MZ4由與絕緣膜MZ3、MZ5不同的材料構成之情況，構成絕緣膜MZ4之結晶粒GR3，幾乎未與構成絕緣膜MZ3之結晶粒GR1、構成絕緣膜MZ5之結晶粒GR2一體化。因此，構成絕緣膜 MZ3(多晶膜)之結晶粒GR1，與構成絕緣膜MZ5(多晶膜)之結晶粒GR2，藉由以與絕緣膜MZ3、MZ5不同的材料構成之絕緣膜MZ4(多晶膜)強制地隔斷，故可防止構成絕緣膜MZ3之結晶粒GR1，與構成絕緣膜MZ5之結晶粒GR2一體化。
因此，在圖34之情況與圖35之情況的任一情況中，亦即，無論絕緣膜MZ4結晶化與否，構成絕緣膜MZ3之結晶粒GR1、與構成絕緣膜MZ5之結晶粒GR2，藉由絕緣膜MZ4強制地隔斷，故可防止構成絕緣膜MZ3之結晶粒GR1，與構成絕緣膜MZ5之結晶粒GR2一體化。因此，可防止在頂部絕緣膜中，亦即，在絕緣膜MZ2(電荷貯存膜)與閘極電極(MG1、MG2)之間，形成如同與絕緣膜MZ2(電荷貯存膜)及閘極電極(MG1、MG2)雙方鄰接般的巨大結晶粒(對應於上述圖33之結晶粒GR101a)。
若在絕緣膜MZ2(電荷貯存膜)與閘極電極(MG1、MG2)之間，並未產生如同與其雙方鄰接般的巨大結晶粒(對應於上述圖33之結晶粒GR101a)，則可抑制通過晶粒邊界的絕緣膜MZ2(電荷貯存膜)與閘極電極(MG1、MG2)之間的漏電，而其理由如同下述。
首先，作為上述理由之一，相較於上述圖33(研討例)之情況的通過晶粒邊界之漏電路徑LK101，圖34(本實施形態)之情況，可使通過晶粒邊界之漏電路徑LK1的距離增長。此處，漏電路徑LK1、LK101，為電荷貯存膜(MZ2、MZ102)與閘極電極(MG1、MG2、MG101)之間的漏電路徑，係經過晶粒邊界的漏電路徑。此外，此處說明的漏電，對應於貯存在電荷貯存膜(MZ2、MZ102)的電荷(此處為電子)往閘極電極(MG1、MG2、MG101)脫離之現象。
若如同圖33，形成如同與電荷貯存膜MZ102及閘極電極MG101雙方鄰接般的巨大結晶粒GR101a，則構成該結晶粒GR101a之外周的晶界GB101，以短距離將電荷貯存膜MZ102與閘極電極MG101連結，故經過晶界GB101之漏電路徑LK101的距離變短。因此，在漏電路徑LK101容易發生漏電。相對於此，圖34之情況，構成絕緣膜MZ3之結晶粒GR1與構成絕緣膜MZ5之結晶粒GR2，藉由絕緣膜MZ4隔斷，故並未形成如漏電路徑LK101般之短距離的漏電路徑，而可使經過晶粒邊界之漏電路徑LK1的距離，較漏電路徑LK101的距離更長(即L1>L101)。經過晶界之漏電路徑的距離較長者，較不易發生通過晶界的漏電。圖34(本實施形態)之情況，可使通過晶粒邊界之漏電路徑LK1的距離增長，故可抑制通過晶粒邊界的絕緣膜MZ2(電荷貯存膜)與閘極電極(MG1、MG2)之間的漏電，可改善記憶元件的保存特性。
上述理由之另一個，係藉由在絕緣膜MZ3(多晶膜)與絕緣膜MZ5(多晶膜)之間夾設絕緣膜MZ4，而使通過晶粒邊界之漏電路徑LK1，不僅存在往絕緣膜MZ的厚度方向延伸之晶界(GB1、GB3、GB5)，亦存在往絕緣膜MZ的平面方向延伸之晶界(GB2、GB4)。圖34中，晶界GB2為存在於絕緣膜MZ3與絕緣膜MZ4的界面之晶界，晶界GB4存在於絕緣膜MZ4與絕緣膜MZ5的界面，故為往絕緣膜MZ的平面方向延伸之晶界。此等晶界GB2、GB4，往絕緣膜MZ的平面方向延伸。另一方面，圖34中，晶界GB1為，在絕緣膜MZ3中，形成於在平面方向相鄰的結晶粒GR1間之晶界；晶界GB3為，在絕緣膜MZ5中，形成於在平面方向相鄰的結晶粒GR2間之晶界；晶界GB5為，在絕緣膜MZ4中，形成於在平面方向相鄰的結晶粒GR3間之晶界。此等晶界GB1、GB3、GB5，往幾乎與絕緣膜MZ的厚度方向相當的方向延伸。對閘極電極(MG1、MG2)施加電壓之情況，在 絕緣膜MZ中，電場產生在絕緣膜MZ的厚度方向，故往絕緣膜MZ的厚度方向延伸之晶界(GB1、GB3、GB5)，可說是容易發生漏電之晶界，而與其相較，往絕緣膜MZ的平面方向延伸之晶界(GB2、GB4)，可說是不易發生漏電之晶界。因此，圖34(本實施形態)之情況，在通過晶粒邊界之漏電路徑LK1，亦存在往絕緣膜MZ的平面方向延伸之晶界(GB2、GB4)，故可抑制通過晶粒邊界的絕緣膜MZ2(電荷貯存膜)與閘極電極(MG1、MG2)之間的漏電，可改善記憶元件的保存特性。
如此地，圖34之情況(絕緣膜MZ4為多晶膜之情況)，藉由能夠使經過晶粒邊界之漏電路徑LK1的距離增長，以及能夠使往絕緣膜MZ的平面方向延伸之晶界(GB2、GB4)，亦存在於經過晶粒邊界的漏電路徑LK1，而可抑制通過晶粒邊界的絕緣膜MZ2(電荷貯存膜)與閘極電極(MG1、MG2)之間的漏電。因此，可改善記憶元件的保存特性。
此外，圖35，對應於絕緣膜MZ4為非晶質膜之情況。此一情況(圖35之情況)，在絕緣膜MZ3(多晶膜)與絕緣膜MZ5(多晶膜)之間，存在絕緣膜MZ4(非晶質膜)，故絕緣膜MZ3中的晶界與絕緣膜MZ5中的晶界，並未成為以絕緣膜MZ4中的晶界連結之狀態，因而，絕緣膜MZ2(電荷貯存膜)與閘極電極(MG1、MG2)間並未成為僅經過晶界而連結之狀態。因此，圖35之情況(絕緣膜MZ4為非晶質膜之情況)，亦可抑制通過晶粒邊界的絕緣膜MZ2(電荷貯存膜)與閘極電極(MG1、MG2)之間的漏電，故可改善記憶元件的保存特性。
因此，在圖34之情況與圖35之情況的任一情況中，亦即，無論絕緣膜MZ4結晶化與否，皆可防止在絕緣膜MZ2與閘極電極(MG1、MG2)之間，形成如 同與絕緣膜MZ2及閘極電極雙方鄰接般的巨大結晶粒，藉此，可抑制通過晶粒邊界的絕緣膜MZ2與閘極電極之間的漏電。因此，可改善記憶元件的保存特性。因此，可改善具備記憶元件之半導體裝置的性能。
絕緣膜MZ4，具有下述功用：將構成絕緣膜MZ3之結晶粒GR1與構成絕緣膜MZ5之結晶粒GR2，藉由絕緣膜MZ4隔斷(分隔)，防止構成絕緣膜MZ3之結晶粒GR1與構成絕緣膜MZ5之結晶粒GR2一體化。為了確實地達到此一功用，必須滿足下述至少一方：絕緣膜MZ4由與絕緣膜MZ3、MZ5不同的材料構成，或絕緣膜MZ4具備與絕緣膜MZ3、MZ5不同的晶體結構。
在絕緣膜MZ4，由與絕緣膜MZ3、MZ5不同的材料構成之情況，藉由絕緣膜MZ4，將構成絕緣膜MZ3之結晶粒GR1與構成絕緣膜MZ5之結晶粒GR2隔斷，可防止構成絕緣膜MZ3之結晶粒GR1與構成絕緣膜MZ5之結晶粒GR2一體化。另，絕緣膜MZ3與絕緣膜MZ5，由彼此相同的材料構成，故晶體結構亦彼此相同。另一方面，在絕緣膜MZ4由與絕緣膜MZ3、MZ5不同的材料構成之情況，多為絕緣膜MZ4具備與絕緣膜MZ3、MZ5不同的晶體結構之情況，但假設即便為晶體結構相同或類似者，仍可獲得藉由絕緣膜MZ4將構成絕緣膜MZ3之結晶粒GR1與構成絕緣膜MZ5之結晶粒GR2隔斷的作用。
此外，在絕緣膜MZ4具備與絕緣膜MZ3、MZ5不同的晶體結構之情況，亦藉由絕緣膜MZ4，將構成絕緣膜MZ3之結晶粒GR1與構成絕緣膜MZ5之結晶粒GR2隔斷，可防止構成絕緣膜MZ3之結晶粒GR1與構成絕緣膜MZ5之結晶粒GR2一體化。例如，假定為絕緣膜MZ3、絕緣膜MZ4、絕緣膜MZ5，皆由金屬矽酸鹽膜構成，絕緣膜MZ3所含有的金屬、絕緣膜MZ4所含有的金屬、絕緣膜MZ5 所含有的金屬皆相同之情況。此一情況，構成元素，在絕緣膜MZ3、絕緣膜MZ4、絕緣膜MZ5為共通，但絕緣膜MZ3之組成比與絕緣膜MZ5相同，絕緣膜MZ4之組成比與絕緣膜MZ3、MZ5相異。而後，藉由結晶退火，使絕緣膜MZ3、MZ4、MZ5皆結晶化而成為多晶膜，絕緣膜MZ3與絕緣膜MZ5具有相同的晶體結構，但藉由組成比之不同，絕緣膜MZ4可能具備與絕緣膜MZ3、MZ5不同的晶體結構。此等情況，構成絕緣膜MZ4之結晶粒GR3，具備與構成絕緣膜MZ3、MZ5之結晶粒GR1、GR2不同的晶體結構，故藉由絕緣膜MZ4將構成絕緣膜MZ3之結晶粒GR1與構成絕緣膜MZ5之結晶粒GR2隔斷，可防止構成絕緣膜MZ3之結晶粒GR1與構成絕緣膜MZ5之結晶粒GR2一體化。
因此，將絕緣膜MZ4，作為由與絕緣膜MZ3、MZ5不同的材料構成之膜而說明，但本實施形態，亦可應用在絕緣膜MZ4具備與絕緣膜MZ3、MZ5不同的晶體結構之情況。
此外，本實施形態中，於絕緣膜MZ3、MZ5，使用含有金屬與氧之高介電常數材料。藉此，提高絕緣膜MZ3、MZ5之介電常數，可抑制疊層膜LM(頂部絕緣膜)的EOT並使疊層膜LM的物理性膜厚增加，故可改善記憶元件的保存特性。此外，可確保疊層膜LM的物理性膜厚並減少EOT，故可追求記憶元件的運轉電壓之降低、運作速度之改善。
此一觀點中，不僅於絕緣膜MZ3、MZ5使用高介電常數材料，於絕緣膜MZ4亦使用高介電常數材料則更佳。若於絕緣膜MZ4亦使用高介電常數材料，則可抑制疊層膜LM(頂部絕緣膜)的EOT並進一步增加疊層膜LM的物理性膜厚，故可進一步改善記憶元件的保存特性。此外，可確保疊層膜LM的物理性膜厚並 進一步減少EOT，故可追求記憶元件的運轉電壓之降低、運作速度之進一步改善。
因此，作為絕緣膜MZ4，可適宜使用係高介電常數膜之金屬氧化物膜(氧化金屬膜)、金屬矽酸鹽膜、或金屬氮氧化物膜(氮氧化金屬膜)。例如，可將從由Ti(鈦)、Zr(鋯)、Y(釔)、La(鑭)、Pr(鐠)、Lu(鎦)構成的群組中選出之一種以上的金屬氧化物、矽酸鹽、或氮氧化物，作為絕緣膜MZ4的材料(高介電常數材料)適宜使用。
此外，如同上述，作為絕緣膜MZ4，雖較宜使用高介電常數材料(宜為金屬氧化物、金屬矽酸鹽、或金屬氮氧化物)，但亦可使用高介電常數材料以外的材料。具體而言，氧化矽膜、氮氧化矽膜、或氮化矽膜，亦可作為絕緣膜MZ4適宜使用。使用氧化矽膜、氮氧化矽膜、或氮化矽膜作為絕緣膜MZ4之情況，藉由結晶退火(步驟S4、S26)使絕緣膜MZ3、MZ5結晶化時，絕緣膜MZ4保持非晶質狀態而未結晶化。因此，構成絕緣膜MZ3之結晶粒GR1、與構成絕緣膜MZ5之結晶粒GR2，藉由非晶質的絕緣膜MZ4強制地隔斷，故可防止構成絕緣膜MZ3之結晶粒GR1與構成絕緣膜MZ5之結晶粒GR2一體化。
此外，氧化矽膜、氮氧化矽膜、氮化矽膜中，較適宜作為絕緣膜MZ4者為氧化矽膜。其原因在於，氧化矽膜、氮氧化矽膜、氮化矽膜中，膜中的陷阱能階最少者為氧化矽膜。若將氧化矽膜作為絕緣膜MZ4使用，則減少絕緣膜MZ4中之陷阱能階，可抑制或防止在絕緣膜MZ4中捕集(捕獲)電荷。藉此，可抑制或防止在絕緣膜MZ2以外的膜非故意地捕獲電荷，可改善記憶元件的性能。
此外，作為絕緣膜MZ3、MZ5，可使用由含有金屬與氧(O)(作為構成元素)的材料構成之高介電常數膜，宜使用氧化鋁膜、氮氧化鋁膜、或矽酸鋁膜，特別宜使用氧化鋁膜。其理由在於，氧化鋁膜、氮氧化鋁膜、及矽酸鋁膜，其中尤其是氧化鋁膜，因膜質良好故絕緣性高，此外，能帶間隙大，因而適合電荷阻擋層。
此外，與本實施形態不同，在絕緣膜MZ3與絕緣膜MZ5，使用彼此不同的材料之情況，若於絕緣膜MZ3、MZ5中的一方使用適合作為電荷阻擋膜之材料，則絕緣膜MZ3、MZ5中的另一方，變得必須使用較其更不佳之材料。本實施形態中，絕緣膜MZ3與絕緣膜MZ5，由彼此相同的材料構成，故可在絕緣膜MZ3與絕緣膜MZ5雙方使用適合作為電荷阻擋膜之共通材料。因此，疊層膜LM變得容易發揮作為電荷阻擋膜的功能。
此外，於電荷貯存膜，即絕緣膜MZ2，宜使用高介電常數材料(宜為介電常數較氮化矽更高的材料)，此一情況，作為絕緣膜MZ2，可適宜使用由含有鉿(Hf)與氧(O)(作為構成元素)的材料構成之絕緣膜，特別宜使用氧化鉿膜或矽酸鉿膜。
此外，本實施形態中，考慮半導體裝置的可靠度，作為夾設在電荷貯存膜(MZ2)與半導體基板SB之間的絕緣膜MZ1，使用氧化矽膜或氮氧化矽膜。作為形成在半導體基板SB上的絕緣膜MZ1，藉由使用氧化矽膜或氮氧化矽膜，可改善具備記憶元件之半導體裝置的可靠度。作為另一形態，作為絕緣膜MZ1，亦可使用高介電常數膜(宜為介電常數較氮化矽膜更高的膜)，此一情況，可 確保絕緣膜MZ1的物理性膜厚並減少EOT，故可追求記憶元件的運轉電壓之降低、運作速度之進一步改善。
此外，如同圖34及圖35，構成絕緣膜MZ3之複數結晶粒GR1，宜包含與絕緣膜MZ2及絕緣膜MZ4雙方鄰接之結晶粒。此外，如同圖34及圖35，構成絕緣膜MZ5之複數結晶粒GR2，宜包含與絕緣膜MZ4及閘極電極(MG1、MG2)雙方鄰接之結晶粒。藉此，絕緣膜MZ3、MZ5，充分結晶化而成為緻密化之狀態，膜質改善。因此，可確實地獲得結晶化所產生的保存特性改善效果。此外，即便絕緣膜MZ3、MZ5充分結晶化，仍藉由在絕緣膜MZ3與絕緣膜MZ5之間夾設絕緣膜MZ4，而使構成絕緣膜MZ3之結晶粒GR1與構成絕緣膜MZ5之複數結晶粒GR2不一體化。因此，可抑制通過晶粒邊界的絕緣膜MZ2與閘極電極(MG1、MG2)之間的漏電，可進一步改善記憶元件的保存特性。
圖36為，顯示在寫入運作後經過既定時間時之記憶元件的平帶電壓Vfb之變動量(偏移量)的圖表。圖36的圖表之橫軸，對應於寫入運作後之經過時間。圖36的圖表之縱軸，對應於在寫入運作後經過既定時間時的平帶電壓Vfb之變動量(偏移量)，具體而言，對應於緊接寫入運作後的平帶電壓，與在寫入運作後經過既定時間後的平帶電壓之差。此外，圖36的圖表中，黑色四方形標記(■)，對應於本實施形，此處，顯示使用氧化鋁膜(對應於絕緣膜MZ3)、氧化矽膜(對應於絕緣膜MZ4)、氧化鋁膜(對應於絕緣膜MZ5)的疊層膜，作為記憶元件之閘極絕緣膜(MZ)的頂部絕緣膜之情況，氧化鋁膜為多晶膜。此外，圖36的圖表中，黑色圓形標記(●)，對應於上述圖31的研討例之情況，此處，顯示使用單層氧化鋁膜作為記憶元件之閘極絕緣膜(MZ100)的頂部絕緣膜 (MZ103)之情況，氧化鋁膜為多晶膜。另，圖36的圖表之縱軸，越遠離零，亦即越往下方，則應注意平帶電壓之變動量越大。
如圖36的圖表所示，與使用單層的氧化鋁膜作為記憶元件之閘極絕緣膜的頂部絕緣膜之情況(對應於研討例)相較，使用氧化鋁膜、氧化矽膜、氧化鋁膜的疊層膜之情況(對應於本實施形態)，在寫入運作後經過既定時間時之記憶元件的平帶電壓之變動量(的絕對值)成為更小(成為接近零)。吾人認為，此係因經過晶粒邊界的閘極電極(MG1、MG2)與電荷貯存膜(MZ2)之間的漏電減少之故。自圖36的圖表，亦得知與上述研討例(圖31、圖33)之情況相較，本實施形態(圖2、圖15、圖34、圖35)之情況，可更為改善記憶元件的保存特性。
接著，茲就絕緣膜MZ3、MZ4、MZ5之適合厚度予以說明。
絕緣膜MZ4，係為了將構成絕緣膜MZ3(多晶膜)之結晶粒GR1、與構成絕緣膜MZ5(多晶膜)之結晶粒GR2，藉由絕緣膜MZ4隔斷而設置。亦即，考慮在如同上述圖31的研討例般地使用一層多晶膜作為頂部絕緣膜MZ103之情況可能發生的問題(參考圖33而說明的問題)，採用在該多晶膜的膜中(厚度的途中)插入絕緣膜MZ4以作為緩衝層之多層構造。因此，於絕緣膜MZ3、MZ5，使用適合作為電荷阻擋層之材料；於絕緣膜MZ4，使用可獲得將構成絕緣膜MZ3之結晶粒GR1與構成絕緣膜MZ5之結晶粒GR2隔斷的作用之材料。
因此，絕緣膜MZ4，若可獲得將構成絕緣膜MZ3之結晶粒GR1與構成絕緣膜MZ5之結晶粒GR2隔斷的作用，則以不過厚者為佳，疊層膜LM的厚度，主要以 絕緣膜MZ3、MZ5的厚度確保為佳。在此一觀點下，絕緣膜MZ4的厚度(T2)，宜為1nm以上，特別宜為1~2nm。藉此，可確實地獲得藉由絕緣膜MZ4將構成絕緣膜MZ3之結晶粒GR1與構成絕緣膜MZ5之結晶粒GR2隔斷的作用。此外，絕緣膜MZ3的厚度(T1)與絕緣膜MZ5的厚度(T3)，宜各自較絕緣膜MZ4的厚度(T2)更厚，換而言之，絕緣膜MZ4的厚度(T2)，宜較絕緣膜MZ3的厚度(T1)及絕緣膜MZ5的厚度(T3)分別更薄(亦即T2<T1且T2<T3)。藉此，可將疊層膜LM的厚度，主要以絕緣膜MZ3、MZ5的厚度確保，故可更為確實地獲得作為疊層膜LM之電荷阻擋層的功能。此外，絕緣膜MZ3、MZ5的各厚度(T1、T3)，分別宜為2nm以上，特別宜為2~5nm，藉此，可亦獲得下述等效果：絕緣膜MZ3、MZ5變得容易結晶化，藉由結晶化而使絕緣膜MZ3、MZ5的膜質變得容易改善。另，厚度T1、T2、T3，顯示在圖34及圖35。
此外，絕緣膜MZ4係由上述材料(高介電常數材料)構成之情況，如同上述圖34，藉由結晶退火不僅使絕緣膜MZ3、MZ5結晶化，可使絕緣膜MZ4亦結晶化而成為多晶膜。然而，若將絕緣膜MZ4減薄，則在藉由結晶退火(步驟S4、S26)使絕緣膜MZ3、MZ5結晶化時，亦可能有絕緣膜MZ4的結晶化不足而絕緣膜MZ4成為微結晶狀態之情況，或絕緣膜MZ4成為部分包含非晶質區的狀態之情況。此等情況下，仍可獲得藉由絕緣膜MZ4將構成絕緣膜MZ3之結晶粒GR1與構成絕緣膜MZ5之結晶粒GR2隔斷的作用。然則，若不僅絕緣膜MZ3、MZ5多晶化，絕緣膜MZ4亦全體多晶化而成為多晶膜則更佳。藉此，不僅絕緣膜MZ3、MZ5之膜質改善，絕緣膜MZ4之膜質亦改善，故絕緣膜MZ3、MZ4、MZ5全部的膜，成為不易漏電的膜，可更為改善記憶元件的保存特性。
此外，在絕緣膜MZ3較絕緣膜MZ5更薄之情況，與絕緣膜MZ5較絕緣膜MZ3更薄之情況下，可分別獲得各不相同的優點。以下對此點予以說明。
絕緣膜MZ3為厚膜之情況，在寫入運作後的電荷保存狀態中，從電荷貯存膜(絕緣膜MZ2)往絕緣膜MZ3移動之電荷(此處為電子)的量變多，絕緣膜MZ之電荷分布從緊接寫入運作後變得容易改變。此係因，在寫入運作後的電荷保存狀態中，以使閾值電壓之變動量增加的方式作用，故有造成保存特性降低之疑慮。因此，在盡可能地改善保存特性的觀點中，宜使絕緣膜MZ3為薄層，因此，絕緣膜MZ3宜較絕緣膜MZ5更薄。
另一方面，絕緣膜MZ5為厚膜之情況，從閘極電極(MG1、MG2)往絕緣膜MZ5捕獲電荷(此處為電子)的機率提高，變得容易在絕緣膜MZ5捕獲電荷(此處為電子)。若絕緣膜MZ5之電荷(此處為電子)的捕獲量增加，則在抹除運作時電荷(此處為電洞)應往電荷貯存膜(絕緣膜MZ2)注入的量增加此一部分的量，故有抹除特性降低之疑慮。例如，有抹除運作所需要的時間變長，或抹除電壓(抹除運作時的施加電壓)變高之疑慮。因此，在改善抹除特性的觀點中，宜使絕緣膜MZ5為薄層，因此，絕緣膜MZ5宜較絕緣膜MZ3更薄。
因此，在以保存特性為優先之情況，宜使絕緣膜MZ3較絕緣膜MZ5更薄；在以抹除特性為優先之情況，宜使絕緣膜MZ5較絕緣膜MZ3更薄。
以上，依據上述實施形態，具體地說明本案發明人所提出之發明，但本發明並未限定為上述實施形態，自然可在不脫離其要旨的範圍進行各種變更。
LM‧‧‧疊層膜
MC1‧‧‧記憶元件
MG1‧‧‧閘極電極
MZ、MZ1、MZ2、MZ3、MZ4、MZ5‧‧‧絕緣膜
PW1‧‧‧p型井
SB‧‧‧半導體基板

Claims (20)

  1. 一種半導體裝置，包含： 半導體基板； 記憶元件用的閘極絕緣膜，形成於該半導體基板上；以及 該記憶元件用的閘極電極，形成於該閘極絕緣膜上； 該閘極絕緣膜，包含第1絕緣膜、該第1絕緣膜上之第2絕緣膜、該第2絕緣膜上之第3絕緣膜、該第3絕緣膜上之第4絕緣膜、及該第4絕緣膜上之第5絕緣膜； 該第2絕緣膜，係具有電荷貯存功能之絕緣膜； 該第1絕緣膜及該第3絕緣膜之各自的能帶間隙，較該第2絕緣膜的能帶間隙更大； 該第3絕緣膜，係由含有金屬元素與氧的高介電常數材料構成之多晶膜； 該第5絕緣膜，係由與該第3絕緣膜相同的材料構成之多晶膜； 該第4絕緣膜，由與該第3絕緣膜不同的材料構成。
  2. 如申請專利範圍第1項之半導體裝置，其中， 該第3絕緣膜，係氧化鋁膜、氮氧化鋁膜、或矽酸鋁膜。
  3. 如申請專利範圍第1項之半導體裝置，其中， 該第3絕緣膜，係氧化鋁膜。
  4. 如申請專利範圍第1項之半導體裝置，其中， 該第2絕緣膜，係由含有鉿與氧的高介電常數材料構成。
  5. 如申請專利範圍第1項之半導體裝置，其中， 該第2絕緣膜，係氧化鉿膜或矽酸鉿膜。
  6. 如申請專利範圍第1項之半導體裝置，其中， 該第1絕緣膜，係氧化矽膜或氮氧化矽膜。
  7. 如申請專利範圍第1項之半導體裝置，其中， 構成該第3絕緣膜之複數第1結晶粒、與構成該第5絕緣膜之複數第2結晶粒，係藉由該第4絕緣膜而分隔。
  8. 如申請專利範圍第7項之半導體裝置，其中， 構成該第3絕緣膜之該複數第1結晶粒，包含與該第2絕緣膜及該第4絕緣膜鄰接之第3結晶粒； 構成該第5絕緣膜之該複數第2結晶粒，包含與該第4絕緣膜及該閘極電極鄰接之第4結晶粒。
  9. 如申請專利範圍第1項之半導體裝置，其中， 該第4絕緣膜，係由高介電常數材料構成之多晶膜。
  10. 如申請專利範圍第1項之半導體裝置，其中， 該第4絕緣膜，係金屬氧化物膜、金屬矽酸鹽膜、或金屬氮氧化物膜。
  11. 如申請專利範圍第1項之半導體裝置，其中， 該第4絕緣膜，係非晶質膜。
  12. 如申請專利範圍第1項之半導體裝置，其中， 該第4絕緣膜，係氧化矽膜、氮氧化矽膜、或氮化矽膜。
  13. 如申請專利範圍第1項之半導體裝置，其中， 該第4絕緣膜，較該第3絕緣膜及該第5絕緣膜分別更薄。
  14. 如申請專利範圍第13項之半導體裝置，其中， 該第4絕緣膜的厚度為1nm以上。
  15. 如申請專利範圍第14項之半導體裝置，其中， 該第3絕緣膜及該第5絕緣膜之各自的厚度為2nm以上。
  16. 如申請專利範圍第13項之半導體裝置，其中， 該第3絕緣膜，較該第5絕緣膜更薄。
  17. 如申請專利範圍第13項之半導體裝置，其中， 該第5絕緣膜，較該第3絕緣膜更薄。
  18. 一種半導體裝置，包含： 半導體基板； 記憶元件用的閘極絕緣膜，形成於該半導體基板上；以及 該記憶元件用的閘極電極，形成於該閘極絕緣膜上； 該閘極絕緣膜，包含第1絕緣膜、該第1絕緣膜上之第2絕緣膜、該第2絕緣膜上之第3絕緣膜、該第3絕緣膜上之第4絕緣膜、及該第4絕緣膜上之第5絕緣膜； 該第2絕緣膜，係具有電荷貯存功能之絕緣膜； 該第1絕緣膜及該第3絕緣膜之各自的能帶間隙，較該第2絕緣膜的能帶間隙更大； 該第3絕緣膜，係由含有金屬元素與氧的高介電常數材料構成之多晶膜； 該第5絕緣膜，係由與該第3絕緣膜相同的材料構成之多晶膜； 該第4絕緣膜，係具備與該第3絕緣膜不同的晶體結構之多晶膜。
  19. 一種半導體裝置之製造方法，製造包含記憶元件之半導體裝置，其包含如下步驟： （a）準備半導體基板； （b）於該半導體基板上，形成該記憶元件之閘極絕緣膜用的疊層膜，其係第1絕緣膜、該第1絕緣膜上之第2絕緣膜、該第2絕緣膜上之第3絕緣膜、該第3絕緣膜上之第4絕緣膜、及該第4絕緣膜上之第5絕緣膜的該疊層膜； （c）在該（b）步驟後，施行熱處理，使該第3絕緣膜及該第5絕緣膜結晶化；以及 （d）在該（c）步驟後，於該疊層膜上，形成該記憶元件用的閘極電極； 該第2絕緣膜，係具有電荷貯存功能之絕緣膜； 該第1絕緣膜及該第3絕緣膜之各自的能帶間隙，較該第2絕緣膜的能帶間隙更大； 該第3絕緣膜，由含有金屬元素與氧的高介電常數材料構成； 該第5絕緣膜，由與該第3絕緣膜相同的材料構成； 該第4絕緣膜，由與該第3絕緣膜不同的材料構成。
  20. 如申請專利範圍第19項之半導體裝置之製造方法，其中， 該第3絕緣膜，係氧化鋁膜、氮氧化鋁膜、或矽酸鋁膜。
TW107139124A 2017-11-15 2018-11-05 半導體裝置及其製造方法 TWI776983B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017-220209 2017-11-15
JP2017220209A JP6877319B2 (ja) 2017-11-15 2017-11-15 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
TW201935668A TW201935668A (zh) 2019-09-01
TWI776983B true TWI776983B (zh) 2022-09-11

Family

ID=63720485

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107139124A TWI776983B (zh) 2017-11-15 2018-11-05 半導體裝置及其製造方法

Country Status (5)

Country Link
US (2) US10672916B2 (zh)
EP (1) EP3486941A1 (zh)
JP (1) JP6877319B2 (zh)
CN (1) CN109786449B (zh)
TW (1) TWI776983B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6875188B2 (ja) * 2017-04-25 2021-05-19 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP7089967B2 (ja) * 2018-07-17 2022-06-23 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US11289579B2 (en) * 2019-09-29 2022-03-29 Applied Materials, Inc. P-type dipole for p-FET
JP2022079032A (ja) * 2020-11-16 2022-05-26 ルネサスエレクトロニクス株式会社 半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI270214B (en) * 2005-12-30 2007-01-01 Ind Tech Res Inst Non-volatile memory device and fabricating method thereof
US20090078990A1 (en) * 2007-09-26 2009-03-26 Naoki Yasuda Nonvolatile semiconductor memory device
US20130270512A1 (en) * 2011-12-19 2013-10-17 Marko Radosavljevic Cmos implementation of germanium and iii-v nanowires and nanoribbons in gate-all-around architecture
US20160071948A1 (en) * 2014-09-09 2016-03-10 Kabushiki Kaisha Toshiba Non-Volatile Memory Device and Method for Manufacturing Same

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006005313A (ja) 2004-06-21 2006-01-05 Toshiba Corp 半導体装置及びその製造方法
KR100644405B1 (ko) 2005-03-31 2006-11-10 삼성전자주식회사 불휘발성 메모리 장치의 게이트 구조물 및 이의 제조 방법
KR20080082844A (ko) * 2007-03-09 2008-09-12 삼성전자주식회사 전하 트랩형 메모리 소자
KR20090100951A (ko) 2008-03-21 2009-09-24 삼성전자주식회사 비휘발성 메모리 소자 및 그의 형성방법
JP2009246211A (ja) * 2008-03-31 2009-10-22 Tokyo Electron Ltd Ｍｏｓ型半導体メモリ装置の製造方法、コンピュータ読み取り可能な記憶媒体およびプラズマｃｖｄ装置
KR101027350B1 (ko) * 2008-04-30 2011-04-11 주식회사 하이닉스반도체 다층의 블록킹막을 구비하는 비휘발성메모리장치 및 그제조 방법
US8129704B2 (en) * 2008-05-01 2012-03-06 Intermolecular, Inc. Non-volatile resistive-switching memories
US8884282B2 (en) * 2010-04-02 2014-11-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6393104B2 (ja) 2013-09-05 2018-09-19 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US20150333140A1 (en) * 2014-05-15 2015-11-19 Maxchip Electronics Corp. Semiconductor structure and method of forming the same
JP6334268B2 (ja) * 2014-05-30 2018-05-30 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US20170077111A1 (en) * 2015-09-11 2017-03-16 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of manufacturing the same
FR3050869B1 (fr) * 2016-04-29 2018-05-18 Commissariat A L'energie Atomique Et Aux Energies Alternatives Transistor a heterojonction de type normalement ouvert a tension de seuil elevee
JP6772579B2 (ja) * 2016-06-23 2020-10-21 富士通株式会社 半導体装置及び半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI270214B (en) * 2005-12-30 2007-01-01 Ind Tech Res Inst Non-volatile memory device and fabricating method thereof
US20090078990A1 (en) * 2007-09-26 2009-03-26 Naoki Yasuda Nonvolatile semiconductor memory device
US20130270512A1 (en) * 2011-12-19 2013-10-17 Marko Radosavljevic Cmos implementation of germanium and iii-v nanowires and nanoribbons in gate-all-around architecture
US20160071948A1 (en) * 2014-09-09 2016-03-10 Kabushiki Kaisha Toshiba Non-Volatile Memory Device and Method for Manufacturing Same

Also Published As

Publication number Publication date
EP3486941A1 (en) 2019-05-22
US10672916B2 (en) 2020-06-02
JP6877319B2 (ja) 2021-05-26
JP2019091820A (ja) 2019-06-13
CN109786449A (zh) 2019-05-21
CN109786449B (zh) 2023-08-22
TW201935668A (zh) 2019-09-01
US11133422B2 (en) 2021-09-28
US20190148562A1 (en) 2019-05-16
US20200251599A1 (en) 2020-08-06

Similar Documents

Publication Publication Date Title
TWI585903B (zh) 半導體裝置之製造方法
US8344444B2 (en) Semiconductor device having a nonvolatile memory cell with a cap insulating film formed over a selection gate electrode
JP6393104B2 (ja) 半導体装置およびその製造方法
TWI776983B (zh) 半導體裝置及其製造方法
JP6778607B2 (ja) 半導体装置の製造方法
TW201735260A (zh) 半導體裝置及其製造方法
TW201603144A (zh) 半導體裝置之製造方法
JP6998267B2 (ja) 半導体装置およびその製造方法
JP6620046B2 (ja) 半導体装置の製造方法および半導体装置
JP2010182963A (ja) 不揮発性半導体記憶装置及びその製造方法
TWI647844B (zh) 半導體裝置及其製造方法
TW201631711A (zh) 半導體裝置之製造方法及半導體裝置
JP6786440B2 (ja) 半導体装置およびその製造方法
TW201705283A (zh) 半導體裝置及其製造方法
TWI822805B (zh) 半導體元件及其製造方法
US20220157999A1 (en) Semiconductor device
US11978772B2 (en) Method of manufacturing semiconductor device
TW201926474A (zh) 半導體裝置及其製造方法
TW201826501A (zh) 半導體裝置及其製造方法
JP2022082914A (ja) 半導体装置およびその製造方法
US20090218615A1 (en) Semiconductor device and method of manufacturing the same

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent