JP6875188B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置および半導体装置の製造方法に関し、例えば、不揮発性メモリを有する半導体装置に好適に利用できるものである。
電気的に書込・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。現在広く用いられているフラッシュメモリに代表されるこれらの記憶装置は、ＭＩＳＦＥＴのゲート電極下に、酸化膜で囲まれたトラップ性絶縁膜を有しており、このトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタの閾値として読み出すものである。
例えば、特開２０１６−０７２４７０号公報（特許文献１）には、トラップ性絶縁膜として、絶縁膜／電荷蓄積部／絶縁膜の積層膜を有する不揮発性メモリが開示されている。そして、この電荷蓄積部は、窒化シリコン膜／水を含む処理液を用いて形成された酸化シリコン膜／窒化シリコン膜の積層膜よりなる。
特開２０１６−０７２４７０号公報
本発明者は、不揮発性メモリを有する半導体装置の研究開発に従事しており、半導体装置の特性向上について、鋭意検討している。特に、不揮発性メモリを構成するトラップ性絶縁膜は、不揮発性メモリの動作特性に影響を及ぼす重要な部材であるが、後述するように、不揮発性メモリの書込み・消去電圧の低電圧化と信頼性との関係がトレードオフになることが判明し、不揮発性メモリの書込み・消去電圧の低電圧化を図るとともに、信頼性を向上する技術の検討が望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、メモリ素子のゲート絶縁膜用の第１絶縁膜として、半導体基板上に形成された酸化シリコン膜を有する第１膜と、前記第１膜上に形成された窒化シリコン膜を有し、かつ、電荷蓄積部となる第２膜と、前記第２膜上に形成された酸化シリコン膜を有する第３膜とを有する。そして、前記第３膜は、前記酸化シリコン膜と、前記酸化シリコン膜上に、原子や分子状態で添加された金属または金属酸化物とを有する。そして、前記金属は、その酸化物が酸化シリコンより誘電率の高い金属であり、前記金属酸化物は、酸化シリコンより誘電率が高い。
一実施の形態によれば、半導体装置の製造方法は、メモリ素子のゲート絶縁膜用の第１絶縁膜の形成工程を有する。そして、この工程は、（ｂ１）半導体基板上に、酸化シリコン膜を有する第１膜を形成する工程、（ｂ２）前記第１膜上に、窒化シリコン膜を有し、電荷蓄積部となる第２膜を形成する工程、（ｂ３）前記第２膜上に、酸化シリコン膜を有し、金属または金属酸化物の添加層である第３膜を形成する工程を有する。そして、前記（ｂ３）工程は、（ｂ３−１）前記第２膜上に、酸化シリコン膜を形成する工程、（ｂ３−２）前記酸化シリコン膜上に、前記金属または前記金属酸化物をスパッタリング法により原子または分子状態で添加する工程、を有する。前記金属は、その酸化物が酸化シリコンより誘電率の高い金属であり、前記金属酸化物は、酸化シリコンより誘電率が高い。
一実施の形態によれば、半導体装置の特性の向上および信頼性の向上を図ることができる。
実施の形態１の半導体装置の要部断面図である。 酸化シリコン膜上に金属または金属酸化物を微量に堆積する状態を模式的に示す部分拡大断面図である。 比較例１、２および実施の形態１の半導体装置のバイアス時間に対する閾値電圧の変動特性を示すグラフである。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 応用例１の半導体装置のメモリ領域を示す要部断面図である。 応用例２の半導体装置の製造工程中の要部断面図である。 応用例２の半導体装置の製造工程中の要部断面図である。 応用例２の半導体装置の製造工程中の要部断面図である。 応用例２の半導体装置の製造工程中の要部断面図である。 応用例２の半導体装置の製造工程中の要部断面図である。 応用例２の半導体装置の製造工程中の要部断面図である。 応用例２の半導体装置の製造工程中の要部断面図である。 応用例２の半導体装置の製造工程中の要部断面図である。 応用例２の半導体装置の製造工程中の要部断面図である。 応用例３の半導体装置の製造工程中の要部断面図である。 応用例３の半導体装置の製造工程中の要部断面図である。 応用例３の半導体装置の製造工程中の要部断面図である。 応用例３の半導体装置の製造工程中の要部断面図である。 応用例３の半導体装置の製造工程中の要部断面図である。 応用例３の半導体装置の製造工程中の要部断面図である。 応用例３の半導体装置の製造工程中の要部断面図である。 応用例３の半導体装置の製造工程中の要部断面図である。 応用例３の半導体装置の製造工程中の要部断面図である。 応用例３の半導体装置の製造工程中の要部断面図である。 実施の形態３の半導体装置の製造工程中の要部断面図である。 実施の形態３の半導体装置の製造工程中の要部断面図である。 実施の形態３の半導体装置の製造工程中の要部断面図である。 実施の形態３の半導体装置の製造工程中の要部断面図である。 実施の形態３の半導体装置の製造工程中の要部断面図である。 実施の形態３の半導体装置の製造工程中の要部断面図である。 実施の形態３の半導体装置の製造工程中の要部断面図である。 実施の形態３の半導体装置の製造工程中の要部断面図である。 実施の形態３の半導体装置の製造工程中の要部断面図である。 実施の形態３の半導体装置の製造工程中の要部断面図である。 実施の形態３の半導体装置の製造工程中の要部断面図である。 実施の形態３の半導体装置の製造工程中の要部断面図である。 実施の形態３の半導体装置の製造工程中の要部断面図である。 実施の形態３の半導体装置の製造工程中の要部断面図である。 実施の形態３の半導体装置の製造工程中の要部断面図である。 実施の形態３の半導体装置の製造工程中の要部断面図である。 実施の形態３の半導体装置の製造工程中の要部断面図である。 実施の形態３の半導体装置の製造工程中の要部断面図である。 実施の形態３の半導体装置の製造工程中の要部断面図である。 実施の形態３の半導体装置の製造工程中の要部断面図である。 実施の形態３の半導体装置の製造工程中の要部断面図である。 実施の形態３の半導体装置の製造工程中の要部断面図である。 実施の形態３の半導体装置の製造工程中の要部断面図である。 実施の形態３の半導体装置の製造工程中の要部断面図である。 実施の形態３の半導体装置の製造工程中の要部断面図である。 実施の形態３の半導体装置の製造工程中の要部断面図である。 実施の形態３の半導体装置の製造工程中の要部断面図である。 実施の形態３の半導体装置の製造工程中の要部断面図である。 実施の形態３の半導体装置の製造工程中の要部断面図である。 実施の形態３の半導体装置の製造工程中の要部断面図である。 実施の形態３の半導体装置の製造工程中の要部断面図である。 実施の形態３の半導体装置の製造工程中の要部断面図である。 実施の形態３の半導体装置の製造工程中の要部断面図である。 実施の形態３の半導体装置の製造工程中の要部断面図である。 実施の形態３の半導体装置の製造工程中の要部断面図である。 実施の形態３の半導体装置の製造工程中の要部断面図である。 絶縁膜ＭＺの他の構成を示す断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。
（実施の形態１）
［構造説明］
本実施の形態の半導体装置を、図１を参照して説明する。図１は、本実施の形態の半導体装置の要部断面図である。
本実施の形態の半導体装置は、不揮発性のメモリ素子ＭＣを備えた半導体装置であり、このメモリ素子ＭＣは、シングルゲート型のメモリ素子であり、半導体基板ＳＢのメモリ領域１Ａに形成されている。
具体的には、図１（Ａ）に示されるように、メモリ素子ＭＣは、メモリ領域１Ａの半導体基板ＳＢ上（ｐ型ウエルＰＷ１上）に形成された絶縁膜ＭＺと、絶縁膜ＭＺ上に形成されたゲート電極（メモリゲート電極）ＭＧと、を有している。即ち、メモリ領域１Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ１）の表面上には、電荷蓄積部を有するゲート絶縁膜として機能する絶縁膜ＭＺを介して、ゲート電極ＭＧが形成されている。メモリ素子ＭＣは、さらに、ゲート電極ＭＧの側壁上に形成されたオフセットスペーサＯＳおよびサイドウォールスペーサＳＷと、半導体基板ＳＢのｐ型ウエルＰＷ１中に形成されたソースまたはドレイン用のｎ型の半導体領域（ｎ−型半導体領域ＥＸ１およびｎ＋型半導体領域ＳＤ１）とを有している。
半導体基板ＳＢ（ｐ型ウエルＰＷ１）とゲート電極ＭＧとの間に介在する絶縁膜ＭＺは、ゲート絶縁膜として機能する膜であるが、内部に電荷蓄積部を有する絶縁膜である。この絶縁膜ＭＺは、絶縁膜ＭＺ１と、絶縁膜ＭＺ１上に形成された絶縁膜ＭＺ２と、絶縁膜ＭＺ２上に形成された絶縁膜ＭＺ３Ｈと、を含む積層膜（積層絶縁膜）からなる（図１（Ｂ））。
絶縁膜ＭＺのうち、絶縁膜ＭＺ２は、電荷蓄積機能を有する絶縁膜である。即ち、絶縁膜ＭＺのうち、絶縁膜ＭＺ２は、電荷を蓄積するための絶縁膜であり、電荷蓄積層（電荷蓄積部）として機能する。つまり、絶縁膜ＭＺ２は、絶縁膜ＭＺ中に形成されたトラップ性絶縁膜である。ここで、トラップ性絶縁膜とは、電荷の蓄積が可能な絶縁膜を指す。このため、絶縁膜ＭＺは、その内部に電荷蓄積部（ここでは絶縁膜ＭＺ２）を有する絶縁膜とみなすことができる。
絶縁膜ＭＺのうち、トラップ性絶縁膜である絶縁膜ＭＺ２の上下に位置する絶縁膜ＭＺ３Ｈと絶縁膜ＭＺ１とは、トラップ性絶縁膜に電荷を閉じ込めるための電荷ブロック層として機能することができる。トラップ性絶縁膜である絶縁膜ＭＺ２を、電荷ブロック層として機能する絶縁膜ＭＺ１、ＭＺ３Ｈで挟んだ構造を採用することで、絶縁膜ＭＺ２への電荷の蓄積が可能となる。
絶縁膜ＭＺにおいて、絶縁膜ＭＺ２上の絶縁膜ＭＺ３Ｈと絶縁膜ＭＺ２の下の絶縁膜ＭＺ１のそれぞれのバンドギャップは、絶縁膜ＭＺ３Ｈと絶縁膜ＭＺ１との間の電荷蓄積層（ここでは絶縁膜ＭＺ２）のバンドギャップよりも大きい必要がある。即ち、絶縁膜ＭＺ１と絶縁膜ＭＺ３Ｈのそれぞれのバンドギャップは、トラップ性絶縁膜である絶縁膜ＭＺ２のバンドギャップよりも大きい。そうすることで、電荷蓄積層としての絶縁膜ＭＺ２を挟む絶縁膜ＭＺ３Ｈと絶縁膜ＭＺ１とが、それぞれ電荷ブロック層として機能することができる。酸化シリコン膜は、窒化シリコン膜のバンドギャップよりも大きなバンドギャップを有しているため、絶縁膜ＭＺ２の構成膜として窒化シリコン膜を採用し、絶縁膜ＭＺ１および絶縁膜ＭＺ３Ｈの構成膜としてそれぞれ酸化シリコン膜を採用することができるが、絶縁膜ＭＺ１の構成膜としては、酸窒化シリコン膜を用いてもよい。上記絶縁膜ＭＺ１〜ＭＺ３は、酸化シリコン膜（ＳｉおよびＯを含有する膜）と窒化シリコン膜（ＳｉおよびＮを含有する膜）と酸化シリコン膜（ＳｉおよびＯを含有する膜）を有するように構成されるため、ＯＮＯ（oxide-nitride-oxide）膜と呼ばれることがある。
メモリ素子ＭＣは、内部に電荷蓄積部を有するゲート絶縁膜（ここでは絶縁膜ＭＺ）を備えた電界効果トランジスタである。メモリ素子ＭＣは、絶縁膜ＭＺ中の絶縁膜ＭＺ２に電荷を蓄積または保持することにより、情報の記憶が可能である。
例えば、メモリ素子ＭＣの書込み動作時には、絶縁膜ＭＺ中の絶縁膜ＭＺ２に電子を注入することによりメモリ素子ＭＣを書込み状態とする。ここでは、半導体基板（ｐ型ウエルＰＷ１）表面に形成された反転層から絶縁膜ＭＺ中の絶縁膜ＭＺ２に電子を注入することにより、メモリ素子ＭＣを書込み状態とすることができる。また、メモリ素子ＭＣの消去動作時には、絶縁膜ＭＺ中の絶縁膜ＭＺ２にホール（正孔）を注入することにより、メモリ素子ＭＣを消去状態とする。ここでは、半導体基板（ｐ型ウエルＰＷ１）から絶縁膜ＭＺ中の絶縁膜ＭＺ２にホールを注入することにより、メモリ素子ＭＣを消去状態とすることができる。書込動作時における半導体基板（ｐ型ウエルＰＷ１）表面に形成された反転層から絶縁膜ＭＺ中の絶縁膜ＭＺ２への電荷（ここでは電子）の注入は、ＦＮ（Fowler Nordheim）トンネリングを利用して行うことができる。メモリ素子ＭＣの読み出し動作時には、メモリ素子ＭＣの閾値電圧が書込み状態と消去状態とで異なることを利用して、メモリ素子ＭＣが書込み状態と消去状態のいずれの状態であるかを判別することができる。
ここで、本実施においては、上記絶縁膜ＭＺ３Ｈ（ＯＮＯ膜のトップ層）は、上記酸化シリコン膜の他に、その上部の金属または金属酸化物を有する。酸化シリコン膜の膜厚（形成膜厚）は、例えば２〜４ｎｍ程度であり、金属または金属酸化物は、酸化シリコン膜上に微量に原子または分子状態で堆積された堆積物である。金属は、例えば、Ｈｆ、Ａｌのように、その金属酸化膜が、高誘電体膜である金属である。金属酸化膜は、高誘電体膜、例えば、ＨｆＯ２、Ａｌ２Ｏ３である。ここで高誘電体膜とは、酸化シリコンより誘電率の高い誘電膜を言う。このため、絶縁膜ＭＺ３Ｈを、Ｈｉｇｈ−Ｋ添加層という場合がある。
図２は、酸化シリコン膜ＭＺ３ａ上に金属または金属酸化物ＭＺ３ｂを微量に堆積する状態を模式的に示す部分拡大断面図である。
例えば、図２に示す、絶縁膜（例えば、酸化シリコン膜）ＭＺ１、絶縁膜（例えば、窒化シリコン膜）ＭＺ２、絶縁膜ＭＺ３（例えば、酸化シリコン膜）が、順次積層された積層体の絶縁膜ＭＺ３（例えば、酸化シリコン膜）上に、スパッタリング法を用いて酸化シリコン膜ＭＺ３ａ上に金属または金属酸化物ＭＺ３ｂを堆積することができる。この場合、金属は、酸化シリコン膜ＭＺ３ａ中の酸素、あるいは、酸素雰囲気で堆積する場合には堆積時に導入される酸化性雰囲気に含まれる酸素や、堆積後に晒される大気に含まれる酸素と結合し、金属酸化物状態であってもよい。金属としては、例えばＨｆ（ハフニウム）、Ａｌなどを用いることができ、この場合、金属酸化物は、ＨｆＯ２、Ａｌ２Ｏ３となる。また、ＨｆとＡｌの双方を堆積してもよい。また、金属としては、ＨｆやＡｌの代わりに、Ｚｒ（ジルコニウム）、Ｐｔ（白金）、Ｍｏ（モリブデン）、Ｗ（タングステン）などを用いることができる。
例えば、Ｈｆをターゲットとして用いたスパッタリング法により、Ｈｆを２７Ｗの低出力で１．０Ｅ１４ａｔｏｍｓ／ｃｍ２堆積した後、Ａｌをターゲットとして用いたスパッタリング法により、Ａｌを１００Ｗの低出力で３．０Ｅ１３ａｔｏｍｓ／ｃｍ２堆積してもよい。
例えば、酸化シリコン膜ＭＺ３ａ上に堆積した金属ＭＺ３ｂの面密度を、１×１０１３〜５×１０１４ａｔｏｍｓ／ｃｍ２の範囲内に制御する。酸化シリコン膜ＭＺ３ａ上に堆積した金属または金属酸化物ＭＺ３ｂの面密度は、上記のように１×１０１３〜５×１０１４ａｔｏｍｓ／ｃｍ２であることが好ましく、３×１０１３〜１．５×１０１４ａｔｏｍｓ／ｃｍ２の範囲内であれば、さらに好ましい。なお、金属酸化物ＭＺ３ｂの面密度は、金属酸化物を構成する金属の面密度を意味する。
なお、上記具体例においては、ＨｆやＡｌの金属ターゲットを用いてスパッタリングを行ったが、金属酸化物ターゲットを用いてスパッタリングを行ってもよい。
このように、酸化シリコン膜ＭＺ３ａ上に堆積した金属ＭＺ３ｂ、例えばＨｆ原子やＡｌ原子の堆積は微量である。よって、図２に模式的に示されるように、ＨｆＯ２膜やＡｌ２Ｏ３膜のような膜状の堆積物としてではなく、このような膜に満たないような量の金属または金属酸化物ＭＺ３ｂ（例えばＨｆ原子、ＨｆＯ２分子、Ａｌ原子、Ａｌ２Ｏ３分子）しか酸化シリコン膜ＭＺ３ａ上に堆積されていない状態となっている（図２下図参照）。即ち、酸化シリコン膜ＭＺ３ａ上の表面に、金属または金属酸化物ＭＺ３ｂの単原子または単分子が化学吸着した状態となっている。
このように、本実施の形態においては、メモリ素子ＭＣのゲート絶縁膜を構成する絶縁膜ＭＺ３Ｈとして、Ｈｉｇｈ−Ｋ添加層を用いたので、駆動電圧（消去時または書込み時の印加電圧）の低電圧化を図りつつ、消去動作時にゲート電極から絶縁膜に電子が注入されるバックトンネルを抑制することで、消去の閾値電圧の飽和レベルを大きく確保でき、書換ストレスによる絶縁膜の劣化を抑制することでメモリ素子の信頼性を向上させることができる。このように、メモリ素子の信頼性を維持しつつ、動作特性を向上させることができる。
図３は、比較例１、２および本実施の形態の半導体装置（メモリ素子）のバイアス時間に対する閾値電圧の変動特性を示すグラフである。横軸は、バイアス時間（Bias time、[sec]）を示し、縦軸は、閾値電圧（Ｖｔｈ、[Ｖ]）を示す。図３（Ａ）は、比較例１、図３（Ｂ）は、比較例２の場合を示す。比較例１、２は、Ｈｉｇｈ−Ｋ添加層を用いず、一般的なＯＮＯ膜を用いたメモリ素子である。図３（Ｃ）は、本実施の形態の場合を示す。なお、一点鎖線は、バイアス時間が３ｍｓの位置を示す。
図３（Ａ）に示すように、ＯＮＯ膜の全てＳｉＮに換算した場合の電気的な膜厚（ＣＶ容量測定で得られた容量値から、全層ＳｉＮ（比誘電率約７．６）であるとして算出した膜厚、ＯＮＯ膜厚）を１９．８ｎｍとした場合、消去時（印加電圧−８．６Ｖ）のグラフａ１においては、バイアス時間が大きくなるに従って、閾値電圧Ｖｔｈが十分に下がっているが、ＯＮＯ膜厚を１８．３ｎｍとした場合、消去時（印加電圧−８．２Ｖ）のグラフａ２においては閾値電圧Ｖｔｈが十分に下がらず、より高い位置で飽和している。また、ＯＮＯ膜厚を１９．８ｎｍとした場合、書込み時（印加電圧＋１０．０Ｖ）のグラフｂ１においては、バイアス時間が大きくなるに従って、閾値電圧Ｖｔｈが十分に上がっているが、ＯＮＯ膜厚を１８．３ｎｍとした場合、書込み時（印加電圧＋９．２Ｖ）のグラフｂ２においては閾値電圧Ｖｔｈが十分に上がらず、より高い位置で飽和している。
このように、ＯＮＯ膜厚を薄膜化することにより、駆動電圧（消去時または書込み時の印加電圧）の低電圧化が可能となるが、閾値電圧の飽和レベルが小さくなる。ここで言う“閾値電圧の飽和レベル”とは、閾値電圧の変化が緩やかになる位置における閾値電圧の絶対値である。この閾値電圧の飽和は、半導体基板からのホール注入と、ゲートからの電子注入（バックトンネル）が釣り合っている状態を表す。これはＯＮＯ膜を貫通する電流が多いにも関わらず閾値電圧が低下していかない状態である。このような状態で動作した場合は書換ストレスが大きく、絶縁膜（ＯＮＯ膜）が劣化する恐れがある。また、絶縁膜（ＯＮＯ膜）が劣化すると、メモリの信頼性（書換後のリテンション特性）が劣化し得る。
これに対し、閾値電圧の飽和レベルを大きくするためには、ＯＮＯ膜のボトム層に対してＯＮＯ膜のトップ層を厚くすることが有効である。しかしながら、図３（Ｂ）に示すように、ＯＮＯ膜のトップ層膜厚を厚くしＯＮＯ膜厚を２０．４ｎｍとした場合、消去時（印加電圧−８．６Ｖ）のグラフａ３においては、前述のグラフａ１より、閾値電圧Ｖｔｈが十分に下がっているものの、バイアス時間が３ｍｓの位置においては、閾値電圧Ｖｔｈが十分に下がっておらず、消去動作が遅いことが分かる。
また、ＯＮＯ膜のトップ層膜厚を厚くしＯＮＯ膜厚を２０．４ｎｍとした場合、書込み時（印加電圧＋１０．０Ｖ）のグラフｂ３においては、バイアス時間が大きくなるに従って、閾値電圧Ｖｔｈが十分に上がっているものの、バイアス時間が３ｍｓの位置においては、閾値電圧Ｖｔｈが十分に上がっておらず、書込み動作が遅いことが分かる。
このように、ＯＮＯ膜のトップ層膜厚を厚くすることにより、閾値電圧の飽和レベルが大きくなるものの、消去や書込みの速度が遅くなるため、駆動電圧（消去時または書込み時の印加電圧）を大きくせざるを得ない。
このように、駆動電圧（消去時または書込み時の印加電圧）の低電圧化と信頼性はトレードオフの関係にある。
これに対し、本実施の形態においては、図３（Ｃ）に示すように、ＯＮＯ膜厚を１９．８ｎｍとした場合、消去時（印加電圧−８．２Ｖ）のグラフａ４においては、バイアス時間が大きくなるに従って、閾値電圧Ｖｔｈが十分に下がっており、バイアス時間が３ｍｓの位置においても、閾値電圧Ｖｔｈが十分に下がっている。また、ＯＮＯ膜厚を１９．８ｎｍとした場合、書込み時（印加電圧＋９．６Ｖ）のグラフｂ４においては、バイアス時間が大きくなるに従って、閾値電圧Ｖｔｈが十分に上がっており、バイアス時間が３ｍｓの位置においても、閾値電圧Ｖｔｈが十分に上がっている。このように、前述のグラフｂ１、ａ１等と比較して、良好な特性を示している。即ち、駆動電圧（消去時または書込み時の印加電圧）の低電圧化を図りつつ、閾値電圧の飽和レベルを大きく確保でき、メモリ素子の信頼性を向上させることができる。
このように、メモリ素子ＭＣのゲート絶縁膜を構成する絶縁膜（ＯＮＯ膜のトップ層）ＭＺ３Ｈとして、Ｈｉｇｈ−Ｋ添加層を用いることにより、上記特性の向上が図れるのは、Ｈｉｇｈ−Ｋ添加層による誘電率の増加により、ＯＮＯ膜のボトム層に加わる電界が増加し、消去時または書込み時の印加電圧が低電圧化する。一方で、ＯＮＯ膜の物理膜厚が若干増加し、ゲート電極ＭＧからのバックトンネル電流成分が減少することで閾値電圧の飽和レベルが拡大するのではないかと考えられる。
図１においては、半導体基板ＳＢのメモリ領域１Ａに形成されたメモリ素子ＭＣが示されているが、半導体基板ＳＢには、メモリ素子ＭＣの他、低耐圧のＭＩＳＦＥＴ２や高耐圧のＭＩＳＦＥＴ３を設けてもよい。メモリ素子ＭＣ、低耐圧のＭＩＳＦＥＴ２および高耐圧のＭＩＳＦＥＴ３を有する半導体装置の構成および製造工程について、図４〜図２３を参照して説明する。図４〜図２３は、本実施の形態の半導体装置の製造工程中の要部断面図である。
本実施の形態の半導体装置は、前述の製造工程を示す図のうち最終工程図である図２３に示すように、前述のメモリ素子ＭＣの他、半導体基板ＳＢの低耐圧ＭＩＳＦＥＴ形成領域１Ｂに形成された低耐圧のＭＩＳＦＥＴ２と、半導体基板ＳＢの高耐圧ＭＩＳＦＥＴ形成領域１Ｃに形成された高耐圧のＭＩＳＦＥＴ３とを、備えている。
具体的には、低耐圧のＭＩＳＦＥＴ２は、低耐圧ＭＩＳＦＥＴ形成領域１Ｂの半導体基板ＳＢ上（ｐ型ウエルＰＷ２上）に形成された絶縁膜ＧＦ２Ｈと、絶縁膜ＧＦ２Ｈ上に形成されたゲート電極ＧＥ１と、を有している。即ち、低耐圧ＭＩＳＦＥＴ形成領域１Ｂの半導体基板ＳＢ（ｐ型ウエルＰＷ２）の表面上には、ゲート絶縁膜として機能する絶縁膜ＧＦ２Ｈを介して、ゲート電極ＧＥ１が形成されている。低耐圧のＭＩＳＦＥＴ２は、さらに、ゲート電極ＧＥ１の側壁上に形成されたオフセットスペーサＯＳおよびサイドウォールスペーサＳＷと、半導体基板ＳＢのｐ型ウエルＰＷ２中に形成されたソースまたはドレイン用のｎ型の半導体領域（ｎ−型半導体領域ＥＸ２およびｎ＋型半導体領域ＳＤ２）とを有している。
また、高耐圧のＭＩＳＦＥＴ３は、高耐圧ＭＩＳＦＥＴ形成領域１Ｃの半導体基板ＳＢ上（ｐ型ウエルＰＷ３上）に形成された絶縁膜ＧＦ１Ｈと、絶縁膜ＧＦ１Ｈ上に形成されたゲート電極ＧＥ２と、を有している。即ち、高耐圧ＭＩＳＦＥＴ形成領域１Ｃの半導体基板ＳＢ（ｐ型ウエルＰＷ３）の表面上には、ゲート絶縁膜として機能する絶縁膜ＧＦ１Ｈを介して、ゲート電極ＧＥ２が形成されている。高耐圧のＭＩＳＦＥＴ３は、さらに、ゲート電極ＧＥ２の側壁上に形成されたオフセットスペーサＯＳおよびサイドウォールスペーサＳＷと、半導体基板ＳＢのｐ型ウエルＰＷ３中に形成されたソースまたはドレイン用のｎ型の半導体領域（ｎ−型半導体領域ＥＸ３およびｎ＋型半導体領域ＳＤ３）とを有している。
高耐圧ＭＩＳＦＥＴ形成領域１Ｃにおいて、ゲート電極ＧＥ２と半導体基板ＳＢ（ｐ型ウエルＰＷ３）との間に介在する絶縁膜ＧＦ１Ｈの厚さは、低耐圧ＭＩＳＦＥＴ形成領域１Ｂにおいて、ゲート電極ＧＥ１と半導体基板ＳＢ（ｐ型ウエルＰＷ２）との間に介在する絶縁膜ＧＦ２Ｈの厚さよりも厚い。このため、ＭＩＳＦＥＴ３の耐圧は、ＭＩＳＦＥＴ２の耐圧よりも、高くなっている。
ここで、低耐圧のＭＩＳＦＥＴ２のゲート絶縁膜として機能する絶縁膜ＧＦ２Ｈおよび高耐圧のＭＩＳＦＥＴ３のゲート絶縁膜として機能する絶縁膜ＧＦ１Ｈは、Ｈｉｇｈ−Ｋ添加層である。即ち、上記絶縁膜ＭＺ３Ｈと同様に、酸化シリコン膜上に微量に原子または分子状態で堆積された金属または金属酸化物である堆積物を有する。これにより、低耐圧のＭＩＳＦＥＴ２や高耐圧のＭＩＳＦＥＴ３の特性の向上（閾値電圧の確保や高速動作）を図ることができる。特に、低耐圧のＭＩＳＦＥＴ２は、閾値電圧の確保や高速動作性が要求されるため、Ｈｉｇｈ−Ｋ添加層を用いて好適である。
［製法説明］
本実施の形態の半導体装置の製造方法を、図４〜図２３を参照して説明する。図４〜図２３には、メモリ領域１Ａ、低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃの要部断面図が示されており、メモリ領域１Ａに不揮発性メモリのメモリ素子（記憶素子、メモリセル）ＭＣが、低耐圧ＭＩＳＦＥＴ形成領域１Ｂに低耐圧のＭＩＳＦＥＴ２が、高耐圧ＭＩＳＦＥＴ形成領域１Ｃに高耐圧のＭＩＳＦＥＴ３が、それぞれ形成される様子が示されている。
ここで、メモリ領域１Ａは、半導体基板ＳＢの主面において、不揮発性メモリのメモリ素子が形成される予定の領域である。また、低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃは、半導体基板ＳＢの主面において、周辺回路が形成される予定の領域である。
メモリ領域１Ａに形成される不揮発性メモリのメモリ素子は、前述したように、シングルゲート型のメモリ素子である。このメモリ素子は、電荷蓄積部にトラップ性絶縁膜（電荷を蓄積可能な絶縁膜）を用いている。
また、周辺回路とは、不揮発性メモリ以外の回路であり、例えば、ＣＰＵなどのプロセッサ、制御回路、センスアンプ、カラムデコーダ、ロウデコーダ、入出力回路などである。低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃに形成されるＭＩＳＦＥＴは、周辺回路用のＭＩＳＦＥＴである。
但し、低耐圧ＭＩＳＦＥＴ形成領域１Ｂは、周辺回路用の低耐圧のＭＩＳＦＥＴが形成される予定の領域であり、高耐圧ＭＩＳＦＥＴ形成領域１Ｃは、周辺回路用の高耐圧のＭＩＳＦＥＴが形成される予定の領域である。
なお、高耐圧のＭＩＳＦＥＴの駆動電圧は、低耐圧のＭＩＳＦＥＴの駆動電圧よりも高く、高耐圧のＭＩＳＦＥＴのゲート絶縁膜の厚さは、低耐圧のＭＩＳＦＥＴのゲート絶縁膜の厚さよりも厚い。
半導体装置を製造するには、図４に示されるように、まず、例えば１〜１８Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）ＳＢを用意（準備）する。それから、半導体基板ＳＢの主面に、活性領域を規定する素子分離領域ＳＴを形成する。
素子分離領域ＳＴは、酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより形成することができる。例えば、半導体基板ＳＢの主面に素子分離用の溝を形成した後、この素子分離用の溝内に、例えば酸化シリコンからなる絶縁膜を埋め込むことで、素子分離領域ＳＴを形成することができる。
次に、図５に示されるように、半導体基板ＳＢのメモリ領域１Ａにｐ型ウエルＰＷ１を、低耐圧ＭＩＳＦＥＴ形成領域１Ｂにｐ型ウエルＰＷ２を、高耐圧ＭＩＳＦＥＴ形成領域１Ｃにｐ型ウエルＰＷ３を形成する。
ｐ型ウエルＰＷ１、ＰＷ２、ＰＷ３は、例えばホウ素（Ｂ）などのｐ型の不純物を半導体基板ＳＢにイオン注入することなどによって形成することができる。
次に、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどにより半導体基板ＳＢの表面を清浄化した後、半導体基板ＳＢの表面（ｐ型ウエルＰＷ１、ＰＷ２、ＰＷ３の表面も含む）に絶縁膜ＧＦ１を形成する。
絶縁膜ＧＦ１は、高耐圧ＭＩＳＦＥＴ形成領域１Ｃに形成されるＭＩＳＦＥＴ３のゲート絶縁膜用の絶縁膜である。絶縁膜ＧＦ１は、好ましくは酸化シリコン膜からなり、熱酸化処理（熱酸化法）により形成することができるが、熱酸化膜形成後に熱酸化膜上にＣＶＤ膜（ＣＶＤ法で形成した酸化シリコン膜）をさらに堆積して絶縁膜ＧＦ１を形成することもできる。絶縁膜ＧＦ１は、メモリ領域１Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ１）上と、低耐圧ＭＩＳＦＥＴ形成領域１Ｂの半導体基板ＳＢ（ｐ型ウエルＰＷ２）上と、高耐圧ＭＩＳＦＥＴ形成領域１Ｃの半導体基板ＳＢ（ｐ型ウエルＰＷ３）上とに、形成される。図３には、素子分離領域ＳＴ上にも絶縁膜ＧＦ１が形成されている場合が示されているが、絶縁膜ＧＦ１を熱酸化法で形成した場合は、素子分離領域ＳＴ上には絶縁膜ＧＦ１は形成されない。絶縁膜ＧＦ１としての酸化シリコン膜の膜厚（形成膜厚）は、好ましくは５ｎｍ以上、例えば７〜８ｎｍ程度とすることができる。
次に、半導体基板ＳＢ上に、即ち絶縁膜ＧＦ１上に、マスク層としてフォトレジスト膜ＰＲ１をフォトリソグラフィ技術を用いて形成する。フォトレジスト膜ＰＲ１は、低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃには形成されるが、メモリ領域１Ａには形成されない。
次に、フォトレジスト膜ＰＲ１をエッチングマスクとして用いて絶縁膜ＧＦ１をエッチングすることにより、メモリ領域１Ａの絶縁膜ＧＦ１を除去し、低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＧＦ１を残す。この際のエッチングには、ウェットエッチングを好適に用いることができる。エッチング液としては、例えばフッ酸を好適に用いることができる。その後、フォトレジスト膜ＰＲ１は除去する。
次に、図６に示されるように、半導体基板ＳＢの主面上に、絶縁膜（積層絶縁膜）ＭＺを形成する。この際、メモリ領域１Ａでは、半導体基板ＳＢ（ｐ型ウエルＰＷ１）の表面（シリコン面）上に絶縁膜ＭＺが形成され、低耐圧ＭＩＳＦＥＴ形成領域１Ｂでは、半導体基板ＳＢ（ｐ型ウエルＰＷ２）上の絶縁膜ＧＦ１上に絶縁膜ＭＺが形成され、高耐圧ＭＩＳＦＥＴ形成領域１Ｃでは、半導体基板ＳＢ（ｐ型ウエルＰＷ３）上の絶縁膜ＧＦ１上に絶縁膜ＭＺが形成される。
絶縁膜ＭＺは、メモリ領域１Ａに形成されるメモリ素子ＭＣのゲート絶縁膜用の絶縁膜であり、内部に電荷蓄積部（電荷蓄積層）を有する絶縁膜である。この絶縁膜ＭＺは、絶縁膜ＭＺ１と、絶縁膜ＭＺ１上に形成された絶縁膜ＭＺ２と、絶縁膜ＭＺ２上に形成された絶縁膜ＭＺ３との積層膜からなる。絶縁膜ＭＺ１は、好ましくは酸化シリコン膜からなり、絶縁膜ＭＺ２は、好ましくは窒化シリコン膜からなり、絶縁膜ＭＺ３は、好ましくは酸化シリコン膜からなる。この最上層の酸化シリコン膜上には、以降の工程で、金属または金属酸化物の堆積処理により、微量に原子または分子状態で堆積された堆積物が形成される。
絶縁膜ＭＺ１は、酸化シリコン膜からなり、熱酸化処理（熱酸化法）により形成することができる。この際の熱酸化処理には、ＲＴＯ（Rapid Thermal Oxidation）酸化を用いれば、より好ましい。絶縁膜ＭＺ１としての酸化シリコン膜の膜厚（形成膜厚）は、例えば１〜３ｎｍ程度とすることができる。
絶縁膜ＭＺ１形成工程（絶縁膜ＭＺ１を形成する熱酸化処理）を行うと、メモリ領域１Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ１）の表面（シリコン面）上に、絶縁膜ＭＺ１が形成される。また、低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃでは、絶縁膜ＭＺ１が形成される代わりに、絶縁膜ＧＦ１の厚さが増加する。
次に、絶縁膜ＭＺ２を形成する（絶縁膜ＭＺ２形成工程を行う）。絶縁膜ＭＺ２は、窒化シリコン膜からなり、ＣＶＤ（Chemical Vapor Deposition）法などを用いて形成することができる。絶縁膜ＭＺ２としての窒化シリコン膜の膜厚（形成膜厚）は、例えば５〜１３ｎｍ程度とすることができる。この窒化シリコン膜は、一貫で形成しても、複数回に分けて形成してもよい。
絶縁膜ＭＺ２形成工程を行うと、メモリ領域１Ａでは、絶縁膜ＭＺ１上に絶縁膜ＭＺ２が形成され、低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃでは、絶縁膜ＧＦ１上に絶縁膜ＭＺ２が形成される。また、素子分離領域ＳＴ上にも、絶縁膜ＭＺ２は形成され得る。
次に、絶縁膜ＭＺ３を形成する（絶縁膜ＭＺ３形成工程を行う）。絶縁膜ＭＺ３は、酸化シリコン膜よりなり、ＣＶＤ法または熱酸化法あるいはその両方により形成することができる。絶縁膜ＭＺ３としての酸化シリコン膜の膜厚（形成膜厚）は、例えば２〜４ｎｍ程度とすることができる。
次に、図７および図８に示されるように、低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＭＺをエッチングにより除去し、メモリ領域１Ａの絶縁膜ＭＺを残す工程を行う。この工程は、具体的には、次のように行うことができる。
即ち、図７に示されるように、半導体基板ＳＢ上に、マスク層としてフォトレジスト膜ＰＲ２をフォトリソグラフィ技術を用いて形成する。フォトレジスト膜ＰＲ２は、メモリ領域１Ａには形成されるが、低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃには形成されない。このフォトレジスト膜ＰＲ２をエッチングマスクとして用いて絶縁膜ＭＺをエッチングすることにより、低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＭＺを除去する（図８）。なお、エッチング液として、フッ酸を用いて、絶縁膜（酸化シリコン膜）ＭＺ１を除去した後、フォトレジスト膜ＰＲ２を除去し、さらに、エッチング液として、熱リン酸を用いて、絶縁膜（窒化シリコン膜）ＭＺ２を除去してもよい。
次に、図９に示されるように、半導体基板ＳＢ上に、マスク層としてフォトレジスト膜ＰＲ３をフォトリソグラフィ技術を用いて形成する。フォトレジスト膜ＰＲ３は、メモリ領域１Ａおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃには形成されるが、低耐圧ＭＩＳＦＥＴ形成領域１Ｂには形成されない。このフォトレジスト膜ＰＲ３をエッチングマスクとして用いて絶縁膜ＧＦ１をエッチングすることにより、低耐圧ＭＩＳＦＥＴ形成領域１Ｂの絶縁膜ＧＦ１を除去し、メモリ領域１Ａの絶縁膜ＭＺと高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＧＦ１を残す。この際のエッチングには、ウェットエッチングを好適に用いることができる。エッチング液としては、例えばフッ酸を好適に用いることができる。低耐圧ＭＩＳＦＥＴ形成領域１Ｂでは、絶縁膜ＧＦ１が除去されたことで、半導体基板ＳＢ（ｐ型ウエルＰＷ２）の表面（シリコン面）が露出される。その後、フォトレジスト膜ＰＲ３は除去する。
次に、図１０に示されるように、低耐圧ＭＩＳＦＥＴ形成領域１Ｂの半導体基板ＳＢ（ｐ型ウエルＰＷ２）の表面に絶縁膜ＧＦ２を形成する。
絶縁膜ＧＦ２は、低耐圧ＭＩＳＦＥＴ形成領域１Ｂに形成されるＭＩＳＦＥＴ２のゲート絶縁膜用の絶縁膜である。絶縁膜ＧＦ２は、好ましくは酸化シリコン膜からなり、熱酸化処理（熱酸化法）により形成することができる。絶縁膜ＧＦ２の形成膜厚は、上記絶縁膜ＧＦ１の形成膜厚よりも薄く、例えば１〜４ｎｍ程度とすることができる。絶縁膜ＧＦ２形成工程（絶縁膜ＧＦ２を形成する熱酸化処理）を行うと、低耐圧ＭＩＳＦＥＴ形成領域１Ｂの半導体基板ＳＢ（ｐ型ウエルＰＷ２）の表面（シリコン面）上に、絶縁膜ＧＦ２が形成される。また、絶縁膜ＧＦ２形成工程を行う直前の段階で、メモリ領域１Ａの最表面は絶縁膜ＭＺ３であり、高耐圧ＭＩＳＦＥＴ形成領域１Ｃの最表面は絶縁膜ＧＦ１である。このため、絶縁膜ＧＦ２形成工程（絶縁膜ＧＦ２を形成する熱酸化処理）を行うと、メモリ領域１Ａでは、絶縁膜ＧＦ２が形成される代わりに、絶縁膜ＭＺ３の厚さが増加し、高耐圧ＭＩＳＦＥＴ形成領域１Ｃでは、絶縁膜ＧＦ２が形成される代わりに、絶縁膜ＧＦ１の厚さが増加する。
このようにして、図１０の構造が得られる。図１０の構造においては、メモリ領域１Ａでは、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に絶縁膜ＭＺ１と絶縁膜ＭＺ２と絶縁膜ＭＺ３との積層膜からなる絶縁膜ＭＺが形成されている。そして、低耐圧ＭＩＳＦＥＴ形成領域１Ｂでは、半導体基板ＳＢ（ｐ型ウエルＰＷ２）上に絶縁膜ＧＦ２が形成され、高耐圧ＭＩＳＦＥＴ形成領域１Ｃでは、半導体基板ＳＢ（ｐ型ウエルＰＷ３）上に絶縁膜ＧＦ１が形成されている。
次に、図１１に示されるように、メモリ領域１Ａの絶縁膜ＭＺ１と絶縁膜ＭＺ２と絶縁膜ＭＺ３との積層膜からなる絶縁膜ＭＺ、低耐圧ＭＩＳＦＥＴ形成領域１Ｂの絶縁膜ＧＦ２、高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＧＦ１に、金属または金属酸化物の添加（堆積処理）を行う。即ち、各絶縁膜（絶縁膜ＭＺ３、絶縁膜ＧＦ２、絶縁膜ＧＦ１）上に金属原子または金属酸化物分子を微量に堆積する。例えば、スパッタリング法を用いて酸化シリコン膜ＭＺ３ａ上に金属または金属酸化物ＭＺ３ｂを堆積する。
例えば、Ｈｆをターゲットとして用いたスパッタリング法により、Ｈｆを２７Ｗの低出力で１．０Ｅ１４ａｔｏｍｓ／ｃｍ２堆積した後、Ａｌをターゲットとして用いたスパッタリング法により、Ａｌを１００Ｗの低出力で３．０Ｅ１３ａｔｏｍｓ／ｃｍ２堆積する。そして、これらの金属元素（Ｈｆ、Ａｌ）は、金属酸化物（ＨｆＯ２、Ａｌ２Ｏ３）となり得る。なお、Ａｌを堆積した後、Ｈｆを堆積してもよい。また、金属酸化物ターゲットを用いてスパッタリングを行ってもよい。
例えば、酸化シリコン膜ＭＺ３ａ上に堆積した金属または金属酸化物ＭＺ３ｂの面密度は、上記のように１×１０１３〜５×１０１４ａｔｏｍｓ／ｃｍ２であることが好ましく、３×１０１３〜１．５×１０１４ａｔｏｍｓ／ｃｍ２の範囲内であれば、さらに好ましい。
このように、各素子のゲート絶縁膜を構成する絶縁膜（絶縁膜ＭＺ３、絶縁膜ＧＦ２、絶縁膜ＧＦ１）の形成後に、金属または金属酸化物（例えばＨｆ原子、ＨｆＯ２分子、Ａｌ原子、Ａｌ２Ｏ３分子）を原子または分子状態で堆積することにより、各素子のゲート絶縁膜を構成する絶縁膜（絶縁膜ＭＺ３、絶縁膜ＧＦ２、絶縁膜ＧＦ１）を同時に処理することができる。
これにより、金属または金属酸化物が添加された絶縁膜（絶縁膜ＭＺ３Ｈ、絶縁膜ＧＦ２Ｈ、絶縁膜ＧＦ１Ｈ）を形成することができる。
このように、各素子のゲート絶縁膜を構成する絶縁膜（絶縁膜ＭＺ３、絶縁膜ＧＦ２、絶縁膜ＧＦ１）に、金属または金属酸化物を添加することで、低耐圧のＭＩＳＦＥＴ２や高耐圧のＭＩＳＦＥＴ３の特性の向上を図ることができる。また、メモリ素子においては、駆動電圧（消去時または書込み時の印加電圧）の低電圧化を図りつつ、閾値電圧の飽和レベルを大きく確保でき、メモリ素子の信頼性を向上させることができる。
次に、図１２に示されるように、半導体基板ＳＢの主面（主面全面）上に、ゲート電極形成用の膜（導電膜）として、シリコン層ＰＳを形成する。このシリコン層ＰＳは、メモリ素子ＭＣ用のゲート電極ＭＧを形成するための膜と、ＭＩＳＦＥＴ２用のゲート電極ＧＥ１を形成するための膜と、ＭＩＳＦＥＴ３用のゲート電極ＧＥ２を形成するための膜と、を兼ねている。
シリコン層ＰＳは、多結晶シリコン膜からなり、ＣＶＤ法などを用いて形成することができる。シリコン層ＰＳの膜厚は、好ましくは３０〜２００ｎｍ、例えば１００ｎｍ程度とすることができる。成膜時はシリコン層ＰＳをアモルファスシリコン膜として形成してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。シリコン層ＰＳは、ｎ型またはｐ型不純物が導入されたドープトポリシリコン膜とすることができる。
次に、図１３に示されるように、シリコン層ＰＳをフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、ゲート電極ＭＧ、ＧＥ１、ＧＥ２を形成する。例えば、ゲート電極ＭＧ形成予定領域、ゲート電極ＧＥ１形成予定領域およびゲート電極ＧＥ２形成予定領域に形成されたフォトレジスト膜（図示せず）をエッチングマスクとして用いて、シリコン層ＰＳをエッチング（好ましくはドライエッチング）してパターニングする。その後、このフォトレジスト膜を除去する。
次に、半導体基板ＳＢの主面全面上に、ゲート電極ＭＧ、ＧＥ１、ＧＥ２を覆うように、オフセットスペーサＯＳ形成用の絶縁膜（例えば酸化シリコン膜、あるいは窒化シリコン膜と酸化シリコン膜との積層膜など）をＣＶＤ法などを用いて形成してから、このオフセットスペーサＯＳ形成用の絶縁膜を、異方性エッチング技術によりエッチバックする。これにより、図１４に示されるように、ゲート電極ＭＧ、ＧＥ１、ＧＥ２のそれぞれの側壁上にオフセットスペーサ（側壁絶縁膜）ＯＳが形成される。他の形態として、オフセットスペーサＯＳの形成を省略することもできる。
次に、図１５に示されるように、半導体基板ＳＢ上に、マスク層としてフォトレジスト膜ＰＲ４をフォトリソグラフィ技術を用いて形成する。フォトレジスト膜ＰＲ４は、低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃを覆い、メモリ領域１Ａを露出する。
次に、図１６に示されるように、メモリ領域１Ａにおいて、ゲート電極ＭＧで覆われない部分の絶縁膜ＭＺ３Ｈ、ＭＺ２をエッチングにより除去する。この際のエッチングには、異方性のドライエッチングを用いることができる。絶縁膜ＭＺ１は、エッチングストッパ膜として機能させ、層状に残存させることが好ましい。
次に、イオン注入法などにより、メモリ領域１Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ１）にｎ−型半導体領域ＥＸ１を形成する。
即ち、メモリ領域１Ａにおけるｐ型ウエルＰＷ１のゲート電極ＭＧの両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物をイオン注入することにより、ｎ−型半導体領域ＥＸ１を形成する。このｎ−型半導体領域ＥＸ１を形成するためのイオン注入の際には、ゲート電極ＭＧおよびオフセットスペーサＯＳがマスクとして機能するため、ｎ−型半導体領域ＥＸ１は、ゲート電極ＭＧの側壁上のオフセットスペーサＯＳに対して自己整合して形成される。その後、フォトレジスト膜ＰＲ４は除去する。
次に、図１７に示されるように、半導体基板ＳＢ上に、マスク層としてフォトレジスト膜ＰＲ５を、メモリ領域１Ａおよび低耐圧ＭＩＳＦＥＴ形成領域１Ｂを覆うように形成する。次に、イオン注入法などにより、高耐圧ＭＩＳＦＥＴ形成領域１Ｃの半導体基板ＳＢ（ｐ型ウエルＰＷ３）にｎ−型半導体領域ＥＸ３を形成する。
即ち、高耐圧ＭＩＳＦＥＴ形成領域１Ｃにおけるｐ型ウエルＰＷ３のゲート電極ＧＥ２の両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物をイオン注入することにより、ｎ−型半導体領域ＥＸ３を形成する。このｎ−型半導体領域ＥＸ３を形成するためのイオン注入の際には、ゲート電極ＧＥ２およびオフセットスペーサＯＳがマスクとして機能するため、ｎ−型半導体領域ＥＸ３は、ゲート電極ＧＥ２の側壁上のオフセットスペーサＯＳに対して自己整合して形成される。その後、フォトレジスト膜ＰＲ５は除去する。
次に、図１８に示されるように、半導体基板ＳＢ上に、マスク層としてフォトレジスト膜ＰＲ６を、メモリ領域１Ａおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃを覆うように形成する。
次に、図１８に示されるように、イオン注入法などにより、低耐圧ＭＩＳＦＥＴ形成領域１Ｂの半導体基板ＳＢ（ｐ型ウエルＰＷ２）にｎ−型半導体領域ＥＸ２を形成する。
即ち、低耐圧ＭＩＳＦＥＴ形成領域１Ｂにおけるｐ型ウエルＰＷ２のゲート電極ＧＥ１の両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物をイオン注入することにより、ｎ−型半導体領域ＥＸ２を形成する。このｎ−型半導体領域ＥＸ２を形成するためのイオン注入の際には、ゲート電極ＧＥ１およびオフセットスペーサＯＳがマスクとして機能するため、ｎ−型半導体領域ＥＸ２は、ゲート電極ＧＥ１の側壁上のオフセットスペーサＯＳに対して自己整合して形成される。その後、フォトレジスト膜ＰＲ６は除去する。
また、メモリ領域１Ａのｎ−型半導体領域ＥＸ１と低耐圧ＭＩＳＦＥＴ形成領域１Ｂのｎ−型半導体領域ＥＸ２と高耐圧ＭＩＳＦＥＴ形成領域１Ｃのｎ−型半導体領域ＥＸ３とのうちの任意の組み合わせを、同じイオン注入工程で形成することも可能である。
次に、図１９に示されるように、ゲート電極ＭＧ、ＧＥ１、ＧＥ２の側壁上に、側壁絶縁膜として、絶縁膜からなるサイドウォールスペーサＳＷを形成する。例えば、半導体基板ＳＢの主面全面上に、ゲート電極ＭＧ、ＧＥ１、ＧＥ２を覆うように、サイドウォールスペーサＳＷ形成用の絶縁膜をＣＶＤ法などを用いて形成してから、この絶縁膜を異方性エッチング技術によりエッチバックする。これにより、図１９に示されるように、ゲート電極ＭＧ、ＧＥ１、ＧＥ２の側壁上に、サイドウォールスペーサＳＷが形成される。
低耐圧ＭＩＳＦＥＴ形成領域１Ｂにおける、ゲート電極ＧＥ１およびサイドウォールスペーサＳＷで覆われていない部分の絶縁膜ＧＦ１と、高耐圧ＭＩＳＦＥＴ形成領域１Ｃにおける、ゲート電極ＧＥ２およびサイドウォールスペーサＳＷで覆われていない部分の絶縁膜ＧＦ２とは、サイドウォールスペーサＳＷを形成する際のエッチバック工程で、除去され得る。また、メモリ領域１Ａにおけるゲート電極ＭＧおよびサイドウォールスペーサＳＷで覆われていない部分の絶縁膜ＭＺ１も、サイドウォールスペーサＳＷを形成する際のエッチバック工程で、除去され得る。
次に、図２０に示されるように、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物をイオン注入することにより、メモリ領域１Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ１）にｎ＋型半導体領域ＳＤ１を形成し、低耐圧ＭＩＳＦＥＴ形成領域１Ｂの半導体基板ＳＢ（ｐ型ウエルＰＷ２）にｎ＋型半導体領域ＳＤ２を形成する。そして、さらに、高耐圧ＭＩＳＦＥＴ形成領域１Ｃの半導体基板ＳＢ（ｐ型ウエルＰＷ３）にｎ＋型半導体領域ＳＤ３を形成する。これらの領域（ＳＤ１、ＳＤ２、ＳＤ３）は、サイドウォールスペーサＳＷの側面に自己整合して形成される。これらの領域は、それぞれ、ｎ−型半導体領域よりも不純物濃度が高くかつ接合深さが深い。
メモリ領域１Ａのｎ＋型半導体領域ＳＤ１と低耐圧ＭＩＳＦＥＴ形成領域１Ｂのｎ＋型半導体領域ＳＤ２と高耐圧ＭＩＳＦＥＴ形成領域１Ｃのｎ＋型半導体領域ＳＤ３とは、同じイオン注入工程で形成することもできるが、異なるイオン注入工程で形成することも可能である。
次に、これまでに導入された不純物を活性化するための熱処理である活性化アニールを行う。
このようにして、メモリ領域１Ａにメモリ素子ＭＣが形成され、低耐圧ＭＩＳＦＥＴ形成領域１Ｂに低耐圧のＭＩＳＦＥＴ２が形成され、高耐圧ＭＩＳＦＥＴ形成領域１Ｃに高耐圧のＭＩＳＦＥＴ３が形成される。
次に、図２１に示されるように、サリサイド（Salicide：Self Aligned Silicide）プロセスにより、金属シリサイド層ＳＬを形成する。例えば、半導体基板ＳＢの主面上に、ゲート電極ＭＧ、ＧＥ１、ＧＥ２およびサイドウォールスペーサＳＷを覆うように、金属シリサイド層ＳＬ形成用の金属膜を形成する。この金属膜は、例えばコバルト膜、ニッケル膜、または、ニッケル白金合金膜などからなる。それから、半導体基板ＳＢに対して熱処理を施すことによって、ｎ＋型半導体領域ＳＤ１、ＳＤ２、ＳＤ３およびゲート電極ＭＧ、ＧＥ１、ＧＥ２の各上部を上記金属膜と反応させる。これにより、図２１に示されるように、ｎ＋型半導体領域ＳＤ１、ＳＤ２、ＳＤ３およびゲート電極ＭＧ、ＧＥ１、ＧＥ２の各上部に、それぞれ金属シリサイド層ＳＬが形成される。その後、未反応の金属膜を除去する。金属シリサイド層ＳＬは、その形成を省略することもできる。
次に、図２２に示されるように、半導体基板ＳＢの主面全面上に、ゲート電極ＭＧ、ＧＥ１、ＧＥ２およびサイドウォールスペーサＳＷを覆うように、層間絶縁膜として絶縁膜ＩＬ１を形成する。絶縁膜ＩＬ１としては、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜とその窒化シリコン膜上の厚い酸化シリコン膜との積層膜などを用いることができる。絶縁膜ＩＬ１の形成後、必要に応じて、絶縁膜ＩＬ１の上面をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法で研磨して平坦化することもできる。
次に、フォトリソグラフィ法を用いて絶縁膜ＩＬ１上に形成したフォトレジスト膜（図示せず）をエッチングマスクとして、絶縁膜ＩＬ１をドライエッチングすることにより、絶縁膜ＩＬ１にコンタクトホールを形成する。それから、そのコンタクトホール内に、タングステン（Ｗ）などからなる導電性のプラグＰＧを形成する。例えば、コンタクトホール内を含む絶縁膜ＩＬ１上にバリア導体膜とタングステン膜とを順に形成してから、コンタクトホールの外部の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグＰＧを形成することができる。プラグＰＧは、ｎ＋型半導体領域ＳＤ１、ＳＤ２、ＳＤ３上の金属シリサイド層ＳＬあるいはゲート電極ＭＧ、ＧＥ１、ＧＥ２上の金属シリサイド層ＳＬなどと電気的に接続される。
次に、図２３に示されるように、プラグＰＧが埋め込まれた絶縁膜ＩＬ１上に絶縁膜ＩＬ２を形成してから、絶縁膜ＩＬ２の所定の領域に配線溝を形成した後、配線溝内にシングルダマシン技術を用いて配線Ｍ１を埋め込む。配線Ｍ１は、例えば、銅を主成分とする銅配線（埋込銅配線）である。配線Ｍ１は、プラグＰＧを介して、ｎ＋型半導体領域ＳＤ１、ＳＤ２、ＳＤ３あるいはゲート電極ＭＧ、ＧＥ１、ＧＥ２などと電気的に接続される。
その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
以上のようにして、本実施の形態の半導体装置が製造される。
（実施の形態２）
本実施の形態においては、各種応用例について説明する。なお、本実施の形態において説明する各応用例の半導体装置は、実施の形態１と類似の構成部を有し、また、その構成部は、実施の形態１と同様の製造工程で形成することができる。よって、実施の形態１と類似の構成部やその製造工程については、その説明は省略する、または、簡易に説明する。
（応用例１）
メモリ素子をメモリトランジスタＭＴと選択トランジスタＳＭＴとで構成してもよい。図２４は、本応用例の半導体装置のメモリ領域を示す要部断面図である。図２４に示すように、本応用例においては、メモリ素子がメモリトランジスタＭＴと選択トランジスタＳＭＴとで構成されている。そして、このメモリトランジスタＭＴと選択トランジスタＳＭＴは直列に接続されている。
メモリトランジスタＭＴは、実施の形態１（図２３）のメモリ素子ＭＣと同様の構成である。また、選択トランジスタＳＭＴは、実施の形態１の低耐圧のＭＩＳＦＥＴ２と類似の構成である。メモリトランジスタＭＴのゲート電極ＭＧと、選択トランジスタＳＭＴの選択ゲート電極ＳＧは、例えば、並んで同じ方向に延在するように配置される。図２４においては、メモリトランジスタＭＴおよび選択トランジスタＳＭＴのソースまたはドレイン用のｎ型の半導体領域を、ｎ−型半導体領域ＥＸ１およびｎ＋型半導体領域ＳＤ１として示してある。メモリトランジスタＭＴおよび選択トランジスタＳＭＴのソースまたはドレイン用のｎ型の半導体領域は、共用されている。このメモリトランジスタＭＴおよび選択トランジスタＳＭＴは、それぞれ実施の形態１（図２３）のメモリ素子ＭＣおよび低耐圧のＭＩＳＦＥＴ２と同様に形成することができる。また、メモリトランジスタＭＴおよび選択トランジスタＳＭＴの製造工程については、実施の形態３で説明する製造工程も参考になるであろう。
（応用例２）
実施の形態１においては、図１１に示されるように、各絶縁膜（絶縁膜ＭＺ３、絶縁膜ＧＦ２、絶縁膜ＧＦ１）上に、同時に金属または金属酸化物の添加（スパッタリング）を行ったが、個別に、金属または金属酸化物の添加処理を行ってもよい。図２５〜図３３は、本応用例の半導体装置の製造工程中の要部断面図である。
例えば、実施の形態１の図４に示される状態から、図２５に示されるように、半導体基板ＳＢの表面（ｐ型ウエルＰＷ１、ＰＷ２、ＰＷ３の表面も含む）に、絶縁膜（積層絶縁膜）ＭＺを形成する。この絶縁膜ＭＺは、絶縁膜ＭＺ１と、絶縁膜ＭＺ１上に形成された絶縁膜ＭＺ２と、絶縁膜ＭＺ２上に形成された絶縁膜ＭＺ３との積層膜からなる。次に、絶縁膜ＭＺに、第１条件で、金属または金属酸化物の添加（堆積処理）を行い、絶縁膜ＭＺ（絶縁膜ＭＺ３）上に金属原子または金属酸化物分子を微量に堆積し、Ｈｉｇｈ−Ｋ添加層（絶縁膜ＭＺ３Ｈ）を形成する。
次に、図２６に示されるように、絶縁膜ＭＺ上に、ゲート電極形成用の膜（導電膜）として、シリコン層ＰＳ１を形成する。このシリコン層ＰＳ１は、メモリ素子ＭＣ用のゲート電極ＭＧを形成するための膜である。
次に、図２７に示されるように、低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃのシリコン層ＰＳ１および絶縁膜ＭＺをエッチングにより除去する。
次に、図２８に示されるように、低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃの半導体基板ＳＢの表面（ｐ型ウエルＰＷ２、ＰＷ３の表面も含む）に、熱酸化法により絶縁膜ＧＦ１を形成する。絶縁膜ＧＦ１は、高耐圧ＭＩＳＦＥＴ形成領域１Ｃに形成されるＭＩＳＦＥＴ３のゲート絶縁膜用の絶縁膜である。
次に、図２９に示されるように、低耐圧ＭＩＳＦＥＴ形成領域１Ｂの絶縁膜ＧＦ１をエッチングにより除去し、低耐圧ＭＩＳＦＥＴ形成領域１Ｂの半導体基板ＳＢの表面（ｐ型ウエルＰＷ２）に、熱酸化法により絶縁膜ＧＦ２を形成する。絶縁膜ＧＦ２は、低耐圧ＭＩＳＦＥＴ形成領域１Ｂに形成されるＭＩＳＦＥＴ２のゲート絶縁膜用の絶縁膜である。
次に、図３０に示されるように、低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜（絶縁膜ＧＦ２、絶縁膜ＧＦ１）に、第２条件で、金属または金属酸化物の添加（堆積処理）を行い、絶縁膜（絶縁膜ＧＦ２、絶縁膜ＧＦ１）上に金属原子または金属酸化物分子を微量に堆積し、Ｈｉｇｈ−Ｋ添加層（絶縁膜ＧＦ２Ｈ、絶縁膜ＧＦ１Ｈ）を形成する。
次に、図３１に示されるように、シリコン層ＰＳ１および絶縁膜（絶縁膜ＧＦ２Ｈ、絶縁膜ＧＦ１Ｈ）上に、ゲート電極形成用の膜（導電膜）として、シリコン層ＰＳ２を形成する。このシリコン層ＰＳ２は、ＭＩＳＦＥＴ２用のゲート電極ＧＥ１を形成するための膜と、ＭＩＳＦＥＴ３用のゲート電極ＧＥ２を形成するための膜と、を兼ねている。
次に、図３２に示されるように、シリコン層ＰＳ１上のシリコン層ＰＳ２を除去する。以降は、実施の形態１の図１２〜図２３を参照しながら説明した工程と類似の工程で、半導体装置を形成することができる。
なお、本応用例においては、２種のシリコン層ＰＳ１、ＰＳ２を用いるため、図３３に示すように、メモリ領域１Ａと、低耐圧ＭＩＳＦＥＴ形成領域１Ｂとの境界部において、シリコン層ＰＳ１の側壁にシリコン層ＰＳ２がサイドウォール状に残存し得る。
このように、メモリ領域１Ａと、低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃとにおいて、異なる条件（第１、第２条件）で、金属または金属酸化物の添加（堆積処理）を行うことにより、各領域に形成される素子（メモリ素子、ＭＩＳＦＥＴ２、３）の特性に応じた金属または金属酸化物の添加量を確保することができる。
（応用例３）
実施の形態１においては、図１１に示されるように、絶縁膜（絶縁膜ＭＺ３、絶縁膜ＧＦ２、絶縁膜ＧＦ１）上に、同時に金属または金属酸化物の添加（スパッタリング）を行ったが、個別に、金属または金属酸化物の添加処理を行ってもよい。図３４〜図４３は、本応用例の半導体装置の製造工程中の要部断面図である。
例えば、実施の形態１の図４に示される状態から、図３４に示されるように、半導体基板ＳＢの表面（ｐ型ウエルＰＷ１、ＰＷ２、ＰＷ３の表面も含む）に、熱酸化法により絶縁膜ＧＦ１を形成する。絶縁膜ＧＦ１は、高耐圧ＭＩＳＦＥＴ形成領域１Ｃに形成されるＭＩＳＦＥＴ３のゲート絶縁膜用の絶縁膜である。
次に、図３５に示されるように、低耐圧ＭＩＳＦＥＴ形成領域１Ｂの絶縁膜ＧＦ１をエッチングにより除去する。次に、図３６に示されるように、低耐圧ＭＩＳＦＥＴ形成領域１Ｂの半導体基板ＳＢの表面（ｐ型ウエルＰＷ２）に、熱酸化法により絶縁膜ＧＦ２を形成する。絶縁膜ＧＦ２は、低耐圧ＭＩＳＦＥＴ形成領域１Ｂに形成されるＭＩＳＦＥＴ２のゲート絶縁膜用の絶縁膜である。
次に、図３７に示されるように、低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜（絶縁膜ＧＦ２、絶縁膜ＧＦ１）に、第１条件で、金属または金属酸化物の添加（堆積処理）を行い、絶縁膜ＭＺ（絶縁膜ＭＺ３）上に金属原子または金属酸化物分子を微量に堆積し、Ｈｉｇｈ−Ｋ添加層（絶縁膜ＧＦ２Ｈ、絶縁膜ＧＦ１Ｈ）を形成する。
次に、図３８に示されるように、半導体基板ＳＢの主面（主面全面）上に、ゲート電極形成用の膜（導電膜）として、シリコン層ＰＳ１を形成し、メモリ領域１Ａのシリコン層ＰＳ１および絶縁膜ＧＦ１Ｈをエッチングにより除去する。このシリコン層ＰＳ１は、ＭＩＳＦＥＴ２用のゲート電極ＧＥ１を形成するための膜と、ＭＩＳＦＥＴ３用のゲート電極ＧＥ２を形成するための膜と、を兼ねている。
次に、図３９に示されるように、半導体基板ＳＢの表面（ｐ型ウエルＰＷ１）およびシリコン層ＰＳ１上に、絶縁膜（積層絶縁膜）ＭＺを形成する。この絶縁膜ＭＺは、絶縁膜ＭＺ１と、絶縁膜ＭＺ１上に形成された絶縁膜ＭＺ２と、絶縁膜ＭＺ２上に形成された絶縁膜ＭＺ３との積層膜からなる。次に、図４０に示されるように、絶縁膜ＭＺに、第２条件で、金属または金属酸化物の添加（堆積処理）を行い、絶縁膜ＭＺ（絶縁膜ＭＺ３）上に金属原子または金属酸化物分子を微量に堆積し、Ｈｉｇｈ−Ｋ添加層（絶縁膜ＭＺ３Ｈ）を形成する。
次に、図４１に示されるように、絶縁膜ＭＺ上に、ゲート電極形成用の膜（導電膜）として、シリコン層ＰＳ２を形成する。このシリコン層ＰＳ２は、メモリ素子ＭＣ用のゲート電極ＭＧを形成するための膜である。
次に、図４２に示されるように、シリコン層ＰＳ１上のシリコン層ＰＳ２を除去する。以降は、実施の形態１の図１２〜図２３を参照しながら説明した工程と類似の工程で、半導体装置を形成することができる。
なお、本応用例においては、２種のシリコン層ＰＳ１、ＰＳ２を用いるため、図４３に示すように、メモリ領域１Ａと、低耐圧ＭＩＳＦＥＴ形成領域１Ｂとの境界部において、シリコン層ＰＳ１の側壁に、絶縁膜ＭＺとシリコン層ＰＳ２との積層膜がサイドウォール状に残存し得る。
このように、メモリ領域１Ａと、低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃとにおいて、異なる条件（第１、第２条件）で、金属または金属酸化物の添加（堆積処理）を行うことにより、各領域に形成される素子の特性（メモリ素子、ＭＩＳＦＥＴ２、３）に応じた金属または金属酸化物の添加量を確保することができる。
（実施の形態３）
本実施の形態においては、ＳＯＩ基板に形成されたメモリ素子を有する半導体装置について説明する。図４４〜図７９は、本実施の形態の半導体装置の製造工程中の要部断面図である。なお、本実施の形態において説明する半導体装置は、実施の形態１、２と類似の構成部を有し、また、その構成部は、実施の形態１、２と同様の製造工程で形成することができる。よって、実施の形態１、２と類似の構成部やその製造工程については、その説明は省略する、または、簡易に説明する。
［構造説明］
本実施の形態の半導体装置は、前述の製造工程を示す図のうち最終工程図である図７８、図７９に示すように、ＳＯＩ基板ＳＢ１のＳＯＩ領域（１１Ａ、１１Ｂ）に形成されたメモリトランジスタＭＴ、選択トランジスタＳＭＴおよび低耐圧のＭＩＳＦＥＴ２と、バルク領域（１Ａ、１Ｃ）に形成されたメモリトランジスタＭＴ、選択トランジスタＳＭＴおよび高耐圧のＭＩＳＦＥＴ３と、を有する。
ＳＯＩ領域（１１Ａ、１１Ｂ）は、支持基板ＳＳ上に絶縁層ＢＯＸを介してシリコン層（ＳＯＩ層、半導体層、半導体膜、薄膜半導体膜、薄膜半導体領域ともいう）Ｓが配置されている。そして、このシリコン層ＳにメモリトランジスタＭＴ、選択トランジスタＳＭＴおよび低耐圧のＭＩＳＦＥＴ２が形成されている（図７８）。
バルク領域（１Ａ、１Ｃ）は、支持基板ＳＳ上の絶縁層ＢＯＸおよびシリコン層Ｓが形成されていない。よって、この支持基板ＳＳの主表面に、メモリトランジスタＭＴ、選択トランジスタＳＭＴおよび高耐圧のＭＩＳＦＥＴ３が形成されている（図７９）。図７９に示す、バルク領域（１Ａ、１Ｃ）のメモリトランジスタＭＴ、選択トランジスタＳＭＴおよび高耐圧のＭＩＳＦＥＴ３の構成は、実施の形態１および実施の形態２で説明した、メモリトランジスタＭＴ、選択トランジスタＳＭＴおよび高耐圧のＭＩＳＦＥＴ３と同様である。
図７８に示すように、ＳＯＩ領域（１１Ａ、１１Ｂ）のメモリトランジスタＭＴは、メモリ領域１１ＡのＳＯＩ基板のシリコン層Ｓ上に形成された絶縁膜ＭＺと、絶縁膜ＭＺ上に形成されたゲート電極（メモリゲート電極）ＭＧと、を有している。即ち、メモリ領域１１Ａのシリコン層Ｓの表面上には、電荷蓄積部を有するゲート絶縁膜として機能する絶縁膜ＭＺを介して、ゲート電極ＭＧが形成されている。メモリトランジスタＭＴは、さらに、ゲート電極ＭＧの側壁上に形成されたオフセットスペーサＯＳおよびサイドウォールスペーサＳＷ１、ＳＷ２と、ゲート電極（メモリゲート電極）ＭＧの両側のシリコン層Ｓ中に形成されたソースまたはドレイン用のｎ型の半導体領域（ｎ−型半導体領域ＥＸ１１およびｎ＋型半導体領域ＳＤ１１）とを有している。なお、ここでは、ｎ＋型半導体領域は、ゲート電極ＭＧの両側のシリコン層Ｓ上に成長したエピタキシャル層ＥＰ中に形成されている。
絶縁膜ＭＺは、ゲート絶縁膜として機能する膜であるが、内部に電荷蓄積部を有する絶縁膜である。この絶縁膜ＭＺは、絶縁膜ＭＺ１と、絶縁膜ＭＺ１上に形成された絶縁膜ＭＺ２と、絶縁膜ＭＺ２上に形成された絶縁膜ＭＺ３Ｈと、を含む積層膜（積層絶縁膜）からなる。そして、この絶縁膜ＭＺ３Ｈは、実施の形態１において詳細に説明した、Ｈｉｇｈ−Ｋ添加層である。
また、メモリ領域１１Ａには、選択トランジスタＳＭＴが形成されている。この選択トランジスタＳＭＴは、メモリ領域１１ＡのＳＯＩ基板のシリコン層Ｓ上に形成された絶縁膜ＧＦ２Ｈと、絶縁膜ＧＦ２Ｈ上に形成された選択ゲート電極ＳＧと、を有している。即ち、メモリ領域１１ＡのＳＯＩ基板のシリコン層Ｓの表面上には、ゲート絶縁膜として機能する絶縁膜ＧＦ２Ｈを介して、選択ゲート電極ＳＧが形成されている。さらに、選択ゲート電極ＳＧの側壁上に形成されたオフセットスペーサＯＳおよびサイドウォールスペーサＳＷ１、ＳＷ２と、選択ゲート電極ＳＧの両側のシリコン層Ｓ中に形成されたソースまたはドレイン用のｎ型の半導体領域（ｎ−型半導体領域ＥＸ１１およびｎ＋型半導体領域ＳＤ１１）とを有している。なお、ここでは、ｎ＋型半導体領域は、ゲート電極ＭＧの両側のシリコン層Ｓ上に成長したエピタキシャル層ＥＰ中に形成されている。
絶縁膜ＧＦ２Ｈは、ゲート絶縁膜として機能し、実施の形態１において詳細に説明した、Ｈｉｇｈ−Ｋ添加層である。
また、ＳＯＩ領域（１１Ａ、１１Ｂ）である低耐圧ＭＩＳＦＥＴ形成領域１１Ｂには、低耐圧のＭＩＳＦＥＴ２が形成されている。この低耐圧のＭＩＳＦＥＴ２は、低耐圧ＭＩＳＦＥＴ形成領域１１Ｂのシリコン層Ｓ上に形成された絶縁膜ＧＦ２Ｈと、絶縁膜ＧＦ２Ｈ上に形成されたゲート電極ＧＥ１と、を有している。即ち、低耐圧ＭＩＳＦＥＴ形成領域１１ＢのＳＯＩ基板ＳＢ１のシリコン層Ｓの表面上には、ゲート絶縁膜として機能する絶縁膜ＧＦ２Ｈを介して、ゲート電極ＧＥ１が形成されている。低耐圧のＭＩＳＦＥＴ２は、さらに、ゲート電極ＧＥ１の側壁上に形成されたオフセットスペーサＯＳおよびサイドウォールスペーサＳＷ１、ＳＷ２と、ゲート電極ＧＥ１の両側のシリコン層Ｓ中に形成されたソースまたはドレイン用のｎ型の半導体領域（ｎ−型半導体領域ＥＸ１２およびｎ＋型半導体領域ＳＤ１２）とを有している。なお、ここでは、ｎ＋型半導体領域は、ゲート電極ＭＧの両側のシリコン層Ｓ上に成長したエピタキシャル層ＥＰ中に形成されている。
絶縁膜ＧＦ２Ｈは、ゲート絶縁膜として機能し、実施の形態１において詳細に説明した、Ｈｉｇｈ−Ｋ添加層である。
［製法説明］
本実施の形態の半導体装置の製造方法を、図４４〜図７９を参照して説明する。図４４〜図７９には、ＳＯＩ領域であるメモリ領域１１Ａと、ＳＯＩ領域である低耐圧ＭＩＳＦＥＴ形成領域１１Ｂと、バルク領域であるメモリ領域１Ａと、バルク領域である高耐圧ＭＩＳＦＥＴ形成領域１Ｃの要部断面図が示されている。そして、メモリ領域１Ａ、１１Ａに不揮発性メモリのメモリ素子を構成するメモリトランジスタＭＴと選択トランジスタＳＭＴが、低耐圧ＭＩＳＦＥＴ形成領域１１Ｂに低耐圧のＭＩＳＦＥＴ２が、高耐圧ＭＩＳＦＥＴ形成領域１Ｃに高耐圧のＭＩＳＦＥＴ３が、それぞれ形成される様子が示されている。
図４４、図４５に示されるように、支持基板ＳＳと、その上の絶縁層ＢＯＸと、その上のシリコン層Ｓとを有するＳＯＩ基板ＳＢ１を用意（準備）する。支持基板ＳＳは、ｐ型の単結晶シリコンなどからなる。また、絶縁層ＢＯＸは、酸化シリコン層よりなる。
このようなＳＯＩ基板ＳＢ１のメモリ領域１１Ａと、低耐圧ＭＩＳＦＥＴ形成領域１１Ｂとをフォトレジスト膜ＰＲ２０で覆い、メモリ領域１Ａと、高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁層ＢＯＸと、その上のシリコン層Ｓとをエッチングにより除去する（図４６、図４７）。
次に、ＳＴＩ法により素子分離領域ＳＴを形成し、図４８および図４９に示されるように、イオン注入法によりメモリ領域１Ａにｐ型ウエルＰＷ１を、高耐圧ＭＩＳＦＥＴ形成領域１Ｃにｐ型ウエルＰＷ３を形成し、メモリ領域１１Ａの支持基板ＳＳにｐ型ウエルＰＷ１１を、低耐圧ＭＩＳＦＥＴ形成領域１１Ｂの支持基板ＳＳにｐ型ウエルＰＷ１２を形成する。
次に、図５０および図５１に示されるように、シリコン層Ｓおよび支持基板ＳＳの表面に熱酸化法により絶縁膜ＧＦ１を形成する。
次に、低耐圧ＭＩＳＦＥＴ形成領域１１Ｂ、高耐圧ＭＩＳＦＥＴ形成領域１Ｃおよびメモリ領域１Ａ、１１Ａのうち、選択トランジスタＳＭＴの形成領域を覆うフォトレジスト膜ＰＲ２１を設け、これをエッチングマスクとして用いて絶縁膜ＧＦ１をエッチングする。その後、フォトレジスト膜ＰＲ２１は除去する。
次に、図５２および図５３に示されるように、絶縁膜ＧＦ１、シリコン層Ｓおよびｐ型ウエルＰＷ１上に、絶縁膜（積層絶縁膜）ＭＺを形成する。この絶縁膜ＭＺは、絶縁膜ＭＺ１と、絶縁膜ＭＺ１上に形成された絶縁膜ＭＺ２と、絶縁膜ＭＺ２上に形成された絶縁膜ＭＺ３との積層膜からなる。絶縁膜ＭＺ１は、酸化シリコン膜からなり、熱酸化法により形成することができる。絶縁膜ＭＺ２は、窒化シリコン膜からなり、ＣＶＤ法などを用いて形成することができる。絶縁膜ＭＺ３は、酸化シリコン膜からなり、ＣＶＤ法または熱酸化法あるいはその両方によりすることができる。なお、本実施の形態においては、絶縁膜ＧＦ１上の絶縁膜ＭＺ１を明示してある。
次に、図５４および図５５に示されるように、メモリ領域１Ａ、１１Ａのうち、メモリ素子の形成領域覆うフォトレジスト膜ＰＲ２２を設け、これをエッチングマスクとして用いて絶縁膜ＭＺをエッチングする。その後、フォトレジスト膜ＰＲ２２は除去する。
次に、図５６および図５７に示されるように、メモリ領域１１Ａのうち、選択トランジスタＳＭＴの形成領域および低耐圧ＭＩＳＦＥＴ形成領域１１Ｂに開口部を有するフォトレジスト膜ＰＲ２３を設け、これをエッチングマスクとして用いて絶縁膜ＧＦ１をエッチングする。その後、フォトレジスト膜ＰＲ２３は除去する。
次に、図５８および図５９に示されるように、メモリ領域１１Ａのうち、選択トランジスタＳＭＴの形成領域および低耐圧ＭＩＳＦＥＴ形成領域１１Ｂに熱酸化法などにより絶縁膜ＧＦ２を形成する。
このようにして、図５８および図５９に示す構造が得られる。図５８に示す構造においては、メモリ領域１１ＡのメモリトランジスタＭＴの形成領域では、シリコン層Ｓ上に絶縁膜ＭＺ１と絶縁膜ＭＺ２と絶縁膜ＭＺ３との積層膜からなる絶縁膜ＭＺが形成されている。そして、メモリ領域１１Ａの選択トランジスタの形成領域では、シリコン層Ｓ上に絶縁膜ＧＦ２が形成され、低耐圧ＭＩＳＦＥＴ形成領域１１Ｂでは、シリコン層Ｓ上に絶縁膜ＧＦ２が形成されている。
また、図５９に示す構造においては、メモリ領域１ＡのメモリトランジスタＭＴの形成領域では、支持基板ＳＳ（ｐ型ウエルＰＷ１）上に絶縁膜ＭＺ１と絶縁膜ＭＺ２と絶縁膜ＭＺ３との積層膜からなる絶縁膜ＭＺが形成されている。そして、メモリ領域１Ａの選択トランジスタの形成領域では、支持基板ＳＳ（ｐ型ウエルＰＷ１）上に絶縁膜ＧＦ１が形成され、高耐圧ＭＩＳＦＥＴ形成領域１Ｃでは、支持基板ＳＳ（ｐ型ウエルＰＷ３）上に絶縁膜ＧＦ１が形成されている。
次に、図６０および図６１に示されるように、金属または金属酸化物の添加（堆積処理）を行う。即ち、実施の形態１において詳細に説明したように、各絶縁膜（絶縁膜ＭＺ３、絶縁膜ＧＦ２、絶縁膜ＧＦ１）上に金属原子または金属酸化物分子を微量に堆積する。例えば、スパッタリング法を用いて酸化シリコン膜上に金属または金属酸化物を堆積する。
例えば、Ｈｆをターゲットとして用いたスパッタリング法により、Ｈｆを２７Ｗの低出力で１．０Ｅ１４ａｔｏｍｓ／ｃｍ２堆積した後、Ａｌをターゲットとして用いたスパッタリング法により、Ａｌを１００Ｗの低出力で３．０Ｅ１３ａｔｏｍｓ／ｃｍ２堆積する。そして、これらの金属元素（Ｈｆ、Ａｌ）は、金属酸化物（ＨｆＯ２、Ａｌ２Ｏ３）となり得る。なお、金属酸化物ターゲットを用いてスパッタリングを行ってもよい。
これにより、絶縁膜（絶縁膜ＭＺ３、絶縁膜ＧＦ２、絶縁膜ＧＦ１）は、Ｈｉｇｈ−Ｋ添加層（ＭＺ３Ｈ、絶縁膜ＧＦ２Ｈ、絶縁膜ＧＦ１Ｈ）となる。このように、各素子のゲート絶縁膜を構成する絶縁膜（絶縁膜ＭＺ３、絶縁膜ＧＦ２、絶縁膜ＧＦ１）に、金属または金属酸化物を添加することで、低耐圧のＭＩＳＦＥＴ２や高耐圧のＭＩＳＦＥＴ３の特性の向上を図ることができる。また、メモリ素子においては、駆動電圧（消去時または書込み時の印加電圧）の低電圧化を図りつつ、閾値電圧の飽和レベルを大きく確保でき、メモリ素子の信頼性を向上させることができる。
次に、図６２および図６３に示されるように、シリコン層をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、ゲート電極ＭＧ、ＳＧ、ＧＥ１、ＧＥ２を形成し、ゲート電極ＭＧ、ＳＧ、ＧＥ１、ＧＥ２のそれぞれの側壁上にオフセットスペーサ（側壁絶縁膜）ＯＳを形成する。なお、前述のように、選択ゲート電極ＳＧを、単に、ゲート電極と言う場合がある。
次に、図６４および図６５に示されるように、メモリ領域１Ａ、１１ＡのメモリトランジスタＭＴの形成領域に開口部を有するフォトレジスト膜ＰＲ２４を設ける。そして、これをエッチングマスクとして用いて絶縁膜ＭＺ２と絶縁膜ＭＺ３をエッチングする。その後、フォトレジスト膜ＰＲ２４は除去する。また、イオン注入法などにより、メモリ領域１Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ１）にｎ−型半導体領域ＥＸ１を形成してもよい。
次に、図６６および図６７に示されるように、ゲート電極ＭＧ、ＳＧ、ＧＥ１、ＧＥ２の側壁上に、側壁絶縁膜として、異なる絶縁膜からなるサイドウォールスペーサＳＷ１、ＳＷ２を形成する。例えば、ゲート電極ＭＧ、ＳＧ、ＧＥ１、ＧＥ２を覆うように、窒化シリコン膜をＣＶＤ法などを用いて形成してから、この膜を異方性エッチング技術によりエッチバックする。これにより、ゲート電極ＭＧ、ＳＧ、ＧＥ１、ＧＥ２の側壁上に、サイドウォールスペーサＳＷ１が形成される。次に、例えば、ゲート電極ＭＧ、ＳＧ、ＧＥ１、ＧＥ２を覆うように、酸化シリコン膜をＣＶＤ法などを用いて形成してから、この膜を異方性エッチング技術によりエッチバックする。これにより、ゲート電極ＭＧ、ＳＧ、ＧＥ１、ＧＥ２の側壁上に、サイドウォールスペーサＳＷ１を介してサイドウォールスペーサＳＷ２が形成される。この際、ゲート電極ＭＧ、ＳＧ、ＧＥ１、ＧＥ２およびサイドウォールスペーサＳＷ１、ＳＷ２で覆われていない部分の絶縁膜（ＭＺ３Ｈ、絶縁膜ＧＦ２Ｈ、絶縁膜ＧＦ１Ｈ）が除去され得る。
次に、図６８および図６９に示されるように、バルク領域であるメモリ領域１Ａおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃを覆う保護用の絶縁膜（例えば、窒化シリコン膜）ＩＦ１を形成し、ＳＯＩ領域であるメモリ領域１１および低耐圧ＭＩＳＦＥＴ形成領域１１Ｂにおいて、露出しているシリコン層Ｓ上に、エピタキシャル成長法（結晶成長法ともいう）を用いて、エピタキシャル層ＥＰを形成する。
次に、図７０および図７１に示されるように、サイドウォールスペーサＳＷ２を除去し、ゲート電極ＭＧ、ＳＧ、ＧＥ１の両側のシリコン層Ｓ領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物をイオン注入することにより、ｎ−型半導体領域ＥＸ１１、ＥＸ１２を形成する。また、ゲート電極ＧＥ２の両側の半導体基板ＳＢ（ｐ型ウエルＰＷ１に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物をイオン注入することにより、ｎ−型半導体領域ＥＸ３を形成する。ｎ−型半導体領域ＥＸ１１、ＥＸ１２、ＥＸ３については、これらを、個別のイオン注入工程で形成してもよく、また、これらのうちの任意の組み合わせを、同じイオン注入工程で形成してもよい。
次に、図７２および図７３に示されるように、サイドウォールスペーサＳＷ３を形成する。例えば、ゲート電極ＭＧ、ＳＧ、ＧＥ１、ＧＥ２を覆うように、酸化シリコン膜をＣＶＤ法などを用いて形成してから、この膜を異方性エッチング技術によりエッチバックする。これにより、ゲート電極ＭＧ、ＳＧ、ＧＥ１、ＧＥ２の側壁上に、サイドウォールスペーサＳＷ１を介してサイドウォールスペーサＳＷ３が形成される。
次に、図７４および図７５に示されるように、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物をイオン注入することにより、ｎ＋型半導体領域ＳＤ１、ＳＤ３、ＳＤ１１，ＳＤ１２を形成する。ｎ＋型半導体領域ＳＤ１、ＳＤ３、ＳＤ１１，ＳＤ１２については、これらを、個別のイオン注入工程で形成してもよく、また、これらのうちの任意の組み合わせを、同じイオン注入工程で形成してもよい。
このようにして、メモリ領域１Ａ、１１ＡにメモリトランジスタＭＴ、選択トランジスタＳＭＴが形成され、低耐圧ＭＩＳＦＥＴ形成領域１１Ｂに低耐圧のＭＩＳＦＥＴ２が形成され、高耐圧ＭＩＳＦＥＴ形成領域１Ｃに高耐圧のＭＩＳＦＥＴ３が形成される。
次に、図７６および図７７に示されるように、サリサイドプロセスにより、金属シリサイド層ＳＬを形成する。ｎ＋型半導体領域ＳＤ１、ＳＤ３、ＳＤ１１、ＳＤ１２およびゲート電極ＭＧ、ＳＧ、ＧＥ１、ＧＥ２の各上部に、それぞれ金属シリサイド層ＳＬを形成する。
次に、図７８および図７９に示されるように、ゲート電極ＭＧ、ＳＧ、ＧＥ１、ＧＥ２およびサイドウォールスペーサＳＷ１、ＳＷ２を覆うように、層間絶縁膜として絶縁膜ＩＬ１を形成する。次に、絶縁膜ＩＬ１をドライエッチングすることにより、コンタクトホールを形成し、コンタクトホール内に導電性のプラグＰＧを形成する。次に、プラグＰＧが埋め込まれた絶縁膜ＩＬ１上に絶縁膜ＩＬ２を形成してから、絶縁膜ＩＬ２中に配線Ｍ１を形成する。その後、２層目以降の配線を形成してもよい。
以上のようにして、本実施の形態の半導体装置が製造される。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、上記実施の形態においては、メモリ素子やＭＩＳＦＥＴとして、ｎチャネル型の素子を例示するが、導電型を反対にして、ｐチャネル型の素子とすることもできる。ｎチャネル型の素子とｐチャネル型の素子の双方を形成してもよい。
また、上記実施の形態においては、絶縁膜ＭＺを３層の膜（絶縁膜ＭＺ１、ＭＺ２、ＭＺ３）で構成したが、これらの構成膜のいずれかを多層化してもよい。例えば、図８０に示すように、絶縁膜ＭＺを、絶縁膜ＭＺ１と、電荷蓄積膜ＥＣ１と、絶縁膜ＩＦＥと、電荷蓄積膜ＥＣ２と、絶縁膜ＭＺ３Ｈと、を含むように構成してもよい。電荷蓄積膜ＥＣ１、絶縁膜ＩＦＥおよび電荷蓄積膜ＥＣ２により、絶縁膜（電荷蓄積部）ＭＺ２が構成される。図８０は、絶縁膜ＭＺの他の構成を示す断面図である。例えば、絶縁膜ＭＺ１は酸化シリコン膜よりなり、絶縁膜ＭＺ３Ｈは、酸化シリコン膜の他に、その上部の金属または金属酸化物を有するＨｉｇｈ−Ｋ添加層であり、絶縁膜ＩＦＥは、酸窒化シリコン膜よりなり、電荷蓄積膜ＥＣ１、電荷蓄積膜ＥＣ２は、窒化シリコン膜よりなる。即ち、この場合、絶縁膜ＭＺは、Ｈｉｇｈ−Ｋ添加層／窒化シリコン膜／酸窒化シリコン膜／窒化シリコン膜／酸化シリコン膜で構成される。
上記のような絶縁膜ＭＺは、例えば、以下の工程により形成することができる。
絶縁膜ＭＺ１は、シリコンおよび酸素を含有する絶縁膜であり、例えば酸化シリコンからなる。好適には、絶縁膜ＭＺ１を、ＩＳＳＧ（In Situ Steam Generation）酸化法により形成することができる。ＩＳＳＧ酸化法は、減圧した熱処理チャンバ内に水素と酸素を直接導入し、例えば８００〜１１００℃の温度に加熱したシリコンなどからなる半導体基板の表面でラジカル酸化反応をさせることにより、半導体基板ＳＢの表面に例えば酸化シリコンからなる酸化膜を形成する方法である。ＩＳＳＧ酸化法における酸化力は、ラジカル酸化反応を用いるため、例えば熱酸化法などにおける酸化力に比べて高い。したがって、ＩＳＳＧ酸化法を用いることにより、緻密で良質な膜質の酸化シリコンからなる絶縁膜ＭＺ１を形成することができる。絶縁膜ＭＺ１の厚さは、例えば２ｎｍ程度である。
次に、電荷蓄積膜ＥＣ１を形成する。電荷蓄積膜ＥＣ１は、シリコンおよび窒素を含有する絶縁膜であり、例えば窒化シリコンからなる。電荷蓄積膜ＥＣ１を、例えば化学気相成長（ＣＶＤ）法により形成することができ、好適には、例えばジクロルシラン（ＳｉＨ２Ｃｌ２）ガスとアンモニア（ＮＨ３）ガスとを原料ガスとして用いた減圧化学気相成長（Low Pressure Chemical Vapor Deposition：ＬＰＣＶＤ）法により形成することができる。あるいは、電荷蓄積膜ＥＣ１を、例えばシラン（ＳｉＨ４）ガスとアンモニアガスとを原料ガスとして用いたＬＰＣＶＤ法により形成することができる。電荷蓄積膜ＥＣ１の厚さは、例えば２ｎｍ程度である。
好適には、電荷蓄積膜ＥＣ１を、原子層堆積（Atomic Layer Deposition：ＡＬＤ）法により形成することができる。ＡＬＤ法では、例えば、前駆体ガスの分子を化学吸着させて１原子層を形成する工程と、余剰の前駆体ガスの分子をパージして除去する工程と、を交互に繰返すことによって、１原子層ずつ積み上げて膜を成膜する。ＬＰＣＶＤ法では、例えば窒化シリコンからなり、均質な電荷蓄積膜ＥＣ１を形成するために、通常６００℃以上の温度が必要になるが、ＡＬＤ法では、６００℃未満の例えば４００℃程度の低温でも、均質な電荷蓄積膜ＥＣ１を形成することができる。
また、ＡＬＤ法により形成され、例えば窒化シリコンからなる電荷蓄積膜ＥＣ１では、例えばプロセス条件を調整することにより、シリコンと窒素との結合が強くならないように調整することができる。このような場合には、電荷蓄積膜ＥＣ１の上面に、例えば酸化シリコンまたは酸窒化シリコンからなる絶縁膜ＩＦＥを、水を含む処理液を用いた液処理、すなわち湿式処理により、容易に形成することができる。
なお、ＡＬＤ法に代え、例えばプラズマ化学気相成長（Plasma-Enhanced Chemical Vapor Deposition：ＰＥＣＶＤ）法などにより、ＬＰＣＶＤ法または熱ＣＶＤ法などにおける成膜温度である６００℃未満の、例えば４００℃の低温で、例えば窒化シリコンからなる電荷蓄積膜ＥＣ１を形成することができる。
次に、水を含む処理液を用いた液処理、すなわち湿式処理により、絶縁膜ＩＦＥを形成する。このステップでは、電荷蓄積膜ＥＣ１上に、絶縁膜ＩＦＥを形成する。絶縁膜ＩＦＥは、シリコンおよび酸素を含有する絶縁膜であり、例えば酸窒化シリコンからなる。なお、酸化シリコンとなってもよい。例えば、基板の上面に、例えば３０秒程度、処理液として、純水を供給する。そして、供給された処理液により、例えば窒化シリコンからなる電荷蓄積膜ＥＣ１の上面を液処理、すなわち湿式処理することにより、電荷蓄積膜ＥＣ１上に、所定の厚さを有する絶縁膜ＩＦＥを形成する。このような液処理により形成される絶縁膜ＩＦＥの厚さは、少なくとも１原子層以上であるか、または、０．１ｎｍよりも厚い。また、絶縁膜ＩＦＥの厚さは、電荷蓄積膜ＥＣ１の厚さよりも薄い。これにより、半導体基板ＳＢから電荷蓄積膜ＥＣ２に電子またはホールを容易に注入することができ、かつ、注入された電子またはホールが電荷蓄積膜ＥＣ２から半導体基板ＳＢに逃げないようにすることができる。なお、絶縁膜ＩＦＥの厚さは、絶縁膜ＭＺ１の厚さよりも薄い。これにより、ボトム酸化膜としての絶縁膜ＭＺ１の厚さを確保することができる。
次に、絶縁膜ＩＦＥ上に、電荷蓄積膜ＥＣ２を形成する。電荷蓄積膜ＥＣ２は、シリコンおよび窒素を含有する絶縁膜であり、例えば窒化シリコンからなる。電荷蓄積膜ＥＣ２を、例えばＣＶＤ法により形成することができ、好適には、例えばジクロルシラン（ＳｉＨ２Ｃｌ２）ガスとアンモニア（ＮＨ３）ガスとを原料ガスとして用いたＬＰＣＶＤ法により形成することができる。あるいは、電荷蓄積膜ＥＣ２を、例えばシラン（ＳｉＨ４）ガスとアンモニアガスとを原料ガスとして用いたＬＰＣＶＤ法により形成することができる。電荷蓄積膜ＥＣ２の厚さは、例えば９ｎｍ程度である。
次に、電荷蓄積膜ＥＣ２上に、絶縁膜ＭＺ２を形成する。絶縁膜ＭＺ２は、シリコンおよび酸素を含有する絶縁膜であり、例えば酸化シリコンからなる。好適には、絶縁膜ＭＺ２を、ウェット酸化法などの熱酸化法、または、ＩＳＳＧ酸化法により形成することができる。ウェット酸化法は、酸素ガスに脱イオン水蒸気を加えたガス中で熱処理を行う方法である。あるいは、好適には、絶縁膜ＭＺ１を、ＨＴＯ（High Temperature Oxide）法により形成することができる。これにより、緻密で良質な膜質の酸化シリコンからなる絶縁膜ＭＺ２を形成することができる。絶縁膜ＭＺ２の厚さは、例えば３ｎｍ程度である。次いで、金属または金属酸化物の添加処理を行い、絶縁膜ＭＺ３Ｈを形成する。
以上のようにして、基板の上面に、絶縁膜ＭＺ１と、電荷蓄積膜ＥＣ１と、絶縁膜ＩＦＥと、電荷蓄積膜ＥＣ２と、絶縁膜ＭＺ３と、を含む絶縁膜ＭＺを形成することができる。また、電荷蓄積膜ＥＣ１、絶縁膜ＩＦＥおよび電荷蓄積膜ＥＣ２により、絶縁膜ＭＺ２が形成される。
１Ａ メモリ領域
１Ｂ 低耐圧ＭＩＳＦＥＴ形成領域
１Ｃ 高耐圧ＭＩＳＦＥＴ形成領域
２ 低耐圧のＭＩＳＦＥＴ
３ 高耐圧のＭＩＳＦＥＴ
１１Ａ メモリ領域
１１Ｂ 低耐圧ＭＩＳＦＥＴ形成領域
ＢＯＸ 絶縁層
ＥＣ１ 電荷蓄積膜
ＥＣ２ 電荷蓄積膜
ＥＰ エピタキシャル層
ＥＸ１ ｎ−型半導体領域
ＥＸ２ ｎ−型半導体領域
ＥＸ３ ｎ−型半導体領域
ＥＸ１１ ｎ−型半導体領域
ＥＸ１２ ｎ−型半導体領域
ＧＥ１ ゲート電極
ＧＥ２ ゲート電極
ＧＦ１ 絶縁膜
ＧＦ１Ｈ 絶縁膜
ＧＦ２ 絶縁膜
ＧＦ２Ｈ 絶縁膜
ＩＦＥ 絶縁膜
ＩＬ１ 絶縁膜
ＩＬ２ 絶縁膜
Ｍ１ 配線
ＭＣ メモリ素子
ＭＧ ゲート電極（メモリゲート電極）
ＭＴ メモリトランジスタ
ＭＺ 絶縁膜（積層絶縁膜）
ＭＺ１ 絶縁膜
ＭＺ２ 絶縁膜
ＭＺ３ 絶縁膜
ＭＺ３ａ 酸化シリコン膜
ＭＺ３ｂ 金属または金属酸化物
ＭＺ３Ｈ 絶縁膜
ＭＺＥ 絶縁膜
ＯＳ オフセットスペーサ
ＰＧ プラグ
ＰＲ１ フォトレジスト膜
ＰＲ２ フォトレジスト膜
ＰＲ３ フォトレジスト膜
ＰＲ４ フォトレジスト膜
ＰＲ５ フォトレジスト膜
ＰＲ６ フォトレジスト膜
ＰＲ２０ フォトレジスト膜
ＰＲ２１ フォトレジスト膜
ＰＲ２２ フォトレジスト膜
ＰＲ２３ フォトレジスト膜
ＰＲ２４ フォトレジスト膜
ＰＳ シリコン層
ＰＳ１ シリコン層
ＰＳ２ シリコン層
ＰＷ１ ｐ型ウエル
ＰＷ２ ｐ型ウエル
ＰＷ３ ｐ型ウエル
ＰＷ１１ ｐ型ウエル
ＰＷ１２ ｐ型ウエル
Ｓ シリコン層
ＳＢ 半導体基板
ＳＢ１ ＳＯＩ基板
ＳＤ１ ｎ＋型半導体領域
ＳＤ２ ｎ＋型半導体領域
ＳＤ３ ｎ＋型半導体領域
ＳＤ１１ ｎ＋型半導体領域
ＳＤ１２ ｎ＋型半導体領域
ＳＧ 選択ゲート電極
ＳＬ 金属シリサイド層
ＳＳ 支持基板
ＳＭＴ 選択トランジスタ
ＳＴ 素子分離領域
ＳＷ サイドウォールスペーサ
ＳＷ１ サイドウォールスペーサ
ＳＷ２ サイドウォールスペーサ
ＳＷ３ サイドウォールスペーサ

Claims (10)

  1. （ａ）不揮発性のメモリ素子を形成するための第１領域を含む半導体基板を用意する工程、
    （ｂ）前記半導体基板上に、前記メモリ素子のゲート絶縁膜用の第１絶縁膜を形成する工程、
    （ｃ）前記第１絶縁膜上に、導電性膜を形成し、前記導電性膜をパターニングすることにより、前記メモリ素子用の第１ゲート電極を形成する工程、
    を有し、
    前記（ｂ）工程は、
    （ｂ１）前記半導体基板上に、第１酸化シリコン膜を有する第１膜を形成する工程、
    （ｂ２）前記第１膜上に、窒化シリコン膜を有し、かつ、電荷蓄積部となる第２膜を形成する工程、
    （ｂ３）前記第２膜上に、第２酸化シリコン膜を有し、金属または金属酸化物の添加層である第３膜を形成する工程、
    を有し、
    前記（ｂ３）工程は、
    （ｂ３−１）前記第２膜上に、前記第２酸化シリコン膜を形成する工程、
    （ｂ３−２）前記第２酸化シリコン膜上に、前記金属または前記金属酸化物をスパッタリング法により原子または分子状態で添加する工程、
    を有し、
    前記金属は、その酸化物が酸化シリコンより誘電率の高い金属であり、
    前記金属酸化物は、酸化シリコンより誘電率が高い、半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記金属は、ＨｆまたはＡｌであり、前記金属酸化物は、ＨｆＯ２またはＡｌ２Ｏ３である、半導体装置の製造方法。
  3. 請求項２記載の半導体装置の製造方法において、
    前記第３膜は、Ｈｆ、Ａｌ、ＨｆＯ２およびＡｌ２Ｏ３の添加層であり、
    前記（ｂ３−２）工程は、
    前記第２酸化シリコン膜上に、Ｈｆターゲットを用いてスパッタリング法によりＨｆを添加する工程と、
    前記第２酸化シリコン膜上に、Ａｌターゲットを用いてスパッタリング法によりＡｌを添加する工程と、
    を有する、半導体装置の製造方法。
  4. 請求項３記載の半導体装置の製造方法において、
    前記（ｂ２）工程は、
    （ｂ２−１）前記第１膜上に、第１窒化シリコン膜を形成する工程、
    （ｂ２−２）前記第１窒化シリコン膜の上部を酸化することにより酸窒化シリコン膜を形成する工程、
    （ｂ２−３）前記酸窒化シリコン膜上に、第２窒化シリコン膜を形成する工程、
    を有する、半導体装置の製造方法。
  5. 請求項１記載の半導体装置の製造方法において、
    前記金属または前記金属酸化物は、前記第２酸化シリコン膜上に、１×１０ １３ ａｔｏｍｓ／ｃｍ ２ 〜５×１０ １４ ａｔｏｍｓ／ｃｍ ２ の面密度で添加されている、半導体装置の製造方法。
  6. （ａ）不揮発性のメモリ素子を形成するための第１領域と、第１トランジスタを形成するための第２領域と、第２トランジスタを形成するための第３領域と、を含む半導体基板を用意する工程、
    （ｂ）前記第１、第２および第３領域の前記半導体基板上に、前記第１トランジスタのゲート絶縁膜用の第１絶縁膜を形成する工程、
    （ｃ）前記（ｂ）工程後、前記第１領域の前記第１絶縁膜を除去し、前記第２および第３領域の前記第１絶縁膜を残す工程、
    （ｄ）前記（ｃ）工程後、前記第１領域の前記半導体基板上に、前記メモリ素子のゲート絶縁膜用の第２絶縁膜を形成する工程、
    （ｅ）前記（ｄ）工程後、前記第３領域の前記第１絶縁膜を除去し、前記第２領域の前記第１絶縁膜と前記第１領域の前記第２絶縁膜とを残す工程、
    （ｆ）前記（ｅ）工程後、前記第３領域の前記半導体基板上に、前記第２トランジスタのゲート絶縁膜用の第３絶縁膜を形成する工程、
    （ｇ）前記第１、第２、第３絶縁膜上に、金属または金属酸化物をスパッタリング法により原子または分子状態で添加する工程、
    （ｈ）前記（ｇ）工程後、前記第１、第２、第３絶縁膜上に、第１の膜を形成し、前記第１の膜をパターニングすることにより、前記メモリ素子用の第１ゲート電極と前記第１トランジスタ用の第２ゲート電極と前記第２トランジスタ用の第３ゲート電極とを形成する工程、
    を有し、
    前記金属は、その酸化物が酸化シリコンより誘電率の高い金属であり、
    前記金属酸化物は、酸化シリコンより誘電率が高い、半導体装置の製造方法。
  7. 請求項６記載の半導体装置の製造方法において、
    前記第２絶縁膜は、第１酸化シリコン膜と、その上の窒化シリコン膜と、その上の第２酸化シリコン膜からなる、半導体装置の製造方法。
  8. 請求項７記載の半導体装置の製造方法において、
    前記金属は、ＨｆまたはＡｌであり、前記金属酸化物は、ＨｆＯ２またはＡｌ２Ｏ３である、半導体装置の製造方法。
  9. 請求項８記載の半導体装置の製造方法において、
    前記第２酸化シリコン膜は、Ｈｆ、Ａｌ、ＨｆＯ２およびＡｌ２Ｏ３の添加層であり、
    前記（ｇ）工程は、
    前記第２酸化シリコン膜上に、Ｈｆターゲットを用いてスパッタリング法によりＨｆを添加する工程と、
    前記第２酸化シリコン膜上に、Ａｌターゲットを用いてスパッタリング法によりＡｌを添加する工程と、
    を有する、半導体装置の製造方法。
  10. 請求項６記載の半導体装置の製造方法において、
    前記金属または前記金属酸化物は、前記第２酸化シリコン膜上に、１×１０ １３ ａｔｏｍｓ／ｃｍ ２ 〜５×１０ １４ ａｔｏｍｓ／ｃｍ ２ の面密度で添加されている、半導体装置の製造方法。
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