KR101347286B1 - 비휘발성 메모리 소자 - Google Patents

비휘발성 메모리 소자 Download PDF

Info

Publication number
KR101347286B1
KR101347286B1 KR1020070134450A KR20070134450A KR101347286B1 KR 101347286 B1 KR101347286 B1 KR 101347286B1 KR 1020070134450 A KR1020070134450 A KR 1020070134450A KR 20070134450 A KR20070134450 A KR 20070134450A KR 101347286 B1 KR101347286 B1 KR 101347286B1
Authority
KR
South Korea
Prior art keywords
layer
charge storage
insulating layer
inter
memory device
Prior art date
Application number
KR1020070134450A
Other languages
English (en)
Other versions
KR20090066764A (ko
Inventor
이성해
박기연
류민경
이명범
이준노
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020070134450A priority Critical patent/KR101347286B1/ko
Priority to US12/235,689 priority patent/US7800162B2/en
Publication of KR20090066764A publication Critical patent/KR20090066764A/ko
Application granted granted Critical
Publication of KR101347286B1 publication Critical patent/KR101347286B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Nanotechnology (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명에서는 높은 커플링 비율을 확보하는 동시에 소자의 신뢰성도 향상 시킬 수 있는 비휘발성 메모리 소자를 제공한다. 이러한 비휘발성 메모리 소자에 따르면, 반도체 기판이 제공되고, 터널링 절연층은 반도체 기판 상에 제공된다. 전극간 절연층은 전하 저장층 상에 제공되고, 제어 게이트 전극은 전극간 절연층 상에 제공된다. 전극간 절연층은 실리콘 질화막보다 유전율이 높은 고유전막 및 전하 저장층 및 고유전막 사이의 계면층을 포함한다. 그리고, 계면층은 실리콘 산화질화막(silicon oxynitride)을 포함한다. 상기 실리콘 산화질화막 내에서 질소의 원자 퍼센트는 5 ~ 35%이다.
비휘발성 메모리, 고유전막, 전극간 절연층, 계면층, 실리콘 산화질화막

Description

비휘발성 메모리 소자{Non-volatile memory device}
본 발명은 반도체 소자에 관한 것으로서, 좀 더 구체적으로는 전원이 공급되지 않는 상황에서도 저장된 데이터가 유지될 수 있는 비휘발성 메모리 소자에 관한 것이다.
비휘발성 메모리 소자들은 최근 휴대용 저장 장치들의 수요 증가와 함께 급속하게 대용량화 및 고집적화 되고 있다. 이러한 비휘발성 메모리 소자는 예컨대, PROM(Programmable ROM), EPROM(Erasable and Programmable ROM), EEPROM(Electrically EPROM)으로 분류되는 데, 이 중 플래시 메모리가 EEPROM의 하나로 널리 이용되고 있다.
통상적인 플래시 메모리는 반도체 기판 상의 터널링 절연층, 플로팅 게이트 전극, 전극간 절연층 및 제어 게이트 전극의 적층 구조를 포함할 수 있다. 이러한 플래시 메모리의 셀 특성은 터널 절연층의 두께, 플로팅 게이트 전극과 반도체 기판의 접촉 면적, 플로팅 게이트 전극과 제어 게이트 전극의 접촉 면적 또는 전극간 절연층의 두께에 따라서 달라지게 된다. 플래시 메모리 셀의 주요한 특성으로는 프 로그램(program) 속도, 소거(erase) 속도, 프로그램 셀의 분포, 및 소거 셀의 분포 등을 들 수 있다. 플래시 메모리 셀의 신뢰성과 관련한 특성으로는 프로그램/소거 반복 특성(endurance)과 데이터 저장 특성(data retention) 등을 들 수 있다.
일반적으로 프로그램 속도 및 소거 속도는 수학식 1과 같은 커플링 비(γ)에 의존할 수 있다. 커플링 비(γ)는 제어 게이트 전극에 인가된 전압이 플로팅 게이트 전극에 유도되는 비율을 나타내고, 터널링 절연층의 캐패시턴스(Ctunnel) 및 전극간 절연층의 캐패시턴스(Cblock)에 의존한다.
Figure 112007091592940-pat00001
Figure 112007091592940-pat00002
일정한 동작 전압에서 높은 프로그램 및 소거 속도를 얻으려면 커플링 비(γ)가 높아야 하며, 따라서, Ctunnel을 작게 하거나 또는 Cblock를 크게 할 필요가 있다.
특히, 최근의 플래시 메모리의 고집적화에 의한 디자인 룰의 감소에 의하여, 인접한 플로팅 게이트 전극 사이의 원하지 않는 커플링 간섭(coupling interference)이 증대되고 있다. 이러한 커플링 간섭을 감소시키기 위하여, 플로팅 게이트 전극의 높이를 낮추어 인접한 플로팅 게이트 전극 사이의 서로 마주보는 면적(즉, 오버랩 면적)을 줄이는 방법이 있다. 그러나, 이와 같이 플로팅 게이트 전극의 높이를 줄이면, 전극간 절연층의 캐패시턴스(Cblock)가 감소하여 커플링 비(γ)가 감소되고, 결과적으로 플래시 메모리의 프로그램/소거(program/erase) 동작 속도가 느려지는 문제점이 발생한다.
이러한 문제점을 개선하기 위하여, 최근에는 전극간 절연층으로 고유전막을 사용하는 것이 제안되고 있다. 이러한 고유전막의 적용은 커플링 비를 높일 수 있는 장점이 있는 반면 전하 저장층과 고유전막 사이의 계면 반응에 의한 소자의 신뢰성과 관련한 특성의 저하를 유발하는 문제점을 가지고 있다.
삭제
상기 기술적 과제를 해결하기 위하여 본 발명의 일 형태에 따른 비휘발성 메모리 소자가 제공된다. 반도체 기판이 제공되고, 터널링 절연층은 상기 반도체 기판 상에 제공된다. 전극간 절연층은 상기 전하 저장층 상에 제공되고, 제어 게이트 전극은 상기 전극간 절연층 상에 제공된다. 상기 전극간 절연층은 실리콘 질화막보다 유전율이 높은 고유전막(high-k dielectric) 및 상기 전하 저장층 및 상기 고유전막 사이의 계면층을 포함한다. 그리고, 상기 계면층은 실리콘 산화질화막(silicon oxynitride)을 포함한다. 상기 실리콘 산화질화막 내에서 질소의 원자 퍼센트는 5 ~ 35%이다.
상기 본 발명에 따른 비휘발성 메모리 소자의 일 예에 의하면, 상기 전극간 절연층은, 상기 전하 저장층 및 상기 계면층 사이에 제 1 보조 계면층 및/또는 상기 계면층 및 상기 고유전막 사이에 제 2 보조 계면층을 더 포함할 수 있다.
상기 본 발명에 따른 비휘발성 메모리 소자의 다른 예에 의하면, 상기 제어 게이트 전극은 그 일함수가 4.0 eV 이상인 금속막을 포함할 수 있다.
상기 본 발명에 따른 비휘발성 메모리 소자의 또 다른 예에 의하면, 상기 전하 저장층은 플로팅 타입의 폴리실리콘막 또는 절연층 내의 나노 입자들을 포함할 수 있다.
삭제
본 발명에 따른 비휘발성 메모리 소자에 따르면, 전극간 절연층으로 고 유전막을 사용함으로써 높은 커플링 비율을 확보하고 동시에 고유전막과 전하 저장층 사이에 실리콘 산화질화막을 포함하는 계면층을 사용함으로써 계면 반응을 억제할 수 있다. 이에 따라, 비휘발성 메모리 소자의 고온 신뢰성을 높여 문턱 전압의 변화를 줄이고, 제어 게이트 전극 및 반도체 기판 사이의 누설 전류를 줄일 수 있다. 이에 따라, 비휘발성 메모리 소자의 신뢰성이 크게 향상될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 해당 기술 분야에서 통상의 지식을 가진 자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장될 수 있다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자(100)의 단면도이다.
도 1을 참조하면, 소오스 영역(110) 및 드레인 영역(115)은 반도체 기판(105) 내에 이격되게 한정될 수 있다. 예를 들어, 소오스 영역(110) 및 드레인 영역(115)은 반도체 기판(105)의 도핑 타입과 다른 불순물들을 반도체 기판(105)에 고농도로 도핑하여 형성될 수 있다. 소오스 영역(110) 및 드레인 영역(115)은 그 기능에 의해서 서로 구분될 수 있으며, 일부 실시예들에서 그 구분 없이 소오스/드레인 영역으로 불릴 수도 있다.
터널링 절연층(120)은 소오스 영역(110) 및 드레인 영역(115) 사이의 반도체 기판(105) 상에 형성될 수 있다. 터널링 절연층(120)은 열 산화(thermal oxidation)법 또는 화학기상증착(chemical vapor deposition; CVD)법을 이용하여 형성할 수 있다. 열 산화법은 건식 산화방식 또는 습식 산화방식으로 수행할 수 있다. 예를 들어, 습식 산화방식을 이용하는 경우, 700℃ 내지 800℃ 범위의 온도에서 습식 산화공정 후 약 900℃의 온도에서 질소 분위기로 20분 내지 30분 정도 어닐링 처리를 하여 터널링 절연층(120)을 형성할 수 있다.
터널링 절연층(120)의 두께는 전하의 터널링 및 리텐션 특성을 고려하여 적절하게 선택될 수 있으며, 예를 들어 50Å 내지 500Å 범위일 수 있다. 터널링 절연층(120)은 단층 구조 또는 서로 다른 에너지 밴드갭을 갖는 복수층 구조로 형성될 수 있다. 예를 들어, 터널링 절연층(120)은 실리콘 산화막(SiO2), 실리콘 질화막(Si3N4), 실리콘 산화질화막(silicon oxynitride, SiOxNy), 하프늄 산화막(HfO2), 하프늄 실리콘 산화막(HfSixOy), 알루미늄 산화막(Al2O3), 및 지르코늄 산화막(ZrO2) 중 어느 하나 또는 이들을 조합하여 형성할 수 있다. 전술한 터널 절연층(120)의 형성방법, 층상 구조, 두께, 및 재료는 예시적이며, 본 발명은 반드시 이에 한정되는 것은 아니다.
전하 저장층(125)은 터널링 절연층(125) 상에 형성될 수 있다. 전하 저장층(125)은 반도체 기판(105)으로부터 주입된 전하를 저장할 수 있다. 예를 들어, 전하 저장층(125)은 플로팅 타입으로 제공될 수 있고, 이 경우 플로팅 게이트 전극으로 불릴 수도 있다. 플로팅 타입의 전하 저장층(125)은 도전층, 예컨대 폴리실리콘막을 포함할 수 있다.
전극간 절연층(140)은 전하 저장층(125) 상에 형성될 수 있다. 전극간 절연층(140)은 계면층(130) 및 고유전막(135, high-k dielectric)을 포함할 수 있다. 계면층(130)은 전하 저장층(125) 및 고유전막(135) 사이에 개재될 수 있고, 실리콘 산화질화막(silicon oxynitride, SiOxNy)을 포함할 수 있다. 계면층(130)은 전하 저장층(125)과 고유전막(135) 사이의 계면 반응을 억제하는데 사용될 수 있다.
본 발명의 실시예들에서, 실리콘 산화질화막은 CVD 방법으로 증착된 것, 산화막에 질화 처리한 것 및 질화막에 산화 처리한 것을 모두 포함하는 의미로 사용될 수 있다. 예를 들어, 실리콘 산화질화막은 화학기상증착(CVD) 또는 원자층증착(atomic layer deposition; ALD) 방식으로 형성될 수 있다. 다른 예로, 실리콘 산화질화막은 CVD 또는 ALD로 산화막을 형성한 후, 이 산화막을 질화(nitridation) 처리하여 형성할 수 있다. 또 다른 예로, 실리콘 산화질화막은 질화막을 형성한 후, 이 질화막을 산화(oxidation) 처리하여 형성할 수 있다.
질화 처리는 N2, NH3, NO 등의 가스를 이용하여 플라즈마(plasma), 라디칼(radical) 또는 열(thermal) 에너지를 이용하여 수행할 수 있다. 산화 처리는 O2, O3, H2O, NO, N2O 등의 가스를 이용하여 플라즈마, 라디칼 또는 열 에너지를 이용하여 수행할 수 있다. 이러한 산화 및 질화 처리 조건의 설정을 통해, 실리콘 산화질화막 내의 질소 함유량을 조절할 수 있다.
고유전막(135)은 계면층(130) 상에 형성될 수 있다. 본 발명의 실시예들에서, 고유전막(135)은 실리콘 질화막보다 유전상수가 높은 유전체를 지칭할 수 있으 며, 특히 유전상수가 8 또는 그 이상인 유전체를 포함할 수 있다. 예를 들어, 고 유전막(135)은 알루미늄 산화막(AlxOy), 하프늄 산화막(HfxOy), 지르코늄 산화막(ZrxOy), 이트륨 산화막(YxOy), 란탄 산화막(LaxOy), 탄탈륨 산화막 (TaxOy), 프라세오디뮴 산화막(PrxOy), 및 티타늄 산화막(TixOy), 알루미늄 실리콘 산화막 (AlxSiyOz), 지르코늄 실리콘 산화막(ZrSixOy), 하프늄 실리콘 산화막(HfSixOy)으로 이루어진 그룹 중에서 선택된 어느 하나의 물질을 포함하는 단일층일 수 있다. 선택적으로, 고유전막(135)은 상기 그룹 중에서 선택된 둘 또는 그 이상의 물질들이 혼합된 단일층일 수 있다. 또 다른 선택으로, 고 유전막(135)은 상기 그룹 중에서 선택된 어느 하나 또는 그 이상의 물질들로 각각 이루어진 복합층일 수 있다. 고유전막(135)의 밴드 갭은 실리콘 산화막의 밴드갭에 비하여 작을 수 있다.
고유전막(135)은 CVD 또는 ALD법을 이용하여 형성할 수 있으며, 그 두께는 30Å 내지 500Å의 범위일 수 있다. 그러나, 이러한 고유전막(135)의 형성방법, 층상 구조, 및 재료는 예시적이며, 본 발명은 반드시 이에 한정되는 것은 아니다.
예를 들어, 고 유전막(135)을 형성하기 위한 ALD 공정은 다음과 같은 방법으로 수행될 수 있다. 예를 들어, 하프늄 산화막과 알루미늄 산화막의 이중막으로 고 유전막(135)을 형성하는 경우에는, 1) 하프늄 증착 2) 질소 가스 퍼지(purge) 3) 오존 가스 산화 4) 질소 가스 퍼지 5) 알루미늄 증착 6) 질소 가스 퍼지 7) 오존 가스 산화 8) 질소 가스 퍼지의 공정순서로 수행된다. 보다 구체적으로, ALD 챔버 내부로 하프늄 소스 가스를 주입시켜 웨이퍼 상에 하프늄을 증착한 후, 질소 가 스를 주입시켜 증착되지 않은 하프늄 소스 가스를 퍼지한다. 이어서, 챔버 내부로 오존 가스를 주입시켜 웨이퍼 상부에 증착된 하프늄층을 산화시켜 하프늄 산화막을 형성한 후, 질소 가스를 다시 주입시켜 반응되지 않은 오존 가스를 퍼지한다. 이어서, 챔버 내부로 알루미늄 소스 가스를 주입시켜 하프늄 산화막의 상부에 알루미늄을 증착한 후, 질소 가스를 주입시켜 증착되지 않은 알루미늄 소스 가스를 퍼지한다. 이어서, 챔버 내부로 오존 가스를 주입시켜 웨이퍼 상부에 증착된 알루미늄층을 산화시켜 알루미늄 산화막을 형성한 후, 질소 가스를 다시 주입시켜 반응되지 않은 오존 가스를 퍼지한다. ALD 챔버의 공정온도는 200℃ 내지 400℃일 수 있고, 챔버 압력은 10 내지 100 Torr일 수 있다.
ALD공정을 위한 소스 가스는 고유전막(135)을 형성하는 금속 물질이 포함된 금속 전구체(metal precursor)를 사용할 수 있다. 예시적인 전구체로서, 알루미늄은 Al2O3, Al(CH3)3·H2O, 하프늄은 HfO2, HfCl4·H2O, 지르코늄은 ZrO2, ZrCl4·H2O, 탄탈륨은 TaO2, TaCl5·H2O, 및 티타늄은 TiO2, TiCl4·H2O일 수 있다.
또한, 고유전막(135)의 치밀화 및 부족한 산소를 보충하기 위하여 열처리를 선택적으로 수행할 수 있다. 열처리는 퍼니스(furnace) 방식, RTP(Rapid Temperature Process) 또는 RTA(Rapid Temperature Anneal) 중 어느 하나 또는 이들 조합을 이용하여 수행할 수 있다. 또한, 열처리는 오존(O3), 아르곤(Ar), 질소(N2) 또는 산소(O2)가 포함된 분위기에서 실시할 수 있다. 이러한 열처리는 100℃ 내지 400℃의 온도 범위 내에서 100W 내지 1000W의 파워로 10초 내지 60초 동안 실시할 수 있다. 그러나, 이는 예시적이며, 본 발명은 반드시 이에 한정되는 것은 아니다.
제어 게이트 전극(150)은 전극간 절연층(140) 상에 형성될 수 있다. 제어 게이트 전극(150)은 CVD법을 이용하여 형성할 수 있다. 제어 게이트 전극(150)은 폴리실리콘막 또는 금속막을 포함할 수 있다. 바람직하게는 제어 게이트 전극(150)은 그 일함수가 4 eV 이상인 금속막을 포함할 수 있으며, 이러한 금속막은 티타늄(Ti), 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 탄탈륨(Ta), 텅스텐(W), 텅스텐 질화막(WN), 하프늄(Hf), 니오븀(Nb), 몰리브덴(Mo), 이산화루테늄(RuO2), 몰리브덴 질화막(Mo2N), 이리듐(Ir), 백금(Pt), 코발트(Co), 크롬(Cr), 일산화루테늄(RuO), 티타늄 알루미나이드(Ti3Al), 질화티타늄 알루미나이드(Ti2AlN), 팔라듐(Pd), 텅스텐 질화막(WNx), 텅스텐 실리사이드(WSi) 및 니켈 실리사이드(NiSi) 중 어느 하나 또는 이들의 조합을 포함할 수 있다. 제어 게이트 전극(150)의 두께는 500Å 내지 2000Å일 수 있다. 그러나, 상술한 제어 게이트 전극(150)의 형성방법, 층상 구조, 및 재료는 예시적이며, 본 발명은 반드시 이에 한정되는 것은 아니다.
이하에서는 다양한 계면층들을 적용한 비휘발성 메모리 소자들의 특성을 비교 설명한다.
도 6 및 도 7은 다양한 계면층들을 적용한 비휘발성 메모리 소자들의 HTS(hot temperature stress) 특성을 보여주는 그래프들이다. HTS는 고온 열 처리 전/후의 전하량의 변화를 문턱 전압(Vth)의 천이로 측정하여 소자의 특성을 평가하는 방법으로 문턱 전압의 천이는 고온 열 처리에 의해 소실되는 전하량을 나타내는 것으로 그 값이 적을수록 소자의 특성이 좋음을 나타내는 것이다.
도 6 및 도 7에서, 계면층으로 실리콘 산화막(MTO), 플라즈마 질화(plasma nitridation) 처리 된 실리콘 산화막(MTO+PN), 급속 열질화(rapid thermal nitridation) 처리 된 실리콘 산화막(MTO+RTN) 및 실리콘 질화막(SIN)이 비교되었다. 도 6은 비휘발성 메모리 소자들에 대해서 기록/소거 동작을 수행하지 않고(0 사이클) 200℃에서 2시간 베이크 후 기록 상태에서 전하 손실로 인한 문턱 전압(Vth)의 천이를 측정한 것이고, 도 7은 기록/소거 동작을 1200 사이클 동안 반복한 후 200℃에서 2시간 베이크 후 기록 상태에서 전하 손실로 인한 문턱 전압(Vth)의 천이를 측정한 것이다.
도 6 및 도 7에 도시된 바와 같이, 플라즈마 질화 처리 된 실리콘 산화막(MTO+PN) 및 급속 열질화 처리 된 실리콘 산화막(MTO+RTN), 즉 실리콘 산화질화막은 실리콘 산화막(MTO)보다 기록/소거 사이클의 반복 여부에 크게 상관 없이 문턱 전압(Vth)의 변화가 작은 것을 알 수 있다. 나아가, 도 6에 도시된 바와 같이, 실리콘 산화 질화막의 문턱 전압(Vth)의 변화는 실리콘 질화막(SIN)보다 작은 것을 알 수 있다.
따라서, 계면층으로 실리콘 산화질화막을 사용한 경우가 실리콘 산화막 또는 실리콘 질화막을 사용하는 경우에 비해 비휘발성 메모리 소자의 신뢰성 개선에 유리하다는 것을 알 수 있다. 즉, 계면층으로 사용되는 실리콘 산화질화막에 포함된 질소 함유량은 일정 범위를 갖는 것이 좋다는 것을 알 수 있다.
도 8은 다양한 조건으로 형성된 계면층들에 대한 XPS(X-ray photoelectron spectroscopy) 분석 결과이다. 도 8에서, 실리콘 산화막(MTO), 플라즈마 질화 처리된 실리콘 산화막(MTO+PN) 및 급속 열질화 처리된 실리콘 산화막(MTO+RTN)은 실리콘 기판 상에 약 25 Å두께로 성장되었다.
도 8에 도시된 바와 같이, 플라즈마 질화 처리된 실리콘 산화막(MTO+PN) 및 급속 열질화 처리된 실리콘 산화막(MTO+RTN)은 실리콘 산화질화막(SiOxNy)의 결합 에너지를 보이는 것을 알 수 있다. 표 1은 실리콘 산화막(MTO), 플라즈마 질화 처리된 실리콘 산화막(MTO+PN) 및 급속 열질화 처리된 실리콘 산화막(MTO+RTN)에 대해 도 8의 XPS 결과로부터 얻어진 조성 분석 결과를 보여준다.
샘플 조성 (atom %)
Si C N O
MTO 30.7 4.3 65
MTO+PN 35 3.3 14.6 47.2
MTO+RTN 37.5 5.1 28.1 29.3
표 1을 참조하면, 플라즈마 질화 처리된 실리콘 산화막(MTO+PN)의 질소 함량은 약 15%이고, 급속 열질화 처리된 실리콘 산화막(MTO+RTN)의 질소 함량은 약 28%인 것을 알 수 있다. 따라서, 이러한 결과로부터, HTS 특성을 개선시키기 위해서는 실리콘 산화질화막 내의 질소 함량은 50% 이내, 바람직하게는 약 5 ~ 35% 범위라는 것을 추정할 수 있다.
도 9는 다양한 계면층들을 적용한 비휘발성 메모리 소자들의 누설 전류 특성을 보여주는 그래프이다. 도 9에서, 계면층으로는 실리콘 산화막(MTO), 플라즈마 질화 처리된 실리콘 산화막(MTO+PN) 및 급속 열질화 처리된 실리콘 산화막(MTO+RTN)이 비교되었고, 고유전막으로는 알루미늄 산화막이 이용되었다. 누설전류는 제어 게이트 전극 및 반도체 기판 사이에서 측정되었다.
도 9를 참조하면, 누설 전류는 실리콘 산화막(MTO), 플라즈마 질화 처리된 실리콘 산화막(MTO+PN), 급속 열질화 처리된 실리콘 산화막(MTO+RTN) 순으로 감소하였다. 따라서, 계면층으로 실리콘 산화질화막을 사용한 경우가 실리콘 산화막을 사용한 경우보다 누설전류를 감소시킬 수 있다는 것을 알 수 있다.
도 2는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자(100a)의 단면도이다. 비휘발성 메모리 소자(100a)는 도 1의 비휘발성 메모리 소자(100)를 변형한 것이고, 따라서 두 실시예들에서 중복된 설명은 생략된다.
도 2를 참조하면, 전극간 절연층(140a)은 계면층(130) 및 고유전막(135) 외에, 제 1 보조 계면층(127) 및 제 2 보조 계면층(132)을 더 포함할 수 있다. 제 1 보조 계면층(127)은 전하 저장층(125) 및 계면층(130) 사이에 개재될 수 있고, 제 2 보조 계면층(132)은 계면층(130) 및 고유전막(135) 사이에 개재될 수 있다.
제 1 및 제 2 보조 계면층들(127, 132)은 계면층(130)에 부가하여 고유전막(135) 및 전하 저장층(125) 사이의 반응을 막아주는 역할을 할 수 있다. 예를 들어, 제 1 및 제 2 보조 계면층들(127, 132)은 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
이 실시예의 변형으로, 제 1 보조 계면층(127) 및 제 2 보조 계면층(132) 가운데 어느 하나가 생략되는 것도 가능하다.
도 3은 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 소자(100b)의 단면도이다. 비휘발성 메모리 소자(100b)는 도 1의 비휘발성 메모리 소자(100)를 변형한 것이고, 따라서 두 실시예들에서 중복된 설명은 생략된다.
도 3을 참조하면, 전하 저장층(125b)은 절연층(122) 내의 도전성 미소 입자들(124)을 포함할 수 있다. 미소 입자들(124)은 금속 또는 반도체, 예컨대 실리콘 또는 게르마늄으로 구성될 수 있고, 전하 저장 또는 전하 트랩층으로 이용될 수 있다. 예를 들어, 미소 입자들(124)은 나노크리스탈들(nanocrystals) 또는 양자 도트들(quantum dots)을 포함할 수 있다. 나노크리스탈들 또는 양자 도트들은 절연층(122) 내에 적절한 개수로 분포될 수 있으며, 그 각각이 전하 저장 또는 전하 트랩 사이트로 이용될 수 있다. 이러한 점에서, 비휘발성 메모리 소자(100b)는 전하 저장층(125b)의 국부적인 전하 저장을 이용하여 멀티 비트로 동작할 수도 있다.
미소 입자들(124)은 도전체이기 때문에, 계면층(130)이 없는 경우 고유전막(135)과 반응할 수 있다. 따라서, 계면층(130)은 폴리실리콘막으로 구성된 전하 저장층(도 1의 125)의 경우뿐만 아니라, 도전성 미소 입자들(124)로 구성된 전하 저장층(125b)의 경우에도 필요할 수 있다.
절연층(122)은 적절하게 선택될 수 있고, 예컨대 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다. 절연층(122)이 실리콘 산화질화막을 포함하는 경우에도, 절연층(122)의 표면 부분에 미소 입자들(124)이 노출될 수 있기 때문에, 전하 저장층(125b) 상에 계면층(130)이 구비되는 것이 바람직하다. 전술한 절연층(122) 및 미소 입자들(124)에 대한 물질은 예시적이고, 따라서 본 발명은 이러한 범위에 제한되지 않는다.
선택적으로, 도 2에 도시된 바와 같이, 제 1 보조 계면층(127) 및/또는 제 2 보조 계면층(132)이 전극간 절연층(140)에 더 구비될 수도 있다.
전술한 본 발명의 실시예들에 따른 비휘발성 메모리 소자들(100, 100a, 100b)은 플래시 메모리뿐만 아니라 EPROM, EPROM 등에도 적용될 수 있다. 또한, 비휘발성 메모리 소자들(100, 100a, 100b)은 70nm급 이하의 플래시 메모리의 제조 공정시 SA-STI(Self Aligned-Shallow Trench Isolation) 공정 또는 SAP(Self Aligned Ply) 공정을 적용하여 형성할 수도 있다. 이하에서는 도 4 및 도 5를 참조하여, 낸드 구조의 플래시 메모리를 예시적으로 설명한다.
도 4는 본 발명의 부가적인 실시예에 따른 낸드 구조의 플래시 메모리(200)의 단면도이다. 도 4는 플래시 메모리(200)의 워드 라인 방향의 단면을 나타낼 수 있다. 도 4의 플래시 메모리(200)의 비트 라인 방향의 단면은 도 1 내지 도 3과 유사할 수 있다.
도 4를 참조하면, 복수의 소자분리막들(207)은 반도체 기판(205) 내에 활성 영역(208)을 한정할 수 있다. 예를 들어, 소자분리막들(207)은 STI 타입으로 형성될 수 있다. 터널링 절연층(220)은 활성 영역(208) 상에 형성될 수 있고, 전하 저장층(225)은 터널링 절연층(220) 상에 형성될 수 있다. 터널링 절연층(220)에 대한 설명은 도 1의 터널링 절연층(120)에 대한 설명을 참조할 수 있고, 전하 저장층(225)에 대한 설명은 도 1 내지 도 3의 전하 저장층들(125, 125b)을 참조할 수 있다.
이 실시예에서, 전하 저장층(225)은 그 단면적을 크게 하기 위해서 소자분리막들(207) 방향으로 돌출될 수 있다. 예를 들어, 전하 저장층(225)을 형성하기 전에, 소자 분리막들(207)의 측벽을 리세스 시킴으로써, 전하 저장층(225)의 폭을 넓힐 수 있다.
전하 저장층(225)의 상부면과 소자분리막들(207)의 상부면은 동일한 높이로 배치될 수 있다. 예를 들어, 전하 저장층(225)을 소자분리막들(207) 사이에 채우고, 소자분리막들(207)의 상부면에 맞추어 전하 저장층(225)을 평탄화할 수 있다. 이에 따라, 전극간 절연층(240)은 소자분리막들(207) 및 전하 저장층(225)의 상부면 상에 평면형(planar type)으로 신장되도록 제공될 수 있다. 전극간 절연층(240)은 계면층(230) 및 고유전막(235)을 포함할 수 있고, 그 상세한 설명은 도 1의 전극간 절연층(140)을 참조할 수 있다. 선택적으로, 전극간 절연층(240)은 도 2에 도시된 바와 같이, 제 1 보조 계면층(127) 및/또는 제 2 보조 계면층(132)을 더 포함할 수도 있다.
제어 게이트 전극(250)은 전극간 절연층(140) 상에 평면형으로 제공될 수 있다. 제어 게이트 전극(250)에 대한 상세한 설명은 도 1의 제어 게이트 전극(150)을 참조할 수 있다.
도 5는 본 발명의 더 부가적인 실시예에 따른 낸드 플래시 메모리(200a)의 단면도이다. 플래시 메모리(200a)는 도 4의 플래시 메모리(200)에서 일부 구성을 변형한 것이고, 따라서 두 실시예들에서 중복된 설명은 생략한다.
도 5를 참조하면, 전하 저장층(225c)의 상부면은 소자분리막들(207)의 상부면보다 상향 돌출될 수 있다. 이에 따라, 전하 저장층(225c)의 측벽 상부가 소자분리막들(207)로부터 노출될 수 있다. 따라서, 전극간 절연층(240c)은 소자분리막들(207) 및 전하 저장층(225c) 상에 굴곡지게 형성될 수 있다. 즉, 전극간 절연층(240c)은 전하 저장층(225c)의 상부면 뿐만 아니라 그 측벽 상부도 덮을 수 있다. 이에 따라, 전하 저장층(225c)과 접촉되는 전극간 절연층(240c)의 면적이 늘어날 수 있고, 그 결과 커플링 비가 커질 수 있다. 제어 게이트 전극(250)은 전극간 절연층(240c) 상에 제공될 수 있다.
한편, 전하 저장층(225c)은 도 4에 도시된 전하 저장층(225)과 같이 그 폭을 키우기 위해서 소자분리막들(207) 방향으로 돌출될 수도 있다.
이상에서 본 발명의 실시예에 대하여 상세히 설명하였지만, 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 단면도이고;
도 2는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 단면도이고;
도 3은 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 소자의 단면도이고;
도 4는 본 발명의 부가적인 실시예에 따른 낸드 플래시 메모리의 단면도이고;
도 5는 본 발명의 더 부가적인 실시예에 따른 낸드 플래시 메모리의 단면도이고;
도 6 및 도 7은 다양한 계면층들을 적용한 비휘발성 메모리 소자들의 HTS 특성을 보여주는 그래프들이고;
도 8은 다양한 조건으로 형성된 계면층들에 대한 XPS 분석 결과이고;
도 9는 다양한 계면층들을 적용한 비휘발성 메모리 소자들의 누설 전류 특성을 보여주는 그래프이다.
※ 도면의 주요 부분에 대한 부호의 설명 ※
105, 205...반도체 기판 207..소자분리막
208...활성영역
110...소오스 영역 115...드레인 영역
120, 220...터널링 절연층 125, 125b...전하 저장층
140, 140a, 240...전극간 절연층 130, 230...계면층
135, 235...고유전막 150, 250...제어 게이트 전극

Claims (20)

  1. 반도체 기판;
    상기 반도체 기판 상의 터널링 절연층;
    상기 터널링 절연층 상의 전하 저장층;
    상기 전하 저장층 상의 전극간 절연층;
    상기 전극간 절연층 상의 제어 게이트 전극을 포함하되,
    상기 전극간 절연층은 실리콘 질화막보다 유전율이 높은 고유전막 및 상기 전하 저장층 및 상기 고유전막 사이의 계면층을 포함하고,
    상기 계면층은 실리콘 산화질화막(silicon oxynitride)을 포함하고,
    상기 실리콘 산화질화막 내에서 질소의 원자 퍼센트는 5 ~ 35%인 것을 특징으로 하는 비휘발성 메모리 소자.
  2. 제 1 항에 있어서, 상기 반도체 기판 내에 활성 영역을 한정하는 복수의 소자분리막들을 더 포함하고,
    상기 터널링 절연층은 상기 활성 영역 상에 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
  3. 제 2 항에 있어서, 상기 전하 저장층은 상기 복수의 소자분리막들 사이에 한정되고, 상기 소자분리막의 상부면과 상기 전하 저장층의 상부면은 동일한 높이에 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
  4. 제 3 항에 있어서, 상기 전극간 절연층은 상기 소자분리막 및 상기 전하 저장층 상에 평면형으로 신장된 것을 특징으로 하는 비휘발성 메모리 소자.
  5. 제 2 항에 있어서, 상기 전하 저장층의 상부면은 상기 복수의 소자분리막의 상부면보다 상향 돌출되고,
    상기 전극간 절연층은 상기 소자분리막 및 상기 전하 저장층 상에 굴곡지게 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
  6. 삭제
  7. 제 1 항에 있어서, 상기 전극간 절연층은 상기 전하 저장층 및 상기 계면층 사이에 제 1 보조 계면층을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  8. 제 1 항에 있어서, 상기 전극간 절연층은 상기 계면층 및 상기 고유전막 사이에 제 2 보조 계면층을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  9. 제 1 항에 있어서, 상기 전극간 절연층은,
    상기 전하 저장층 및 상기 계면층 사이에 제 1 보조 계면층; 및
    상기 계면층 및 상기 고유전막 사이에 제 2 보조 계면층을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  10. 제 9 항에 있어서, 상기 제 1 보조 계면층 및 상기 제 2 보조 계면층은 실리콘 산화막 또는 실리콘 질화막인 것을 특징으로 하는 비휘발성 메모리 소자.
  11. 제 1 항에 있어서, 상기 제어 게이트 전극은 그 일함수가 4.0 eV 이상인 금속막을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
KR1020070134450A 2007-12-20 2007-12-20 비휘발성 메모리 소자 KR101347286B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020070134450A KR101347286B1 (ko) 2007-12-20 2007-12-20 비휘발성 메모리 소자
US12/235,689 US7800162B2 (en) 2007-12-20 2008-09-23 Nonvolatile memory device and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070134450A KR101347286B1 (ko) 2007-12-20 2007-12-20 비휘발성 메모리 소자

Publications (2)

Publication Number Publication Date
KR20090066764A KR20090066764A (ko) 2009-06-24
KR101347286B1 true KR101347286B1 (ko) 2014-01-03

Family

ID=40787559

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070134450A KR101347286B1 (ko) 2007-12-20 2007-12-20 비휘발성 메모리 소자

Country Status (2)

Country Link
US (1) US7800162B2 (ko)
KR (1) KR101347286B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230032233A (ko) 2021-08-30 2023-03-07 광운대학교 산학협력단 기능화된 육방정계 질화 붕소 기반의 전하 저장층을 가지는 메모리 소자

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100648859B1 (ko) * 2005-06-07 2006-11-24 주식회사 하이닉스반도체 반도체 소자 제조 방법
KR100998417B1 (ko) * 2007-08-20 2010-12-03 주식회사 하이닉스반도체 반도체 메모리 소자의 유전체막 형성 방법
US8288811B2 (en) 2010-03-22 2012-10-16 Micron Technology, Inc. Fortification of charge-storing material in high-K dielectric environments and resulting apparatuses
KR20120027708A (ko) * 2010-09-13 2012-03-22 삼성모바일디스플레이주식회사 Ｘ-선 검출기 패널
KR20150113634A (ko) 2014-03-31 2015-10-08 삼성전자주식회사 터널 절연막 구조물, 그 제조 방법 및 이를 포함하는 수직형 메모리 장치
JP6875188B2 (ja) * 2017-04-25 2021-05-19 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100597642B1 (ko) 2004-07-30 2006-07-05 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조방법
US20070134867A1 (en) 2005-12-14 2007-06-14 Freescale Semiconductor, Inc. Floating gate non-volatile memory and method thereof
US20070281426A1 (en) 2003-06-06 2007-12-06 Chih-Hsin Wang Method and apparatus transporting charges in semiconductor device and semiconductor memory device

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7122415B2 (en) 2002-09-12 2006-10-17 Promos Technologies, Inc. Atomic layer deposition of interpoly oxides in a non-volatile memory device
JP2005197363A (ja) 2004-01-05 2005-07-21 Toshiba Corp 不揮発性半導体メモリセル及びその製造方法
JP2006310662A (ja) 2005-04-28 2006-11-09 Toshiba Corp 不揮発性半導体メモリ装置
US7498222B1 (en) * 2006-03-09 2009-03-03 Advanced Micro Devices, Inc. Enhanced etching of a high dielectric constant layer
JP4909708B2 (ja) * 2006-03-31 2012-04-04 株式会社東芝 半導体装置およびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070281426A1 (en) 2003-06-06 2007-12-06 Chih-Hsin Wang Method and apparatus transporting charges in semiconductor device and semiconductor memory device
US20070281425A1 (en) 2003-06-06 2007-12-06 Chih-Hsin Wang Method and apparatus transporting charges in semiconductor device and semiconductor memory device
KR100597642B1 (ko) 2004-07-30 2006-07-05 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조방법
US20070134867A1 (en) 2005-12-14 2007-06-14 Freescale Semiconductor, Inc. Floating gate non-volatile memory and method thereof

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230032233A (ko) 2021-08-30 2023-03-07 광운대학교 산학협력단 기능화된 육방정계 질화 붕소 기반의 전하 저장층을 가지는 메모리 소자

Also Published As

Publication number Publication date
US7800162B2 (en) 2010-09-21
US20090159955A1 (en) 2009-06-25
KR20090066764A (ko) 2009-06-24

Similar Documents

Publication Publication Date Title
US7741170B2 (en) Dielectric structure in nonvolatile memory device and method for fabricating the same
US7550801B2 (en) Nonvolatile semiconductor memory device
KR101347286B1 (ko) 비휘발성 메모리 소자
US6674138B1 (en) Use of high-k dielectric materials in modified ONO structure for semiconductor devices
US6642573B1 (en) Use of high-K dielectric material in modified ONO structure for semiconductor devices
US8258571B2 (en) MOS semiconductor memory device having charge storage region formed from stack of insulating films
KR0172012B1 (ko) 반도체 비휘발성 메모리 셀
US7737488B2 (en) Blocking dielectric engineered charge trapping memory cell with high speed erase
US7323422B2 (en) Dielectric layers and methods of forming the same
US8482053B2 (en) Nonvolatile semiconductor memory device with high-K insulating film
KR20090052682A (ko) 비휘발성 메모리 소자 및 이를 포함하는 카드 및 시스템
US20090261404A1 (en) Non-volatile Memory Device
US7510931B2 (en) Method of fabricating a nonvolatile memory device
JP5361294B2 (ja) 不揮発性半導体記憶装置
EP1928014A2 (en) Charge trap layer for a charge trap semiconductor memory device and method of manufacturing the same
JP2008166813A (ja) 非揮発性メモリ素子及びその製造方法
KR101153310B1 (ko) Ｍｏｓ형 반도체 메모리 장치의 제조 방법 및 플라즈마 ｃｖｄ 장치
US20080096340A1 (en) Method of fabricating a nonvolatile memory device
US20110045647A1 (en) Methods of forming non-volatile memory devices
KR100945923B1 (ko) 전하트랩층을 갖는 불휘발성 메모리소자 및 그 제조방법
KR20080006270A (ko) 불휘발성 메모리 장치의 제조방법
KR101151153B1 (ko) 플래시 메모리 소자의 제조방법
KR100615098B1 (ko) 부유게이트형 비휘발성 메모리 셀
KR20100018751A (ko) 플래시 메모리 소자의 제조방법
KR101327500B1 (ko) 다층 터널 절연막을 포함하는 플래시 메모리 소자 및 그제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant