KR20090052682A - 비휘발성 메모리 소자 및 이를 포함하는 카드 및 시스템 - Google Patents
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Abstract
본 발명은 높은 커플링 비율을 확보하면서 동시에 누설 전류를 방지할 수 있고, 이에 따라 소자의 신뢰성을 향상시킬 수 있는 비휘발성 메모리 소자 및 이를 포함하는 메모리 카드 및 시스템을 제공한다. 본 발명의 비휘발성 메모리 소자는, 소오스/드레인 영역 및 소오스/드레인 영역들 사이의 채널 영역을 포함하는 기판; 기판의 채널 영역 상에 형성된 터널링 절연층; 터널링 절연층 상에 형성된 전하 저장층; 전하 저장층 상에 형성되고, 제1 두께를 가지는 제1 산화층, 고유전율(high-k) 유전체층, 및 제1 두께와 다른 제2 두께를 가지는 제2 산화층이 순차적으로 적층된 스택을 포함하는 블로킹 절연층; 블로킹 절연층 상에 형성된 컨트롤 게이트를 포함한다.
비휘발성 메모리, 고유전율, IPD(inter-poly dielectric), 산화층 두께
Description
본 발명은 비휘발성 메모리 소자, 비휘발성 메모리 소자를 포함하는 메모리 카드 및 시스템에 관한 것으로서, 더욱 상세하게는, 높은 커플링 비율을 확보하면서 동시에 누설 전류를 방지할 수 있는 비휘발성 메모리 소자, 비휘발성 메모리 소자를 포함하는 카드 및 시스템에 관한 것이다.
반도체 메모리 장치 중 비휘발성 메모리 장치는 전원 공급이 차단되더라도 저장된 데이터가 소멸되지 않고 보존되는 메모리 장치이다. 최근, 휴대용 멀티미디어 재생 장치, 디지털 카메라, PDA 등의 소형 휴대용 전자 제품들의 수요가 증대됨에 따라, 이에 적용되는 비휘발성 메모리 소자의 대용량화와 고집적화가 급속히 진행되고 있다. 이러한 비휘발성 메모리제품은 PROM(Programmable ROM), EPROM(Erasable and Programmable ROM), EEPROM(Electrically EPROM)으로 분류가능하며, 대표적인 메모리 장치로는 플래시 메모리 장치가 있다.
플래시 메모리는 블록단위로 소거 동작과 재기록 동작이 수행되는 특징이 있으며, 고집적이 가능하고 데이터 보전성이 우수하기 때문에 시스템 내에서 메인 메 모리로서 대체가 가능할 뿐만 아니라 통상의 DRAM 인터페이스에 적용이 가능하다. 또한 플래시 메모리는 고집적화와 대용량화가 가능하고 제조 원가가 저렴하므로 기존의 하드디스크와 같은 보조 저장장치를 대체할 수 있다.
일반적인 플래시 메모리를 구성하는 셀 트랜지스터는 반도체 기판상에 형성된 터널링 절연층, 플로팅 게이트(floating gate)와 같은 전하 저장층, 블로킹 절연층(blocking layer) 및 컨트롤 게이트(control gate)가 순차적으로 적층되어 있다. 플래시 메모리의 동작은 쓰기(writing) 동작은 핫전자 주입(hot electron injection)에 의하여 수행되고, 소거(erasing) 동작은 F-N 터널링에 의하여 수행된다.
플래시 메모리의 셀 특성은 터널링 절연층의 두께, 전하 저장층과 반도체 기판의 접촉면적, 전하 저장층과 컨트롤 게이트의 접촉 면적, 또는 블로킹 절연층의 두께에 따라서 달라지게 된다. 플래시 메모리 셀의 주요한 특성은 프로그램(program) 속도, 소거(erase) 속도, 프로그램 셀의 분포, 및 소거 셀의 분포이다. 또한, 플래시 메모리 셀의 신뢰성과 관련한 특성으로는 프로그램/소거 반복특성(endurance)과 데이터 저장 특성(data retention) 등이 있다.
일반적으로 프로그램 속도 및 소거 속도는 반도체 기판과 전하 저장층의 캐패시턴스(Ctunnel), 전하 저장층과 컨트롤 게이트의 캐패시턴스(Cinter-gate)의 비율로 결정되며, 일반적으로 커플링 비율율과 비례한다(수학식 1 참조).
일정한 동작 전압에서 높은 프로그램 및 소거 속도를 얻으려면 커플링 비율율이 높아야 하며, 따라서, Ctunnel을 작게 하거나 을 Cblock를 크게 할 필요가 있다.
특히, 최근의 플래시 메모리의 고집적화에 의한 디자인 룰의 감소에 의하여, 인접한 전하 저장층 사이의 원하지 않는 커플링 간섭(coupling interference)이 증대된다. 이러한 커플링 간섭을 감소하기 위하여, 전하 저장층의 높이를 낮추어 인접한 전하 저장층 사이의 서로 마주보는 면적(즉, 오버랩 면적)을 줄이는 방법이 있다. 그러나, 이와 같이 전하 저장층의 높이를 줄이면, 블로킹 절연층의 캐패시턴스(Cblock)가 감소하여 컨트롤 게이트에 대한 전하 저장층의 전압 전달 성능인 커플링 비율율이 저하되고, 결과적으로 플래시 메모리의 프로그램/소거(program/erase) 동작 속도가 느려지는 문제점이 발생한다.
이러한 문제점을 극복하기 위하여, 블로킹 절연층을 예를 들어 산화층-질화층-산화층(oxide-nitride-oxide, 이하 ONO라고 한다)과 같은 복합층인 IPD층(inter-poly dielectric layer)으로 형성하여, 등가 산화층 두께(equivalent oxide thickness, EOT)를 감소하는 방법이 제안되었다. 이러한 IPD층은 물리적인 두께는 얇으나 높은 유전율을 가지므로 산화층으로 환산한 두께인 등가 산화층 두께가 두꺼운 층이 된다. 이와 같이, 블로킹 절연층의 두께를 줄이면 블로킹 절연층의 캐패시턴스(Cblock)가 커져 커플링 비율을 향상시킬 수 있으나, 플래시 메모리 소자는 DRAM과는 달리 높은 바이어스 전압을 사용하므로 누설전류가 증가될 우려가 있으며, 결과적으로 프로그램/소거 반복 특성(endurance) 및 데이터 저장 특성(data retention)이 열화되어 소자의 신뢰성을 확보하기가 어렵다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 높은 커플링 비율을 확보하면서 동시에 누설 전류를 방지할 수 있고, 이에 따라 소자의 신뢰성을 향상시킬 수 있는 비휘발성 메모리 소자를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 높은 커플링 비율을 확보하면서 동시에 누설 전류를 방지할 수 있고, 이에 따라 소자의 신뢰성을 향상시킬 수 있는 비휘발성 메모리 소자를 포함하는 카드 및 시스템을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 비휘발성 메모리 소자는, 소오스/드레인 영역 및 상기 소오스/드레인 영역들 사이의 채널 영역을 포함하는 기판; 상기 기판의 상기 채널 영역 상에 형성된 터널링 절연층; 상기 터널링 절연층 상에 형성된 전하 저장층; 상기 전하 저장층 상에 형성되고, 제1 두께를 가지는 제1 산화층, 고유전율(high-k) 유전체층, 및 상기 제1 두께와 다른 제2 두께를 가지는 제2 산화층이 순차적으로 적층된 스택(stack)을 포함하는 블로킹 절연층(blocking insulation layer); 상기 블로킹 절연층 상에 형성된 컨트롤 게이트를 포함한다.
본 발명의 일부 실시예들에 있어서, 상기 제1 두께는 상기 제2 두께에 비하여 큰 두께일 수 있다. 또는 상기 제1 두께는 상기 제2 두께의 1.0 배의 두께이거나 또는 이보다 큰 두께일 수 있다. 상기 제1 두께는 25Å 내지 80Å의 범위일 수 있고, 상기 제2 두께는 25Å 내지 80Å의 범위일 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 고유전율 유전체층은 상기 제1 및 제2 산화층 보다 유전상수가 높은 유전체를 포함할 수 있다. 또한, 상기 고유전율 유전체층은 유전상수가 8 또는 그 이상인 유전체를 포함할 수 있다. 또한, 상기 고유전율 유전체층은 알루미늄 산화막(Al2O3), 이트륨 산화막(Y2O3), 지르코늄 실리콘 산화막(ZrSixOy), 하프늄 실리콘 산화막(HfSixOy), 란탄 산화막(La2O3), 지르코늄 산화막(ZrO2), 하프늄 산화막(HfO2), 탄탈륨 산화막 (Ta2O3), 프라세오디뮴 산화막(Pr2O3), 및 티타늄 산화막(TiO2)으로 이루어진 그룹 중에서 선택된 어느 하나의 물질을 포함하는 단일층일 수 있다. 또는, 상기 고유전율 유전체층은 상기 그룹 중에서 선택된 둘 또는 그 이상의 물질들이 혼합된 단일층일 수 있다. 또는, 상기 고유전율 유전체층은 상기 그룹 중에서 선택된 어느 하나 또는 그 이상의 물질들로 각각 이루어진 복수의 층들이 적층된 복합층일 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 고유전율 유전체층의 밴드 갭은 실리콘 산화물의 밴드갭에 비하여 작을 수 있다. 또한, 상기 고유전율 유전체층은 30Å 내지 100Å의 범위의 두께를 가질 수 있다.
본 발명의 일부 실시예들에 있어서, 터널링 절연층은 실리콘 산화막(SiO2), 실리콘 질화막(Si3N4), 실리콘 산질화막(SiON), 하프늄 산화막(HfO2), 하프늄 실리콘 산화막(HfSixOy), 알루미늄 산화막(Al2O3), 및 지르코늄 산화막(ZrO2) 중 어느 하 나 또는 이들의 조합을 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 전하 저장층은 플로팅 게이트(floating gate) 또는 전하 트랩층(charge trap layer)일 수 있다. 상기 전하 저장층이 플로팅 게이트인 경우에는, 상기 플로팅 게이트는 폴리실리콘을 포함할 수 있다. 상기 전하 저장층이 전하 트랩층인 경우에는, 상기 전하 트랩층은 실리콘 산화막(SiO2), 실리콘 질화막(Si3N4), 실리콘 산질화막(SiON), 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO2), 탄탈륨 산화막(Ta2O3), 티타늄 산화막(TiO2), 하프늄 알루미늄 산화막(HfAlxOy), 하프늄 탄탈륨 산화막(HfTaxOy), 하프늄 실리콘 산화막(HfSixOy), 알루미늄 질화막(AlxNy), 및 알루미늄 갈륨 질화막(AlGaN) 중 어느 하나 또는 이들의 조합을 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 컨트롤 게이트는 폴리실리콘, Al, Ru, TaN, TiN, W, WN, HfN 및 텅스텐 실리사이드 중 어느 하나 또는 이들의 조합을 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 기판은 실리콘, 실리콘-온-절연체(silicon-on-insulator), 실리콘-온-사파이어(silicon-on-sapphire), 게르마늄, 실리콘-게르마늄, 및 갈륨-비소(gallium-arsenide) 중 어느 하나를 포함할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 비휘발성 메모리 소자를 포함하는 카드는, 소오스/드레인 영역 및 상기 소오스/드레인 영역들 사이의 채널 영역을 포함하는 기판; 상기 기판의 상기 채널 영역 상에 형성된 터널링 절연층; 상기 터널링 절연층 상에 형성된 전하 저장층; 상기 전하 저장층 상에 형성되고, 제1 두께를 가지는 제1 산화층, 고유전율(high-k) 유전체층, 및 상기 제1 두께와 다른 제2 두께를 가지는 제2 산화층이 순차적으로 적층된 스택(stack)을 포함하는 블로킹 절연층(blocking insulation layer); 상기 블로킹 절연층 상에 형성된 컨트롤 게이트를 포함하는 비휘발성 메모리 소자를 포함하는 메모리, 및 상기 메모리를 제어하고 상기 메모리와 데이터를 주고받는 제어기를 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 비휘발성 메모리 소자를 포함하는 시스템은, 소오스/드레인 영역 및 상기 소오스/드레인 영역들 사이의 채널 영역을 포함하는 기판; 상기 기판의 상기 채널 영역 상에 형성된 터널링 절연층; 상기 터널링 절연층 상에 형성된 전하 저장층; 상기 전하 저장층 상에 형성되고, 제1 두께를 가지는 제1 산화층, 고유전율(high-k) 유전체층, 및 상기 제1 두께와 다른 제2 두께를 가지는 제2 산화층이 순차적으로 적층된 스택(stack)을 포함하는 블로킹 절연층(blocking insulation layer); 상기 블로킹 절연층 상에 형성된 컨트롤 게이트를 포함하는 비휘발성 메모리 소자를 포함하는 메모리, 상기 메모리와 버스를 통해서 통신하는 프로세서, 및 상기 버스와 통신하는 입출력 장치를 포함한다.
본 발명에 따른 비휘발성 메모리 소자는, 고유전율을 가지는 고유전율(high-k) 물질을 이용하여 형성한 블로킹 절연층을 포함하므로, 높은 커플링 비율을 증가 시킬 수 있다. 또한, 커플링 비율이 증가됨에 따라, 메모리 소자의 프로그램 및 소거 속도를 증가시킬 수 있다.특히, 블로킹 절연층 내의 제1 산화층(즉, 하부 산화층)의 두께를 제2 산화층(즉, 상부 산화층)의 두께보다 큰 두께를 가지도록 하여, 높은 커플링 비율의 확보와 동시에 누설 전류를 효과적으로 방지할 수 있다. 본 발명에 따른 비휘발성 메모리 소자는 저전압 동작영역에서 누설전류를 특히 효과적으로 방지할 수 있다. 이러한 누설 전류의 우수한 방지 특성에 따라, 본 발명에 따른 비휘발성 메모리 소자는 우수한 데이터 저장 특성을 가질 수 있으며, 이는 소자의 신뢰성을 향상시킨다.
본 발명에 따른 비휘발성 메모리 소자는, 균일한 전압 스트레스 및 고온 처리 후에도 프로그램 시와 소거 시에 낮은 문턱 전압 변이를 가지므로, 소자안정성이 우수하다. 또한, 프로그램 시와 소거 시 모두 상대적으로 낮은 트랩 밀도를 가지므로 소자의 동작 특성이 우수하다. 또한, 전압 스트레스 인가 시간에 따른 누적 문턱전압 변이가 작으므로, 계속적으로 인가되는 전압에 대하여 소자 안정성이 우수하다. 또한, 프로그램 동작과 소거 동작의 반복 실시한 경우에 CVS 및 HTS에 대하여 낮은 문턱전압 변이를 가지므로 소자 안정성이 우수하다.
따라서, 본 발명에 따른 비휘발성 메모리 소자는, 블로킹 절연층을 얇게 한 경우 발생하는 누설 전류의 문제점을 극복할 수 있으므로, 블로킹 절연층의 물리적인 두께를 줄일 수 있다. 또한, 블로킹 절연층을 실리콘 산화층과 고유전율 유전체층을 적층하여 형성하므로 커플링 비율을 조절하기가 용이한 장점을 가진다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 개재될 수도 있다.
명세서 전체에 걸쳐서 막, 영역, 또는 기판등과 같은 하나의 구성요소가 또 다른 구성요소 "상에" 위치한다고 언급할 때는, 상기 하나의 구성요소가 다른 구성요소에 직접 접촉하거나 중간에 개재되는 구성요소들이 존재할 수 있다고 해석될 수 있다. 또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 소자가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다.
또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사 용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자(100)를 개략적으로 도시한 단면도이다.
도 1을 참조하면, 비휘발성 메모리 소자(100)는 도전성 불순물이 도핑된 활성 영역(12)을 포함하는 기판(10) 상에 복수의 층이 형성된 적층 구조를 포함한다. 상기 적층 구조는 터널링 절연층(20), 전하 저장층(30), 블로킹 절연층(40), 및 컨트롤 게이트(50)이 순서대로 적층되어 형성되어 있다.
기판(10)은 반도체 기판일 수 있으며, 예를 들어 실리콘, 실리콘-온-절연체(silicon-on-insulator), 실리콘-온-사파이어(silicon-on-sapphire), 게르마늄, 실리콘-게르마늄, 및 갈륨-비소(gallium-arsenide) 중 어느 하나를 포함할 수 있다.
불순물 영역(12)은 소오스 또는 드레인(이하 소오스/드레인 이라고 한다) 영역 및 상기 소오스/드레인 영역들 사이의 채널 영역으로 사용될 수 있다. 도시되지는 않았으나, 기판(10)은 STI(shallow trench isolation) 공정에 의해 형성되는 소자분리막과 이온주입 공정으로 형성되는 웰(well) 영역을 포함할 수 있다.
기판(10) 상에는 불순물 영역(12)과 접촉하는 터널링 절연층(20)이 위치한다. 터널링 절연층(20)은 건식 산화방식 또는 습식 산화방식으로 형성할 수 있다. 예를 들어, 습식 산화방식으로 형성하는 경우에는 700℃ 내지 800℃ 범위의 온도에서 습식 산화공정을 진행한 후 약 900℃의 온도에서 질소 분위기로 20분 내지 30분 정도 어닐링을 진행하여 터널링 절연층(20)을 형성한다. 터널링 절연층(20)의 두께는 예를 들어 50Å 내지 500Å 일 수 있다. 또한, 터널링 절연층(20)은 단층구조 또는 서로 다른 에너지 밴드갭을 가지는 복수층 구조로 형성될 수 있으며, 실리콘 산화막(SiO2), 실리콘 질화막(Si3N4), 실리콘 산질화막(SiON), 하프늄 산화막(HfO2), 하프늄 실리콘 산화막(HfSixOy), 알루미늄 산화막(Al2O3), 및 지르코늄 산 화막(ZrO2) 중 어느 하나 또는 이들의 조합을 포함하여 형성할 수 있다. 그러나, 터널링 절연층(20)의 형성방법, 층상 구조, 두께, 및 재료는 예시적이며, 본 발명은 반드시 이에 한정되는 것은 아니다.
터널링 절연층(20) 상에 전하 저장층(30)이 위치한다. 전하 저장층(30)은 플로팅 게이트(floating gate) 또는 전하 트랩층(charge trap layer)일 수 있다. 전하 저장층(30)이 플로팅 게이트인 경우에는, 화학기상증착(Chemical Vapor Deposition, CVD), 예를 들어 SiH4 또는 Si2H6와 PH3 가스를 이용하여 LPCVD(Low Pressure Chemical Vapor Deposition)에 의하여 폴리실리콘을 증착하여 형성할 수 있으며, 그 두께는 예를 들어 500Å 내지 2000Å일 수 있다. 전하 저장층(30)이 전하 트랩층인 경우에는, 실리콘 산화막(SiO2), 실리콘 질화막(Si3N4), 실리콘 산질화막(SiON), 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO2), 탄탈륨 산화막(Ta2O3), 티타늄 산화막(TiO2), 하프늄 알루미늄 산화막(HfAlxOy), 하프늄 탄탈륨 산화막(HfTaxOy), 하프늄 실리콘 산화막(HfSixOy), 알루미늄 질화막(AlxNy), 및 알루미늄 갈륨 질화막(AlGaN) 중 어느 하나 또는 이들의 조합을 포함하는 단일 또는 복합 층으로 형성할 수 있다. 그러나, 상술한 전하 저장층(30)의 형성방법, 층상 구조, 및 재료는 예시적이며, 본 발명은 반드시 이에 한정되는 것은 아니다.
전하 저장층(30) 상에는 블로킹 절연층(40)이 위치한다. 블로킹 절연층(40)은 제1 산화층(42), 고유전율(high-k) 유전체층(44), 및 제2 산화층(46)이 순차적 으로 적층된 스택(stack)을 포함한다.
제1 산화층(42)과 제2 산화층(46)은 동일한 물질 및 내부 구조를 가질 수 있다. 또한, 제1 산화층(42)과 제2 산화층(46)은, 예를 들어, 우수한 내압과 TDDB(Time Dependent Dielectric Breakdown) 특성이 우수한 SiH2Cl2와 H2O 가스를 소스(source) 가스로 이용한 고온 산화에 의하여 형성한 고온산화막(High Temperature Oxide, HTO)일 수 있다. 그러나, 이는 예시적이며, 본 발명은 반드시 이에 한정되는 것은 아니다.
도 1에 도시된 바와 같이, 본 발명에 따른 일실시예에 있어서, 제1 산화층(42)의 제1 두께(t1)는 제2 산화층(46)의 제2 두께(t2)와 다르다. 바람직하게는, 제1 산화층(42)의 제1 두께(t1)는 제2 산화층(46)의 제2 두께(t2)에 비하여 크다. 특히 바람직하게는, 제1 산화층(42)의 제1 두께(t1)는 제2 산화층(46)의 제2 두께(t2)의 1.2 배의 두께이거나 또는 이보다 큰 두께를 가질 수 있다. 또한, 제1 두께(t1)와 제2 두께(t2)는 각각 25Å 내지 75Å의 범위일 수 있다. 이와 같이, 제1 두께(t1)와 제2 두께(t2)의 차이에 따른 비휘발성 메모리 소자의 특성에 대해서는 하기에 상세하게 설명하기로 한다.
제1 산화층(42)과 제2 산화층(46)의 사이에는 고유전율 유전체층(44)이 위치한다. 고유전율 유전체층(44)는 제1 산화층(42)과 제2 산화층(46)에 보다 유전상수가 높은 유전체를 포함할 수 있으며, 특히 유전상수가 8 또는 그 이상인 유전체 를 포함할 수 있다. 또한, 고유전율 유전체층(44)은 알루미늄 산화막(Al2O3), 이트륨 산화막(Y2O3), 지르코늄 실리콘 산화막(ZrSixOy), 하프늄 실리콘 산화막(HfSixOy), 란탄 산화막(La2O3), 지르코늄 산화막(ZrO2), 하프늄 산화막(HfO2), 탄탈륨 산화막 (Ta2O3), 프라세오디뮴 산화막(Pr2O3), 및 티타늄 산화막(TiO2)으로 이루어진 그룹 중에서 선택된 어느 하나의 물질을 포함하는 단일층일 수 있다. 또는, 고유전율 유전체층(44)은 상기 그룹 중에서 선택된 둘 또는 그 이상의 물질들이 혼합된 단일층일 수 있다. 또는, 고유전율 유전체층(44)은 상기 그룹 중에서 선택된 어느 하나 또는 그 이상의 물질들로 각각 이루어진 복수의 층들이 적층된 복합층일 수 있다. 고유전율 유전체층(44)의 밴드 갭은 실리콘 산화물의 밴드갭에 비하여 작을 수 있다. 표 1은 고유전율 유전체층(44)에 포함되는 고유전율(high-k)물질의 유전상수, 밴드 갭의 크기, 및 결정구조를 나타낸 표이다.
| 물질 | 유전상수 | 밴드 갭 (eV) | 결정구조 |
| SiO2 | 3.9 | 8.9 | 무정형(amorphous) |
| Si3N4 | 7 | 5.1 | 무정형(amorphous) |
| Al2O3 | 10 | 8.0 | 무정형(amorphous) |
| Y2O3 | 12-14 | 5.6 | 입방체형(cubical) |
| ZrSixOy | 12-22 | 6.5 | - |
| HfSixOy | 15-25 | 6.5 | - |
| La2O3 | 20 | 4.0 | 육방정계형(hexagonal), 입방체형(cubical) |
| ZrO2 | 22 | 7.8 | 단사정계형(monoclinic), 사방정계형(orthorhombic), 입방체형(cubical) |
| HfO2 | 25 | 6.0 | 단사정계형(monoclinic), 사방정계형(orthorhombic), 입방체형(cubical) |
| Ta2O3 | 26 | 4.4 | 사방정계형(orthorhombic) |
| Pr2O3 | 31 | - | - |
| TiO2 | 80 | 2.3 | 정방정계형(tetragonal) (루타일(rutile), 아나타제(anatase) |
고유전율 유전체층(44)은 원자층 증착법(Atomic Layer Deposition, ALD) 또는 CVD 공정을 이용하여 형성할 수 있으며, 그 두께는 30Å 내지 100Å의 범위일 수 있다. 그러나, 상술한 고유전율 유전체층(44)의 형성방법, 층상 구조, 및 재료는 예시적이며, 본 발명은 반드시 이에 한정되는 것은 아니다.
고유전율 유전체층(44)을 형성하기 위한 ALD 공정은 다음과 방법으로 수행될 수 있다. 예를 들어, 하프늄 산화막과 알루미늄 산화막의 이중막으로 고유전율 유전체층(44)을 형성하는 경우에는, 1) 하프늄 증착 2) 질소 가스 퍼지(purge) 3) 오존 가스 산화 4) 질소 가스 퍼지 5) 알루미늄 증착 6) 질소 가스 퍼지 7) 오존 가스 산화 8) 질소 가스 퍼지의 공정순서로 수행된다. 구체적으로, ALD 챔버 내부로 하프늄 소스 가스를 주입시켜 웨이퍼 상에 하프늄을 증착한 후, 질소 가스를 주입시켜 증착되지 않은 하프늄 소스 가스를 퍼지한다. 이어서, 챔버 내부로 오존 가스를 주입시켜 웨이퍼 상부에 증착된 하프늄층을 산화시켜 하프늄 산화막을 형성한 후, 질소 가스를 다시 주입시켜 반응되지 않은 오존 가스를 퍼지한다. 이어서, 챔버 내부로 알루미늄 소스 가스를 주입시켜 하프늄 산화막의 상부에 알루미늄을 증착한 후, 질소 가스를 주입시켜 증착되지 않은 알루미늄 소스 가스를 퍼지한다. 이어서, 챔버 내부로 오존 가스를 주입시켜 웨이퍼 상부에 증착된 알루미늄층을 산화시켜 알루미늄 산화막을 형성한 후, 질소 가스를 다시 주입시켜 반응되지 않은 오존 가스를 퍼지한다. 상술한 ALD 챔버의 공정온도는 200℃ 내지 400℃일 수 있고, 챔버 압력은 10 내지 100 Torr일 수 있다. 그러나, 상술한 고유전율 유전체층(44)의 형성방법, 재료, 및 공정조건은 예시적이며, 본 발명은 반드시 이에 한정되는 것은 아니다.
ALD공정을 위한 소스 가스는 고유전물(high-k)을 형성하는 금속 물질이 포함된 금속 전구체(metal precursor)를 사용할 수 있다. 예시적인 전구체로서, 알루미늄은 Al2O3, Al(CH3)3·H2O, 하프늄은 HfO2, HfCl4·H2O, 지르코늄은 ZrO2, ZrCl4·H2O, 탄탈륨은 TaO2, TaCl5·H2O, 및 티타늄은 TiO2, TiCl4·H2O일 수 있다.
또한, 고유전율 유전체층(44)의 치밀화 및 부족한 산소를 보충하기 위하여 열처리를 선택적으로 수행할 수 있다. 열처리는 퍼니스(furnace) 방식, RTP(Rapid Temperature Process) 또는 RTA(Rapid Temperature Anneal) 중 어느 하나 또는 이들 조합을 이용하여 수행할 수 있다. 또한, 열처리는 오존(O3), 아르곤(Ar), 질소(N2) 또는 산소(O2)가 포함된 분위기에서 실시할 수 있다. 이러한 열처리는 100℃ 내지 400℃의 온도 범위 내에서 100W 내지 1000W의 파워로 10초 내지 60초 동안 실시할 수 있다. 그러나, 이는 예시적이며, 본 발명은 반드시 이에 한정되는 것은 아니다.
상술한 방법에 의하여, 제1 산화층(42), 고유전율 유전체층(44), 및 제2 산화층(46)이 순차적으로 적층된 스택(stack)을 포함하는 블로킹 절연층(40)을 완성한다.
블로킹 절연층(40)의 상부, 보다 상세하게는 블로킹 절연층(40)에 포함된 제2 산화층(46)의 상부에, 컨트롤 게이트(50)가 위치한다. 컨트롤 게이트(50)는 화학기상증착(CVD)을 이용하여 형성할 수 있다. 또한, 컨트롤 게이트(50)는 폴리실리콘, Al, Ru, TaN, TiN, W, WN, HfN 및 텅스텐 실리사이드 중 어느 하나 또는 이들의 조합을 포함할 수 있다. 컨트롤 게이트(50)의 두께는 500Å 내지 2000Å일 수 있다. 그러나, 상술한 컨트롤 게이트(50)의 형성방법, 층상 구조, 및 재료는 예시적이며, 본 발명은 반드시 이에 한정되는 것은 아니다.
상술함 바와 같은 본 발명의 실시예들은 플래시 메모리 소자의 유전체층에 실시예에 대해서만 설명되어 있으나, 이는 일례로서 유전체층을 포함하는 EEPROM, EPROM 등과 같은 비휘발성 메모리 소자에도 적용할 수 있다. 또한, 70nm급 이하의 플래시 메모리 소자의 제조공정시 SA-STI(Self Aligned-Shallow Trench Isolation) 공정 또는 SAFG(Self Aligned Floating Gate) 공정을 적용한 경우에도 모두 적용할 수 있다.
당해 기술 분야의 숙련자는 본 발명의 개시로부터 본 발명의 실시예들의 비휘발성 메모리 소자가 예시된 플래시 메모리 소자에 한정되지 않으며, 제어 게이트 전극을 통하여 소거 동작이 수행되는 멀티 비트 플래시 메모리 소자도 본 발명의 범위에 속하는 것을 이해할 수 있을 것이다.
이하에서는 본 발명의 일실시예에 따라 제1 산화층(42), 고유전율 유전체층(44), 제2 산화층(46)으로 형성된 블로킹 절연층(40)을 가지며, 제1 산화층(42)의 두께가 제2 산화층(46)의 두께에 비하여 두꺼운 비휘발성 메모리 셀의 특성을 도 2a 내지 도 6b에 도시된 실험 그래프들을 참조하여 상세하게 설명하기로 한다.
도 2a 내지 도 6b에 도시된 그래프들에서 참조번호 "A"는 본 발명의 일실시예에 따라 제조된 비휘발성 메모리의 실험 결과, 즉, 제1 산화층(42)의 두께가 제2 산화층(46)의 두께에 비하여 큰 경우의 실험 결과들이다. 여기에서 제1 산화층(42)이 제2 산화층(46)에 비하여 1.2배의 두께를 가지는 경우를 예시적으로 선택하였다. 참조번호 "B"는 제1 산화층(42)의 두께가 제2 산화층(46)의 두께와 동일한 경우의 실험 결과들이다. 참조번호 "C"는 제1 산화층(42)의 두께가 제2 산화층(46)의 두께에 비하여 작은 경우의 실험 결과들이다. 여기에서 제2 산화층(46)이 제1 산화층(42)에 비하여 1.2배의 두께를 가지는 경우를 예시적으로 선택하였다. 또한, 참조번호 "A", "B", 및 "C"는 블로킹 절연층(40) 내에 고유전율 유전체층(44)을 포함하고, 여기에서는 고유전율 유전체층(44)로서 예시적으로 알루미늄 산화막을 선택하였다. 참조번호 "D"는 블로킹 절연층(40) 내에 고유전율 유전체층(44) 대신에 질화막을 포함한 ONO 구조를 가지며, 제1 산화층(42)의 두께가 제2 산화층(46)의 두께에 비하여 큰 경우의 실험 결과들이다. 참조번호 "E"는 블로킹 절연층(40) 내에 고유전율 유전체층(44) 대신에 질화막을 포함한 ONO 구조를 가지며, 제1 산화층(42)의 두께가 제2 산화층(46)의 두께에 비하여 작은 경우의 실험 결과들이다.
도 2a 및 도 2b는 인가 전압의 변화에 따른 누설 전류를 측정한 후, 낮은 누설 전류의 수준과 높은 수준의 누설 전류에서의 등가 산화층 두께(Equivalent Oxide Thickness, EOT)와 인가 전압과의 관계를 각각 도시한 그래프들이다. 여기에서 등가 산화층 두께는 블로킹 절연층의 실제 물리적인 두께를 의미하는 것이 아니라, 이를 실리콘 산화물의 유전상술를 고려하여 실리콘 산화물의 두께로 환산한 것을 의미한다.
도 2a를 참조하면, 낮은 누설 전류 수준에서 동일한 수준의 등가 산화층 두께에 대하여, 본 발명의 일실시예에 따른 메모리 셀을 나타내는 참조번호 "A"의 전압 값들이 다른 참조번호들 "B", 및 "C"의 전압 값들에 비하여 상대적으로 높게 나타났다. 이러한 높은 전압 값은 누설 전류가 적은 것을 의미하며, 따라서 참조번호 "A"의 메모리 셀이 데이터 저장특성이 우수하다. 이에 따라, 제1 산화층(42)의 두께가 제2 산화층(46)의 두께에 비하여 두꺼운 비휘발성 메모리는 우수한 데이터 저장 특성을 가진다.
도 2b를 참조하면, 높은 누설 전류 수준, 즉 10V 이상으로 인가 전압이 높은 경우에는, 참조번호 "A", "B", 및 "C"의 결과들에 현저한 차이가 보이지는 않았다.
그러나, 플래시 메모리 셀은 일반적으로 프로그램 전압 및 소거 전압이 20V, 구동 전압(turn-on voltage)이 6 내지 7V, 및 보유 전압(리텐션(retention) 상태에 걸리는 전압)이 1V 내외이다. 따라서, 비휘발성 메모리에 있어서 누설 전류는, 고전압이 인가되는 동작, 예를 들어 프로그램이나 소거 동작에서 보다는 저전압이 인가되는 동작, 예를 들어 구동 동작이나 리텐션 상태에서 방지하는 것이 더 효과적이라고 할 수 있다. 그러므로, 상술한 바와 같이, 본 발명의 일실시예에 따른 비휘발성 메모리, 즉 제1 산화층(42)의 두께가 제2 산화층(46)의 두께에 비하여 두꺼운 비휘발성 메모리는 저전압 동작, 예를 들어 구동 전압에서의 낮은 누설 전류를 보이며, 따라서 데이터 저장특성이 우수하다.
도 3a 및 도 3b는 각각 프로그램 시와 소거 시에 균일 전압 스트레스(constant voltage stress, CVS) 시험 후 및 고온 안정성(high temperature stability, HTS) 시험 후의 문턱전압 변이를 나타내는 그래프들이다. 이는, 비휘발성 메모리의 신뢰성을 검증하기 위하여, 균일한 전압을 일정하게 인가한 후(CVS)와 고온 환경, 예를 들어 약 200℃ 정도의 고온 처리후(HTS)의 소자의 변화 유무를 문턱전압의 변이로서 검토한 것이다.
도 3a 및 도 3b를 참조하면, 블로킹 절연층을 실리콘 질화물을 포함하는 ONO 구조로 형성한 참조번호 "D", 및 "E"에 비하여, 블로킹 절연층을 고유전율 유전체층을 포함하여 형성한 참조번호 "A", "B", 및 "C"가 CVS 및 HTS에 대하여 프로그램 시와 소거 시 모두 상대적으로 낮은 문턱전압의 변이를 보였다. 따라서, 블로킹 절연층 내에 고유전율 유전체층을 사용한 경우가 소자 안정성이 높음을 알 수 있다. 또한, 참조번호 "A", "B", 및 "C"를 서로 비교한다면, 본 발명의 일실시예에 따른 비휘발성 메모리 셀을 나타내는 참조번호 "A"가 다른 참조번호들 "B", 및 "C"에 비하여, CVS 및 HTS에 대하여 프로그램 시와 소거 시 모두 낮은 문턱전압의 변이를 보였다. 그러므로, 본 발명의 일실시예에 따른 비휘발성 메모리, 즉 제1 산화층(42)의 두께가 제2 산화층(46)의 두께에 비하여 두꺼운 비휘발성 메모리는 CVS 및 HTS에 대하여 프로그램 시와 소거 시 모두 소자 안정성이 우수하다.
도 4는 프로그램 시와 소거 시에 트랩 밀도(trap density)를 나타내는 그래프이다.
도 4를 참조하면, 블로킹 절연층을 실리콘 질화물을 포함하는 ONO 구조로 형성한 참조번호 "D", 및 "E"에 비하여, 블로킹 절연층을 고유전율 유전체층을 포함하여 형성한 참조번호 "A", "B", 및 "C"가 프로그램 시와 소거 시 모두 대략적으로 낮은 트랩 밀도를 가지는 것을 나타냈다. 또한, 참조번호 "A", "B", 및 "C"를 서로 비교한다면, 본 발명의 일실시예에 따른 비휘발성 메모리 셀을 나타내는 참조번호 "A"가 다른 참조번호들 "B", 및 "C"에 비하여, 프로그램 시와 소거 시 모두 낮은 트랩 밀도를 가지는 것을 나타냈다. 이러한 트랩 밀도는 메모리 셀의 전하를 트랩하여 기억된 문턱전압을 변화시키므로, 소자의 동작 특성을 나쁘게 한다. 따라서, 본 발명의 일실시예에 따른 비휘발성 메모리, 즉 제1 산화층(42)의 두께가 제2 산화층(46)의 두께에 비하여 두꺼운 비휘발성 메모리는 프로그램 시와 소거 시 모두 상대적으로 낮은 트랩 밀도를 가지므로 소자의 동작 특성이 우수하다
도 5a 및 도 5b는 프로그램 시에 각각 낮은 전압을 인가한 경우와 높은 전압을 인가한 경우의 전압 스트레스 인가 시간에 따른 누적 문턱전압 변이를 나타내는 그래프들이다.
도 5a를 참조하면, 상술한 도 3a 및 도 3b에서 나타난 결과와는 달리, 낮은 전압을 인가한 경우에서는 블로킹 절연층을 고유전율 유전체층을 포함하여 형성한 참조번호 "B", 및 "C"가 전압 스트레스 인가 시간에 따른 누적 문턱전압 변이가 상대적으로 높았다. 블로킹 절연층을 실리콘 질화물을 포함하는 ONO 구조로 형성한 참조번호 "D", 및 "E"에 비하여, 블로킹 절연층을 고유전율 유전체층을 포함하여 형성한 참조번호 "A"와 거의 유사한 수준의 누적 문턱전압 변이를 보였다. 그러나, 도 5b를 참조하면, 높은 전압을 인가한 경우에서는 참조번호 "D", 및 "E"는 참조번호 "A", "B", 및 "C"에 비하여 누적 문턱전압 변이가 상대적으로 높았다. 본 발명의 일실시예에 따른 비휘발성 메모리 셀을 나타내는 참조번호 "A"가 다른 참조번호들 "B", 및 "C"에 비하여, 프로그램 시에 각각 낮은 전압을 인가한 경우와 높은 전압을 인가한 경우 모두 전압 스트레스 인가 시간에 따른 누적 문턱전압 변이가 작은 값을 보였다. 그러므로, 본 발명의 일실시예에 따른 비휘발성 메모리, 즉 제1 산화층(42)의 두께가 제2 산화층(46)의 두께에 비하여 두꺼운 비휘발성 메모리는 계속적으로 인가되는 전압에 대하여 프로그램 시 소자 안정성이 우수하다.
도 6은 인가 전압의 극성을 주기적으로 변환하여(bipolar) 인가하는 경우, 즉 프로그램 동작과 소거 동작을 주기적으로 수행하는 경우의 문턱전압 변이를 나타내는 그래프이다. 변화조건은 1.2K 싸이클이었다. 본 그래프에서, CVS와 HTS의 조건은 도 3a 및 도 3b의 경우와 동일하다.
도 6을 참조하면, 블로킹 절연층을 실리콘 질화물을 포함하는 ONO 구조로 형성한 참조번호 "D", 및 "E"에 비하여, 블로킹 절연층을 고유전율 유전체층을 포함하여 형성한 참조번호 "A", "B", 및 "C"가, 프로그램 동작과 소거 동작을 1.2K 싸이클로 반복적으로 실시경우에 있어서, CVS 및 HTS에 대하여 모두 상대적으로 낮은 문턱전압의 변이를 보였다. 따라서, 블로킹 절연층 내에 고유전율 유전체층을 사용한 경우가 프로그램 동작과 소거 동작의 반복 실시한 경우에 CVS 및 HTS에 대하여 소자 안정성이 높음을 알 수 있다. 또한, 참조번호 "A", "B", 및 "C"를 서로 비교한다면, 본 발명의 일실시예에 따른 비휘발성 메모리 셀을 나타내는 참조번호 "A"가 다른 참조번호들 "B", 및 "C"에 비하여, 프로그램 동작과 소거 동작을 1.2K 싸이클로 반복적으로 실시경우에 있어서, CVS 및 HTS에 대하여 모두 낮은 문턱전압의 변이를 보였다. 그러므로, 본 발명의 일실시예에 따른 비휘발성 메모리, 즉 제1 산화층(42)의 두께가 제2 산화층(46)의 두께에 비하여 두꺼운 비휘발성 메모리는 프로그램 동작과 소거 동작의 반복 실시한 경우에 CVS 및 HTS에 대하여 소자 안정성이 높음을 알 수 있다.
상술한 바와 같이, 본 발명에 따른 비휘발성 메모리 소자는, 고유전율을 가지는 고유전율(high-k) 물질을 이용하여 형성한 블로킹 절연층을 포함하므로, 높은 커플링 비율을 증가시킬 수 있다. 또한, 커플링 비율이 증가됨에 따라, 메모리 소자의 프로그램 및 소거 속도를 증가시킬 수 있다. 또한, 블로킹 절연층을 실리콘 산화층과 고유전율 유전체층을 적층하여 형성하므로 커플링 비율을 조절하기가 용이하다.
특히, 블로킹 절연층 내의 제1 산화층(즉, 하부 산화층)의 두께를 제2 산화층(즉, 상부 산화층)의 두께보다 큰 두께를 가지도록 하여, 높은 커플링 비율의 확보와 동시에 누설 전류를 효과적으로 방지할 수 있다. 본 발명에 따른 비휘발성 메모리 소자는 저전압 동작영역에서 누설전류를 특히 효과적으로 방지할 수 있다. 이러한 누설 전류의 우수한 방지 특성에 따라, 본 발명에 따른 비휘발성 메모리 소자는 우수한 데이터 저장 특성을 가질 수 있으며, 이는 소자의 신뢰성을 향상시킨다.
본 발명에 따른 비휘발성 메모리 소자는, 균일한 전압 스트레스 및 고온 처리 후에도 프로그램 시와 소거 시에 낮은 문턱 전압 변이를 가지므로, 소자안정성이 우수하다. 또한, 프로그램 시와 소거 시 모두 상대적으로 낮은 트랩 밀도를 가지므로 소자의 동작 특성이 우수하다. 또한, 전압 스트레스 인가 시간에 따른 누적 문턱전압 변이가 작으므로, 계속적으로 인가되는 전압에 대하여 소자 안정성이 우수하다. 또한, 프로그램 동작과 소거 동작의 반복 실시한 경우에 CVS 및 HTS에 대하여 낮은 문턱전압 변이를 가지므로 소자 안정성이 우수하다.
도 7은 본 발명의 일 실시예에 따른 카드(5000)를 보여주는 개략도이다.
도 7을 참조하면, 제어기(510)와 메모리(520)는 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 제어기(510)에서 명령을 내리면, 메모리(520)는 데이터를 전송할 수 있다. 메모리(520)는 도 1의 비휘발성 메모리 소자(100)를 포함할 수 있다. 본 발명의 다양한 실시예들에 따른 비휘발성 메모리 소자들은 당해 기술 분야에서 잘 알려진 바와 같이 해당 로직 게이트 설계에 대응하여 "NAND" 및 "NOR" 아키텍쳐 메모리 어레이(미도시)로 배치될 수 있다. 복수의 행과 열로 배치된 메모리 어레이는 하나 이상의 메모리 어레이 뱅크(미도시)를 구성할 수 있다. 메모리(520)은 이러한 메모리 어레이(미도시) 또는 메모리 어레이 뱅크(미도시)를 포함할 수 있다. 또한, 카드(5000)는 상술한 메모리 어레이 뱅크(미도시)를 구동하기 위하여 통상의 행디코더(미도시), 열디코더(미도시), I/O 버퍼들(미도시), 및/또는 제어 레지스터(미도시)가 더 포함할 수 있다. 이러한 카드(5000)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card; SM), 씨큐어 디지털 카드(secure digital; SD), 미니 씨큐어 디지털 카드(mini secure digital card; mini SD), 또는 멀티 미디어 카드(multi media card; MMC)와 같은 메모리 장치에 이용될 수 있다.
도 8는 본 발명의 일 실시예에 따른 시스템(6000)을 보여주는 개략도이다.
도 8을 참조하면, 프로세서(610), 입/출력 장치(630) 및 메모리(620)는 버스(bus, 640)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(610)는 프로그램을 실행하고, 시스템(6000)을 제어하는 역할을 할 수 있다. 입/출력 장치(630)는 시스템(6000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(6000)은 입/출력 장치(630)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 메모리(620)는 도 1의 비휘발성 메모리 소자(100)를 포함할 수 있다. 예를 들어, 메모리(620)는 프로세서(610)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 예를 들어, 이러한 시스템(6000)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 개략적으로 도시한 단면도이다.
도 2a 및 도 2b는 인가 전압의 변화에 따른 누설 전류를 측정한 후, 낮은 누설 전류의 수준과 높은 수준의 누설 전류에서의 등가 산화층 두께(Equivalent Oxide Thickness, EOT)와 인가 전압과의 관계를 각각 도시한 그래프들이다.
도 3a 및 도 3b는 각각 프로그램 시와 소거 시에 균일 전압 스트레스(constant voltage stress, CVS) 시험 후 및 고온 안정성(high temperature stability, HTS) 시험 후의 문턱전압 변이를 나타내는 그래프들이다.
도 4는 프로그램 시와 소거 시에 트랩 밀도(trap density)를 나타내는 그래프이다.
도 5a 및 도 5b는 프로그램 시에 각각 낮은 전압을 인가한 경우와 높은 전압을 인가한 경우의 전압 스트레스 인가 시간에 따른 누적 문턱전압 변이를 나타내는 그래프들이다.
도 6은 인가 전압의 극성을 주기적으로 변환하여(bipolar) 인가하는 경우, 즉 프로그램 동작과 소거 동작을 주기적으로 수행하는 경우의 문턱전압 변이를 나타내는 그래프이다.
도 7은 본 발명의 일 실시예에 따른 메모리 카드를 보여주는 개략도이다.
도 8는 본 발명의 일 실시예에 따른 시스템을 보여주는 개략도이다.
* 도면의 주요부분에 대한 부호의 설명 *
10: 기판 12: 소오스/드레인
20: 터널링 절연층 30: 전하 저장층
40: 블로킹 절연층 42: 제1 산화층
44: 고유전율 유전체층 46: 제2 산화층
50: 컨트롤 게이트 100: 비휘발성 메모리
Claims (20)
- 소오스/드레인 영역 및 상기 소오스/드레인 영역들 사이의 채널 영역을 포함하는 기판;상기 기판의 상기 채널 영역 상에 형성된 터널링 절연층;상기 터널링 절연층 상에 형성된 전하 저장층;상기 전하 저장층 상에 형성되고, 제1 두께를 가지는 제1 산화층, 고유전율(high-k) 유전체층, 및 상기 제1 두께와 다른 제2 두께를 가지는 제2 산화층이 순차적으로 적층된 스택(stack)을 포함하는 블로킹 절연층(blocking insulation layer); 및상기 블로킹 절연층 상에 형성된 컨트롤 게이트를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 제1 두께는 상기 제2 두께에 비하여 큰 두께인 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 제1 두께는 상기 제2 두께의 1.0 배 이상의 두께인 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 제1 두께는 25Å 내지 80Å의 범위인 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 제2 두께는 25Å 내지 80Å의 범위인 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 고유전율 유전체층은 상기 제1 및 제2 산화층 보다 유전상수가 높은 유전체를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 고유전율 유전체층은 유전상수가 8 또는 그 이상인 유전체를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 고유전율 유전체층은 알루미늄 산화막(Al2O3), 이트륨 산화막(Y2O3), 지르코늄 실리콘 산화막(ZrSixOy), 하프늄 실리콘 산화막(HfSixOy), 란탄 산화막(La2O3), 지르코늄 산화막(ZrO2), 하프늄 산화막(HfO2), 탄탈륨 산화막 (Ta2O3), 프라세오디뮴 산화막(Pr2O3), 및 티타늄 산화막(TiO2)으로 이루어진 그룹 중에서 선택된 어느 하나의 물질을 포함하는 단일층인 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 고유전율 유전체층은 알루미늄 산화막(Al2O3), 이트륨 산화막(Y2O3), 지르코늄 실리콘 산화막(ZrSixOy), 하프늄 실리콘 산화막(HfSixOy), 란탄 산화막(La2O3), 지르코늄 산화막(ZrO2), 하프늄 산화막(HfO2), 탄탈륨 산화막 (Ta2O3), 프라세오디뮴 산화막(Pr2O3), 및 티타늄 산화막(TiO2)으로 이루어진 그룹 중에서 선택된 둘 또는 그 이상의 물질들이 혼합된 단일층인 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 고유전율 유전체층은 알루미늄 산화막(Al2O3), 이트륨 산화막(Y2O3), 지르코늄 실리콘 산화막(ZrSixOy), 하프늄 실리콘 산화막(HfSixOy), 란탄 산화막(La2O3), 지르코늄 산화막(ZrO2), 하프늄 산화막(HfO2), 탄탈륨 산화막 (Ta2O3), 프라세오디뮴 산화막(Pr2O3), 및 티타늄 산화막(TiO2)으로 이루어진 그룹 중에서 선택된 어느 하나 또는 그 이상의 물질들로 각각 이루어진 복수의 층들이 적층된 복합층인 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 고유전율 유전체층의 밴드 갭은 실리콘 산화물의 밴드갭에 비하여 작은 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 고유전율 유전체층은 30Å 내지 100Å의 범위의 두 께를 가지는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서, 터널링 절연층은 실리콘 산화막(SiO2), 실리콘 질화막(Si3N4), 실리콘 산질화막(SiON), 하프늄 산화막(HfO2), 하프늄 실리콘 산화막(HfSixOy), 알루미늄 산화막(Al2O3), 및 지르코늄 산화막(ZrO2) 중 어느 하나 또는 이들의 조합을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 전하 저장층은 플로팅 게이트(floating gate) 또는 전하 트랩층(charge trap layer)인 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 14 항에 있어서, 상기 플로팅 게이트는 폴리실리콘을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 14 항에 있어서, 상기 전하 트랩층은 실리콘 산화막(SiO2), 실리콘 질화막(Si3N4), 실리콘 산질화막(SiON), 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO2), 탄탈륨 산화막(Ta2O3), 티타늄 산화막(TiO2), 하프늄 알루미늄 산화막(HfAlxOy), 하프늄 탄탈륨 산화막(HfTaxOy), 하프늄 실리콘 산화막(HfSixOy), 알루미늄 질화막(AlxNy), 및 알루미늄 갈륨 질화막(AlGaN) 중 어느 하나 또는 이들의 조합을 포함 하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 컨트롤 게이트는 폴리실리콘, Al, Ru, TaN, TiN, W, WN, HfN 및 텅스텐 실리사이드 중 어느 하나 또는 이들의 조합을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 기판은 실리콘, 실리콘-온-절연체(silicon-on-insulator), 실리콘-온-사파이어(silicon-on-sapphire), 게르마늄, 실리콘-게르마늄, 및 갈륨-비소(gallium-arsenide) 중 어느 하나를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항 내지 제 18 항의 어느 한 항에 따른 비휘발성 메모리 소자를 포함하는 메모리; 및상기 메모리를 제어하고 상기 메모리와 데이터를 주고받는 제어기를 포함하는 것을 특징으로 하는 카드.
- 제 1 항 내지 제 18 항의 어느 한 항에 따른 비휘발성 메모리 소자를 포함하는 메모리;상기 메모리와 버스를 통해서 통신하는 프로세서; 및상기 버스와 통신하는 입출력 장치를 포함하는 것을 특징으로 하는 시스템.
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