JP2013187421A - 半導体記憶装置 - Google Patents

Abstract

【課題】データ保持性及び消去性を向上した半導体記憶装置を提供すること。
【解決手段】半導体記憶装置は、基板、構造体、半導体層、メモリ膜、を備える。構造体は、交互に積層された複数の電極膜と、複数の絶縁膜と、を有する。半導体層は、構造体を貫通する。メモリ膜は、半導体層と複数の電極膜との間に設けられる。メモリ膜は、電荷蓄積膜、ブロック膜、トンネル膜、を有する。ブロック膜は、電荷蓄積膜と複数の電極膜との間に設けられる。トンネル膜は、電荷蓄積膜と半導体層との間に設けられる。トンネル膜は、酸化シリコンを含む第１膜及び第２膜、第１膜と第２膜との間に設けられ酸窒化シリコンを含む第３膜、を有する。第３膜に含まれる酸窒化シリコンの組成を、酸化シリコンの比率ｘ、及び窒化シリコンの比率（１−ｘ）で表した場合、０．５≦ｘ＜１である。
【選択図】図１

Description

本発明の実施形態は、半導体記憶装置に関する。

近年、多層の導電膜を一括加工してメモリの記憶容量を増加させる３次元積層型の半導体記憶装置が提案されている。この半導体記憶装置は、交互に積層された絶縁膜と電極膜とを有する構造体と、構造体を貫通する半導体層と、半導体層と電極膜との間のメモリ膜と、を備える。
このような半導体記憶装置においては、記憶したデータの保持性及びデータの消去性の向上が重要である。

特開２００７−２６６１４３号公報

本発明の実施形態は、記憶したデータの保持性及びデータの消去性の向上を図ることができる半導体記憶装置を提供する。

実施形態に係る半導体記憶装置は、基板と、構造体と、半導体層と、メモリ膜と、を備える。
前記構造体は、基板の主面上に設けられる。構造体は、前記主面に対して垂直な積層方向に交互に積層された複数の電極膜と、複数の絶縁膜と、を有する。
前記半導体層は、前記構造体を前記積層方向に貫通する。
前記メモリ膜は、前記半導体層と、前記複数の電極膜と、のあいだに設けられる。
前記メモリ膜は、電荷蓄積膜と、ブロック膜と、トンネル膜と、を有する。
前記ブロック膜は、前記電荷蓄積膜と、前記複数の電極膜と、のあいだに設けられる。
前記トンネル膜は、前記電荷蓄積膜と、前記半導体層と、のあいだに設けられる。
前記トンネル膜は、酸化シリコンを含む第１膜と、酸化シリコンを含む第２膜と、前記第１膜と前記第２膜とのあいだに設けられ、酸窒化シリコンを含む第３膜と、を有する。
前記第３膜に含まれる前記酸窒化シリコンの組成を、酸化シリコンの比率ｘ、及び窒化シリコンの比率（１−ｘ）で表した場合、０．５≦ｘ＜１である。

不揮発性半導体記憶装置の構成を例示する模式的斜視図である。 （ａ）及び（ｂ）は、メモリ膜を例示する模式図である。 メモリ膜の模式的拡大断面図である。 トンネル膜の電界と正孔電流との関係を示す図である。 比率ｘと消去閾値電圧との関係を示す図である。 円筒型のメモリセルでの消去特性を示す図である。 比率ｘと正孔電流量との関係を示す図である。 電界と電子電流との関係を示す図である。 キャップ膜の膜厚と、電子注入の減衰率と、の関係を示す図である。 比率ｘとキャップ膜の膜厚の下限との関係を示す図である。 キャップ膜の膜厚とデータ保持時の閾値電圧のシフトとの関係について示す図である。 比率ｘとキャップ膜の膜厚との関係を示す図である。 第２の実施形態に係る半導体記憶装置の構成を例示する模式的斜視図である。

以下、本発明の実施形態を図に基づき説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

（第１の実施形態）
図１は、不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
図１では、図を見やすくするために、導電部分のみを示し、絶縁部分は図示を省略している。
図２（ａ）及び（ｂ）は、メモリ膜を例示する模式図である。
図２（ａ）には、メモリ膜及び電極膜の模式的な平面図が表されている。図２（ｂ）には、メモリ膜の模式的な断面図が表されている。
図３は、メモリ膜の模式的拡大断面図である。

図１に表したように、半導体記憶装置１１０は、基板１１と、構造体２０と、半導体層３９と、メモリ膜３３と、を備える。
本明細書において、基板１１の主面１１ａに直交する軸をＺ軸（第１軸）、Ｚ軸と直交する軸（第２軸）のうちの１つをＸ軸、Ｚ軸と直交する軸（第２軸）のうちの他の１つで、Ｘ軸にも垂直な軸（第３軸）をＹ軸とする。
また、Ｚ軸に沿って基板１１の主面１１ａから離れる方向を上（上側）、その反対を下（下側）ということにする。

構造体２０は、基板１１の主面１１ａ上に設けられる。構造体２０は、Ｚ軸方向（積層方向）に、それぞれ交互に積層された複数の電極膜２１と複数の絶縁膜２２とを有する。図１では４つの電極膜２１が積層された構造体２０を示している。半導体記憶装置１１０において、電極膜２１の積層数は限定されない。電極膜２１は、例えばワード線である。

半導体層３９は、構造体２０をＺ軸方向に貫通する。半導体層３９は、複数の電極膜２１の側面２１ｓ（図２（ｂ）参照）と対向する。半導体層３９の一例として、本実施形態では半導体ピラーＳＰが用いられる。半導体ピラーＳＰは、半導体材料による例えば中実構造である。半導体ピラーＳＰは、半導体材料による中空構造でもよい。半導体ピラーＳＰは、中空構造の内側に、例えば絶縁層を含む構造でもよい。本実施形態では、複数の半導体ピラーＳＰが設けられる。複数の半導体ピラーＳＰは、Ｘ軸及びＹ軸に沿ってマトリクス状に設けられている。

複数の半導体ピラーＳＰのうち、Ｘ軸に沿って並ぶ同じ列の半導体ピラーＳＰは、同じ電極膜２１を貫いている。Ｙ軸に沿って隣接する２つのＵ字ピラー３８に含まれる４つの半導体ピラーＳＰ（第１半導体ピラーＳＰ１、第２半導体ピラーＳＰ２、第３半導体ピラーＳＰ３及び第４半導体ピラーＳＰ４）において、内側の２つの半導体ピラーＳＰ（第２半導体ピラーＳＰ２及び第３半導体ピラーＳＰ３）は、同じ電極膜２１を貫いている。また、上記４つの半導体ピラーＳＰにおいて、外側の２つの半導体ピラーＳＰ（第１半導体ピラーＳＰ１及び第４半導体ピラーＳＰ４）は、同じ電極膜２１を貫いている。なお、各半導体ピラーＳＰは、それぞれ異なる電極膜２１を貫くように設けられていてもよい。

図１及び図２に表したように、メモリ膜３３は、複数の電極膜２１のそれぞれの側面２１ｓと、半導体ピラーＳＰと、の間に設けられる。電極膜２１の側面２１ｓと、半導体ピラーＳＰと、の交差する位置に設けられたメモリ膜３３によってメモリセルトランジスタが形成される。メモリセルトランジスタは３次元マトリクス状に配列され、この記憶層（電荷蓄積膜３６）に電荷を蓄積させることにより、各メモリセルトランジスタが情報（データ）を記憶するメモリセルＭＣとして機能する。

接続部材４０は、基板１１と、構造体２０と、のあいだに設けられる。接続部材４０は、Ｙ軸に沿って隣り合う２つの半導体ピラーＳＰのそれぞれの端部と接続される。Ｕ字ピラー３８は、２つの半導体ピラーＳＰと、これらを接続する接続部材４０と、を含む。Ｕ字ピラー３８に含まれる２つの半導体ピラーＳＰに沿って複数のメモリセルＭＣが配置される。１つのメモリストリングＳＴＲ１は、１つのＵ字ピラー３８と、このＵ字ピラー３８に設けられた複数のメモリセルＭＣと、を含む。基板１１上には、複数のメモリストリングＳＴＲ１がマトリクス状に配列される。

導電部材１４は、基板１１と、接続部材４０と、のあいだに設けられる。導電部材１４は、バックゲート電極ＢＧとして用いられる。導電部材１４には、例えば、リンがドープされたシリコン（リンドープドシリコン）が用いられる。

構造体２０の上には図示しないシリコン酸化膜を介して制御電極２７が設けられている。制御電極２７には、例えばボロンドープドシリコンが用いられる。制御電極２７は、Ｘ軸に沿って延在する。制御電極２７は、各半導体ピラーＳＰごとに設けられる。制御電極２７は、例えば選択ゲート電極ＳＧである。

制御電極２７の上側には、プラグ４３が設けられる。Ｙ軸に沿って隣接する２つのＵ字ピラー３８に含まれる４つの半導体ピラーＳＰ（ＳＰ１、ＳＰ２、ＳＰ３及びＳＰ４）のうち隣り合う２つの半導体ピラーＳＰ（ＳＰ２及びＳＰ３）には、プラグ４３を介してソース線４７が接続される。また、隣り合わない半導体ピラーＳＰ（ＳＰ１及びＳＰ４）には、プラグ４３及び４８を介してビット線５１が接続される。

次に、メモリ膜の具体的な構成について説明する。
図２（ａ）及び（ｂ）に表したように、メモリ膜３３は、構造体２０をＺ軸方向に貫通するメモリホール３０に設けられる。メモリホール３０は、Ｚ軸方向にみて例えば円形状に設けられる。メモリ膜３３は、メモリホール３０内において複数の電極膜２１と対向して設けられる。メモリホール３０の中心部分には半導体ピラーＳＰがＺ軸方向に延在して設けられる。メモリ膜３３は、メモリホール３０内において複数の電極膜２１と、半導体ピラーＳＰと、のあいだに設けられる。

メモリ膜３３は、電荷蓄積膜３６と、ブロック膜３５と、キャップ膜３２と、トンネル膜３７と、を有する。
ブロック膜３５は、電荷蓄積膜３６と、複数の電極膜２１と、のあいだに設けられる。
キャップ膜３２は、ブロック膜３５と、複数の電極膜２１と、のあいだに設けられる。
トンネル膜３７は、電荷蓄積膜３６と、半導体ピラーＳＰと、のあいだに設けられる。

すなわち、メモリ膜３３は、電極膜２１から半導体ピラーＳＰに向けて、キャップ膜３２、ブロック膜３５、電荷蓄積膜３６及びトンネル膜３７の順に設けられる。

また、メモリ膜３３は、Ｚ軸方向にみて半導体ピラーＳＰの外側に、半導体ピラーＳＰを中心とした同心円状に設けられる。すなわち、Ｚ軸方向にみて半導体ピラーＳＰの外周（円形状の外周）を囲むようにトンネル膜３７が設けられ、トンネル膜３７の外周を囲むように電荷蓄積膜３６が設けられ、電荷蓄積膜３６の外周を囲むようにブロック膜３５が設けられ、ブロック膜３５の外周を囲むようにキャップ膜３２が設けられている。これにより、メモリセルＭＣは円筒型に構成される。

キャップ膜３２は、メモリセルＭＣの消去飽和を抑制する機能を有する。消去飽和とは、メモリセルＭＣの消去動作の最終段階で飽和を起こす現象をいう。キャップ膜３２には、例えば窒化シリコンが用いられる。

ブロック膜３５は、半導体記憶装置１１０の駆動電圧の範囲内にある電圧が印加されても実質的にリーク電流を抑制できる膜である。ブロック膜３５には、高誘電率材料、例えば、誘電率が後述の電荷蓄積膜３６を形成する材料の誘電率よりも高い材料が用いられる。また、円筒状のメモリ膜３３の場合、ブロック膜３５には、例えば酸化シリコンのように、電荷蓄積膜３６を形成する材料よりも誘電率の低い材料が用いられてもよい。

電荷蓄積膜３６は電荷を蓄積する膜である。電荷蓄積膜３６は、例えば、電子のトラップサイトを含む膜である。電荷蓄積膜３６には、例えば窒化シリコンが含まれる。なお、電荷蓄積膜３６は、その一部に窒化シリコンまたは酸窒化シリコンを含んでいることが望ましい。

図３に表したように、トンネル膜３７は、第１膜３７１と、第２膜３７２と、第３膜３７３と、を有する。第１膜３７１は、酸化シリコンを含む膜である。第２膜３７２は、酸化シリコンを含む膜である。第３膜３７３は、酸窒化シリコンを含む膜である。

第１膜３７１は半導体ピラーＳＰ側に配置され、第２膜３７２は電極膜２１側に配置される。第３膜３７３は、第１膜３７１と第２膜３７２とのあいだに設けられる。すなわち、トンネル膜３７は、半導体ピラーＳＰから電極膜２１に向けて、第１膜３７１、第３膜３７３及び第２膜３７２の順に配置された多層構造を有する。

Ｚ軸方向にみると、半導体ピラーＳＰの外周を囲むように第１膜３７１が設けられ、第１膜３７１の外周を囲むように第３膜３７３が設けられ、第３膜３７３の外周を囲むように第２膜３７２が設けられる。

トンネル膜３７として、酸化シリコンを含む第１膜３７１、酸窒化シリコンを含む第３膜３７３及び酸化シリコンを含む第２膜３７２の、いわゆるＯ（酸化膜）Ｎ（窒化膜）Ｏ（酸化膜）構造を用いることで、メモリセルＭＣのデータの保持特性が向上する。

一方、トンネル膜３７の第３膜３７３における酸素濃度が高くなると、メモリセルＭＣの消去特性の優位性が失われる。このように、ＯＮＯ構造のトンネル膜３７を、メモリセルＭＣに適用する場合は、第３膜３７３の酸窒化シリコンの組成に応じて、データの消去特性と、データの保持特性と、のあいだにトレードオフの関係が生じる。

本実施形態に係る半導体記憶装置１１０では、トンネル膜３７の第３膜３７３の構成によって、メモリセルＭＣのデータの保持性及びデータの消去性の向上を図る。具体的には、トンネル膜３７の第３膜３７３に含まれる酸窒化シリコン（ＳｉＯＮ）の組成を、酸化シリコン（ＳｉＯ_２）の比率ｘ、及び窒化シリコン（Ｓｉ_３Ｎ_４）の比率（１−ｘ）で表した場合、半導体記憶装置１１０は、０．５≦ｘ＜１を満たしている。これにより、データの消去特性と、データの保持特性と、のあいだのトレードオフの関係が緩和される。

なお、酸窒化シリコンを含む電荷蓄積膜３６の組成を、酸化シリコンの比率ｙ、及び窒化シリコンの比率（１−ｙ）で表した場合、半導体記憶装置１１０は、比率ｙ＜比率ｘの関係を有する。すなわち、電荷蓄積膜３６に窒素が含まれる場合、電荷蓄積膜３６の窒素の密度（体積密度: 個／ｃｍ^３）は、第３膜３７３に含まれる窒素の密度（体積密度: 個／ｃｍ^３）よりも大きい。これは、主として電荷蓄積膜３６で電荷捕獲が起こることに対応している。

また、円筒型のメモリセルＭＣでは、その構造上、外周部ほど電界が弱くなるという性質がある。このため、ブロック膜３５に酸化アルミニウム等の高誘電率絶縁膜材料（金属酸化物）を使わなくてもリーク電流を抑制したデータの書き込み及び消去動作が行われる。このブロック膜３５に酸化シリコンを用いた場合、キャップ膜３２の膜厚を厚くすれば電極膜２１から電荷蓄積膜３６への電子注入が抑制され、消去飽和が生じにくくなる。

しかし、キャップ膜３２の膜厚が厚いと、キャップ膜３２の欠陥の量が増えて電荷の捕獲及び放出が起こりやすくなり、メモリセルＭＣのデータ保持特性の劣化を招く。このように、キャップ膜３２の膜厚に応じて、消去特性(消去飽和特性)と、データ保持特性と、のあいだにトレードオフの関係が生じる。

本実施形態に係る半導体記憶装置１１０では、キャップ膜３２の膜厚によって、メモリセルＭＣのデータの保持性及びデータの消去性の向上を図る。具体的には、キャップ膜３２の厚さを、８．５ナノメートル（ｎｍ）以下にする。また、０．７≦ｘ＜１のとき、キャップ膜３２の厚さを、１３．７（ｘ−０．７）^１．６ｎｍ以上にする。これにより、データの消去特性と、データの保持特性と、のあいだのトレードオフの関係が緩和される。

以下、トンネル膜３７の第３膜３７３の組成及びキャップ膜３２の膜厚について、上記の条件に至った理由について説明する。

先ず、トンネル膜３７の第３膜３７３の組成と、キャップ膜３２の膜厚と、の関連について説明する。
トンネル膜３７の第３膜３７３における酸窒化シリコンの組成が、窒化シリコン（Ｓｉ_３Ｎ_４）に近い場合、データの消去時にチャネル領域（半導体層３９）からトンネル膜３７に注入される正孔電流が多くなる。この場合、キャップ膜３２の膜厚が薄くても、すなわち、電極膜２１からの電子注入が多くても、消去飽和は起こりにくい。

逆に、トンネル膜３７の第３膜３７３における酸窒化シリコンの組成が酸化シリコン（ＳｉＯ_２）に近い場合、データの消去時にチャネル領域からトンネル膜３７に注入される正孔電流が少なくなる。この場合、キャップ膜３２を厚めにしないと、すなわち、電極膜２１からの電子注入を抑制しないと消去飽和が生じる。

以上のように、消去飽和が生じないようにするという観点から、トンネル膜３７の第３膜３７３における酸窒化シリコンの組成と、キャップ膜３２の膜厚と、は互いに関連している。本実施形態に係る半導体記憶装置１１０では、この関連性を利用している。

次に、トンネル膜３７の第３膜３７３の組成の最適範囲について説明する。
図４は、トンネル膜の電界と正孔電流との関係を示す図である。
トンネル膜３７は、両端の膜（第１膜３７１及び第２膜３７２）と、両端の膜の間に設けられた中央の膜（第３膜３７３）と、を有する。トンネル膜３７の、第１膜３７１、第３膜３７３及び第２膜３７２の材料及び膜厚は、第１膜３７１（材料：ＳｉＯ_２、膜厚：１．５ｎｍ）、第３膜３７３（材料：ＳｉＯＮ、膜厚：２ｎｍ）、第２膜３７２（材料：ＳｉＯ_２、膜厚：２．５ｎｍ）である。なお、以下の説明では、この材料及び膜厚のトンネル膜３７を「サンプルＡのトンネル膜３７」と言うことにする。

図４の横軸（Ｅ_eff）は、印加電界をＳｉＯ_２換算で表した実効電界(電束密度をＳｉＯ_２の誘電率で割った値)である。また、図４の縦軸（Ｊ_ｇ）は、上記のトンネル膜３７を流れる正孔電流密度を表している。各曲線に対応するパラメータｘは、トンネル膜３７の第３膜３７３の上記した比率ｘである。第３膜３７３の組成は、比率ｘ(０≦ｘ≦１)の値が小さいほどＳｉ_３Ｎ_４膜に近く、また、比率ｘが大きいほどＳｉＯ_２に近い。

図４に表した関係から分かるように、ＯＮＯ構造のトンネル膜３７では、第３膜３７３の比率ｘを小さくすると正孔トンネル電流密度が増大する。しかし、比率ｘが０．５未満の場合には、トンネル膜３７のうちの両端のＳｉＯ_２層（第１膜３７１及び第２膜３７２）で電流が律速されるようになり、それ以上のトンネル電流増大は見込めない。これは、低電界領域では２つのＳｉＯ_２層（第１膜３７１及び第２膜３７２）がトンネル電流の律速段階になり、また、高電界領域ではチャネル領域に接するＳｉＯ_２層（第１膜３７１）がトンネル電流を律速するためである。

以上のように、ＯＮＯ構造のトンネル膜３７の第３膜３７３の比率ｘを、ｘ＜０．５にするのは、消去特性の観点から十分な効果を得にくい。さらに、後述するように、比率ｘを小さくすれば、第３膜３７３の膜中欠陥の量が増大するので、比率ｘを小さくするほどデータの保持特性が不利になる。以上のことから、消去特性の向上とデータ保持特性の維持との両面を考えた場合、ＯＮＯ構造のトンネル膜３７の比率ｘは、少なくとも０．５≦ｘ＜１の範囲になる。

図５は、比率ｘと消去閾値電圧との関係を示す図である。
図５では、サンプルＡのトンネル膜３７、電荷蓄積膜３６（材料：Ｓｉ_３Ｎ_４、膜厚：５ｎｍ）、ブロック膜３５（材料：Ａｌ_２Ｏ_３、膜厚：１０ｎｍ）のメモリ膜３３（以下の説明では、この材料及び膜厚のメモリ膜３３を、「サンプルＢのメモリ膜３３」と言うことにする。）において、電極膜２１にゲート電圧Ｖｃｇ＝−２０ボルト（Ｖ）を１ミリ秒（ｍｓ）印加した場合の消去閾値電圧レベルを縦軸左側に、トンネル膜３７の第３膜３７３の比率ｘを横軸に示している。

この結果によると、比率ｘが０．７未満の場合には、消去閾値レベルはさほど深くならないことが分かる。すなわち、消去閾値をＶ_ｔｈとした場合、|ｄＶ_ｔｈ／ｄｘ｜が、比率ｘ＝０．７を境にして小さくなり、消去性能の向上効果が顕著でなくなる。

なお、図４に表した結果と合わせて考察した場合、比率ｘが０．７未満の領域でもある程度は消去特性の向上が見られている。この原因は、主としてトンネル膜３７の第３膜３７３におけるＳｉＯＮのＥＯＴ(equivalent oxide thickness)が小さくなり、同じゲート電圧Ｖｃｇの下でトンネル膜３７にかかる電界が大きくなったためと考えられる。

一方では、参考文献 G. Lucovsky et al., "Bonding constraints and defect formation at interfaces between crystalline silicon and advanced single layer and composite gate dielectrics," Appl. Phys. Lett. 74, 2005 (1999) によると、ＳｉＯＮ膜の膜中欠陥の量は、平均配位数Ｎ_ａｖを用いて(Ｎ_ａｖ−Ｎ_ａｖ ^＊)^２に比例する。ここでＮ_ａｖ ^＊＝２．６７である。この理論に基づいて(Ｎ_ａｖ−Ｎ_ａｖ ^＊)^２をＳｉＯＮ層の比率ｘの関数としてプロットしたものを、図５に示す（図５の縦軸右側は、(Ｎ_ａｖ−Ｎ_ａｖ ^＊)^２を表す)。

この結果によると、比率ｘが１から０．７までの範囲では、(Ｎ_ａｖ−Ｎ_ａｖ ^＊)^２は２次関数的な挙動に近いので、比率ｘ＝１の近傍ではＳｉＯＮ膜中の欠陥密度が低く抑えられている。一方、比率ｘ０．７未満の範囲では(Ｎ_ａｖ−Ｎ_ａｖ ^＊)^２は１次関数的な挙動となり、比率ｘが小さくなるに従い欠陥密度がほぼ線形に増加する。

このことから、トンネル膜３７の第３膜３７３の比率ｘが０．７以上１未満の範囲では、膜中の欠陥密度が抑制され、データの保持性とともに消去特性の改善効果が顕著に現れていると言える。なお、比率ｘ＝０．７では、Ｎ_ａｖ＝３．０４になっている。

前記参考文献(G. Lucovsky)によれば、Ｎ_ａｖ 〜３が欠陥密度の少ない場合と多い場合とを区別する基準になることが実験的に知られている。本実施形態におけるＯＮＯ構造のトンネル膜３７において、第３膜３７３の組成を比率ｘ＝０．７以上にするという境界値は、前記参考文献(G. Lucovsky)における膜中欠陥の多寡の基準(criteria)ともほぼ合致している。したがって、メモリセルＭＣのデータの保持特性の向上、及びデータの消去特性の向上を達成するためには、トンネル膜３７の第３膜３７３の比率ｘを、０．７≦ｘ＜１の範囲にすることが望ましい。

次に、キャップ膜３２の膜厚の最適範囲について説明する。
先ず、キャップ膜３２の膜厚の下限について説明する。
キャップ膜３２の膜厚範囲の下限は、消去動作の最終段階において、チャネル領域からトンネル膜３７を介して電荷蓄積膜３６に流れる正孔電流が、電極膜２１からキャップ膜３２を介して電荷蓄積膜３６に流れる電子電流と釣り合う条件により得られる。

図６は、円筒型のメモリセルでの消去特性を示す図である。
図６では、各膜（トンネル膜３７、電荷蓄積膜３６、ブロック膜３５）の膜厚と形成条件を変えた複数の試料で消去特性（消去時間:１０ｍｓ）を測定した結果を表している。複数の試料のメモリセルＭＣのトンネル膜３７は、すべてＳｉＯ_２の単層膜である。

図６の横軸は、電荷捕獲が無い状態でのトンネル膜３７の電界Ｅ_tunnel（ＭＶ／ｃｍ）を示す。すなわち、この電界は、消去動作時に印加するゲート電圧に対応する。また、図の縦軸は、消去動作の終了時において電荷蓄積膜３６に溜まっている電荷量Ｑ（ＭＶ／ｃｍ）を示す。

Ｑ＜０は、電荷蓄積膜３６に負電荷が溜まった状態、Ｑ＞０は、電荷蓄積膜３６に正電荷が溜まった状態を示す。円筒型のメモリセルＭＣの消去動作ではＱ＜０側の状態から消去動作を始めて、少なくともＱ＝０の中性状態まで到達することが求められる。

図６に表したように、トンネル膜３７がＳｉＯ_２の単層膜の場合については、キャップ膜３２の膜厚を２ｎｍ程度にすれば、Ｑ＝０の中性状態まで達する。なお、この場合には、Ｑ＞０の領域に入った直後に消去飽和が起こり得る。また、キャップ膜３２の膜厚を４ｎｍまたは６ｎｍにすると、測定の範囲ではＱ＞０の状態になっても消去飽和は起こらない。

以上のことから、円筒型のメモリセルＭＣにおいて、トンネル膜がＳｉＯ_２の単層膜の場合には、キャップ膜３２の膜厚の下限を２ｎｍにすればよいことが分かる。なお、このことは電界によって決まるため、円筒型のメモリセルＭＣのメモリホール径を縮小した場合でも、各膜（トンネル膜３７、電荷蓄積膜３６、ブロック膜３５）の膜厚と印加電圧とを比例的に縮小させる条件下では同じ結論が得られる。

以上のように、トンネル膜３７がＳｉＯ_２の単層膜の場合のキャップ膜３２の膜厚の下限値（２ｎｍ）を念頭に置いた上で、次に、トンネル膜３７がＯＮＯ構造をとる場合について、キャップ膜３２の膜厚下限がどのようになるかを説明する。ここでは、（１）トンネル膜３７の第３膜３７３の組成に応じて消去終了時の正孔注入電流がどのようになるか、（２）これと同等量の電子注入が起こる場合のキャップ膜３２の膜厚はどのようになるか、を調べていく必要がある。そして、その結果に基づいて、トンネル膜３７の第３膜３７３の組成と、キャップ膜３２の膜厚の下限と、の関係が規定される。

先ず、上記（１）について説明する。定性的には第３膜３７３のＳｉＯＮの組成がＳｉ_３Ｎ_４寄りになって正孔注入電流が多いほど所定の閾値レベルまでの消去動作が短時間に終わり、消去終了時の正孔電流の量も多いと考えられる。実際に、この正孔電流がどのような大きさになっているかを、サンプルＢのメモリ膜３３を有するメモリセルＭＣの消去特性に基づき調べた。このメモリセルＭＣで中性閾値近傍(約０．４Ｖ）までの消去動作を行い、消去終了時の正孔電流の大きさを調査した。

図７は、比率ｘと正孔電流量との関係を示す図である。
図７では、サンプルＢのメモリ膜３３を有するメモリセルＭＣの消去特性が表されている。図７の横軸はＯＮＯ構造のトンネル膜３７の第３膜３７３の比率ｘ、縦軸は中性閾値近傍で流れている正孔電流量（Ａ／ｃｍ^２）が示されている。図７から分かるように、第３膜３７３の組成の比率ｘがＳｉＯ_２に近づくほど消去が遅いので、消去終了時の正孔電流も小さくなる。すなわち、第３膜３７３の比率ｘを０．６から１まで変えることで、正孔電流は０．００１倍になる。なお、消去終了時の正孔電流の絶対値は、ＯＮＯ構造のトンネル膜３７のうちチャネル領域に接する第１膜３７１の膜厚によって変化するが、第３膜３７３の組成変化による正孔電流の増減の割合に関しては、第１膜３７１の膜厚依存性は殆ど無いと考えられる。

次に、キャップ膜３２の膜厚の増加で電極膜２１から電荷蓄積膜３６に注入される電子量がどのように低減するかを調べた。
図８は、電界と電子電流との関係を示す図である。
図８では、厚いブロックＳｉＯ_２膜（１０ｎｍ厚以上）と、それに接するキャップＳｉ_３Ｎ_４膜との積層膜において、キャップ膜側から電子注入を行った場合の電界（Ｅ_eff（ＭＶ／ｃｍ））−電流（Ｊ_ｇ（Ａ／ｃｍ^２））特性を表している。

キャップ膜の厚さがゼロの場合、ＳｉＯ_２の電界−電流特性に相当し、キャップ膜の膜厚が厚くなると、それよりも低い電流が得られている。この特性を基にして、キャップ膜厚とゲート注入電子量の減衰割合との関係が得られる。この減衰率はどの電界でみるかで僅かな違いはあるものの、円筒型のメモリセルＭＣでは円筒の外周部ほど電界が小さくなることを考慮すれば、比較的低い電界で減衰率を評価すればよい。

ここでは、８ＭＶ／ｃｍの電界における注入電子電流の減衰率を評価した。
図９は、キャップ膜の膜厚と、電子注入の減衰率と、の関係を示す図である。
図９の横軸はキャップ膜の膜厚（ｎｍ）を示し、縦軸は電極膜からの電子注入の減衰率を示している。縦軸は、キャップ膜の膜厚がゼロの場合を基準にした相対値になっている。

図９に表したように、２ｎｍ厚のキャップ膜による電子電流の減衰率は０．００３であり、キャップ膜の膜厚を薄くするほど減衰率の数値が大きくなり、電子電流の抑制が効きにくくなることが分かる。

以上のことから、消去飽和を起こさない最低条件は、次の手順で求められる。先ず、トンネル膜３７の第３膜３７３の比率ｘ＝１でキャップ膜厚が２ｎｍである場合を基準とする。次に、トンネル膜３７の第３膜３７３の組成変化（ｘ＜１）で正孔電流が大きくなるのに見合う分だけキャップ膜３２を薄膜化し、電子電流の抑制(減衰率）を緩和する。

図１０は、トンネル膜３７の第３膜３７３の組成比率ｘとキャップ膜の膜厚の下限との関係を示す図である。
図１０の横軸は比率ｘを示し、縦軸は必要なキャップ膜の膜厚の下限（ｎｍ）を示している。
図１０に表したように、トンネル膜３７の第３膜３７３の組成の比率ｘ＝１（すなわち、ＳｉＯ_２膜）の場合に２ｎｍ必要だったキャップ膜３２は、比率ｘの減少に伴って薄くしてよいことが分かる。そして、比率ｘ＝０．７では、キャップ膜３２の膜厚をゼロにしても、少なくとも中性閾値電圧近傍までの消去動作では消去飽和が起こらないことが分かる。

すなわち、キャップ膜３２の膜厚の下限は、トンネル膜３７の第３膜３７３の組成の比率ｘに応じて、次のように表される。
０≦ｘ＜０．７の場合、キャップ膜３２の膜厚の下限は、０ｎｍである。
０．７≦ｘ＜１の場合、キャップ膜３２の膜厚の下限は、１３．７（ｘ−０．７）^１．６ｎｍである。

次に、キャップ膜３２の膜厚の上限について説明する。
図１１は、キャップ膜の膜厚とデータ保持時の閾値電圧のシフトとの関係について示す図である。
図１１の横軸はキャップ膜３２の膜厚（ｎｍ）を示し、縦軸はデータ保持時の閾値電圧のシフト（Ｖ）を示している。
ここでは、円筒型のメモリセルＭＣにおいて、キャップ膜３２の膜厚を変化させた場合のデータ保持特性（Fresh試料の書き込み後、温度８５℃で保持）の実測結果を示している。図１１に表したように、キャップ膜３２の膜厚が増加すると、データ保持時の閾値電圧のシフト量は、キャップ膜３２の膜厚のほぼ２乗に比例して増加する。このことは、キャップ膜３２の膜内全体に均一密度で捕獲電子が存在することを示している。メモリセルＭＣの多値動作による閾値電圧配分を考慮すると、データ保持時の閾値電圧のシフトは少なくとも０．５Ｖ程度以下に抑える必要がある。
このことから、キャップ膜３２の膜厚の上限は、８．５ｎｍ程度になる。

図１２は、比率ｘとキャップ膜の膜厚との関係を示す図である。
図１２の横軸は比率ｘを示し、縦軸はキャップ膜の膜厚（ｎｍ）を示している。
図１２に表したように、領域Ｒ（ハッチングで示される領域）は、０．５≦ｘ＜０．７の場合、キャップ膜３２の膜厚が０ｎｍ以上８．５ｎｍ以下、０．７≦ｘ＜１の場合、キャップ膜３２の膜厚が１３．７（ｘ−０．７）^１．６ｎｍ以上８．５ｎｍ以下の範囲を示している。
比率ｘ及びキャップ膜３２の膜厚が、領域Ｒ内にあれば、データの保持性の向上と、データの消去性の向上と、の両立が達成される。

（第２の実施形態）
図１３は、第２の実施形態に係る半導体記憶装置の構成を例示する模式的斜視図である。
図１３では、図を見やすくするために、導電部分のみを示し、絶縁部分は図示を省略している。
図１３に表したように、第２の実施形態に係る半導体記憶装置１２０においては、図１に表した半導体記憶装置１１０の接続部材４０が設けられていない。すなわち、各半導体層３９（半導体ピラーＳＰ）のそれぞれは独立している。半導体記憶装置１２０においては、直線状のメモリストリングＳＴＲ２が設けられる。

半導体記憶装置１２０においては、構造体２０の上側及び下側に、それぞれ制御電極２７が設けられる。制御電極２７は、Ｘ軸に沿って並ぶ複数の半導体ピラーＳＰごとに設けられる。複数のソース線４７は、下側の制御電極２７と、基板１１と、の間に設けられ、それぞれＹ軸に沿って延びる。複数のビット線５１は、上側の制御電極２７の上に設けられ、それぞれＸ軸に沿って延びる。

半導体記憶装置１２０であっても、上記説明した半導体記憶装置１１０と同様なメモリ膜３３の構成が適用される。これにより、記憶したデータの保持性及びデータの消去性の向上が達成される。

次に、実施例について説明する。

（第１実施例）
第１実施例に係る半導体記憶装置は、次のような構成を有する。
メモリホール３０の孔径は７０ｎｍである。トンネル膜３７の第１膜３７１の材料はＳｉＯ_２、膜厚は１．５ｎｍ、第３膜３７３の材料はＳｉＯＮ、比率ｘは０．７５、膜厚は２ｎｍ、第２膜３７２の材料はＳｉＯ_２、膜厚は２．５ｎｍである。電荷蓄積膜３６の材料はＳｉ_３Ｎ_４、膜厚は５ｎｍである。ブロック膜３５の材料はＳｉＯ_２、膜厚は１０ｎｍである。キャップ膜３２の材料はＳｉ_３Ｎ_４、膜厚は３ｎｍである。

このような第１実施例に係る半導体記憶装置においては、トンネル膜３７の第３膜３７３の組成の比率ｘを０．７５にしたことで、この層の平均配位数Ｎ_ａｖ＝３を実現している。これにより、第３膜３７３の膜中の欠陥密度が低減する。第１実施例に係る半導体記憶装置では、良好なデータ保持特性と、速い消去特性との両立が達成される。第１実施例に係る半導体記憶装置は、多値動作に適している。

（第２実施例）
第２実施例に係る半導体記憶装置は、次のような構成を有する。
メモリホール３０の孔径は７０ｎｍである。トンネル膜３７の第１膜３７１の材料はＳｉＯ_２、膜厚は１．５ｎｍ、第３膜３７３の材料はＳｉＯＮ、比率ｘは０．６、膜厚は２ｎｍ、第２膜３７２の材料はＳｉＯ_２、膜厚は２．５ｎｍである。電荷蓄積膜３６の材料はＳｉ_３Ｎ_４、膜厚は５ｎｍである。ブロック膜３５の材料はＳｉＯ_２、膜厚は１０ｎｍである。キャップ膜３２の材料はＳｉ_３Ｎ_４、膜厚は１ｎｍである。なお、キャップ膜３２の膜厚はゼロ（キャップ膜３２を設けない）でもよい。

このような第２実施例に係る半導体記憶装置においては、トンネル膜３７の第３膜３７３の組成の比率ｘを０．６にしたことで、速い消去動作が実現される。第２実施例に係る半導体記憶装置は、書き込み／消去動作を迅速に行う用途に適している。

（第３実施例）
第３実施例に係る半導体記憶装置は、次のような構成を有する。
メモリホール３０の孔径は５６ｎｍである。トンネル膜３７の第１膜３７１の材料はＳｉＯ_２、膜厚は１ｎｍ、第３膜３７３の材料はＳｉＯＮ、比率ｘは０．９、膜厚は１．５ｎｍ、第２膜３７２の材料はＳｉＯ_２、膜厚は２ｎｍである。電荷蓄積膜３６の材料はＳｉ_３Ｎ_４、膜厚は３ｎｍである。ブロック膜３５の材料はＳｉＯ_２、膜厚は８ｎｍである。キャップ膜３２の材料はＳｉ_３Ｎ_４、膜厚は２ｎｍである。

このような第３実施例に係る半導体記憶装置においては、第１及び第２実施例に比べてメモリホール３０の孔径が小さい。メモリホール３０の孔径が小さいことで、円筒の形状効果が働く。このため、トンネル膜３７の第３膜３７３がＳｉＯ_２に近い組成であっても十分な消去特性が得られる。第３実施例では、トンネル膜３７の第３膜３７３の組成の比率ｘ＝０．９であり、第１及び第２実施例に比べて組成がＳｉＯ_２側に寄っている。なお、比率ｘは、０．８以上０．９５以下でもよい。また、第３実施例に係る半導体記憶装置では、各絶縁膜の膜厚を全体的に薄めに設定している。この膜厚及び組成構成ではデータ保持特性を重視しつつ、書き込み／消去動作にも十分な余裕を持たせられる。第３実施例に係る半導体記憶装置では、第１及び第２実施例に係る半導体記憶装置に比べてメモリホールの孔径が小さいため、素子密度を高くする設計が可能であり、高ビット密度の半導体記憶装置に適している。

以上説明したように、実施形態に係る半導体記憶装置によれば、記憶したデータの保持性及びデータの消去性の向上を図ることができる。

なお、上記に本実施形態を説明したが、本発明はこれらの例に限定されるものではない。例えば、電荷蓄積膜３６のＳｉ_３Ｎ_４膜の組成は化学量論的な組成でなく、Ｓｉリッチの窒化シリコン膜であってもよいし、Ｎリッチの窒化シリコン膜であってもよい。また、電荷蓄積膜３６は、Ｓｉ_３Ｎ_４膜と、ＨｆＯ_２、Ａｌ_２Ｏ_３等の高誘電率（ｈｉｇｈ−ｋ）絶縁膜と、の積層構造になっていてもよい。さらにまた、電荷蓄積膜３６は、ｈｉｇｈ−ｋ絶縁膜の単層膜、または異なるｈｉｇｈ−ｋ絶縁膜の積層膜であってもよい。その他、電荷蓄積膜３６の構成には、様々に変形が適用される。

ブロック膜３５の材料について、上記の実施形態及び実施例ではＳｉＯ２を用いているが、それをＳｉＯ_２／ＳｉＯＮ／ＳｉＯ_２のいわゆるＯＮＯ膜を用いてもよい。その他、ブロック膜３５の構成には、様々な変形が適用される。

また、キャップ膜３２は、キャップ膜３２の隣接する膜との界面や膜中に、意図的でなく混入した酸素や水素、塩素などの不純物元素を含んでいてもよい。また、その他の膜についても同様に、意図せず混入した不純物元素を含んでいてもよい。

また、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものや、各実施の形態の特徴を適宜組み合わせたものも、本発明の要旨を備えている限り、本発明の範囲に含有される。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１１…基板、１１ａ…主面、２０…構造体、２１…電極膜、２２…絶縁膜、２７…制御電極、３０…メモリホール、３２…キャップ膜、３３…メモリ膜、３５…ブロック膜、３６…電荷蓄積膜、３７…トンネル膜、３９…半導体層、１１０，１２０…半導体記憶装置、３７１…第１膜、３７２…第２膜、３７３…第３膜、ＭＣ…メモリセル、ＳＰ…半導体ピラー

Claims (5)

1. 基板と、
   基板の主面上に設けられ、前記主面に対して垂直な積層方向に交互に積層された複数の電極膜と、複数の絶縁膜と、を有する構造体と、
   前記構造体を前記積層方向に貫通する半導体層と、
   前記半導体層と、前記複数の電極膜と、のあいだに設けられたメモリ膜と、
   を備え、
   前記メモリ膜は、
   電荷蓄積膜と、
   前記電荷蓄積膜と、前記複数の電極膜と、のあいだに設けられたブロック膜と、
   前記電荷蓄積膜と、前記半導体層と、のあいだに設けられたトンネル膜と、
   を有し、
   前記トンネル膜は、酸化シリコンを含む第１膜と、酸化シリコンを含む第２膜と、前記第１膜と前記第２膜とのあいだに設けられ、酸窒化シリコンを含む第３膜と、を有し、
   前記第３膜に含まれる前記酸窒化シリコンの組成を、酸化シリコンの比率ｘ、及び窒化シリコンの比率（１−ｘ）で表した場合、０．５≦ｘ＜１であり、
   ０．５≦ｘ＜０．７のとき、
   前記ブロック膜と、前記複数の電極膜と、のあいだに窒化シリコンを含むキャップ膜を備えていないか、または前記キャップ膜を備える場合には前記キャップ膜の膜厚は８．５ナノメートル以下であり、
   ０．７≦ｘ＜１のとき、
   前記キャップ膜を備え、前記キャップ膜の厚さは、１３．７（ｘ−０．７）^１．６ナノメートル以上８．５ナノメートル以下である半導体記憶装置。
2. 基板と、
   基板の主面上に設けられ、前記主面に対して垂直な積層方向に交互に積層された複数の電極膜と、複数の絶縁膜と、を有する構造体と、
   前記構造体を前記積層方向に貫通する半導体層と、
   前記半導体層と、前記複数の電極膜と、のあいだに設けられたメモリ膜と、
   を備え、
   前記メモリ膜は、
   電荷蓄積膜と、
   前記電荷蓄積膜と、前記複数の電極膜と、のあいだに設けられたブロック膜と、
   前記電荷蓄積膜と、前記半導体層と、のあいだに設けられたトンネル膜と、
   を有し、
   前記トンネル膜は、酸化シリコンを含む第１膜と、酸化シリコンを含む第２膜と、前記第１膜と前記第２膜とのあいだに設けられ、酸窒化シリコンを含む第３膜と、を有し、
   前記第３膜に含まれる前記酸窒化シリコンの組成を、酸化シリコンの比率ｘ、及び窒化シリコンの比率（１−ｘ）で表した場合、０．５≦ｘ＜１である半導体記憶装置。
3. ０．５≦ｘ＜０．７のとき、
   前記ブロック膜と、前記複数の電極膜と、のあいだに窒化シリコンを含むキャップ膜を備えていないか、または前記キャップ膜を備える場合には前記キャップ膜の膜厚は８．５ナノメートル以下であり、
   ０．７≦ｘ＜１のとき、
   前記キャップ膜をさらに備え、前記キャップ膜の厚さは、１３．７（ｘ−０．７）^１．６ナノメートル以上８．５ナノメートル以下である請求項２記載の半導体記憶装置。
4. 前記キャップ膜は、窒化シリコンを含む請求項３記載の半導体記憶装置。
5. 前記電荷蓄積膜に窒素が含まれる場合、前記電荷蓄積膜に含まれる窒素の密度は、前記第３膜に含まれる窒素の密度よりも大きい請求項２〜４のいずれか１つに記載の半導体記憶装置。

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