KR20100100550A - 메모리 장치의 제조 방법 - Google Patents
메모리 장치의 제조 방법 Download PDFInfo
- Publication number
- KR20100100550A KR20100100550A KR1020090025989A KR20090025989A KR20100100550A KR 20100100550 A KR20100100550 A KR 20100100550A KR 1020090025989 A KR1020090025989 A KR 1020090025989A KR 20090025989 A KR20090025989 A KR 20090025989A KR 20100100550 A KR20100100550 A KR 20100100550A
- Authority
- KR
- South Korea
- Prior art keywords
- dielectric layer
- film
- dielectric
- dielectric film
- memory device
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 27
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 46
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 46
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims abstract description 43
- 239000000758 substrate Substances 0.000 claims abstract description 36
- 230000000903 blocking effect Effects 0.000 claims abstract description 35
- YKTSYUJCYHOUJP-UHFFFAOYSA-N [O--].[Al+3].[Al+3].[O-][Si]([O-])([O-])[O-] Chemical compound [O--].[Al+3].[Al+3].[O-][Si]([O-])([O-])[O-] YKTSYUJCYHOUJP-UHFFFAOYSA-N 0.000 claims abstract description 23
- 238000004519 manufacturing process Methods 0.000 claims abstract description 9
- 238000003860 storage Methods 0.000 claims description 39
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 18
- 229910052782 aluminium Inorganic materials 0.000 claims description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 16
- 229910052710 silicon Inorganic materials 0.000 claims description 15
- 239000010703 silicon Substances 0.000 claims description 14
- 238000010438 heat treatment Methods 0.000 claims description 6
- 238000011065 in-situ storage Methods 0.000 claims description 3
- 238000010406 interfacial reaction Methods 0.000 abstract description 2
- KZHJGOXRZJKJNY-UHFFFAOYSA-N dioxosilane;oxo(oxoalumanyloxy)alumane Chemical compound O=[Si]=O.O=[Si]=O.O=[Al]O[Al]=O.O=[Al]O[Al]=O.O=[Al]O[Al]=O KZHJGOXRZJKJNY-UHFFFAOYSA-N 0.000 description 29
- 229910052863 mullite Inorganic materials 0.000 description 29
- 230000000052 comparative effect Effects 0.000 description 15
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 14
- 229910004298 SiO 2 Inorganic materials 0.000 description 10
- 238000010586 diagram Methods 0.000 description 10
- 239000000463 material Substances 0.000 description 10
- 230000001590 oxidative effect Effects 0.000 description 8
- 238000004891 communication Methods 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 238000000231 atomic layer deposition Methods 0.000 description 5
- 239000002243 precursor Substances 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 239000012686 silicon precursor Substances 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 238000010926 purge Methods 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000002425 crystallisation Methods 0.000 description 3
- 230000008025 crystallization Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- -1 hafnium nitride Chemical class 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000005240 physical vapour deposition Methods 0.000 description 3
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- 230000005641 tunneling Effects 0.000 description 3
- 238000003917 TEM image Methods 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- VCZQFJFZMMALHB-UHFFFAOYSA-N tetraethylsilane Chemical compound CC[Si](CC)(CC)CC VCZQFJFZMMALHB-UHFFFAOYSA-N 0.000 description 2
- JLTRXTDYQLMHGR-UHFFFAOYSA-N trimethylaluminium Chemical compound C[Al](C)C JLTRXTDYQLMHGR-UHFFFAOYSA-N 0.000 description 2
- 229910001928 zirconium oxide Inorganic materials 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- AYCGOXXHRCXEFT-UHFFFAOYSA-N C[AlH]C.C(C)N1CCCCC1 Chemical compound C[AlH]C.C(C)N1CCCCC1 AYCGOXXHRCXEFT-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- ILCYGSITMBHYNK-UHFFFAOYSA-N [Si]=O.[Hf] Chemical compound [Si]=O.[Hf] ILCYGSITMBHYNK-UHFFFAOYSA-N 0.000 description 1
- MIQVEZFSDIJTMW-UHFFFAOYSA-N aluminum hafnium(4+) oxygen(2-) Chemical compound [O-2].[Al+3].[Hf+4] MIQVEZFSDIJTMW-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- CWEHKOAQFGHCFQ-UHFFFAOYSA-N methylalumane Chemical compound [AlH2]C CWEHKOAQFGHCFQ-UHFFFAOYSA-N 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 239000002096 quantum dot Substances 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 150000004760 silicates Chemical class 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000004611 spectroscopical analysis Methods 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 238000005728 strengthening Methods 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- CZDYPVPMEAXLPK-UHFFFAOYSA-N tetramethylsilane Chemical compound C[Si](C)(C)C CZDYPVPMEAXLPK-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02142—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides
- H01L21/02145—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides the material containing aluminium, e.g. AlSiOx
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
- H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/3141—Deposition using atomic layer deposition techniques [ALD]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Ceramic Engineering (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
메모리 장치의 제조 방법이 제공된다. 상기 메모리 장치의 제조 방법은 기판 상에 터널 유전막을 형성하고, 터널 유전막 상에 전하 저장막을 형성하고, 전하 저장막 상에 블록킹 유전막을 형성하는 것을 포함하되, 블록킹 유전막을 형성하는 것은 전하 저장막 상에 실리콘 산화물을 포함하는 제1 유전막을 형성하고, 제1 유전막 상에 알루미늄 실리케이트를 포함하는 제2 유전막을 형성하되, 제2 유전막에 포함된 알루미늄(Al)과 실리콘(Si)의 함량비(Al/(Al+Si))는 60%-95%이고, 제2 유전막 상에 알루미늄 산화물을 포함하는 제3 유전막을 형성하는 것을 포함한다.
메모리 장치, 블로킹 유전막
Description
본 발명은 메모리 장치의 제조 방법에 관한 것으로, 보다 상세하게는 신뢰성이 향상된 메모리 장치의 제조 방법에 관한 것이다.
메모리 장치는 마이크로 컨트롤러, 크레디트 카드 등의 장치에서 다양하게 적용되고 있으며, 이러한 메모리 장치 중 하나로 플래쉬 메모리 장치가 개발되어 있다.
플래쉬 메모리 장치는 예를 들어, 반도체 기판 위에 터널 유전막, 전하 트랩막, 블로킹 유전막 및 상부 전극이 순차적으로 형성된 구조를 가지는 전하 트랩형 플래쉬 메모리 장치 및 반도체 기판 위에 터널 유전막, 플로팅 게이트, 블록킹 유전막 및 상부 전극이 순차적으로 형성된 구조를 가지는 플로팅 게이트형 플래쉬 메모리 장치를 포함할 수 있다. 전하 트랩막(또는 플로팅 게이트)은 상부 전극으로부터 동작 전압이 인가되어 반도체 기판과 전위차를 가짐으로써, 반도체 기판으로부터 전하가 주입되거나 기판으로 전하가 방출되도록 설계된다.
최근 소자의 집적화에 따라 메모리 셀 및 주변회로의 치수(dimension)도 미세해져 가고 있으며, 이러한 경향과 에너지 효율화로 메모리 장치의 동작 전압도 낮아져 가고 있다. 플래쉬 메모리 장치에서는 전하의 유입과 유지가 메모리 장치 신호의 제어 및 신뢰성 확보에 매우 중요하며, 이러한 플래쉬 메모리 장치의 신뢰성 확보에 있어서 유전막, 예를 들어 터널링 유전막 및 블록킹 유전막의 물성 및 특성이 중요한 역할을 한다.
본 발명이 해결하고자 하는 일 과제는 소자 특성 및 그 신뢰성이 향상된 플래쉬 메모리 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들이라도 당업자라면 본 명세서의 설명으로부터 도출할 수 있는 과제들은 이 역시 본원 발명의 해결과제 및 그 효과로 파악되어야 할 것이다.
상기 과제를 해결하기 위한 본 발명의 실시예에 따른 메모리 장치의 제조 방법은 기판 상에 터널 유전막을 형성하고, 터널 유전막 상에 전하 저장막을 형성하고, 전하 저장막 상에 블록킹 유전막을 형성하는 것을 포함하되, 블록킹 유전막을 형성하는 것은 전하 저장막 상에 실리콘 산화물을 포함하는 제1 유전막을 형성하고, 제1 유전막 상에 알루미늄 실리케이트를 포함하는 제2 유전막을 형성하되, 제2 유전막에 포함된 알루미늄(Al)과 실리콘(Si)의 함량비(Al/(Al+Si))는 60%-95%이고, 제2 유전막 상에 알루미늄 산화물을 포함하는 제3 유전막을 형성하는 것을 포함한다.
본 발명의 기술적 내용 및 특허청구범위에 청구하고자 하는 기술적 내용들은 첨부된 도면을 도움으로 본원 명세서의 상세한 설명 및 이에 상술되어 있는 실시예 들을 참고하여 명확히 나타내고자 한다. 하지만, 본 발명은 이하 개시될 실시예들에 한정되는 것이 아니라, 서로 다른 다양한 형태로 구현될 수 있다. 다시 말하면, 본 실시예들은 단지 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 발명을 이해하기 위하여 대표적이며 예시적으로 제공되는 것일뿐, 본 발명의 청구하고자 하는 범위는 청구항의 기재에 의해 정의된다.
한편, 본원 명세서에서 사용되는 용어는 달리 언급하지 않는 한, 당업계의 명세서 작성시 일반적으로 이해되며 최광의적으로 사용된다. 가령, 용어 일 소자 또는 구성요소가 다른 소자와 "연결된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 간접적으로 연결되는 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 연결된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서에서 사용되는 동사 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는 open형의 표현이다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다. 또한, 명사등에 특별히 단 복수가 특정되지 않으면 단수 및 복수의 경우 모두를 포함할 수 있다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않으며, 이들 용어들의 사용은 단지 하나의 소자, 구성요소 또는 섹션들을 상이한 소자, 구성요소 또는 섹션들임을 구별하기 위하여 사용하는 것이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 일반적으로 도면에 도시되어 있는 바에 따라 설명된다. 그러나, 도면에 도시되어 있는 소자를 뒤집을 경우와 같이 배향 및 관찰자의 시선에 따라 보는 좌표가 변할 수 있는 것처럼, 이들 용어의 위치관계는 상대적인 것으로 파악될 수 있다.
본 명세서에 포함되어 있는 도면은 발명의 구성요소 및 특징을 명확히 제시하고자 하는 것이므로, 그 치수 및 크기 등은 다소 과장되어 표현할 수 있는 것임을 이해해야 한다.
이제, 도면을 참조하여 본원 발명의 실시형태를 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 플래쉬 메모리 장치의 단면도이다. 도 2a는 알루미늄 산화물(Al2O3)과 실리콘 산화물(SiO2)의 상태도이며, 도 2b는 물라이트의 결정성을 설명하는 도면이다.
도 1을 참조하면, 기판(10) 상에 게이트 구조체(100)가 형성된다.
기판(10)은 반도체 기판을 들 수 있으며, 예를 들어, 실리콘 기판, SOI(Silicon On Insulator) 기판, 게르마늄 기판, GOI(Germanium On Insulator) 기판, 실리콘 게르마늄 기판, 갈륨 비소 기판, SEG(Selective Epitaxial Growth)를 수행하여 형성된 에피택시얼 기판 등을 포함할 수 있다. 또한, 도면에는 도시하지 않았으나 기판(10)은 활성 영역을 정의하는 소자 분리 영역을 포함할 수 있다.
기판(10) 내에는 서로 이격된 소스/드레인 영역(15)이 형성될 수 있다. 소스/드레인 영역(15)에는 기판의 도핑형과 반대되는 도전형인 불순물, p형 또는 n형 불순물이 도핑될 수 있으며, 마주하는 한쌍의 소스/드레인 영역(15) 사이에는 채널 영역이 형성될 수 있다. 도면에 도시하지는 않았으나, 소스/드레인 영역(15)은 DDD(Double Diffused Drain) 또는 LDD(Lightly Doped Drain) 등의 구조로 형성될 수 있다.
게이트 구조체(100)는 플래쉬 메모리 장치에서 메모리 셀에 대응하며, 터널 유전막(110), 전하 저장막(120), 블록킹 유전막(130) 및 상부 전극(140)을 포함한다.
터널 유전막(110)은 기판(10) 상에 형성되며, 전하의 터널링에 대한 에너지 장벽을 제공한다. 이러한 터널 유전막(110)은 예를 들어, 실리콘 산화물, 실리콘 질화물 또는 고유전율 물질(high-k material)을 포함할 수 있다. 여기서, 고유전 물질은 하프늄 산화물, 알루미늄 산화물, 하프늄알루미늄 산화물, 지르코늄 산화물과 같은 금속 산화물 등을 포함할 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 터널 유전막(110)은 유전상수 뿐만 아니라 에너지 장벽(energy bandgap) 성 질을 고려하여 다양한 물질들로 형성될 수 있다.
전하 저장막(120)은 터널 유전막(110) 상에 형성되며, 전하를 저장하는 역할을 한다. 여기서 전하 저장막(120)은 플래쉬 메모리 장치가 전하 트랩형인 경우에는 전하 트랩막일 수 있으며, 플래쉬 메모리 장치가 플로팅 게이트형인 경우에는 플로팅 게이트일 수 있다.
예를 들어, 전하 저장막(120)이 전하 트랩막일 경우, 전하 저장막(120) 내에는 전하를 트랩할 수 있는 트랩 사이트(trap site)가 복수개 존재하여 전자를 저장할 수 있다. 이러한 전하 저장막(120)은 예를 들어, 실리콘 질화물, 하프늄 산화물, 지르코늄 산화물, 탄탈륨 산화물, 하프늄 질화 산화물, 하프늄 실리콘 산화물, 텅스텐 도프드 알루미늄 산화물, 나노닷 등을 포함할 수 있다. 반면에, 전하 저장막(120)이 플로팅 게이트일 경우, 전하 저장막(120)은 폴리실리콘과 같은 도전성 물질로 형성될 수 있다.
블록킹 유전막(130)은 전하 저장막(120) 상에 형성되며, 전하 저장막(120) 내에 저장된 전하들이 상부 전극(140)으로 방출되거나, 상부 전극(140)으로부터 전하 저장막(120)으로 전하들이 주입되는 것을 방지하는 역할을 한다. 이러한 블록킹 유전막(130)은 도 1에 도시된 바와 같이 제1 내지 제3 유전막(135)을 포함하는 다층 유전막으로 형성될 수 있다.
제1 유전막(131)은 전하 저장막(120) 상에 형성되며, 실리콘 산화물을 포함한다. 실리콘 산화물을 포함하는 제1 유전막(131)은 전하에 대한 에너지 장벽이 높아서 전하 저장막(120)과 상부 전극(140) 사이에 전하가 이동하는 것을 효율적으로 방지할 수 있다.
나아가, 제1 유전막(131) 상부에 알루미늄 산화물과 같은 고유전막이 형성될 경우 알루미늄 금속이 전하 저장막(120)으로 확산되는 현상을 방지할 수 있다. 예를 들어, 제1 유전막(131) 상부에 알루미늄 실리케이트를 포함하는 제2 유전막(133)을 형성하면서 석출되는 잉여의 알루미늄 산화물 또는 알루미늄 금속이 전하 저장막(120)으로 확산되는 것을 방지할 수 있다. 이러한 제1 유전막(131)은 예를 들어, 알루미늄 성분이 전하 저장막(120)으로 확산되는 것을 방지하기 위하여 15A 이상일 수 있으며, 블록킹 유전막(130)의 EOT 감소를 위하여 40A 이하일 수 있다. 여기서, A는 옹스트롬(aunstrom)을 의미하고 1nm는 10A이다.
제2 유전막(133)은 실리콘 산화물을 포함하는 제1 유전막(131)과 알루미늄 산화물을 포함하는 제3 유전막(135) 사이에 형성되며, 알루미늄 실리케이트를 포함한다. 여기서, 제2 유전막(133)의 알루미늄 실리케이트에 포함된 알루미늄 산화물(Al)과 실리콘(Si)의 함량비(이하, Al/(Al+Si))는 제2 유전막(133)이 물라이트(mullite), 또는 물라이트의 결정성을 포함하기 위하여 약 60%~95%일 수 있으며, 바람직하게는 약 70%~90%일 수 있다. 구체적으로, Al/(Al+Si)가 약 60%보다 작은 경우 Al의 함량이 Si의 함량에 비해 상대적으로 작아서 제2 유전막(133)을 열처리하더라도 물라이트, 또는 물라이트의 결정성이 제2 유전막(133) 내에 형성되지 않을 수 있으며, Al/(Al+Si)가 약 95%보다 큰 경우 Al의 함량이 Si의 함량에 비해 상대적으로 많아서 제2 유전막(133)을 열처리하더라도 물라이트, 또는 물라이트의 결정성이 제2 유전막(133) 내에 형성되지 않을 수 있다. 그리고, Al/(Al+Si)가 약 60%보다 크고, 이상적인 물라이트 조성비(3Al2O3·2SiO2)에 가까운 약 70%보다 작은 경우에는 제2 유전막(133) 내에 물라이트, 또는 물라이트의 결정성이 형성되더라도 그 결정성이 불균일하여 제2 유전막(133)의 막질이 열화될 수 있다. 반면에, Al/(Al+Si)가 약 90%보다 크고 약 95%보다 작은 경우에는 제2 유전막(133) 내에 물라이트, 또는 물라이트의 결정성이 비교적 균일하게 형성되더라도 알루미늄 금속이 제1 유전막(131) 또는 전하 저장막(120)으로 확산되어 제2 유전막(133)의 막질이 열화될 수 있다, 따라서, 본 발명의 일 실시예에서 Al/(Al+Si)는 바람직하게 약 70%~90%일 수 있다. 이에 대해서는 도 6 내지 도 10b를 참고하여, 하기 실험예 1에서 구체적으로 후술하기로 한다.
도 2a에 도시된 바와 같이, 물라이트란 알루미늄 산화물과 실리콘 산화물이 특정 조성비(구체적으로, 3:2의 화학식량비, 3Al2O3·2SiO2)로 형성되는 알루미늄 실리케이트의 상(phase)으로서, 녹는점이 1820℃로 다른 알루미늄 실리케이트 상에 비해 열적으로 안정할 수 있다. 물라이트는 예를 들어, 실리콘 산화막 상에 알루미늄 산화막을 형성하거나 알루미늄 산화막 상에 실리콘 산화막을 형성하는 과정 중에 실리콘 성분 또는 알루미늄 성분이 다른 막으로 확산되어 실리콘 산화막과 알루미늄 산화막 사이의 계면에 형성되는 알루미늄 실리케이트에 비해 열적으로 안정할 수 있다. 구체적으로, 물라이트는 도 2b에 도시된 바와 같이 결정화가 되기 쉽고 결정화 후 열적으로 더욱 안정한 상이 되어 알루미늄과 실리콘 원자의 결합을 강하게 할 수 있다. 제2 유전막(133)에서 알루미늄과 실리콘 원자 사이의 결합이 보다 강해질 경우, 본 발명의 일 실시예에서 제2 유전막(133)은 이후 알루미늄 산화물을 포함하는 제3 유전막(135)을 형성하는 과정 또는 제3 유전막(135) 형성 후 열처리하는 과정 중에 제3 유전막(135)의 알루미늄 산화물이 실리콘 산화물을 포함하는 제1 유전막(131)으로 확산되는 것을 효과적으로 방지할 수 있다.
또한, 알루미늄 실리케이트를 포함하는 제2 유전막(133)이 실리콘 산화물을 포함하는 제1 유전막(131)과 알루미늄 산화물을 포함하는 제3 유전막(135) 사이에 개재되므로, 블록킹 유전막(130)의 밴드갭을 보다 효율적으로 조절할 수 있을 뿐만 아니라, 블록킹 유전막(130)에서 각 막(131, 133, 135) 사이에 계면이 존재하지 않거나 설령 계면이 존재하더라도 알루미늄과 실리콘의 조성을 점진적으로 변하게 하여 계면 특성이 향상될 수 있다.
그리고, 제2 유전막(133)이 알루미늄 실리케이트 구체적으로, 물라이트일 경우 실리콘 산화막과 알루미늄 산화막 사이의 계면에서 알루미늄 성분 또는 실리콘 성분의 확산에 의해 형성되는 알루미늄 실리케이트에 비해 결정화가 용이할 수 있다. 이에 의해, 결정화된 제2 유전막(133)이 제1 유전막(131)에 포함된 실리콘 산화물과 제3 유전막(135)에 포함된 알루미늄 산화물의 직접적인 계면 반응을 억제할 수 있을 뿐만 아니라, 블록킹 유전막(130)에서의 누설 전류(leakage current)가 감소될 수 있다.
이러한 제2 유전막(133)의 두께는 예를 들어, 알루미늄 실리케이트의 결정화가 용이하도록 30A 이상일 수 있으며, 블록킹 유전막(130)의 EOT 감소를 위해 70A 이하일 수 있다.
제2 유전막(133) 상에 형성된 제3 유전막(135)은 알루미늄 산화물을 포함한다. 알루미늄 산화물을 포함하는 제3 유전막(135)은 실리콘 산화물을 포함하는 제1 유전막(131)이 비해 상대적으로 높은 유전율을 가지므로, 블록킹 유전막(130)의 EOT를 감소시킬 수 있다. 이에 의해, 동일한 전압이 상부 전극(140)에 인가되더라도 터널 유전막(110)에 전달되는 전압이 높을 수 있으므로, 메모리 장치에서 동작 전압이 감소될 수 있다. 이러한 제3 유전막(135)의 두께는 예를 들어, 상부 전극(140)에서 전하 저장막(120)으로 전하가 백터널링(back tunneling)되는 것을 효율적으로 방지하기 위해 30A 이상일 수 있으며, 블록킹 유전막(130)의 EOT 감소를 위해 80A 이하일 수 있다.
한편, 본 발명의 일 실시예에 따른 블록킹 유전막(130)에서 제2 유전막(133)의 두께는 제1 유전막(131)의 두께보다 더 두꺼울 수 있다. 즉, 상대적으로 높은 유전율을 가지는 알루미늄 실리케이트를 포함하는 제2 유전막(133)이 상대적으로 낮은 유전율을 가지는 실리콘 산화물을 포함하는 제1 유전막(131)에 비해 두께가 더 두꺼울 수 있다. 또한, 블록킹 유전막(130)에서 제3 유전막(135)의 두께는 제2 유전막(133)의 두께보다 더 두꺼울 수 있다. 즉, 상대적으로 높은 유전율을 가지는 알루미늄 산화물을 포함하는 제3 유전막(135)이 상대적으로 낮은 유전율을 가지는 실리콘 실리케이트를 포함하는 제2 유전막(133)에 비해 두께가 더 두꺼울 수 있다. 이에 의해, 블록킹 유전막(130)의 EOT가 감소할 수 있다.
이와 달리, 예를 들어, 제1 유전막(131)의 두께가 제2 유전막(133)의 두께와 실질적으로 동일하거나 제2 유전막(133)의 두께보다 더 두꺼운 경우에는 알루미늄 성분이 전하 저장막(120)으로 확산되는 것을 보다 효과적으로 방지할 수 있다.
블록킹 유전막(130) 상에는 상부 전극(140)이 형성된다. 상부 전극(140)은 예를 들어, 폴리실리콘으로 형성되거나, 금속 전극, 예를 들어 TaN, TiN, WN 및 W을 포함하는 그룹에서 선택된 하나 또는 그 조합으로 형성될 수 있다. 또한, 도면에는 도시하지 않았으나, 상부 전극(140)은 기판(10) 상에 형성된 금속 배선 등과 콘택홀을 통해 연결될 수 있다.
이하, 앞에서 설명한 메모리 장치의 동작에 대하여 간단히 설명한다.
우선, 데이터를 프로그램하는 경우 예를 들어, 기판(10)에 접지 전압을 인가하고 상부 전극(140)에는 양 전압을 인가한다. 그러면 기판(10)과 상부 전극(140) 사이에 전계가 형성됨으로써 채널 영역에 위치하는 전하들이 터널 유전막(110)을 통해 전하 저장막(120)으로 주입될 수 있다. 그리고, 전하 저장막(120)에 저장된 전하는 블록킹 유전막(130)의 에너지 장벽에 의해 상부 전극(140)으로의 이동이 차단되고, 그 결과 전하가 전하 저장막(120)에 트랩됨으로써 데이터가 프로그램될 수 있다.
반면에, 데이터를 소거하는 경우에는 예를 들어, 기판(10)에 그라운드 전압을 인가하고 상부 전극(140)에는 음 전압을 인가한다. 그러면 프로그램되는 경우와는 다른 전계가 기판(10)과 상부 전극(140) 사이에 형성됨으로써 전하 저장막(120)에 트랩되어 있던 전하들이 터널 유전막(110)을 통해 채널 영역으로 방출될 수 있다.
특히, 본 발명의 일 실시예에 따른 메모리 장치는 블록킹 유전막(130)의 유 전율이 높으므로 상부 전극(140)에 인가되는 양전압 또는 음전압이 거의 소실되지 않고 터널 유전막(110)에 전달될 수 있으므로 메모리 장치의 동작 전압이 낮아질 수 있다. 또한, 알루미늄 실리케이트를 포함하는 제2 유전막(133)에 의해 실리콘 산화물을 포함하는 제1 유전막(131)과 알루미늄 산화물을 포함하는 제3 유전막(135) 사이의 계면 특성이 향상될 뿐만 아니라 누설 전류가 감소하여, 블록킹 유전막(130)이 전하 저장막(120)과 상부 전극(140) 사이의 전하 이동을 보다 효과적으로 차단할 수 있어 메모리 장치의 신뢰성이 향상될 수 있다.
이하, 도 3a 내지 도 3f를 참조하여, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 3a 내지 도 3f는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 중간 단계 구조물들의 단면도들이다.
도 3a를 참조하면, 기판(10) 내에 소자 분리 영역(미도시)을 형성하여, 다수의 활성 영역을 정의한다. 이어서, 소자 분리 영역을 포함하는 기판(10) 상에 터널 유전막(110')과 전하 트랩막(120')을 순차적으로 적층하여 형성한다. 여기서, 터널 유전막(110')은 예를 들어, 인-시츄 스팀(in-situ steam) 공정을 이용하여 기판(10)을 열산화하여 형성할 수 있으며, 전하 트랩막(120')은 터널 유전막(110') 상에 실리콘 질화물을 증착하여 형성할 수 있다.
도 3b를 참고하면, 전하 트랩막(120') 상에 제1 유전막(131')을 형성한다. 제1 유전막(131')은 실리콘 산화물을 예를 들어, CVD(Chemical Vapor Deposition), PECVD(Plasma Enhanced CVD), PVD(Physical Vapor Deposition), ALD(Atomic Layer Deposition), PEALD(Plasma Enhanced ALD) 등을 이용하여 전하 트랩막(120') 상에 증착하여 형성할 수 있다.
이어서, 도 3c를 참고하면, 제1 유전막(131') 상에 알루미늄 실리케이트를 포함하는 제2 유전막(133')을 형성한다. 이하, 제2 유전막(133')을 ALD를 이용하여 인시츄(in-situ)로 형성하는 경우를 예시적으로 설명한다.
우선, 챔버 내에 제1 유전막(131')이 형성된 기판(10)을 위치시킨다. 이어서, 적정 온도 및 압력을 조절한 후, 실리콘 전구체 물질을 챔버 내에 공급하여 제1 유전막(131') 상에 실리콘 전구체가 흡착된다. 여기서, 실리콘 전구체 물질은 TEOS(Tetraethyl Ortho Silicate), TMS(Tetramethyl Silicon), TES(TetraEthyl Silicon), TDMAS(TetraDiMethylAmino Silicon), TEMAS(TetraEthylMethylAmino Silicon), BTBAS(Bis(Tert-ButylAmino)Silane) 등이 이용될 수 있다.
이어서, 챔버 내부로 퍼지 가스, 예를 들어 N2, He 또는 Ar 가스를 공급하여, 챔버 내에 잔류하는 전구체를 제거한다.
이어서, 챔버 내에 산화 가스를 공급한다. 산화 가스는 상기 실리콘 전구체와 반응하여 산화물을 형성할 수 있는 산화력있는 가스를 의미하며, 예를 들어, O2, O3, H2O, NO, NO2, N2O 등이 사용될 수 있다. 산화 가스를 공급하면, 제1 유전막(131') 상에 흡착된 실리콘 전구체가 산화되어 실리콘 산화물을 형성한다.
이어서, 챔버 내부로 퍼지 가스, 예를 들어 N2, He 또는 Ar 가스를 공급하여, 챔버 내에 잔류하는 산화 가스를 제거한다.
상기 사이클(cycle)을 반복 수행함으로써 제1 유전막(131') 상에 적정 두께 의 실리콘 산화물을 형성한다.
이어서, 챔버 내에 알루미늄 전구체 물질을 공급한다. 여기서, 알루미늄 전구체 물질로는 예를 들어, TMA(Tri Methyl Aluminum), DMAH(Di Methyl Aluminum Hydride), DMAH-EPP(DiMethyl Aluminum Hydride Ethyl PiPeridine) 등이 이용될 수 있다. 그러면, 실리콘 산화물 상에 알루미늄 전구체가 흡착된다.
이어서, 챔버 내부로 퍼지 가스, 예를 들어 N2, He 또는 Ar 가스를 공급하여 챔버 내에 잔류하는 전구체를 제거한 후, 챔버 내에 산화 가스를 공급하여 알루미늄 산화물을 형성한다. 이어서, 챔버 내부로 퍼지 가스, 예를 들어 N2, He 또는 Ar 가스를 공급하여, 챔버 내에 잔류하는 산화 가스를 제거한다.
상기 사이클을 반복 수행함으로써 실리콘 산화물 상에 적정 두께의 알루미늄 산화막을 형성한다.
여기서, 제2 유전막(133')을 형성시 상기 실리콘 산화물을 형성하는 공정 사이클과 상기 알루미늄 산화물을 형성하는 공정 사이클의 빈도를 달리함으로서 물라이트를 포함하는 제2 유전막(133')을 형성할 수 있다. 즉, 상기 실리콘 산화물을 형성하는 공정 사이클과 상기 알루미늄 산화물을 형성하는 공정 사이클비(이하, SiO2/Al2O3 공정 사이클비)를 달리함으로서, Al/(Al+Si)가 약 60%~95%, 바람직하게는 70%~90%인 제2 유전막(133')을 형성한다. 이에 대해서는 도 6 내지 도 10b를 참고하여, 하기 실험예 1에서 구체적으로 후술하기로 한다.
그 다음에, 제2 유전막(133')을 열처리하여 알루미늄 실리케이트, 구체적으 로 물라이트를 결정화시킨다. 여기서, 제2 유전막(133')을 결정화시키는 열처리 온도는 예를 들어, 850℃-1200℃일 수 있으며, 열처리 온도가 850℃보다 낮은 경우에는 제2 유전막(133')에 물라이트의 결정성이 형성되지 않을 수 있으며, 열처리 온도가 1200℃보다 높은 경우에는 막질이 열화될 수 있다.
이어서, 도 3d를 참고하면, 제2 유전막(133') 상에 제3 유전막(135')을 형성한다. 제3 유전막(135')은 알루미늄 산화물을 예를 들어, CVD, PECVD, PVD, ALD, PEALD 등을 이용하여 전하 트랩막(120') 상에 증착하여 형성할 수 있다. 이어서, 제3 유전막(135')을 열처리하여 알루미늄 산화물을 결정화시킨다.
도 3e를 참고하면, 제3 유전막(135') 상에 상부 전극막(140')을 형성한다. 상부 전극막(140')은 예를 들어, 폴리실리콘으로 형성되거나, 금속 전극 물질, 예를 들어 TaN, TiN, WN 및 W을 포함하는 그룹에서 선택된 하나 또는 그 조합으로 형성될 수 있다
이어서 도 3f를 참고하면, 상부 전극막(140') 상에 마스크 패턴(미도시)를 형성하고, 상기 마스크 패턴을 이용하여 게이트 구조체(100)를 형성한다. 구체적으로, 상부 전극막(140') 상에 형성된 마스크 패턴을 이용하여, 터널 유전막(110), 전하 저장막(120), 블록킹 유전막(130) 및 상부 전극(140)을 포함하는 게이트 구조체(100)를 완성한다.
그다음, 도 1에 도시된 바와 같이, 기판(10)에 불순물 이온을 주입함으로서, 게이트 구조체(100)와 인접하는 기판(10) 내에 소스/드레인 영역(15)을 형성한다.
도 4a는 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 단면도이다. 도 4b는 도 4a의 블록킹 유전막을 자세히 설명하는 도면이다.
도 4a 및 도 4b를 참고하면, 본 발명의 다른 실시예에 따른 메모리 장치는 게이트 구조체(101)의 블록킹 유전막(130_1)이 제1 내지 제5 유전막(131, 133, 135, 137, 139)으로 이루어진 다층 유전막을 포함한다는 점을 제외하고는 본 발명의 일 실시예에 따른 메모리 장치와 실질적으로 동일할 수 있다. 여기서, 제1 내지 제3 유전막(131, 133, 135)은 도 1의 제1 내지 제3 유전막과 실질적으로 동일하므로 이에 대한 구체적인 설명은 생략한다.
제4 유전막(137)은 제3 유전막(135) 상에 형성되며, 알루미늄 실리케이트를 포함한다. 여기서 제4 유전막(137)은 알루미늄 산화물을 포함하는 제3 유전막(135)과 실리콘 산화물을 포함하는 제5 유전막(139) 사이에 형성되며, 실리콘 산화물을 포함하는 제1 유전막(131)과 알루미늄 산화물을 포함하는 제2 유전막(133) 사이 형성된 제2 유전막(133)과 실질적으로 동일할 수 있다. 즉, 제4 유전막(137)의 Al/(Al+Si)는 제4 유전막(137)이 물라이트, 또는 물라이트의 결정성을 포함하기 위하여 약 60%~95%일 수 있으며, 바람직하게는 약 70%~90%일 수 있다.
제5 유전막(139)은 제4 유전막(137) 상에 형성되며, 실리콘 산화물을 포함한다. 실리콘 산화물을 포함하는 제5 유전막(139)은 전하에 대한 에너지 장벽이 높아서 전하 저장막(120)과 상부 전극(140) 사이에 전하가 이동하는 것을 효율적으로 방지하여 누설전류를 방지할 수 있을 뿐만 아니라, 제4 유전막(137)에 포함된 알루미늄 성분이 상부 전극(140)으로 확산되는 것을 방지할 수 있다.
도 5는 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치를 설명하는 도면이다.
도 5를 참고하면, 본 발명의 또 다른 실시예에 따른 메모리 장치는 전하 트랩형 플래쉬 메모리 장치로서, 터널 유전막(110'), 전하 저장막(120'), 블록킹 유전막(130_2)이 각 게이트 구조체(102)마다 서로 분리되지 않고 연결되어 있다는 점을 제외하고는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치와 실질적으로 동일할 수 있다.
구체적으로, 본 발명의 또 다른 실시예에 따른 메모리 장치는 플로팅 게이트가 포함된 비휘발성 메모리 장치와 달리, 전하 저장막(120')이 유전물질로 이루어지므로 이웃하는 메모리 셀(또는 게이트 구조체)들과 물리적으로 반드시 분리되지 않을 수 있다. 이에 의해, 본 발명의 또 다른 실시예에 따른 메모리 장치는 터널 유전막(110'), 전하 저장막(120'), 블록킹 유전막(130_2)을 패터닝하는 공정을 수반하지 않을 수 있다.
한편, 도면으로 도시하지는 않았으나 본 발명의 또 다른 실시예에 따른 메모리 장치에서 터널 유전막, 전하 저장막 및 터널 유전막 중 적어도 하나가 패터닝되어 있을 수도 있다.
본 발명에 관한 보다 상세한 내용은 다음의 구체적인 실험예들을 통하여 설명하며, 여기에 기재되지 않은 내용은 이 기술 분야에서 숙련된 자이면 충분히 기술적으로 유추할 수 있는 것이므로 설명을 생략한다.
실험예 1
실리콘 기판 상에 SiO2/Al2O3 공정 사이클비를 달리하면서 유전막을 형성한 후, 상기 알루미늄 실리케이트막 상에 TaN 전극을 형성하고, 1080℃에서 열처리를 하였다. 그리고, 형성된 유전막의 투과 전자 현미경 사진 및 EELS(Elctron Energy Loss Spectroscopy)를 측정하였다. 유전막 형성시 사용된 SiO2/Al2O3 공정 사이클비 및 이에 따라 형성된 유전막에서의 Al/(Al+Si)는 도 6에 나타내었다. 그리고, 도 6의 각 SiO2/Al2O3 공정 사이클비(A-D)에서 투과 전자 현미경 사진은 도 7a, 도 8a, 도 9a 및 도 10a에 각각 나타내었으며, EELS 결과는 도 7b, 도 8b, 도 9b 및 도 10b에 각각 나타내었다. 도 7b, 도 8b, 도 9b 및 도 10b에서, 그래프 Ⅰ, Ⅱ, Ⅲ 및 Ⅳ는 각각 Al, Si, N 및 O의 상대적인 농도 변화를 나타낸다.
도 6, 도 7a 및 도 7b를 참고하면, SiO2/Al2O3 공정 사이클비가 3:1인 경우(도 6의 도면 부호 A 참조), 형성된 유전막(DL)에서 Al/(Al+Si)는 약 40%인 것을 알 수 있다. 상기와 같은 함량비를 가질 경우 유전막(DL)이 결정화되지 않을 뿐만 아니라(도 7a 참고), 유전막(DL)을 형성하는 물질(예, Al2O3)이 TaN 전극으로 상대적으로 많이 확산되어 있는 것을 알 수 있다. (도 7b 참고).
도 6, 도 8a 및 도 8b를 참고하면, SiO2/Al2O3 공정 사이클비가 1:1인 경우(도 5의 도면 부호 B 참조), 형성된 유전막(DL)에서 Al/(Al+Si)는 약 60%인 것을 알 수 있다. 상기와 같은 함량비를 가질 경우 유전막(DL)이 부분적으로 물라이트의 결정성(C. AlSixOy)을 포함할지라도, 물라이트의 결정성이 균일하게 형성되지 않는 것을 알 수 있다(도 8a 참고). 또한, 유전막(DL)을 형성하는 물질(예, Al2O3)이 TaN 전극으로 상대적으로 많이 확산되어 있는 것을 알 수 있다(도 8b 참고).
도 6, 도 9a 및 도 9b를 참고하면, SiO2/Al2O3 공정 사이클비가 1:3인 경우(도 6의 도면 부호 D 참조), 형성된 유전막(DL)에서 Al/(Al+Si)는 약 90%인 것을 알 수 있다. 상기와 같은 함량비를 가질 경우 유전막(DL)이 상대적으로 균일한 물라이트의 결정성을 포함할 뿐만 아니라(도 9a 참고), 유전막(DL)을 형성하는 물질(예, Al2O3)이 TaN 전극으로 거의 확산되지 않는 것을 알 수 있다(도 9b 참고).
도 6, 도 10a 및 도 10b를 참고하면, SiO2/Al2O3 공정 사이클비가 1:9인 경우(도 6의 도면 부호 D 참조), 형성된 유전막(DL)에서 Al/(Al+Si)는 약 95%인 것을 알 수 있다. 상기와 같은 함량비를 가질 경우 유전막(DL)이 상대적으로 균일한 물라이트의 결정성을 포함할지라도(도 10a 참고), 유전막(DL)을 형성하는 물질(예, Al2O3)이 실리콘 기판으로 상대적으로 많이 확산되어 있는 것을 알 수 있다(도 10b 참고).
즉, SiO2/Al2O3 공정 사이클비가 조절되어, 유전막(DL)에서 Al/(Al+Si)가 이상적인 물라이트 조성비(3Al2O3·2SiO2)에 가까운 70%보다 크더라도, 약 90%보다 작은 경우에는 상대적으로 균일한 물라이트의 결정성을 형성할 수 있다.
실험예 2
하기와 같이 하부 전극과 상부 전극 사이에 서로 다른 유전막을 포함하는 제 1 실시예와 제1 내지 제3 비교예에 대해서 아래와 같이 다양한 실험을 실시하였다.
이 경우, 제1 실시예와 제1 내지 제3 비교예에서 하부 전극은 p-type Si 기판과 상부 전극은 TaN으로 동일하게 형성하였으며, 단지 다층 유전막을 다르게 형성하였다.
제1 실시예에서는 하부 전극 상에 실리콘 산화물/알루미늄 실리케이트(구체적으로, 물라이트)를 각각 20A/40A 두께로 적층하여 형성하였으며, 이에 의해 형성된 다층 유전막의 EOT는 57A 였다. 제1 비교예는 실리콘 산화물/실리콘 질화물/실리콘 산화물을 각각 40A/60A/60A 두께로 적층하여 형성하였으며, 이에 의해 형성된 다층 유전막의 EOT는 141A였다. 제2 비교예는 알루미늄 산화물을 151A 두께로 형성하였으며, 이에 의해 형성된 유전막의 EOT는 65A 였다. 제3 비교예는 실리콘 산화물/알루미늄 산화물을 각각 70/50A 두께로 형성하였으며, 이에 의해 형성된 다층 유전막의 EOT는 102A 였다.
그 후, 하부 전극과 상부 전극 양단에 형성되는 전계를 달리하면서, 제1 실시예 및 제1 내지 제3 비교예에서 누설 전류를 측정하고, 그 결과를 도 11에 도시하였다. 도 11에서 x축은 하부 전극과 상부 전극 양단에 형성되는 전계의 세기를 나타내며, y축은 누설 전류를 나타낸다. 그 결과, 실리콘 산화물/알루미늄 실리케이트를 포함하는 제1 실시예는 다른 비교예들에 비해 물리적 두께가 작음에도 불구하고 누설 전류가 감소된 것을 알 수 있다.
실험예 3
도 1에 도시된 구조를 가지는 메모리 장치에서 블록킹 유전막을 하기 제1 실 시예 및 제4 비교예와 같이 형성한 후 실험을 실시하였다.
여기서, 터널 유전막은 70A 두께의 실리콘 산화물로 형성하고, 전하 저장막은 70A 두께의 실리콘 질화물로 형성하였으며, 상부 전극은 TaN으로 형성하였다. 그리고, 제2 실시예에서는 블록킹 유전막을 실리콘 산화물/알루미늄 실리케이트(구체적으로, 물라이트)/알루미늄 산화물을 각각 20A/35A/50A으로 형성하였으며, 이에 의해 형성된 구조체의 EOT는 160.1A였다. 반면, 제4 비교예에서는 블록킹 유전막을 실리콘 산화물/알루미늄 산화물을 각각 40A/50A으로 형성하였으며, 이에 의해 형성된 구조체의 EOT는 167.6A 였다.
그 후, 메모리 장치가 프로그램 동작시 5.5V의 Vth와 소거 동작시 -0.5V의 Vth를 가지는 경우 상부 전극에 인가되는 전압을 각각 측정하였으며, 그 결과는 하기 표 1에 나타내었다.
| Vpgm@Vth=5.5V | Vers@Vth=-0.5V | |
| 제2 실시예 | 21.8V | -18.9 V |
| 제4 비교예 | 22.5 V | -20.2 V |
상기 표 1을 참고하면, 실리콘 산화물/알루미늄 산화물을 포함하는 제4 비교예에 비해 실리콘 산화물과 알루미늄 산화물 사이에 알루미늄 실리케이트를 포함하는 제2 실시예의 경우, 메모리 장치의 동작 전압이 감소된 것을 알 수 있다.
실험예 4
상기 실험예 2에서 사용된 제2 실시예와 제4 비교예에 따라 형성된 블록킹 유전막을 포함하는 메모리 장치의 HTS(High Temperature Storage) 특성을 평가하였다.
구체적으로, 상기와 실험예 2에서와 같이 형성된 메모리 장치에 대하여 문턱전압(Vth)이 각각 6V 및 0V가 되는 프로그램 동작 및 소거 동작을 1000 사이클 반복한 후, 그 결과물에 대하여 200 ℃에서 2시간 동안 베이크(bake) 처리를 하였다. 그리고, 베이크 처리 전, 후에 상부 전극에 인가되는 전압 변화에 따른 드레인 전류 변화를 측정하여 Vth 변화를 측정하였다.
제2 실시예 및 제4 비교예에서의 측정 결과를 도 12a 및 도 12b에 각각 나타내었다. 또한, 도 12a 및 도 12b에서 실선은 메모리 장치를 베이크하기 전에 측정한 것이며, 점선은 메모리 장치를 베이크한 후에 측정한 것이다.
도 12a 및 도 12b를 참고하면, 실리콘 산화물/알루미늄 산화물을 포함하는 제4 비교예에 비해 실리콘 산화물과 알루미늄 산화물 사이에 알루미늄 실리케이트를 포함하는 제2 실시예의 경우, 베이크 처리 전후의 프로그램 동작시의 Vth차(ΔVth)가 약 0.1V만큼 향상된 것을 알 수 있다. 즉, 실리콘 산화물/알루미늄 산화물을 포함하는 제4 비교예에 비해 실리콘 산화물과 알루미늄 산화물 사이에 알루미늄 실리케이트를 포함하는 제2 실시예의 경우, HTS 특성(신뢰성)이 향상된 것을 알 수 있다.
도 13 내지 도 15은 본 발명의 실시예들에 따라 제조된 메모리 장치의 이용예를 설명하는 도면들이다.
도 13를 참고하면, 본 발명의 일 실시예에 따른 시스템은 메모리(510)와 메모리(510)에 연결된 메모리 제어부(520)를 포함한다. 여기서, 메모리(510)는 앞에서 설명한 실시예들에 따라 형성된 메모리 장치로서, 앞에서 설명한 바와 같이 동작 전압이 낮을뿐만 아니라 신뢰성이 향상된 메모리 장치일 수 있다. 메모리 제어부(520)는 메모리(510)의 동작을 제어하는 것에 대응하는 입력 신호, 예컨대, 리드 동작 및 라이트 동작을 제어하는 커맨드(command) 신호와 어드레스 신호를 메모리(510)에 제공할 수 있다.
이러한 메모리(510) 및 메모리 제어부(520)를 포함하는 시스템은 예컨대, 메모리 카드와 같은 카드에 임바디(embody)될 수 있다. 구체적으로, 본 발명의 일 실시예에 따른 시스템은 휴대 전화기, 양방향 라디오 커뮤니케이션 시스템(two-way communication system), 일방향 페이저(one way pager), 양방향 페이저(two-way pager), 개인용 커뮤니케이션 시스템(personal communication system), 휴대용 컴퓨터(portable computer), 개인 정보 관리기(PDA; Personal Data Assistance), 오디오 및/또는 비디오 플레이어, 디지털 및/또는 비디오 카메라, 네비게이션 시스템(navigation system), GPS(Global Positioning System) 등의 전자 장치에 사용되는 소정의 산업 표준(industry standard)을 충족하는 카드에 임바디되어 사용될 수 있다. 하지만 이에 한정하는 것은 아니며 본 발명의 일 실시예에 따른 시스템은 예컨대, 메모리 스틱(stick)과 같은 다양한 형태로 임바디될 수도 있다.
도 14를 참고하면, 본 발명의 다른 실시예에 따른 시스템은 메모리(510), 메모리 제어부(520) 및 호스트 시스템(530)을 포함할 수 있다. 여기서, 호스트 시스템(530)은 버스 등을 통하여 메모리 제어부(520)에 연결되며, 메모리 제어부(520)에 제어 신호를 제공하여 메모리 제어부(520)가 메모리(510)의 동작을 제어할 수 있도록 할 수 있다. 이러한 호스트 시스템(530)은 예컨대, 휴대 전화기, 양방향 라디오 커뮤니케이션 시스템, 일방향 페이저, 양방향 페이저, 개인용 커뮤니케이션 시스템, 휴대용 컴퓨터, 개인 정보 관리기, 오디오 및/또는 비디오 플레이어, 디지털 및/또는 비디오 카메라, 네비게이션 시스템, GPS 등에서 사용되는 프로세싱 시스템일 수 있다.
한편, 도 14에서는 메모리(510)와 호스트 시스템(530) 사이에 메모리 제어부(520)가 개재되어 있으나, 이에 한정하는 것은 아니며, 본 발명의 또 다른 실시예에 따른 시스템에서 메모리 제어부(520)는 선택적으로 생략될 수도 있다.
도 15를 참고하면, 본 발명의 또 다른 실시예에 따른 시스템은 CPU(Central Processing Unit)(540)와 메모리(510)를 포함하는 컴퓨터 시스템(560)일 수도 있다. 컴퓨터 시스템(560)에서 메모리(510)는 CPU(540)와 직접 연결되거나 통상적인 컴퓨터 버스 아키텍쳐(architecture)를 이용하여 연결되며, OS(Operation System) 인스트럭션(instruction) 세트, BIOS(Basic Input/Output Start up) 인스트럭션 세트, ACPI(Advanced Configuration and Power Interface) 인스트럭션 세트 등을 저장하거나, SSD(Solid State Disk)와 같은 대용량 저장 장치로 사용될 수 있다.
한편, 도 15에서는 설명의 편의를 위하여, 컴퓨터 시스템(560)에 포함되는 모든 구성 요소를 도시하지 않았으나 이에 한정하는 것은 아니다. 또한, 도 15에서는 설명의 편의를 위하여 메모리(510)와 CPU(540) 사이에 메모리 제어부(520)가 생략되어 있으나, 본 발명의 또 다른 실시예에서 메모리(510)와 CPU(540) 사이에 메모리 제어부(520)가 개재될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치의 단면도이다.
도 2a는 알루미늄 산화물과 실리콘 산화물의 상태도이다.
도 2b는 물라이트의 결정성을 설명하는 도면이다.
3a 내지 도 3e는 본 발명의 일 실시예에 따른 메모리 장치의 제조 방법을 설명하기 위한 공정 중간 단계 구조물들의 단면도들이다.
도 4a 및 도 4b는 본 발명의 다른 실시예에 따른 메모리 장치를 설명하는 도면들이다.
도 5는 본 발명의 또 다른 실시예에 따른 메모리 장치를 설명하는 도면이다.
도 6 내지 도 12b는 실험예에서 결과를 설명하는 도면들이다.
도 13 내지 도 15는 본 발명의 실시예들에 따라 제조된 메모리 장치의 이용예를 설명하는 도면들이다.
(도면의 주요부분에 대한 부호의 설명)
10: 기판 15: 소소/드레인 영역
110, 110': 터널 유전막 120, 120': 전하 트랩막
130: 블록킹 유전막 131, 131': 제1 유전막
133, 133': 제2 유전막 135, 135': 제3 유전막
137: 제4 유전막 139: 제5 유전막
140: 상부 전극 140': 상부 전극막
Claims (5)
- 기판 상에 터널 유전막을 형성하고,상기 터널 유전막 상에 전하 저장막을 형성하고,상기 전하 저장막 상에 블록킹 유전막을 형성하는 것을 포함하되,상기 블록킹 유전막을 형성하는 것은상기 전하 저장막 상에 실리콘 산화물을 포함하는 제1 유전막을 형성하고,상기 제1 유전막 상에 알루미늄 실리케이트를 포함하는 제2 유전막을 형성하되, 상기 제2 유전막에 포함된 알루미늄(Al)과 실리콘(Si)의 함량비(Al/(Al+Si))는 60%-95%이고,상기 제2 유전막 상에 알루미늄 산화물을 포함하는 제3 유전막을 형성하는 것을 포함하는 메모리 장치의 제조 방법.
- 제 1항에 있어서,상기 제2 유전막은 ALD(Atomic Layer Depositon) 방법을 이용하여 형성하는 메모리 장치의 제조 방법.
- 제 2항에 있어서,상기 제2 유전막은 인시츄(in-situ)로 형성하는 메모리 장치의 제조 방법.
- 제 1항에 있어서,상기 제2 유전막에 포함된 알루미늄(Al)과 실리콘(Si)의 함량비(Al/(Al+Si))는 70%-90%인 메모리 장치의 제조 방법.
- 제 1항에 있어서,상기 제2 유전막을 열처리하는 것을 더 포함하되,상기 열처리는 850℃ 내지 1200℃에서 진행되는 메모리 장치의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12/659,357 US8440527B2 (en) | 2009-03-06 | 2010-03-05 | Memory device and method of fabricating the same |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090019319 | 2009-03-06 | ||
| KR20090019319 | 2009-03-06 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20100100550A true KR20100100550A (ko) | 2010-09-15 |
Family
ID=43006618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020090025989A KR20100100550A (ko) | 2009-03-06 | 2009-03-26 | 메모리 장치의 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8440527B2 (ko) |
| KR (1) | KR20100100550A (ko) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012107138A1 (en) * | 2011-02-07 | 2012-08-16 | L'air Liquide, Societe Anonyme Pour L'etude Et L'exploitation Des Procedes Georges Claude | METHOD OF DEPOSITION OF Al2O3/SiO2 STACKS, FROM ALUMINIUM AND SILICON PRECURSORS |
| JP2013187421A (ja) * | 2012-03-08 | 2013-09-19 | Toshiba Corp | 半導体記憶装置 |
| KR102293874B1 (ko) * | 2014-12-10 | 2021-08-25 | 삼성전자주식회사 | 반도체 장치 및 반도체 장치의 제조 방법 |
| US10090389B2 (en) * | 2016-10-25 | 2018-10-02 | Gachon University Of Industry-Academic Cooperation Foundation | Semiconductor memory device and fabrication method thereof |
| US10937904B2 (en) | 2017-12-27 | 2021-03-02 | Micron Technology, Inc. | Programmable charge-storage transistor, an array of elevationally-extending strings of memory cells, and a method of forming an array of elevationally-extending strings of memory cells |
| US10937482B2 (en) * | 2017-12-27 | 2021-03-02 | Micron Technology, Inc. | Memory cells and arrays of elevationally-extending strings of memory cells |
| JP7089967B2 (ja) * | 2018-07-17 | 2022-06-23 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| US10720444B2 (en) | 2018-08-20 | 2020-07-21 | Sandisk Technologies Llc | Three-dimensional flat memory device including a dual dipole blocking dielectric layer and methods of making the same |
| CN110676260A (zh) * | 2019-12-03 | 2020-01-10 | 长江存储科技有限责任公司 | 一种三维存储器的形成方法及三维存储器 |
| US11404570B2 (en) * | 2020-02-27 | 2022-08-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor devices with embedded ferroelectric field effect transistors |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7371633B2 (en) * | 2001-02-02 | 2008-05-13 | Samsung Electronics Co., Ltd. | Dielectric layer for semiconductor device and method of manufacturing the same |
| US7588989B2 (en) * | 2001-02-02 | 2009-09-15 | Samsung Electronic Co., Ltd. | Dielectric multilayer structures of microelectronic devices and methods for fabricating the same |
| US6844604B2 (en) * | 2001-02-02 | 2005-01-18 | Samsung Electronics Co., Ltd. | Dielectric layer for semiconductor device and method of manufacturing the same |
| US6861334B2 (en) * | 2001-06-21 | 2005-03-01 | Asm International, N.V. | Method of fabricating trench isolation structures for integrated circuits using atomic layer deposition |
| KR100470195B1 (ko) | 2002-04-04 | 2005-02-05 | 동부전자 주식회사 | 반도체 장치의 커패시터 및 그 제조방법 |
| US6933218B1 (en) * | 2004-06-10 | 2005-08-23 | Mosel Vitelic, Inc. | Low temperature nitridation of amorphous high-K metal-oxide in inter-gates insulator stack |
| JP2006147896A (ja) | 2004-11-22 | 2006-06-08 | Sony Corp | 薄膜の製造方法および半導体装置の製造方法 |
| KR100599135B1 (ko) | 2004-12-09 | 2006-07-12 | 한국전자통신연구원 | 반도체 트랜지스터의 게이트 절연막 및 그 제조방법 |
| JP5130680B2 (ja) * | 2006-03-02 | 2013-01-30 | 日亜化学工業株式会社 | 半導体装置およびその形成方法 |
| KR100762390B1 (ko) | 2006-08-08 | 2007-10-02 | 세종대학교산학협력단 | 다층 절연박막 |
| US7910446B2 (en) * | 2007-07-16 | 2011-03-22 | Applied Materials, Inc. | Integrated scheme for forming inter-poly dielectrics for non-volatile memory devices |
| US7759715B2 (en) * | 2007-10-15 | 2010-07-20 | Micron Technology, Inc. | Memory cell comprising dynamic random access memory (DRAM) nanoparticles and nonvolatile memory (NVM) nanoparticle |
-
2009
- 2009-03-26 KR KR1020090025989A patent/KR20100100550A/ko not_active Application Discontinuation
-
2010
- 2010-03-05 US US12/659,357 patent/US8440527B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US8440527B2 (en) | 2013-05-14 |
| US20110001183A1 (en) | 2011-01-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20100100550A (ko) | 메모리 장치의 제조 방법 | |
| KR100890040B1 (ko) | 전하트랩층을 갖는 불휘발성 메모리소자 및 그 제조방법 | |
| KR100894098B1 (ko) | 빠른 소거속도 및 향상된 리텐션 특성을 갖는 불휘발성메모리소자 및 그 제조방법 | |
| CN107408558B (zh) | 具有高k电荷俘获层的存储器单元 | |
| KR100644405B1 (ko) | 불휘발성 메모리 장치의 게이트 구조물 및 이의 제조 방법 | |
| US7579646B2 (en) | Flash memory with deep quantum well and high-K dielectric | |
| US7450423B2 (en) | Methods of operating non-volatile memory cells having an oxide/nitride multilayer insulating structure | |
| US9361981B2 (en) | Methods of forming and programming memory devices with isolation structures | |
| TWI390679B (zh) | 非揮發性半導體記憶裝置之製造方法及非揮發性半導體記憶裝置 | |
| US20130221425A1 (en) | Nonvolatile memory device and method for fabricating the same | |
| US7948025B2 (en) | Non-volatile memory device having charge trapping layer and method for fabricating the same | |
| US7902588B2 (en) | Nonvolatile semiconductor memory device and method for manufacturing the same | |
| KR100906014B1 (ko) | 비휘발성 메모리 소자 및 그 제조 방법 | |
| US7595240B2 (en) | Flash memory device with stacked dielectric structure including zirconium oxide and method for fabricating the same | |
| TW201409697A (zh) | 具有鎢閘極電極的半導體裝置及其製造方法 | |
| KR20090055202A (ko) | 플래시 메모리 소자 및 이를 포함하는 카드 및 시스템 | |
| TW201724527A (zh) | 包含具有分離的氮化物記憶體層的ｓｏｎｏｓ堆疊的記憶體元件及相關的製造製程 | |
| US20080093646A1 (en) | Non-volatile memory device and method for fabricating the same | |
| US20090096012A1 (en) | Flash memory device and method of fabricating the same | |
| US20060163643A1 (en) | Double gate memory cell with improved tunnel oxide | |
| CN102810541A (zh) | 一种存储器及其制造方法 | |
| KR20080041478A (ko) | 전하트랩층을 갖는 불휘발성 메모리소자 및 그 제조방법 | |
| KR100811272B1 (ko) | 전하트랩층을 갖는 불휘발성 메모리소자 및 그 제조방법 | |
| KR20100076664A (ko) | 비휘발성 메모리 소자 및 그 제조 방법 | |
| US6919247B1 (en) | Method of fabricating a floating gate |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |