KR100771541B1 - 하이-케이 유전막을 게이트간 절연막으로 사용하는 플래시메모리소자의 제조방법 - Google Patents
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Abstract
본 발명의 하이-케이(high-k) 유전체막을 게이트간 절연막으로 사용하는 플래시 메모리소자의 제조방법은, 반도체기판 위에 터널절연막 및 플로팅 게이트전극을 순차적으로 형성하는 단계와, 플로팅 게이트전극이 형성된 결과물 전면에 하부 산화막 및 실리케이트 조성의 하이-케이 물질막을 순차적으로 증착하는 단계와, 하이-케이 물질막의 상부를 일정 두께만큼 산화시켜 상부 산화막을 형성하는 단계와, 그리고 상부 산화막 위에 컨트롤 게이트전극을 형성하는 단계를 포함한다.
플래시 메모리소자, 하이-케이(high-k) 유전체막, 커패시티브 유효 두께(CET), 누설전류특성
Description
도 1 내지 도 3은 본 발명의 일 실시예에 따른 플래시 메모리소자의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 4 내지 도 6은 본 발명의 다른 실시예에 따른 플래시 메모리소자의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
본 발명은 플래시 메모리소자의 제조방법에 관한 것으로서, 특히 하이-케이(high-k) 유전막을 게이트간 절연막으로 사용하는 플래시 메모리소자의 제조방법에 관한 것이다.
일반적으로, 데이터를 저장하기 위해 사용되는 반도체 메모리소자는, 휘발성(volatile) 메모리소자와 불휘발성(non-volatile) 메모리소자로 구별될 수 있다. 휘발성 메모리소자는 전원 공급이 중단됨에 따라 저장된 데이터를 소실하지만, 불휘발성 메모리소자는 전원 공급이 중단되더라도 저장된 데이터를 유지한다. 따라 서 이동전화시스템, 음악 및/또는 영상 데이터를 저장하기 위한 메모리카드 및 그 밖의 다른 응용 장치에서와 같이, 전원을 항상 사용할 수 없거나, 종종 중단되거나, 또는 낮은 파워 사용이 요구되는 상황에서는 불휘발성 메모리소자가 폭넓게 사용된다. 이와 같은 불휘발성 메모리소자의 대표적인 예가 일괄 소거가 가능한 플래시 메모리소자이다.
플래시 메모리소자는, 일반적인 불휘발성 메모리소자와 마찬가지로, 적층된 게이트(stacked gate) 구조를 갖는 셀 트랜지스터들로 이루어진다. 적층된 게이트 구조는, 터널산화막, 플로팅 게이트전극, 게이트간 절연막(IPD; Inter-Poly Dielectric) 및 컨트롤 게이트전극이 셀 트랜지스터의 채널영역 위에서 순차적으로 적층되는 구조를 의미한다. 이와 같은 적층된 게이트 구조의 플래시 메모리소자는 컨트롤 게이트전극에 소정 크기의 전압을 인가함으로서 게이트간 절연막을 거쳐서 플로팅 게이트전극에 전압이 인가되는 커플링비(coupling ratio)를 이용한다.
통상적으로 게이트간 절연막(IPD)은 ONO(Oxide-Nitride-Oxide) 구조로 이루어진다. 즉 플로팅 게이트전극 위에 하부산화막이 배치되고, 그 위에 질화막이 배치되며, 그리고 질화막 위에 상부산화막이 배치된다. 이와 같은 ONO 구조의 게이트간 절연막(IPD)은 단일 산화막으로 이루어진 게이트간 절연막(IPD)에 비하여 플래시 메모리소자의 커플링비 증대에 더 큰 기여를 하는 것으로 알려져 있다. 그러나 최근 소자의 집적도와 높은 성능 요구 추세에 따라, ONO 구조의 게이트간 절연막(IPD)으로는, 프로그램 문턱전압 저하 한계를 극복하고, 간섭에 의한 문턱전압 변동의 상한치 유지가 점점 어려워지고 있는 실정이다.
본 발명이 이루고자 하는 기술적 과제는, 누설전류 특성과 커패시티브 유효 두께를 모두 확보할 수 있도록 하는 하이-케이 유전체막을 게이트간 절연막으로 사용하는 플래시 메모리소자의 제조방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 플래시 메모리소자의 제조방법은, 반도체기판 위에 터널절연막 및 플로팅 게이트전극을 순차적으로 형성하는 단계; 상기 플로팅 게이트전극이 형성된 결과물 전면에 하부 산화막 및 실리케이트 조성의 하이-케이 물질막을 순차적으로 증착하는 단계; 상기 하이-케이 물질막의 상부를 일정 두께만큼 산화시켜 상부 산화막을 형성하는 단계; 및 상기 상부 산화막 위에 컨트롤 게이트전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 실리케이트 조성의 하이-케이 물질막은, MSi1-xOy(M은 금속)의 금속실리콘산화물을 포함할 수 있다.
이 경우, 상기 금속 M은 Hf, Zr, Y, Nb, Ta, La 또는 라타노이드 계열의 금속을 포함할 수 있다.
상기 실리케이트 조성의 하이-케이 물질막을 증착하는 단계는, 원자층증착방법 또는 화학기상증착방법을 사용하여 수행할 수 있다.
상기 원자층증착방법 또는 화학기상증착방법을 사용한 실리케이트 조성의 하 이-케이 유전체막의 증착은, 200-500℃의 온도에서 수행할 수 있다.
상기 실리케이트 조성의 하이-케이 물질막은 30-200Å의 두께로 형성할 수 있다.
상기 상부 산화막을 형성하는 단계는 라디컬 산화방법을 사용하여 수행할 수 있다.
상기 라디컬 산화방법은 0.1-1Torr의 압력조건과, 750-900℃의 온도조건에서 H2 가스 또는 H2 가스/O2 가스를 공급가스로 하여 수행할 수 있다.
상기 상부 산화막은 10-60Å의 두께로 형성할 수 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 플래시 메모리소자의 제조방법은, 반도체기판 위에 터널절연막 및 플로팅 게이트전극을 순차적으로 형성하는 단계; 상기 플로팅 게이트전극이 형성된 결과물 전면에 하부 산화막, 하이-케이 물질막 및 실리케이트 조성의 하이-케이 물질막을 순차적으로 증착하는 단계; 상기 하이-케이 물질막을 산화시켜 상부 산화막을 형성하는 단계; 및 상기 상부 산화막 위에 컨트롤 게이트전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 실리케이트 조성의 하이-케이 물질막은, MSi1-xOy(M은 금속)의 금속실리콘산화물을 포함할 수 있다.
이 경우, 상기 금속 M은 Hf, Zr, Y, Nb, Ta, La 또는 라타노이드 계열의 금속을 포함할 수 있다.
상기 상부 산화막을 형성하는 단계는 라디컬 산화방법을 사용하여 수행할 수 있다.
상기 라디컬 산화방법은 0.1-1Torr의 압력조건과, 750-900℃의 온도조건에서 H2 가스 또는 H2 가스/O2 가스를 공급가스로 하여 수행할 수 있다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 1 내지 도 3은 본 발명의 일 실시예에 따른 플래시메모리소자의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 1을 참조하면, 먼저 반도체기판(100) 위에 터널절연막(110) 및 플로팅 게이트전극막(120)을 순차적으로 형성한다. 터널절연막(110)은 산화막으로 형성하며, 플로팅 게이트전극막(120)은 폴리실리콘막으로 형성한다. 비록 도면에 나타내지는 않았지만, 반도체기판(100)에는 소스/드레인영역이 배치된다. 다음에 전면에 게이트간 절연막을 구성하는 하부 산화막(131)을 형성한다. 하부 산화막(131)은 화학기상증착(CVD; Chemical Vapor Deposition)방법을 사용하여 형성한다. 이 경우 대략 750-900℃의 온도조건에서 다이클로로실레인(DCS; SiH2Cl2)과 N2O 가스를 반응가스로 하여 대략 20-60Å의 두께로 형성한다.
다음에 하부 산화막(131) 위에 실리케이트(silicate) 조성의 하이-케이 유전체막(132)을 형성한다. 이 실리케이트 조성의 하이-케이 유전체막(132)은, M을 금속이라 할 때 MSi1-xOy(0≤x〈1, 0〈y)와 같은 금속실리콘산화물을 포함한다. 이 경우, 금속 M은 Hf, Zr, Y, Nb, Ta, La 또는 라타노이드 계열의 금속을 포함한다. 이와 같은 실리케이트 조성의 하이-케이 유전체막(132)은, 원자층증착(ALD; Atomic Layer Deposition)방법 또는 화학기상증착(CVD)방법을 사용하여 형성한다. 일 예로서, HfSi1-xOy막으로 하이-케이 유전체막(132)을 형성하는 경우, Hf 소스로서 Hf[N(CH3)2]4 가스 또는 Hf[N(CH2CH3)2]4 가스를 사용하고, Si 소스로서 SiH[N(CH3)2]3H(CH3)3 가스 또는 Si2Cl6 가스를 사용하며, 그리고 O 가스로서 O3 가스 또는 H2O 증기(vapor)를 사용한다. 그리고 온도조건은 대략 200-500℃가 되도록 한다. 실리케이트 조성의 하이-케이 물질막(132)은 대략 30-200Å의 두께가 되도록 한다.
다음에 도 2를 참조하면, 도 1의 화살표로 나타낸 바와 같이, 실리케이트 조성의 하이-케이 유전체막(132)이 형성된 결과물에 대해 라디컬 산화(radical oxidation)를 수행한다. 라디컬 산화는, 대략 0.1-1Torr의 압력조건과, 대략 750-900℃의 온도조건에서 H2 가스 또는 H2 가스/O2 가스를 공급가스로 하여 수행한다. 상기 라디컬 산화에 의해, 실리케이트 조성의 하이-케이 유전체막(132)의 상부 일부는 일정 두께 산화되며, 이에 따라 상부 산화막(133)이 만들어진다. 상부 산화막(133)의 두께는 대략 10-60Å이 되도록 한다. 상부 산화막(133)은, 하부 산화막(131) 및 하이-케이 유전체막(132)과 함께 게이트간 절연막(130)을 구성한다.
다음에 도 3을 참조하면, 게이트간 절연막(130) 위에 컨트롤 게이트전극막(140)을 형성한다. 컨트롤 게이트전극막(140)은 폴리실리콘막으로 형성할 수 있다. 컨트롤 게이트전극막(140)이 형성됨에 따라, 터널절연막(110), 플로팅 게이트전극막(120), 게이트간 절연막(130) 및 컨트롤 게이트전극막(140)이 순차적으로 배치되는 적층된 게이트스택 구조가 만들어진다.
도 4 내지 도 6은 본 발명의 다른 실시예에 따른 플래시메모리소자의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 4를 참조하면, 먼저 반도체기판(200) 위에 터널절연막(210) 및 플로팅 게이트전극막(220)을 순차적으로 형성한다. 터널절연막(210)은 산화막으로 형성하며, 플로팅 게이트전극막(220)은 폴리실리콘막으로 형성한다. 비록 도면에 나타내지는 않았지만, 반도체기판(200)에는 소스/드레인영역이 배치된다. 다음에 전면에 게이트간 절연막을 구성하는 하부 산화막(231)을 형성한다. 하부 산화막(231)은 화학기상증착(CVD)방법을 사용하여 형성한다. 이 경우 대략 750-900℃의 온도조건에서 다이클로로실레인(DCS; SiH2Cl2)과 N2O 가스를 반응가스로 하여 대략 20-60Å의 두께로 형성한다.
다음에 하부 산화막(231) 위에 금속산화물로 이루어진 하이-케이 유전체막(232) 및 실리케이트 조성의 하이-케이 유전체막(233')을 형성한다. 이 실리케이트 조성의 하이-케이 유전체막(132)은, M을 금속이라 할 때 MSi1-xOy(0≤x〈1, 0〈y)와 같은 금속실리콘산화물을 포함한다. 이 경우, 금속 M은 Hf, Zr, Y, Nb, Ta, La 또는 라타노이드 계열의 금속을 포함한다. 실리케이트 조성의 하이-케이 유전체막(233')은 원자층증착(ALD)방법이나 화학기상증착(CVD)방법을 사용하여 형성한다. 실리케이트 조성의 하이-케이 물질막(233')을 형성하는 방법은 앞선 실시예와 동일하므로 여기서는 생략하기로 한다. 본 실시예에서 실리케이트 조성의 하이-케이 물질막(233')은 대략 10-60Å의 두께가 되도록 한다.
다음에 도 5를 참조하면, 도 4의 화살표로 나타낸 바와 같이, 실리케이트 조성의 하이-케이 유전체막(233')이 형성된 결과물에 대해 라디컬 산화를 수행한다. 라디컬 산화는, 대략 0.1-1Torr의 압력조건과, 대략 750-900℃의 온도조건에서 H2 가스 또는 H2 가스/O2 가스를 공급가스로 하여 수행한다. 상기 라디컬 산화에 의해, 실리케이트 조성의 하이-케이 유전체막(233')은 산화되며, 이에 따라 대략 10-60Å 두께의 상부 산화막(233)이 만들어진다. 상부 산화막(233)은, 하부 산화막(231) 및 하이-케이 유전체막(232)과 함께 게이트간 절연막(230)을 구성한다.
다음에 도 6을 참조하면, 게이트간 절연막(230) 위에 컨트롤 게이트전극막(240)을 형성한다. 컨트롤 게이트전극막(240)은 폴리실리콘막으로 형성할 수 있다. 컨트롤 게이트전극막(240)이 형성됨에 따라, 터널절연막(210), 플로팅 게이트전극막(220), 게이트간 절연막(230) 및 컨트롤 게이트전극막(240)이 순차적으로 배치되는 적층된 게이트스택 구조가 만들어진다.
지금까지 설명한 바와 같이, 본 발명에 따른 하이-케이 유전체막을 게이트간 절연막으로 사용하는 플래시 메모리소자의 제조방법에 의하면, 실리케이트 조성의 하이-케이 유전체막이나, 또는 금속산화물 구조의 하이-케이 유전체막/실리케이트 조성의 하이-케이 유전체막을 형성한 후, 라디컬 산화를 통해 실리케이트 조성의 하이-케이 유전체막의 일부 또는 전부를 산화시켜 상부 산화막을 형성함으로써, 커패시티브 유효 두께(CET)와 누설전류특성을 모두 확보할 수 있다는 이점이 제공된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
Claims (14)
- 반도체기판 위에 터널절연막 및 플로팅 게이트전극을 순차적으로 형성하는 단계;상기 플로팅 게이트전극이 형성된 결과물 전면에 하부 산화막 및 실리케이트 조성의 하이-케이 물질막을 순차적으로 증착하는 단계;상기 하이-케이 물질막의 상부를 일정 두께만큼 산화시켜 상부 산화막을 형성하는 단계; 및상기 상부 산화막 위에 컨트롤 게이트전극을 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리소자의 제조방법.
- 제1항에 있어서,상기 실리케이트 조성의 하이-케이 물질막은, MSi1-xOy(M은 금속, 0≤x〈1, 0〈y)의 금속실리콘산화물을 포함하는 것을 특징으로 하는 플래시 메모리소자의 제조방법.
- 제2항에 있어서,상기 금속 M은 Hf, Zr, Y, Nb, Ta, La 또는 라타노이드 계열의 금속을 포함하는 것을 특징으로 하는 플래시 메모리소자의 제조방법.
- 제1항에 있어서,상기 실리케이트 조성의 하이-케이 물질막을 증착하는 단계는, 원자층증착방법 또는 화학기상증착방법을 사용하여 수행하는 것을 특징으로 하는 플래시 메모리소자의 제조방법.
- 제4항에 있어서,상기 원자층증착방법 또는 화학기상증착방법을 사용한 실리케이트 조성의 하이-케이 유전체막의 증착은, 200-500℃의 온도에서 수행하는 것을 특징으로 하는 플래시 메모리소자의 제조방법.
- 제1항에 있어서,상기 실리케이트 조성의 하이-케이 물질막은 30-200Å의 두께로 형성하는 것을 특징으로 하는 플래시 메모리소자의 제조방법.
- 제1항에 있어서,상기 상부 산화막을 형성하는 단계는 라디컬 산화방법을 사용하여 수행하는 것을 특징으로 하는 플래시 메모리소자의 제조방법.
- 제7항에 있어서,상기 라디컬 산화방법은 0.1-1Torr의 압력조건과, 750-900℃의 온도조건에서 H2 가스 또는 H2 가스/O2 가스를 공급가스로 하여 수행하는 것을 특징으로 하는 플래시 메모리소자의 제조방법.
- 제1항에 있어서,상기 상부 산화막은 10-60Å의 두께로 형성하는 것을 특징으로 하는 플래시 메모리소자의 제조방법.
- 반도체기판 위에 터널절연막 및 플로팅 게이트전극을 순차적으로 형성하는 단계;상기 플로팅 게이트전극이 형성된 결과물 전면에 하부 산화막, 하이-케이 물질막 및 실리케이트 조성의 하이-케이 물질막을 순차적으로 증착하는 단계;상기 하이-케이 물질막을 산화시켜 상부 산화막을 형성하는 단계; 및상기 상부 산화막 위에 컨트롤 게이트전극을 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리소자의 제조방법.
- 제10항에 있어서,상기 실리케이트 조성의 하이-케이 물질막은, MSi1-xOy(M은 금속, 0≤x〈1, 0〈y)의 금속실리콘산화물을 포함하는 것을 특징으로 하는 플래시 메모리소자의 제조방법.
- 제11항에 있어서,상기 금속 M은 Hf, Zr, Y, Nb, Ta, La 또는 라타노이드 계열의 금속을 포함하는 것을 특징으로 하는 플래시 메모리소자의 제조방법.
- 제10항에 있어서,상기 상부 산화막을 형성하는 단계는 라디컬 산화방법을 사용하여 수행하는 것을 특징으로 하는 플래시 메모리소자의 제조방법.
- 제13항에 있어서,상기 라디컬 산화방법은 0.1-1Torr의 압력조건과, 750-900℃의 온도조건에서 H2 가스 또는 H2 가스/O2 가스를 공급가스로 하여 수행하는 것을 특징으로 하는 플래시 메모리소자의 제조방법.
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030067824A (ko) * | 2002-02-08 | 2003-08-19 | 삼성전자주식회사 | 부유게이트를 갖는 비휘발성 메모리 소자의 셀 및 그제조방법 |
| KR20050031408A (ko) * | 2003-09-29 | 2005-04-06 | 인피네온 테크놀로지스 아게 | 메모리 구성요소 제조방법 |
| JP2005183940A (ja) | 2003-12-18 | 2005-07-07 | Sharp Corp | プラズマ酸化ｈｉｇｈ−ｋ電荷トラッピング層を用いて不揮発性メモリを製造する方法 |
| KR20050121603A (ko) * | 2004-06-22 | 2005-12-27 | 삼성전자주식회사 | 프로파일드 터널 장벽을 갖는 플래시 메모리 소자 및 그제조방법 |
-
2006
- 2006-05-04 KR KR1020060040527A patent/KR100771541B1/ko not_active IP Right Cessation
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