KR20050121603A - 프로파일드 터널 장벽을 갖는 플래시 메모리 소자 및 그제조방법 - Google Patents
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Abstract
프로파일드 터널 장벽을 갖는 플래시 메모리 소자 및 그 제조방법을 제공한다. 상기 플래시 메모리 소자는 반도체기판 상에 프로파일드 터널 장벽(profiled tunnel barrier)을 가지는 적어도 두층의 터널링층을 구비한다. 상기 터널링층 상에 나노결정 게르마늄 또는 나노결정 실리콘게르마늄 플로팅 게이트, 또는 알루미늄 산화막 또는 하프늄 산화막인 전하트랩층이 배치된다. 상기 플로팅 게이트 또는 전하트랩층을 덮는 절연층이 배치된다. 상기 절연층 상에 콘트롤 게이트가 배치된다.
Description
본 발명은 반도체소자 및 그 제조방법에 관한 것으로서, 특히 프로파일드 터널 장벽을 갖는 플래시 메모리 소자 및 그 제조방법에 관한 것이다.
비휘발성 메모리 소자는 휘발성 메모리 소자와 달리 전원이 공급되지 않아도 이전 상태의 정보(previous data)가 유지되는 특성을 갖는다. 최근에 FRAM(Ferro-electric Random Access Memory), EPROM(Erasable and Programmable Read Only Memory), EEPROM(Electrically Erasable and Programmable Read Only Memory)과 같은 비휘발성 메모리가 주목받고 있다. EPROM 및 EEPROM은 플로팅 게이트에 전하를 축적하여 전하의 유무에 의한 문턱전압의 변화에 의하여 데이타를 기억한다. EEPROM에는 메모리 셀 어레이 전체에 데이타의 소거를 하거나 또는 메모리 셀 어레이를 블럭 단위로 분할하여 각각의 블록 단위로 소거를 할 수 있는데, 후자를 플래시 메모리라 한다. 플래시 메모리 소자와 같은 비휘발성 메모리 소자는 파일 시스템, 메모리 카드, 휴대용 장치 등에 널리 사용되고 있다.
플래시 메모리 셀에는 플로팅 게이트형 소자와 전하트랩형 소자의 두 가지 형(type)이 있다. 전하트랩형 소자로는 소노스(SONOS, polysilicon-oxide-nitride -oxide-silicon) 구조가 널리 알려져 있다.
플로팅 게이트형 소자는 플로팅 게이트에 전하를 축적하는 메카니즘을 가진다면, 소노스 소자는 전하를 축적하는 메카니즘이 실리콘 질화막에 존재하는 트랩에 있다. 플로팅 게이트형 소자는 셀 사이즈를 줄이는데 한계를 가지며 프로그램 및 소거를 위해 고전압을 사용해야 하는 한계를 가지고 있다.
도 1a는 종래기술에 따른 플로팅 게이트형 플래시 메모리 소자를 설명하기 위한 단면도이며, 도 1b는 상기 도 1a에 나타낸 플래시 메모리 소자의 프로그램 시 에너지 밴드 그림(energy band diagram)을 나타낸 것이다.
도 1a 및 도 1b를 참조하면, 반도체기판(5)의 활성영역 내에 서로 이격된 소오스 영역(S) 및 드레인 영역(D)이 배치된다. 상기 소오스 영역(S) 및 드레인 영역(D) 사이의 상기 반도체기판 상에 차례로 적층된 터널링층(10), 플로팅 게이트(30), 절연층(35) 및 콘트롤 게이트(40)가 배치된다. 상기 터널링층(10)은 실리콘 산화막이며, 상기 플로팅 게이트(30) 및 콘트롤 게이트(40)는 폴리실리콘일 수 있다. 상기 절연층(35)은 ONO(oxide-nitride-oxide)막일 수 있다.
상기 드레인 영역(D)에 4V의 전압을 인가하고, 상기 콘트롤 게이트(40)에 10V의 전압을 인가하여 프로그램을 행하면, 채널-핫 전자 인입(channel-hot electron injection, CHEI)에 의해 채널영역에 있던 전자가 에너지를 받아 핫 캐리어(hot carrier)가 형성되어 상기 터널링층(10)을 지나 상기 플로팅 게이트(30)에 인입된다. 이때, 상기 전자가 상기 플로팅 게이트(30)에 인입되기 위해서는 상기 터널링층(10)의 에너지 장벽을 넘어야 하기 때문에, 상기 드레인 영역(D)에 실리콘 산화막의 에너지 장벽인 3.5V 보다 높은 전압을 인가해야 한다. 그러나 상기 드레인 영역(D)에 3.5V 이상의 전압을 인가할 경우, 상기 소오스 영역(S)과 드레인 영역(D) 사이의 채널영역의 길이는 채널 펀치쓰루(channel punchthrough) 현상을 방지하기 위해 일정 수준 이상을 유지해야 한다. 따라서, 소자의 고집적화에 따른 스케일-다운(scale-down) 한계에 직면하게 된다.
상기와 같은 소자의 스케일-다운(scale-down) 한계를 연장하기 위해 나노결정 구조의 플로팅 게이트를 갖는 플래시 메모리 소자에 대해 제시된바 있다.
도 2a는 종래기술에 따른 나노결정 구조의 플로팅 게이트를 갖는 플래시 메모리 소자를 설명하기 위한 단면도이며, 도 2b는 상기 도 2a에 나타낸 플래시 메모리 소자의 프로그램 시 에너지 밴드 그림(energy band diagram)을 나타낸 것이다.
도 2a 및 도 2b를 참조하면, 반도체기판(205)의 활성영역 내에 서로 이격된 소오스 영역(S) 및 드레인 영역(D)이 배치된다. 상기 소오스 영역(S) 및 드레인 영역(D) 사이의 상기 반도체기판 상에 차례로 적층된 터널링층(210), 플로팅 게이트(230), 절연층(235) 및 콘트롤 게이트(240)가 배치된다. 상기 터널링층(210)은 실리콘 산화막이며, 상기 플로팅 게이트(230)는 나노결정 구조의 실리콘일 수 있다. 또한, 상기 플로팅 게이트(230)는 아일랜드 형상으로 배치될 수 있다. 상기 콘트롤 게이트(240)는 폴리실리콘일 수 있다.
상기 나노결정 구조의 플로팅 게이트를 사용할 경우 터널링층의 두께를 얇게 하여도 메모리 소자의 비휘발성을 유지할 수 있는 특성을 보인다. 따라서, 터널링층의 두께를 기존의 플래시 메모리 소자에 비해 절반 정도로 얇게 하게 되면, 프로그램 시 핫 캐리어(hot carrier)를 형성하지 않아도 프로그램이 가능하다. 이를 웜 캐리어 프로그램(warm carrier program)이라 하며, 채널-핫 전자 인입(channel-hot electron injection, CHEI)에 의해 프로그램 되는 것이 아니라 웜 캐리어의 파울러-노더하임(Fowler-Nordheim, FN) 터널링에 의해 전자가 플로팅 게이트에 주입되는 것이다.
상기 드레인 영역(D)에 2.5V의 전압을 인가하고, 상기 콘트롤 게이트(240)에 12V의 전압을 인가하여 프로그램을 행하면, 웜 캐리어의 파울러-노더하임(Fowler-Nordheim, FN) 터널링에 의해 채널영역에 있던 전자가 에너지를 받아 웜 캐리어가 되며, 상기 웜 캐리어가 상기 얇은 터널링층(210)을 지나 상기 플로팅 게이트(230)에 인입된다. 이에 따라, 낮은 드레인 전압에 의해 상기 소오스 영역(S)과 드레인 영역(D) 사이의 채널영역의 길이의 스케일-다운(scale-down) 한계를 연장할 수 있게 된다. 그러나, 프로그램 속도를 확보하기 위해서는 콘트롤 게이트에 기존의 소자에 비해 고전압을 인가해야 하는 단점이 있다.
따라서, 소자의 고집적화에 따른 스케일-다운(scale-down) 한계를 극복하면서 낮은 콘트롤 게이트 전압에서도 프로그램의 속도를 확보할 수 있는 소자에 대한 연구가 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 플래시 메모리 소자의 고집적화에 따른 스케일-다운(scale-down) 한계를 극복하면서 낮은 콘트롤 게이트 전압에서도 프로그램의 속도를 확보할 수 있는 플래시 메모리 소자 및 그 제조방법을 제공하는데 있다.
본 발명의 실시예들은 프로파일드 터널 장벽을 갖는 플래시 메모리 소자를 제공한다. 상기 플래시 메모리 소자는 반도체기판 상에 프로파일드 터널 장벽(profiled tunnel barrier)을 가지는 적어도 두층의 터널링층을 구비한다. 상기 터널링층 상에 나노결정 게르마늄 또는 나노결정 실리콘게르마늄 플로팅 게이트, 또는 알루미늄 산화막 또는 하프늄 산화막인 전하트랩층이 배치된다. 상기 플로팅 게이트 또는 전하트랩층을 덮는 절연층이 배치된다. 상기 절연층 상에 콘트롤 게이트가 배치된다.
상기 프로파일드 터널 장벽을 가지는 적어도 두층의 터널링층이 차례로 적층된 제 1 터널링층 및 제 2 터널링층으로 구성될 수 있다. 상기 제 1 터널링층이 실리콘 산화막 또는 알루미늄 산화막인 경우, 상기 제 2 터널링층은 Si2N4, HfO2
, HfSiOx, ZrO2, ZrSiOx 및 Gd2O3으로 이루어진 일군으로부터 선택되는 어느 하나의 물질막일 수 있다. 이와 달리, 상기 제 2 터널링층이 실리콘 산화막 또는 알루미늄 산화막인 경우, 상기 제 1 터널링층은 Si2N4, HfO2, HfSiOx, ZrO2, ZrSiOx 및 Gd2O3으로 이루어진 일군으로부터 선택되는 어느 하나의 물질막일 수 있다.
또는, 상기 프로파일드 터널 장벽을 가지는 적어도 두층의 터널링층이 차례로 적층된 제 1 터널링층, 제 2 터널링층 및 제 3 터널링층으로 구성될 수 도 있다. 상기 제 2 터널링층이 실리콘 산화막 또는 알루미늄 산화막인 경우, 상기 제 1 터널링층은 Si2N4, HfO2, HfSiOx, ZrO2, ZrSiO
x 및 Gd2O3으로 이루어진 일군으로부터 선택되는 어느 하나의 물질막일 수 있으며, 상기 제 3 터널링층은 Si2N4, HfO2
, HfSiOx, ZrO2, ZrSiOx 및 Gd2O3으로 이루어진 일군으로부터 선택되는 어느 하나의 물질막일 수 있다.
본 발명의 다른 실시예들은 프로파일드 터널 장벽을 갖는 플래시 메모리 소자를 제공한다. 상기 플래시 메모리 소자는 반도체기판 상에 차례로 적층된 프로파일드 터널 장벽(profiled tunnel barrier)을 가지는 제 1 터널링층 및 제 2 터널링층이 구비된다. 상기 제 2 터널링층 상에 나노결정 금속 플로팅 게이트가 배치된다. 상기 나노결정 금속 플로팅 게이트를 덮는 절연층이 배치된다. 상기 절연층 상에 콘트롤 게이트가 배치된다.
상기 제 1 터널링층이 실리콘 산화막 또는 알루미늄 산화막인 경우, 상기 제 2 터널링층은 Si2N4, HfO2, HfSiOx, ZrO2, ZrSiO
x 및 Gd2O3으로 이루어진 일군으로부터 선택되는 어느 하나의 물질막일 수 있다.
상기 제 2 터널링층이 실리콘 산화막 또는 알루미늄 산화막인 경우, 상기 제 1 터널링층은 Si2N4, HfO2, HfSiOx, ZrO2, ZrSiO
x 및 Gd2O3으로 이루어진 일군으로부터 선택되는 어느 하나의 물질막일 수 있다.
상기 나노결정 금속 플로팅 게이트는 Au, Ag, Ni, W, Co, Pt, ZnO 및 CdSe으로 이루어진 일군으로부터 선택되는 어느 하나의 물질막일 수 있다.
본 발명의 실시예들은 프로파일드 터널 장벽을 갖는 플래시 메모리 소자의 제조방법을 제공한다. 이 방법은 반도체기판 상에 프로파일드 터널 장벽(profiled tunnel barrier)을 가지는 적어도 두층의 터널링층을 형성하는 것을 포함한다. 상기 터널링층 상에 나노결정 게르마늄 또는 나노결정 실리콘게르마늄 플로팅 게이트, 또는 알루미늄 산화막 또는 하프늄 산화막인 전하트랩층을 형성한다. 상기 플로팅 게이트 또는 전하트랩층을 덮는 절연층을 형성한다. 상기 절연층 상에 콘트롤 게이트를 형성한다.
상기 프로파일드 터널 장벽을 가지는 적어도 두층의 터널링층이 차례로 적층된 제 1 터널링층 및 제 2 터널링층으로 형성될 수 있다. 상기 제 1 터널링층이 실리콘 산화막 또는 알루미늄 산화막으로 형성된 경우, 상기 제 2 터널링층은 Si2N4, HfO2, HfSiOx, ZrO2, ZrSiOx 및 Gd2O3으로 이루어진 일군으로부터 선택되는 어느 하나의 물질막으로 형성될 수 있다. 이와 달리, 상기 제 2 터널링층이 실리콘 산화막 또는 알루미늄 산화막으로 형성된 경우, 상기 제 1 터널링층은 Si2N4, HfO2, HfSiOx, ZrO2, ZrSiOx 및 Gd2O3으로 이루어진 일군으로부터 선택되는 어느 하나의 물질막으로 형성될 수 있다.
또는, 상기 프로파일드 터널 장벽을 가지는 적어도 두층의 터널링층이 차례로 적층된 제 1 터널링층, 제 2 터널링층 및 제 3 터널링층으로 형성될 수 있다. 상기 제 2 터널링층이 실리콘 산화막 또는 알루미늄 산화막으로 형성된 경우, 상기 제 1 터널링층은 Si2N4, HfO2, HfSiOx, ZrO2, ZrSiO
x 및 Gd2O3으로 이루어진 일군으로부터 선택되는 어느 하나의 물질막으로 형성될 수 있으며, 상기 제 3 터널링층은 Si2N4, HfO2, HfSiOx, ZrO2, ZrSiOx 및 Gd2O3으로 이루어진 일군으로부터 선택되는 어느 하나의 물질막으로 형성되는 것이 바람직하다.
상기 나노결정 게르마늄 및 나노결정 실리콘게르마늄 플로팅 게이트는 LPCVD(low pressure chemical vapor deposition) 또는 UHVCVD(ultra high vacuum chemical vapor deposition) 방법을 이용하여 형성될 수 있다.
본 발명의 다른 실시예들은 프로파일드 터널 장벽을 갖는 플래시 메모리 소자의 제조방법을 제공한다. 이 방법은 반도체기판 상에 프로파일드 터널 장벽(profiled tunnel barrier)을 가지는 제 1 터널링층 및 제 2 터널링층을 차례로 형성하는 것을 포함한다. 상기 제 2 터널링층 상에 나노결정 금속 플로팅 게이트를 형성한다. 상기 나노결정 금속 플로팅 게이트를 덮는 절연층을 형성한다. 상기 절연층 상에 콘트롤 게이트를 형성한다.
상기 제 1 터널링층을 실리콘 산화막 또는 알루미늄 산화막으로 형성된 경우, 상기 제 2 터널링층은 Si2N4, HfO2, HfSiOx, ZrO2
, ZrSiOx 및 Gd2O3으로 이루어진 일군으로부터 선택되는 어느 하나의 물질막으로 형성될 수 있다.
이와 달리, 상기 제 2 터널링층이 실리콘 산화막 또는 알루미늄 산화막으로 형성된 경우, 상기 제 1 터널링층은 Si2N4, HfO2, HfSiOx, ZrO
2, ZrSiOx 및 Gd2O3으로 이루어진 일군으로부터 선택되는 어느 하나의 물질막으로 형성될 수 있다.
상기 나노결정 금속 플로팅 게이트는 Au, Ag, Ni, W, Co, Pt, ZnO 및 CdSe으로 이루어진 일군으로부터 선택되는 어느 하나의 물질막으로 형성될 수 있다. 상기 나노결정 금속 플로팅 게이트는 콜로이드 제조방법을 이용하여 형성되는 것이 바람직하다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 층 및 영역의 길이, 두께 등은 설명의 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 3a는 본 발명의 실시예들에 따른 플래시 메모리 소자를 설명하기 위한 단면도이며, 도 3b는 상기 도 3a에 나타낸 플래시 메모리 소자의 프로그램 시 에너지 밴드 그림(energy band diagram)을 나타낸 것이다.
도 3a 및 도 3b를 참조하면, 반도체기판(305)의 활성영역 내에 서로 이격된 소오스 영역(S) 및 드레인 영역(D)이 배치된다. 상기 소오스 영역(S) 및 드레인 영역(D) 사이의 상기 반도체기판(305) 상에 차례로 적층된 제 1 터널링층(310), 제 2 터널링층(315) 및 제 3 터널링층(320)이 배치된다. 상기 제 1 터널링층(310)은 Si2N4, HfO2, HfSiOx, ZrO2, ZrSiOx 및 Gd2O3으로 이루어진 일군으로부터 선택되는 어느 하나의 물질막일 수 있다. 상기 제 2 터널링층(315)이 실리콘 산화막 또는 알루미늄 산화막인 것이 바람직하다. 또한, 상기 제 3 터널링층(320)은 Si2N4, HfO2
, HfSiOx, ZrO2, ZrSiOx 및 Gd2O3으로 이루어진 일군으로부터 선택되는 어느 하나의 물질막일 수 있다.
도 3b에 나타낸 바와 같이, 상기 제 2 터널링층(315)은 상기 제 1 및 제 3 터널링층(310, 320) 보다 높은 에너지 밴드갭을 갖는다. 따라서, 가운데 부분이 높은 에너지 밴드 그림을 가지는 프로파일드 터널 장벽(325)을 나타낸다.
상기 제 3 터널링층(320) 상에 나노결정 게르마늄 또는 나노결정 실리콘게르마늄 플로팅 게이트(330)가 배치된다. 또는 상기 플로팅 게이트(330) 대신 알루미늄 산화막 또는 하프늄 산화막인 전하트랩층이 배치될 수 도 있다. 상기 플로팅 게이트(330)를 덮는 절연층(335)이 배치된다. 상기 절연층(335) 상에 콘트롤 게이트(340)가 배치된다. 상기 콘트롤 게이트(340)는 폴리실리콘일 수 있다.
상기 드레인 영역(D)에 0.5 내지 3.5V의 전압을 인가하고, 상기 콘트롤 게이트(340)에 2 내지 10V의 전압을 인가하여 프로그램을 행하면, 파울러-노더하임(Fowler-Nordheim, FN) 터널링에 의해 채널영역에 있던 전자가 에너지를 받아 웜 캐리어가 발생한다. 이어, 상기 웜 캐리어가 상기 제 2 터널링층(315)을 지나 상기 플로팅 게이트(330)에 인입된다.
상기 나노결정 게르마늄 또는 나노결정 실리콘게르마늄 플로팅 게이트(330)를 사용함으로써 상기 터널링층의 두께를 얇게 형성하여도 메모리 소자의 비휘발성 특성을 유지할 수 있게 된다. 이에 따라, 낮은 드레인 전압을 이용하여 프로그램이 가능하며, 상기 소오스 영역(S)과 드레인 영역(D) 사이의 채널영역 길이의 스케일-다운(scale-down) 한계를 연장할 수 있게 된다. 또한, 상기 낮은 드레인 전압을 이용한 프로그램은 핫 캐리어에 의한 열화 현상이 발생하지 않기 때문에 소자의 신뢰성을 향상시킬 수 있게 된다.
또한, 상기 제 2 터널링층(315)의 두께(D1)를 얇게 조절함으로써 다이렉트 터널링(direct tunneling)에 의해 프로그램 되는 속도를 향상시킬 수 있다. 이에 따라, 낮은 콘트롤 게이트 전압을 이용한 프로그램이 가능하게 된다. 또한, 상기 콘트롤 게이트(340)에 인가되는 전압을 상승 시켰을 때 프로그램 속도 증가율은 종래기술에서의 단일장벽을 갖는 플래시 메모리 소자에서 보다 더 크게 나타난다.
터널링층 아래 부분의 에너지 장벽의 두께(D2)는 상기 제 2 터널링층(315) 양쪽의 상기 제 1 및 제 3 터널링층(310, 320)에 의해 두껍게 형성된다. 따라서, 프로그램 후 상기 플로팅 게이트(330)에 저장된 전자의 보존시간(retention time)을 길게 유지할 수 있다.
도 4a는 본 발명의 다른 실시예들에 따른 플래시 메모리 소자를 설명하기 위한 단면도이며, 도 4b는 상기 도 4a에 나타낸 플래시 메모리 소자의 프로그램 시 에너지 밴드 그림(energy band diagram)을 나타낸 것이다.
도 4a 및 도 4b를 참조하면, 반도체기판(405)의 활성영역 내에 서로 이격된 소오스 영역(S) 및 드레인 영역(D)이 배치된다. 상기 소오스 영역(S) 및 드레인 영역(D) 사이의 상기 반도체기판(405) 상에 차례로 적층된 제 1 터널링층(415) 및 제 2 터널링층(420)이 배치된다. 상기 제 1 터널링층(415)은 실리콘 산화막 또는 알루미늄 산화막인 것이 바람직하다. 또한, 상기 제 2 터널링층(420)은 Si2N4, HfO2
, HfSiOx, ZrO2, ZrSiOx 및 Gd2O3으로 이루어진 일군으로부터 선택되는 어느 하나의 물질막일 수 있다.
도 4b에 나타낸 바와 같이, 상기 제 1 터널링층(415)은 상기 제 2 터널링층(420) 보다 높은 에너지 밴드갭을 갖는다. 따라서, 높낮이가 다른 에너지 밴드 그림을 가지는 프로파일드 터널 장벽(425)을 나타낸다.
상기 제 2 터널링층(420) 상에 나노결정 게르마늄, 나노결정 실리콘게르마늄 또는 나노결정 금속 플로팅 게이트(430)가 배치된다. 또는 상기 플로팅 게이트(430) 대신 알루미늄 산화막 또는 하프늄 산화막인 전하트랩층이 배치될 수 도 있다. 상기 나노결정 금속 플로팅 게이트는 Au, Ag, Ni, W, Co, Pt, ZnO 및 CdSe으로 이루어진 일군으로부터 선택되는 어느 하나의 물질막일 수 있다. 상기 플로팅 게이트(430)를 덮는 절연층(435)이 배치된다. 상기 절연층(435) 상에 콘트롤 게이트(440)가 배치된다. 상기 콘트롤 게이트(440)는 폴리실리콘일 수 있다.
상기 드레인 영역(D)에 0.5 내지 3.5V의 전압을 인가하고, 상기 콘트롤 게이트(440)에 2 내지 10V의 전압을 인가하여 프로그램을 행하면, 파울러-노더하임(Fowler-Nordheim, FN) 터널링에 의해 채널영역에 있던 전자가 에너지를 받아 웜 캐리어가 발생한다. 이어, 상기 웜 캐리어가 상기 제 1 터널링층(415)을 지나 상기 플로팅 게이트(430)에 인입된다.
상기 나노결정 구조를 갖는 플로팅 게이트(430)를 사용함으로써 상기 터널링층의 두께를 얇게 형성하여도 메모리 소자의 비휘발성 특성을 유지할 수 있게 된다. 이에 따라, 낮은 드레인 전압을 이용하여 프로그램이 가능하며, 상기 소오스 영역(S)과 드레인 영역(D) 사이의 채널영역 길이의 스케일-다운(scale-down) 한계를 연장할 수 있게 된다. 또한, 상기 낮은 드레인 전압을 이용한 프로그램은 핫 캐리어에 의한 열화 현상이 발생하지 않기 때문에 소자의 신뢰성을 향상시킬 수 있다.
또한, 상기 제 1 터널링층(415)의 두께(L1)를 얇게 조절함으로써 다이렉트 터널링(direct tunneling)에 의해 프로그램 되는 속도를 향상시킬 수 있다. 이에 따라, 낮은 콘트롤 게이트 전압을 이용한 프로그램이 가능하게 된다. 또한, 상기 콘트롤 게이트(440)에 인가되는 전압을 상승 시켰을 때 프로그램 속도 증가율은 종래기술에서의 단일장벽을 갖는 플래시 메모리 소자에서 보다 더 크게 나타난다.
터널링층 아래 부분의 에너지 장벽의 두께(L2)는 상기 제 1 터널링층(415) 및 제 2 터널링층(420)에 의해 두껍게 형성된다. 따라서, 프로그램 후 상기 플로팅 게이트(430)에 저장된 전자의 보존시간(retention time)을 길게 유지할 수 있게 된다.
도 5a는 본 발명의 또 다른 실시예들에 따른 플래시 메모리 소자를 설명하기 위한 단면도이며, 도 5b는 상기 도 5a에 나타낸 플래시 메모리 소자의 프로그램 시 에너지 밴드 그림(energy band diagram)을 나타낸 것이다.
도 5a 및 도 5b를 참조하면, 반도체기판(505)의 활성영역 내에 서로 이격된 소오스 영역(S) 및 드레인 영역(D)이 배치된다. 상기 소오스 영역(S) 및 드레인 영역(D) 사이의 상기 반도체기판(505) 상에 차례로 적층된 제 1 터널링층(510) 및 제 2 터널링층(515)이 배치된다. 상기 제 1 터널링층(510)은 Si2N4, HfO2, HfSiOx, ZrO2, ZrSiOx 및 Gd2O3으로 이루어진 일군으로부터 선택되는 어느 하나의 물질막일 수 있다. 또한, 상기 제 2 터널링층(515)은 실리콘 산화막 또는 알루미늄 산화막인 것이 바람직하다.
도 5b에 나타낸 바와 같이, 상기 제 2 터널링층(515)은 상기 제 1 터널링층(510) 보다 높은 에너지 밴드갭을 갖는다. 따라서, 높낮이가 다른 에너지 밴드 그림을 가지는 프로파일드 터널 장벽(525)을 나타낸다.
상기 제 2 터널링층(515) 상에 나노결정 게르마늄, 나노결정 실리콘게르마늄 또는 나노결정 금속 플로팅 게이트(530)가 배치된다. 또는 상기 플로팅 게이트(530) 대신 알루미늄 산화막 또는 하프늄 산화막인 전하트랩층이 배치될 수 도 있다. 상기 나노결정 금속 플로팅 게이트는 Au, Ag, Ni, W, Co, Pt, ZnO 및 CdSe으로 이루어진 일군으로부터 선택되는 어느 하나의 물질막일 수 있다. 상기 플로팅 게이트(530)를 덮는 절연층(535)이 배치된다. 상기 절연층(535) 상에 콘트롤 게이트(540)가 배치된다. 상기 콘트롤 게이트(540)는 폴리실리콘일 수 있다.
상기 드레인 영역(D)에 0.5 내지 3.5V의 전압을 인가하고, 상기 콘트롤 게이트(540)에 2 내지 10V의 전압을 인가하여 프로그램을 행하면, 파울러-노더하임(Fowler-Nordheim, FN) 터널링에 의해 채널영역에 있던 전자가 에너지를 받아 웜 캐리어가 발생한다. 이어, 상기 웜 캐리어가 상기 제 2 터널링층(415)을 지나 상기 플로팅 게이트(530)에 인입된다.
상기 나노결정 구조를 갖는 플로팅 게이트(530)를 사용함으로써 상기 터널링층의 두께를 얇게 형성하여도 메모리 소자의 비휘발성 특성을 유지할 수 있게 된다. 이에 따라, 낮은 드레인 전압을 이용하여 프로그램이 가능하며, 상기 소오스 영역(S)과 드레인 영역(D) 사이의 채널영역 길이의 스케일-다운(scale-down) 한계를 연장할 수 있게 된다. 또한, 상기 낮은 드레인 전압을 이용한 프로그램은 핫 캐리어에 의한 열화 현상이 발생하지 않기 때문에 소자의 신뢰성을 향상시킬 수 있다.
또한, 상기 제 2 터널링층(515)의 두께(W1)를 얇게 조절함으로써 다이렉트 터널링(direct tunneling)에 의해 프로그램 되는 속도를 향상시킬 수 있다. 이에 따라, 낮은 콘트롤 게이트 전압을 이용한 프로그램이 가능하게 된다. 또한, 상기 콘트롤 게이트(540)에 인가되는 전압을 상승 시켰을 때 프로그램 속도 증가율은 종래기술에서의 단일장벽을 갖는 플래시 메모리 소자에서 보다 더 크게 나타난다.
터널링층 아래 부분의 에너지 장벽의 두께(W2)는 상기 제 1 터널링층(510) 및 제 2 터널링층(515)에 의해 두껍게 형성된다. 따라서, 프로그램 후 상기 플로팅 게이트(530)에 저장된 전자의 보존시간(retention time)을 길게 유지할 수 있게 된다.
도 3a, 도 4a 및 도 5a를 다시 참조하여 본 발명의 실시예들에 따른 플래시 메모리 소자의 제조방법을 설명하기로 한다.
도 3a는 본 발명의 실시예들에 따른 플래시 메모리 소자의 제조방법을 설명하기 위한 단면도이다.
도 3a를 참조하면, 반도체기판(305) 상에 제 1 터널링층(310), 제 2 터널링층(315) 및 제 3 터널링층(320)을 차례로 형성한다. 상기 제 1 터널링층(310)은 Si2N4, HfO2, HfSiOx, ZrO2, ZrSiOx 및 Gd2O3으로 이루어진 일군으로부터 선택되는 어느 하나의 물질막으로 형성될 수 있다. 상기 제 2 터널링층(315)은 실리콘 산화막 또는 알루미늄 산화막으로 형성하는 것이 바람직하다. 상기 제 3 터널링층(320)은 Si2N4, HfO2, HfSiOx, ZrO2, ZrSiOx 및 Gd2O3으로 이루어진 일군으로부터 선택되는 어느 하나의 물질막으로 형성될 수 있다.
상기 제 3 터널링층(320) 상에 나노결정 게르마늄 또는 나노결정 실리콘게르마늄 플로팅 게이트(330)를 형성한다. 이와 달리, 알루미늄 산화막 또는 하프늄 산화막인 전하트랩층을 형성할 수 도 있다. 상기 나노결정 게르마늄 및 나노결정 실리콘게르마늄 플로팅 게이트(330)는 LPCVD(low pressure chemical vapor deposition) 또는 UHVCVD(ultra high vacuum chemical vapor deposition) 방법을 이용하여 형성될 수 있다. 상기 플로팅 게이트(330)를 덮는 절연층(335)을 형성한다. 상기 절연층(335) 상에 콘트롤 게이트(340)를 형성한다. 상기 콘트롤 게이트(340)는 폴리실리콘으로 형성할 수 있다. 상기 콘트롤 게이트(340)를 마스크로 이용하여 불순물 이온을 주입하여 상기 반도체기판(305) 내에 소오스 영역(S) 및 드레인 영역(D)을 형성한다. 상기와 같이 제작된 플래시 메모리 소자를 프로그램하기 위해 상기 드레인 영역(D)에 0.5 내지 3.5V의 전압을 인가하고, 상기 콘트롤 게이트(340)에 2 내지 10V의 전압을 인가할 수 있다.
도 4a는 본 발명의 다른 실시예들에 따른 플래시 메모리 소자의 제조방법을 설명하기 위한 단면도이다.
도 4a를 참조하면, 반도체기판(405) 상에 제 1 터널링층(415) 및 제 2 터널링층(420)을 차례로 형성한다. 상기 제 1 터널링층(415)은 실리콘 산화막 또는 알루미늄 산화막으로 형성하는 것이 바람직하다. 상기 제 2 터널링층(420)은 Si2N4, HfO2, HfSiOx, ZrO2, ZrSiOx 및 Gd2O3으로 이루어진 일군으로부터 선택되는 어느 하나의 물질막으로 형성될 수 있다.
상기 제 2 터널링층(420) 상에 나노결정 게르마늄, 나노결정 실리콘게르마늄 또는 나노결정 금속 플로팅 게이트(430)를 형성한다. 이와 달리, 알루미늄 산화막 또는 하프늄 산화막인 전하트랩층을 형성할 수 도 있다. 상기 나노결정 게르마늄 및 나노결정 실리콘게르마늄 플로팅 게이트(430)는 LPCVD(low pressure chemical vapor deposition) 또는 UHVCVD(ultra high vacuum chemical vapor deposition) 방법을 이용하여 형성될 수 있다. 상기 나노결정 금속 플로팅 게이트(430)는 Au, Ag, Ni, W, Co, Pt, ZnO 및 CdSe으로 이루어진 일군으로부터 선택되는 어느 하나의 물질막으로 형성될 수 있다. 또한, 상기 나노결정 금속 플로팅 게이트(430)는 콜로이드 제조방법을 이용하여 형성되는 것이 바람직하다.
상기 플로팅 게이트(430)를 덮는 절연층(435)을 형성한다. 상기 절연층(435) 상에 콘트롤 게이트(440)를 형성한다. 상기 콘트롤 게이트(440)는 폴리실리콘으로 형성할 수 있다. 상기 콘트롤 게이트(440)를 마스크로 이용하여 불순물 이온을 주입하여 상기 반도체기판(405) 내에 소오스 영역(S) 및 드레인 영역(D)을 형성한다. 상기와 같이 제작된 플래시 메모리 소자를 프로그램하기 위해 상기 드레인 영역(D)에 0.5 내지 3.5V의 전압을 인가하고, 상기 콘트롤 게이트(440)에 2 내지 10V의 전압을 인가할 수 있다.
도 5a는 본 발명의 또 다른 실시예들에 따른 플래시 메모리 소자의 제조방법을 설명하기 위한 단면도이다.
도 5a를 참조하면, 반도체기판(505) 상에 제 1 터널링층(510) 및 제 2 터널링층(515)을 차례로 형성한다. 상기 제 1 터널링층(510)은 Si2N4, HfO2, HfSiOx, ZrO2, ZrSiOx 및 Gd2O3으로 이루어진 일군으로부터 선택되는 어느 하나의 물질막으로 형성될 수 있다. 상기 제 2 터널링층(515)은 실리콘 산화막 또는 알루미늄 산화막으로 형성하는 것이 바람직하다.
상기 제 2 터널링층(415) 상에 나노결정 게르마늄, 나노결정 실리콘게르마늄 또는 나노결정 금속 플로팅 게이트(530)를 형성한다. 이와 달리, 알루미늄 산화막 또는 하프늄 산화막인 전하트랩층을 형성할 수 도 있다. 상기 나노결정 게르마늄 및 나노결정 실리콘게르마늄 플로팅 게이트(530)는 LPCVD(low pressure chemical vapor deposition) 또는 UHVCVD(ultra high vacuum chemical vapor deposition) 방법을 이용하여 형성될 수 있다. 상기 나노결정 금속 플로팅 게이트(530)는 Au, Ag, Ni, W, Co, Pt, ZnO 및 CdSe으로 이루어진 일군으로부터 선택되는 어느 하나의 물질막으로 형성될 수 있다. 또한, 상기 나노결정 금속 플로팅 게이트(530)는 콜로이드 제조방법을 이용하여 형성되는 것이 바람직하다.
상기 플로팅 게이트(530)를 덮는 절연층(535)을 형성한다. 상기 절연층(535) 상에 콘트롤 게이트(540)를 형성한다. 상기 콘트롤 게이트(540)는 폴리실리콘으로 형성할 수 있다. 상기 콘트롤 게이트(540)를 마스크로 이용하여 불순물 이온을 주입하여 상기 반도체기판(505) 내에 소오스 영역(S) 및 드레인 영역(D)을 형성한다. 상기와 같이 제작된 플래시 메모리 소자를 프로그램하기 위해 상기 드레인 영역(D)에 0.5 내지 3.5V의 전압을 인가하고, 상기 콘트롤 게이트(540)에 2 내지 10V의 전압을 인가할 수 있다.
전술한 바와 같이 이루어지는 본 발명은, 플래시 메모리 소자에서 에너지 밴드갭이 다른 적어도 두층의 터널링층을 형성하여 프로파일드 터널 장벽을 형성하여 전자가 터널링 되는 층의 두께를 얇게 형성한다. 따라서, 낮은 콘트롤 게이트 전압에서도 프로그램 속도를 확보할 수 있다. 또한, 나노결정 구조를 갖는 플로팅 게이트를 사용함으로써 터널링층의 두께를 얇게 형성하여도 메모리 소자의 비휘발성 특성을 유지할 수 있게 된다. 이에 따라, 낮은 드레인 전압을 이용하여 프로그램이 가능하며, 소오스 영역과 드레인 영역 사이의 채널영역 길이의 스케일-다운(scale-down) 한계를 연장할 수 있게 된다. 또한, 상기 낮은 드레인 전압을 이용한 프로그램은 핫 캐리어에 의한 열화 현상이 발생하지 않기 때문에 소자의 신뢰성을 향상시킬 수 있다.
도 1a는 종래기술에 따른 플로팅 게이트형 플래시 메모리 소자를 설명하기 위한 단면도이다.
도 1b는 상기 도 1a에 나타낸 플래시 메모리 소자의 프로그램 시 에너지 밴드 그림(energy band diagram)을 나타낸 것이다.
도 2a는 종래기술에 따른 나노결정 구조의 플로팅 게이트를 갖는 플래시 메모리 소자를 설명하기 위한 단면도이다.
도 2b는 상기 도 2a에 나타낸 플래시 메모리 소자의 프로그램 시 에너지 밴드 그림(energy band diagram)을 나타낸 것이다.
도 3a는 본 발명의 실시예들에 따른 플래시 메모리 소자를 설명하기 위한 단면도이다.
도 3b는 상기 도 3a에 나타낸 플래시 메모리 소자의 프로그램 시 에너지 밴드 그림(energy band diagram)을 나타낸 것이다.
도 4a는 본 발명의 다른 실시예들에 따른 플래시 메모리 소자를 설명하기 위한 단면도이다.
도 4b는 상기 도 4a에 나타낸 플래시 메모리 소자의 프로그램 시 에너지 밴드 그림(energy band diagram)을 나타낸 것이다.
도 5a는 본 발명의 또 다른 실시예들에 따른 플래시 메모리 소자를 설명하기 위한 단면도이다.
도 5b는 상기 도 5a에 나타낸 플래시 메모리 소자의 프로그램 시 에너지 밴드 그림(energy band diagram)을 나타낸 것이다.
Claims (22)
- 반도체기판;상기 반도체기판 상에 배치된 프로파일드 터널 장벽(profiled tunnel barrier)을 가지는 적어도 두층의 터널링층;상기 터널링층 상에 배치된 나노결정 게르마늄 또는 나노결정 실리콘게르마늄 플로팅 게이트, 또는 알루미늄 산화막 또는 하프늄 산화막인 전하트랩층;상기 플로팅 게이트 또는 전하트랩층을 덮는 절연층; 및상기 절연층 상에 배치된 콘트롤 게이트를 포함하는 것을 특징으로 하는 플래시 메모리 소자.
- 제 1 항에 있어서,상기 프로파일드 터널 장벽을 가지는 적어도 두층의 터널링층이 차례로 적층된 제 1 터널링층 및 제 2 터널링층으로 구성된 것을 특징으로 하는 플래시 메모리 소자.
- 제 2 항에 있어서,상기 제 1 터널링층이 실리콘 산화막 또는 알루미늄 산화막인 경우, 상기 제 2 터널링층은 Si2N4, HfO2, HfSiOx, ZrO2, ZrSiO x 및 Gd2O3으로 이루어진 일군으로부터 선택되는 어느 하나의 물질막인 것을 특징으로 하는 플래시 메모리 소자.
- 제 2 항에 있어서,상기 제 2 터널링층이 실리콘 산화막 또는 알루미늄 산화막인 경우, 상기 제 1 터널링층은 Si2N4, HfO2, HfSiOx, ZrO2, ZrSiO x 및 Gd2O3으로 이루어진 일군으로부터 선택되는 어느 하나의 물질막인 것을 특징으로 하는 플래시 메모리 소자.
- 제 1 항에 있어서,상기 프로파일드 터널 장벽을 가지는 적어도 두층의 터널링층이 차례로 적층된 제 1 터널링층, 제 2 터널링층 및 제 3 터널링층으로 구성된 것을 특징으로 하는 플래시 메모리 소자.
- 제 5 항에 있어서,상기 제 2 터널링층이 실리콘 산화막 또는 알루미늄 산화막인 경우, 상기 제 1 터널링층은 Si2N4, HfO2, HfSiOx, ZrO2, ZrSiO x 및 Gd2O3으로 이루어진 일군으로부터 선택되는 어느 하나의 물질막이며, 상기 제 3 터널링층은 Si2N4, HfO2, HfSiOx, ZrO2, ZrSiOx 및 Gd2O3으로 이루어진 일군으로부터 선택되는 어느 하나의 물질막인 것을 특징으로 하는 플래시 메모리 소자.
- 반도체기판;상기 반도체기판 상에 차례로 적층된 프로파일드 터널 장벽(profiled tunnel barrier)을 가지는 제 1 터널링층 및 제 2 터널링층;상기 제 2 터널링층 상에 배치된 나노결정 금속 플로팅 게이트;상기 나노결정 금속 플로팅 게이트를 덮는 절연층; 및상기 절연층 상에 배치된 콘트롤 게이트를 포함하는 것을 특징으로 하는 플래시 메모리 소자.
- 제 7 항에 있어서,상기 제 1 터널링층이 실리콘 산화막 또는 알루미늄 산화막인 경우, 상기 제 2 터널링층은 Si2N4, HfO2, HfSiOx, ZrO2, ZrSiO x 및 Gd2O3으로 이루어진 일군으로부터 선택되는 어느 하나의 물질막인 것을 특징으로 하는 플래시 메모리 소자.
- 제 7 항에 있어서,상기 제 2 터널링층이 실리콘 산화막 또는 알루미늄 산화막인 경우, 상기 제 1 터널링층은 Si2N4, HfO2, HfSiOx, ZrO2, ZrSiO x 및 Gd2O3으로 이루어진 일군으로부터 선택되는 어느 하나의 물질막인 것을 특징으로 하는 플래시 메모리 소자.
- 제 7 항에 있어서,상기 나노결정 금속 플로팅 게이트는 Au, Ag, Ni, W, Co, Pt, ZnO 및 CdSe으로 이루어진 일군으로부터 선택되는 어느 하나의 물질막인 것을 특징으로 하는 플래시 메모리 소자.
- 반도체기판 상에 프로파일드 터널 장벽(profiled tunnel barrier)을 가지는 적어도 두층의 터널링층을 형성하고,상기 터널링층 상에 나노결정 게르마늄 또는 나노결정 실리콘게르마늄 플로팅 게이트, 또는 알루미늄 산화막 또는 하프늄 산화막인 전하트랩층을 형성하고,상기 플로팅 게이트 또는 전하트랩층을 덮는 절연층을 형성하고,상기 절연층 상에 콘트롤 게이트를 형성하는 것을 포함하는 플래시 메모리 소자 제조방법.
- 제 11 항에 있어서,상기 프로파일드 터널 장벽을 가지는 적어도 두층의 터널링층이 차례로 적층된 제 1 터널링층 및 제 2 터널링층으로 형성되는 것을 특징으로 하는 플래시 메모리 소자 제조방법.
- 제 12 항에 있어서,상기 제 1 터널링층이 실리콘 산화막 또는 알루미늄 산화막으로 형성된 경우, 상기 제 2 터널링층은 Si2N4, HfO2, HfSiOx, ZrO2 , ZrSiOx 및 Gd2O3으로 이루어진 일군으로부터 선택되는 어느 하나의 물질막으로 형성되는 것을 특징으로 하는 플래시 메모리 소자 제조방법.
- 제 12 항에 있어서,상기 제 2 터널링층이 실리콘 산화막 또는 알루미늄 산화막으로 형성된 경우, 상기 제 1 터널링층은 Si2N4, HfO2, HfSiOx, ZrO2 , ZrSiOx 및 Gd2O3으로 이루어진 일군으로부터 선택되는 어느 하나의 물질막으로 형성되는 것을 특징으로 하는 플래시 메모리 소자 제조방법.
- 제 11 항에 있어서,상기 프로파일드 터널 장벽을 가지는 적어도 두층의 터널링층이 차례로 적층된 제 1 터널링층, 제 2 터널링층 및 제 3 터널링층으로 형성되는 것을 특징으로 하는 플래시 메모리 소자 제조방법.
- 제 15 항에 있어서,상기 제 2 터널링층이 실리콘 산화막 또는 알루미늄 산화막으로 형성된 경우, 상기 제 1 터널링층은 Si2N4, HfO2, HfSiOx, ZrO2 , ZrSiOx 및 Gd2O3으로 이루어진 일군으로부터 선택되는 어느 하나의 물질막으로 형성되며, 상기 제 3 터널링층은 Si2N4, HfO2, HfSiOx, ZrO2, ZrSiOx 및 Gd2O3으로 이루어진 일군으로부터 선택되는 어느 하나의 물질막으로 형성되는 것을 특징으로 하는 플래시 메모리 소자 제조방법.
- 제 11 항에 있어서,상기 나노결정 게르마늄 및 나노결정 실리콘게르마늄 플로팅 게이트는 LPCVD(low pressure chemical vapor deposition) 또는 UHVCVD(ultra high vacuum chemical vapor deposition) 방법을 이용하여 형성되는 것을 특징으로 하는 플래시 메모리 소자 제조방법.
- 반도체기판 상에 프로파일드 터널 장벽(profiled tunnel barrier)을 가지는 제 1 터널링층 및 제 2 터널링층을 차례로 형성하고,상기 제 2 터널링층 상에 나노결정 금속 플로팅 게이트를 형성하고,상기 나노결정 금속 플로팅 게이트를 덮는 절연층을 형성하고,상기 절연층 상에 콘트롤 게이트를 형성하는 것을 포함하는 플래시 메모리 소자 제조방법.
- 제 18 항에 있어서,상기 제 1 터널링층을 실리콘 산화막 또는 알루미늄 산화막으로 형성된 경우, 상기 제 2 터널링층은 Si2N4, HfO2, HfSiOx, ZrO2 , ZrSiOx 및 Gd2O3으로 이루어진 일군으로부터 선택되는 어느 하나의 물질막으로 형성되는 것을 특징으로 하는 플래시 메모리 소자 제조방법.
- 제 18 항에 있어서,상기 제 2 터널링층이 실리콘 산화막 또는 알루미늄 산화막으로 형성된 경우, 상기 제 1 터널링층은 Si2N4, HfO2, HfSiOx, ZrO2 , ZrSiOx 및 Gd2O3으로 이루어진 일군으로부터 선택되는 어느 하나의 물질막으로 형성되는 것을 특징으로 하는 플래시 메모리 소자 제조방법.
- 제 18 항에 있어서,상기 나노결정 금속 플로팅 게이트는 Au, Ag, Ni, W, Co, Pt, ZnO 및 CdSe으로 이루어진 일군으로부터 선택되는 어느 하나의 물질막으로 형성되는 것을 특징으로 하는 플래시 메모리 소자 제조방법.
- 제 21 항에 있어서,상기 나노결정 금속 플로팅 게이트는 콜로이드 제조방법을 이용하여 형성되는 것을 특징으로 하는 플래시 메모리 소자 제조방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
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