TWM525526U

TWM525526U - 記憶體單元及記憶體單元陣列

Info

Publication number: TWM525526U
Application number: TW105204419U
Authority: TW
Inventors: Fu-Yuan Duan; Heng-Sheng Huang; Yi-Cheng Xie; jia-you Cai
Original assignee: Univ Nat Taipei Technology
Priority date: 2016-03-30
Filing date: 2016-03-30
Publication date: 2016-07-11

Description

記憶體單元及記憶體單元陣列

本創作是關於一種記憶體單元及記憶體單元陣列，且特別是關於一種具有高介電材料的記憶體單元及利用前述記憶體單元所形成的記憶體單元陣列。

以非揮發性記憶體來說，主要係透過兩種方式來達成資料的儲存；一為浮動閘極元件(floating gate device)方式，另一則為電荷捕捉元件(charge trapping device)方式。

隨著浮動閘元件的縮小，穿隧氧化層的厚度也隨之減薄。穿隧氧化層與基板介面的缺陷即可能引起漏電流(SILC)，而造成儲存電荷層(trapping layer)儲存電荷流失。當穿隧氧化層越薄，儲存電荷流失的問題愈顯嚴重。

因此，發展出另一種基於電荷儲存原理所形成的矽-氧化矽-氮化矽-氧化矽-矽或金屬閘極-氧化矽-氮化矽-氧化矽-矽(SONOS/MONOS)記憶體單元。在SONOS/MONOS元件中，利用氮化矽裡的缺陷(traps)當作儲存電荷層，由於每個缺陷都是獨立的儲存層，即便穿隧氧化層上有一個缺陷，也僅有靠近缺陷附近的電荷會流失，而不會造成整個儲存電荷層的電荷流失。因此對漏電流有更好的抵抗能力，從而使穿隧氧化層的尺寸可進一步縮減。

然而，抹除速度以及資料儲存能力仍然是SONOS/MONOS元件取代浮動閘元件的主要挑戰。因此，對於本領域技術人員而言，利用電荷儲存原理之記憶體單元仍有改善的空間。

有鑑於上述問題，本創作的目的在於提供一種記憶體單元及記憶體單元陣列，其中記憶體單元的電荷陷入層的能帶結構為多重量子井結構，可用以捕捉並儲存電荷。

本創作其中一實施例提供一種記憶體單元，包括基板、源極區、汲極區、穿隧介電層、電荷陷入層、阻隔層及閘導電層。源極區及汲極區彼此分離，且形成於基板內。穿隧介電層位於源極區與汲極區之間的基板上，而電荷陷入層位於穿隧介電層上，其中電荷陷入層的能帶結構為一多重量子井結構。阻隔層位於電荷陷入層上，而閘導電層位於阻隔層上。

本創作另一實施例提供一種記憶體單元陣列，包括沿第一方向延伸的多條位元線、多條沿第二方向延伸的字元線以及多個如上所述的記憶體單元。多條所述字元線沿第二方向延伸並和多條所述位元線彼此交錯，以定義出多個有效區，而多個記憶體單元分別配置於這些有效區。每一個記憶體單元的汲極區電性連接相對應的一條位元線，而每一個記憶體單元的閘導電層電性連接相對應的一條字元線。

綜上所述，本創作所提供的記憶體單元及記憶體單元陣列中，記憶體單元的電荷陷入層的能帶結構為多重量子井結構，可用以捕捉電荷。另外，由於電荷被儲存於量子井中，較不會因穿隧介電層的缺陷而流失。通過特定的施加偏壓方法，可使電荷穿過穿隧介電層後儲存於電荷陷入層中，以儲存資料。

為讓本創作之上述特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。

1‧‧‧記憶體單元

10‧‧‧基板

10a‧‧‧上表面

10b‧‧‧下表面

11‧‧‧穿隧介電層

12‧‧‧電荷陷入層

120‧‧‧多重量子井結構

121‧‧‧第一介電層

121E‧‧‧第一介電層導電帶

122‧‧‧第二介電層

122E‧‧‧第二介電層導電帶

13‧‧‧阻隔層

13E‧‧‧阻隔層導電帶

14‧‧‧閘導電層

102‧‧‧源極區

101‧‧‧汲極區

15‧‧‧功函數金屬層

15E‧‧‧功函數金屬層導電帶

A、B‧‧‧曲線

2‧‧‧記憶體單元陣列

BL‧‧‧位元線

WL‧‧‧字元線

20‧‧‧有效區

D1‧‧‧第一方向

D2‧‧‧第二方向

△Vt‧‧‧偏移量

G‧‧‧閘極

D‧‧‧汲極

S‧‧‧源極

圖1繪示本創作一實施例的記憶體單元的剖面示意圖。

圖2繪示本創作實施例的記憶體單元的能帶結構示意圖。

圖3繪示本創作實施例的記憶體單元儲存電荷前與儲存電荷後的電流電壓曲線圖。

圖4繪示本創作實施例的記憶體單元陣列的示意圖。

請參照圖1。本創作提供一種記憶體單元1，通過對記憶體單元1施加偏壓，可寫入及擦除資料。本創作中，主要是以兩種以上具有不同功函數的介電材料交替堆疊，來形成電荷陷入層，從而使電荷陷入層具有多重量子井，而有效儲存電荷。

本創作實施例的記憶體單元1包括基板10、穿隧介電層11、電荷陷入層12、阻隔層13及閘導電層14。

基板10為一半導體基板，可以是矽(Si)、氮化鎵(GaN)、砷化鎵(GaAs)、氮化鋁(AlN)、碳化矽(SiC)、磷化銦(InP)、硒化鋅(ZnSe)或其他VI族、III-V族或II-VI族半導體材料。另外，基板10具有輕摻雜的第一導電型雜質，可以是N型或P型導電性雜質。假設基板10為矽，N型導電性雜質為五價元素離子，例如磷離子或砷離子，而P型導電性雜質為三價元素離子，例如硼離子、鋁離子或鎵離子。

記憶體單元1並具有兩個彼此分離且位於基板10內的第二導電型重摻雜區，以分別作為源極區102以及汲極區101。也就是說，源極區102與汲極區101彼此分隔一預定距離，並和基板10具有相反的導電型。當基板10具有輕摻雜的P型導電性雜質時，源極區102與汲極區101具有重摻雜的N型導電性雜質。反之，當基板10的其他區域具有輕摻雜的N型導電性雜質時，源極區102與汲極區101具有重摻雜的P型導電性雜質。源極區102與汲極區101可分別作為源極S與汲極D。

詳細而言，基板10具有一上表面10a及與上表面10a相反的下表面10b，源極區102與汲極區101靠近上表面10a的一側，並暴露於上表面10a上。

穿隧介電層11、電荷陷入層12、阻隔層13及閘導電層14依序堆疊於基板10的上表面10a上。詳細而言，穿隧介電層11覆蓋源極區102與汲極區101之間的上表面10a，並和部分源極區102與部分汲極區101重疊。在實際應用時，記憶體單元1會被施加偏壓，使電荷可以由基板10穿隧至電荷陷入層12內儲存。

穿隧介電層11在電荷陷入層12與基板10之間形成能障，但穿隧介電層11的厚度較薄。在一實施例中，穿隧介電層11的電子親和力會小於基板10的電子親和力。

穿隧介電層11可以是氧化物，例如：氧化矽或氧化鋁。另外，穿隧介電層11的等效氧化層厚度(equivalent oxide thickness,EOT)大約介於10Å至1000Å之間。

請參照圖1及圖2，其中圖2繪示本創作實施例的記憶體單元的能帶結構示意圖。電荷陷入層12位於穿隧介電層11上，且電荷陷入層12的能帶結構為多重量子井結構120。當電荷由基板10穿隧至電荷陷入層12之後，便可被捕陷(trap)於每一個量子井內。據此，儲存於電荷陷入層12的電荷較不容易因穿隧介電層11的漏電而流失。

詳細而言，電荷陷入層12包括多層第一介電層121以及多層第二介電層122，其中多層第一介電層121與多層第二介電層122交替地堆疊設置於穿隧介電層11與阻隔層13之間，以形成多重量子井結構120。在一實施例中，電荷陷入層12的整體厚度大約介於10Å至10000Å之間。

請參照圖2，具體而言，第一介電層121與第二介電層122的材料不同，且具有不同的電子親和力。因此，交替堆疊的多層第一介電層121導電帶121E與第二介電層122的導電帶122E(conduction band)形成前述的多重量子井結構120。須說明的是，在圖2的實施例中，第一介電層121為氧化鉿，而第二介電層122為氧化鋯。

因此，第一介電層121的電子親和力與第二介電層122的電子親和力大於穿隧介電層11的電子親和力。也就是說，穿隧介電層11對於電荷陷入層12而言，會產生能障。在未對記憶體單元1施加抹除資料的電壓時，已經陷入量子井中的電荷較不易因穿隧介電層11的缺陷而流失。

在本創作實施例中，構成第一介電層121與構成第二介電層122的材料可選自由氮化矽、氧化鋁、氧化鈦、氧化鉭、鈦酸鍶鋇、鈦酸鋯酸鉛、氧化釔、氧化鉿、氧化鋯、氧化鑭、非晶鍺、非晶鍺化矽及其任意組合所組成的群組。另外，第一介電層121與第二介電層122可通過物理氣相沉積或化學氣相沉積製程形成於穿隧介電層11上。在一實施例中，是通過原子層沉積(atomic layer deposition,ALD)的製程，分別形成多層交替堆疊的氧化鉿與氧化鋯。

請再參照圖1，阻隔層13位於電荷陷入層12上，而閘導電層14則位於阻隔層13上。在本創作實施例中，阻隔層13的電子親和力也會小於第一介電層121的電子親和力以及第二介電層122的電子親和力。如圖2所示，對於陷入多重量子井結構120的電荷而言，阻隔層13同樣會形成能障，以避免電荷流失。

在一實施例中，構成阻隔層13的材料為氮化鈦，氧化矽或氧化鋁。另外，閘導電層14可以是金屬或者是具有重摻雜的多晶矽，本創作並不限制。在圖2的實施例中，構成阻隔層13的材料為氧化矽，而構成閘導電層14的材料為鋁、鎢、鈦鋁合金(TiAl)或鈷鎢磷化物(cobalt tungsten phosphide，CoWP)等低電阻材料。

在本創作實施例中，記憶體單元1可更包括一位於閘導電層14和阻隔層13之間的功函數金屬層15。功函數金屬層15與閘導電層14可共同作為閘電極。

功函數金屬層15的電子親和力是介於阻隔層13以及閘導電層14之間，以用來調整閘電極的功函數，並可防止閘導電層15的金屬擴散至阻隔層13或電荷陷入層12內。也就是說，阻隔層13的導電帶13E、功函數金屬層15的導電帶15E以及閘導電層 14的導電帶彼此連接，而形成階梯式能帶結構。進一步而言，階梯式能帶結構是由閘導電層14朝阻隔層12的方向遞增。

如此，電荷除了可被捕捉於電荷陷入層12內，也可以通過階梯式的能帶結構較輕易地被移除。構成功函數金屬層15的材料可以是氮化鈦、氮化矽、氮氧化矽、氮化鎢(WN)或是碳化矽等介電材料。在圖2的實施例中，構成功函數金屬層15的材料是氮化鈦。

請參照圖3，圖3繪示本創作實施例的記憶體單元儲存電荷前與儲存電荷後的電流電壓曲線圖。圖3中的曲線A代表本創作實施例的記憶體單元在儲存電荷前，所量測到的汲極電流(I_D)與閘極電壓(V_G)的關係曲線。曲線B是對本創作實施例的記憶體單元的汲極D施加1至8V的電壓後，所量測到的汲極電流(I_D)與閘極電壓(V_G)的關係曲線。

由圖3中可以看出，相較於曲線A，在施加電壓之後，曲線B整體向右偏移。也就是說，記憶體元件的閥值電壓增加一偏移量△Vt，這代表電荷確實被儲存在電荷陷入層中。據此，在本創作實施例中，記憶體元件的電荷陷入層確實可捕捉電荷。

接著，請參照圖4。圖4繪示本創作實施例的記憶體單元陣列的示意圖。本創作實施例的記憶體單元陣列2包括多條位元線BL、多條字元線WL以及多個如圖1所示的記憶體單元1。

如圖4所示，多條位元線BL沿第一方向D1延伸，而多條字元線WL沿第二方向D2延伸。這些位元線BL和這些字元線WL彼此交錯，並定義出多個有效區20。

多個記憶體單元1分別設置於多個有效區20。在本創作實施例中，記憶體單元1是對應地位於字元線WL上，也就是在有效區20的邊界上。

記憶體單元1的詳細結構如圖1所示，在此不再贅述。須說明的是，記憶體單元1的汲極區101(也就是汲極D)會電性連接相對應的一條位元線BL，而閘導電層14(也就是閘極G)則電性連接至相對應的一條字元線WL。通過一外部控制電路(未圖示)控制字元線WL與位元線BL的輸入電壓，可寫入及抹除資料。

綜上所述，本創作所提供的記憶體單元及記憶體單元陣列中，記憶體單元的電荷陷入層的能帶結構為多重量子井結構，確實可用以捕捉電荷。另外，由於電荷被儲存於量子井中，較不會因穿隧介電層的缺陷而流失。通過特定的施加偏壓方法，可使電荷穿過穿隧介電層後儲存於電荷陷入層中，以寫入、讀取及抹除資料。

另外，本創作實施例的記憶體單元的結構和電晶體相似，因此本創作實施例的記憶體單元的製程可和電晶體的製程相互整合，而可降低製程成本。

雖然本創作之實施例已揭露如上，然本創作並不受限於上述實施例，任何所屬技術領域中具有通常知識者，在不脫離本創作所揭露之範圍內，當可作些許之更動與調整，因此本創作之保護範圍應當以後附之申請專利範圍所界定者為準。