JP5285894B2 - 実質的に高いカップリングレシオをもつ円筒型チャンネル電荷トラッピング装置 - Google Patents
実質的に高いカップリングレシオをもつ円筒型チャンネル電荷トラッピング装置 Download PDFInfo
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Description
図1〜図15を参照して、種々の実施の形態についての詳細な説明を行う。
Claims (47)
- ソース領域と、第1の円筒型領域を含みA1の面積を有するチャンネル面を有する半導体チャンネル領域によって分離されたドレイン領域と、
前記チャンネル面の上部にある第1の誘電体構造と、
前記第1の誘電体構造の上部にある誘電体電荷トラッピング構造と、
前記誘電体電荷トラッピング構造の上部にある第2の誘電体構造と、
前記第2の誘電体構造の上部にある第2の円筒型領域を含みA2の面積を有する導電体面を持つ導電体層であって、前記導電体面は、前記誘電体電荷トラッピング構造と前記チャンネル面の上にかぶさっていることを特徴とする導電体層と、
を具備し、チャンネル面と第1の誘電体構造との間のインターフェースでの電界の強さを、導電体面と第2の誘電体構造との間のインターフェースでの電界の強さより大きくするために、前記面積A1に対する前記面積A2の比率は1.2以上であることを特徴とするメモリセル。 - 前記面積A1に対する前記面積A2の比率が1.8以上であることを特徴とする請求項1に記載のメモリセル。
- 前記チャンネル面の前記第1の円筒型領域のチャンネル幅方向の断面が円形であることを特徴とする請求項1に記載のメモリセル。
- 前記導電体面の前記第2の円筒型領域のチャンネル幅方向の断面が円形であることを特徴とする請求項3に記載のメモリセル。
- 前記チャンネル面の前記第1の円筒型領域のチャンネル幅方向の断面が360度未満の円弧を持つ円形であることを特徴とする請求項1に記載のメモリセル。
- 前記導電体面の前記第2の円筒型領域のチャンネル幅方向の断面が360度未満の円弧を持つ円形であることを特徴とする請求項5に記載のメモリセル。
- 第1の底面を持つ電荷トラッピング構造と、
第2の底面を持つチャンネル領域と、
前記第1の底面が前記チャンネル領域から離れてゆく第1のコーナーと第2のコーナーとを有することを特徴とする前記第1の底面のチャンネル幅方向の断面と、
第1の直線を有することを特徴とする前記第2の底面のチャンネル幅方向の断面と、
前記第1の直線が仮想的な第2の線の下部にあるような、前記第1のコーナーと前記第2のコーナーとを結ぶ仮想的な第2の線と、
を具備することを特徴とする請求項1に記載のメモリセル。 - 第1の底面を持つ電荷トラッピング構造と、
第2の底面を持つチャンネル領域と、
前記第1の底面が前記チャンネル領域から離れてゆく第1のコーナーと第2のコーナーとを有することを特徴とする前記第1の底面のチャンネル幅方向の断面と、
第1の直線を有することを特徴とする前記第2の底面のチャンネル幅方向の断面と、
前記第1の直線が仮想的な第2の線の上部にあるような、前記第1のコーナーと前記第2のコーナーとを結ぶ仮想的な第2の線と、
を具備することを特徴とする請求項1に記載のメモリセル。 - 前記半導体チャンネル領域が半導体フィン構造の上にあるような、半導体フィン構造をさらに具備することを特徴とする請求項1に記載のメモリセル。
- 前記チャンネル面と前記導電体面との間の構造に有効酸化物厚さを有し、前記チャンネル面の前記第1の円筒型領域は前記有効酸化物厚さより小さい平均半径を持つことを特徴とする請求項1に記載のメモリセル。
- 前記第1の誘電体構造は二酸化ケイ素を具備することを特徴とする請求項1に記載のメモリセル。
- 前記第1の誘電体構造はバンドギャップエンジニアドトンネリングバリア構造を具備することを特徴とする請求項1に記載のメモリセル。
- 前記バンドギャップエンジニアドトンネリングバリア構造は、
ホールトンネリングバリア高さを有する第1の誘電体層と、
前記第1の誘電体層のホールトンネリングバリア高さより低いホールトンネリングバリア高さを有する、前記第1の誘電体層の上にある第2の誘電体層と、
前記第2の誘電体層のホールトンネリングバリア高さより高いホールトンネリングバリア高さを有する、前記第2の誘電体層の上にある第3の誘電体層と、
を具備することを特徴とする、請求項12に記載のメモリセル。 - 前記第1の誘電体層は二酸化ケイ素からなり、前記第2の誘電体層は窒化ケイ素からなり、前記第3の誘電体層は二酸化ケイ素からなることを特徴とする請求項13に記載のメモリセル。
- 前記第1の誘電体層は20オングストローム以下の厚さを持つことを特徴とする請求項13に記載のメモリセル。
- 前記第1の誘電体層は10オングストロームと20オングストロームとの間の厚さを持つことを特徴とする請求項13に記載のメモリセル。
- 前記第1の誘電体層は10オングストロームと15オングストロームとの間の厚さを持つことを特徴とする請求項13に記載のメモリセル。
- 前記第1の誘電体層は5オングストロームと20オングストロームとの間の厚さを持つことを特徴とする請求項13に記載のメモリセル。
- 前記第1の誘電体層は15オングストローム以下の厚さを持つことを特徴とする請求項13に記載のメモリセル。
- 前記第2の誘電体層は20オングストローム以下の厚さを持つことを特徴とする請求項13に記載のメモリセル。
- 前記第2の誘電体層は10オングストロームと20オングストロームとの間の厚さを持つことを特徴とする請求項13に記載のメモリセル。
- 前記第3の誘電体層は20オングストローム以下の厚さを持つことを特徴とする請求項13に記載のメモリセル。
- 前記第3の誘電体層は15オングストロームと20オングストロームとの間の厚さを持つことを特徴とする請求項13に記載のメモリセル。
- 前記第3の誘電体層は10オングストロームと20オングストロームとの間の厚さを持つことを特徴とする請求項13に記載のメモリセル。
- 前記誘電体電荷トラッピング構造は窒化ケイ素からなることを特徴とする請求項1に記載のメモリセル。
- 前記第2の誘電体構造は二酸化ケイ素からなることを特徴とする請求項1に記載のメモリセル。
- 前記最上層にある導電体層はポリシリコンからなることを特徴とする請求項1に記載のメモリセル。
- 半導体基板にドーパントを注入することによりソース領域とドレイン領域を形成するステップと、
前記ソース領域とドレイン領域とが前記半導体チャンネル領域で分離されるような、チャンネル面を有する半導体チャンネル領域を形成するステップであって、該チャンネル面は第1の円筒型領域を含む面積A1を有することを特徴とするステップと、
前記チャンネル面の上に第1の誘電体構造を形成するステップと、
前記第1の誘電体構造の上に誘電体電荷トラッピング構造を形成するステップと、
前記誘電体電荷トラッピング構造の上に第2の誘電体構造を形成するステップと、
導電体面が前記誘電体電荷トラッピング構造と前記チャンネル領域のチャンネル面との上にかぶさるように、そして、チャンネル面と第1の誘電体構造との間のインターフェースでの電界の強さを、導電体面と第2の誘電体構造との間のインターフェースでの電界の強さより大きくするために、前記面積A1に対する面積A2の比が1.2以上となるように、前記第2の誘電体構造の上に第2の円筒型領域を有する面積A2を持つ導電体面を有する導電体層を形成するステップと、
を具備することを特徴とするメモリセルを製造する方法。 - 複数のメモリセルを形成するステップを具備するメモリアレーを製造するステップを含む請求項28に記載の方法。
- 前記チャンネルの前記第1の円筒型領域のチャンネル幅方向の断面が円形であることを特徴とする請求項28に記載の方法。
- 前記導電体面の前記第2の円筒型領域のチャンネル幅方向の断面が円形であることを特徴とする請求項30に記載の方法。
- 前記チャンネル面の前記第1の円筒型領域のチャンネル幅方向の断面が360度未満の円弧を持つ円形であることを特徴とする請求項28に記載の方法。
- 前記導電体面の前記第2の円筒型領域のチャンネル幅方向の断面が360度未満の円弧を持つ円形であることを特徴とする請求項32に記載の方法。
- 前記第1の誘電体構造は二酸化ケイ素からなることを特徴とする請求項28に記載の方法。
- 前記第1の誘電体構造はバンドギャップエンジニアドトンネリングバリア構造からなることを特徴とする請求項28に記載の方法。
- 前記第1の誘電体構造を形成するステップには、
ホールトンネリングバリア高さを有し、厚さが20オングストローム未満である第1の誘電体層を形成するステップと、
前記第1の誘電体層のホールトンネリングバリア高さより低いホールトンネリングバリア高さを有し、厚さが20オングストローム未満である第2の誘電体層を、前記第1の誘電体層の上に形成するステップと、
前記第2の誘電体層のホールトンネリングバリア高さより高いホールトンネリングバリア高さを有し、厚さが20オングストローム未満である第3の誘電体層を前記第2の誘電体層の上に形成するステップと、
が含まれることを特徴とする請求項35に記載の方法。 - 前記第1の誘電体層は10オングストロームと15オングストロームとの間の厚さを持つことを特徴とする請求項36に記載の方法。
- 前記第2の誘電体層は前記第1の誘電体層の厚さより大きな厚さを持つことを特徴とする請求項36に記載の方法。
- 前記第3の誘電体層は10オングストロームと20オングストロームとの間の厚さを持つことを特徴とする請求項36に記載の方法。
- 前記誘電体電荷トラッピング構造は窒化ケイ素からなることを特徴とする請求項28に記載の方法。
- 前記第2の誘電体構造は二酸化ケイ素からなることを特徴とする請求項28に記載の方法。
- 前記最上層にある導電体層はポリシリコンからなることを特徴とする請求項28に記載の方法。
- 前記チャンネル面と前記導電体面との間の構造は有効酸化物厚さを持ち、前記チャンネル面の第1の円筒型領域は該有効酸化物厚さより小さい平均半径を持つことを特徴とする請求項28に記載の方法。
- 半導体基板の表面にハードマスク層を形成するステップと、
半導体素材のフィンを明確にし、フィンに隣接する半導体基板の表面を露出させるためにハードマスク層にエッチングを行うステップであって、前記ハードマスク層は前記フィン上に残っていることを特徴とするステップと、
前記フィンの一部を参加させることにより、フィン中の第1の円筒型領域を含む面積A1を持つチャンネル面を形成するステップと、
前記フィンに隣接する半導体基板の表面に誘電体層を形成するステップと、
前記ハードマスク層を除去するステップと、
前記フィンのチャンネル面を露出させるためにエッチングを行うステップと、
前記チャンネル面に第1の誘電体構造を形成するステップと、
前記第1の誘電体構造の上に誘電電荷トラッピング構造を形成するステップと、
前記誘電体電荷トラッピング構造の上に第2の誘電体構造を形成するステップと、
導電体面が前記誘電体電荷トラッピング構造と前記チャンネル面との上にかぶさるように、そして、チャンネル面と第1の誘電体構造との間のインターフェースでの電界の強さを、導電体面と第2の誘電体構造との間のインターフェースでの電界の強さより大きくするために、前記面積A1に対する面積A2の比が1.2以上となるように、前記第2の誘電体構造の上に第2の円筒型領域を含む面積A2を持つ導電体面を有する導電体層を形成するステップと、
ソース領域とドレイン領域とがチャンネル領域で分離され、該チャンネル領域にはチャンネル面が含まれるように、前記半導体基板にドーパントを注入することによりソース領域とドレイン領域を形成するステップと、
を具備することを特徴とするメモリセルを製造する方法。 - 複数のメモリセルを形成するステップを具備するメモリアレーを製造するステップを含む請求項44に記載の方法。
- 前記チャンネル面と前記導電体面との間の構造は有効酸化物厚さを持ち、前記チャンネル面の第1の円筒型領域は該有効酸化物厚さより小さい平均半径を持つことを特徴とする請求項44に記載の方法。
- 半導体基板上のメモリアレーと、
第1の円筒型領域を含む面積A1を持つチャンネル面を有する半導体チャンネル領域により分離されたソース領域及びドレイン領域と、前記チャンネル面の上にある第1の誘電体構造と、該第1の誘電体構造の上にある誘電体電荷トラッピング構造と、該誘電体電荷トラッピング構造の上にある第2の誘電体構造と、前記誘電体電荷トラッピング構造と前記チャンネル面との上にかぶさり、チャンネル面と第1の誘電体構造との間のインターフェースでの電界の強さを、導電体面と第2の誘電体構造との間のインターフェースでの電界の強さより大きくするために、前記面積A1に対する面積A2の比が1.2以上となる導電体層であって、前記第2の誘電体構造の上にある第2の円筒型領域を含む面積A2を持つ導電体面を有する導電体層とを具備するメモリセルと、
プログラミングのためにメモリセルへバイアス構成を適用するようにし、消去のためにメモリセルへバイアス構成を適用するようにした、バイアス構成状態機械であって、プログラミングのためのバイアス構成には、前記第1の誘電体構造から前記誘電体電荷トラッピング構造まで十分な電子をトンネリングさせるために、前記導電体層と、チャンネル領域とソース領域とドレイン領域の内の少なくとも1つとの間の正電圧が含まれ、消去のためのバイアス構成には、前記第1の誘電体構造から前記誘電体電荷トラッピング構造まで十分なホールをトンネリングさせるために、前記導電体層と、チャンネル領域とソース領域とドレイン領域の内の少なくとも1つとの間の負電圧が含まれることを特徴とするバイアス構成状態機械と、
を具備することを特徴とするメモリ装置。
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