JPH0555596A - 半導体不揮発性記憶装置 - Google Patents

半導体不揮発性記憶装置

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JPH0555596A
JPH0555596A JP3210874A JP21087491A JPH0555596A JP H0555596 A JPH0555596 A JP H0555596A JP 3210874 A JP3210874 A JP 3210874A JP 21087491 A JP21087491 A JP 21087491A JP H0555596 A JPH0555596 A JP H0555596A
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film
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channel region
memory cell
electrons
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JP3210874A
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Noriyuki Shimoji
規之 下地
Takanori Ozawa
孝典 小澤
Hironobu Nakao
広宣 中尾
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Rohm Co Ltd
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Abstract

(57)【要約】 （修正有） 【目的】６Ｖ程度の低電圧で情報を書込んでも正確に読
取りができ、長期間信頼性を維持できるメモリ窓幅の大
きく電荷保持性能が優れたトラップ型不揮発性半導体記
憶装置を提供する。 【構成】ｐ型Si基板３内にｎ+ドレイン26とｎ+ソース28
の形成によりチャンネル領域30が形成される。その上面
にSiO2薄膜５、次に多層積層絶縁膜22、さらにその上面
にポリSi膜24が形成される。多層積層絶縁膜22はSiN膜
層18、SiO2膜層20の順に交互に各３層積層した構造であ
る。ポリSi膜24とチャンネル領域30間に電界を印加時、
チャンネル領域内の電子がSiO2膜５及びSiO2膜層20a,b
をトンネリングし、各SiN膜層18a,b,cに捕獲され情報が
記憶される。情報消去時は書込時と反対方向の電界を印
加し捕獲電子をチャンネル領域に戻してやる。情報読出
しの場合はドレインとソース間に電圧を印加時チャネル
領域の電流の存否で判断する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体不揮発性記憶
装置に関するものであり、特にメモリセルのメモリウイ
ンド幅の増大および電荷保持性能の向上に関する。
【０００２】
【従来の技術】不揮発性半導体記憶装置のメモリセルと
して、ゲート電極21、シリコン窒化膜19、シリコン酸化
膜17、ｎ形のソース層13とドレイン層15を有するｐ形シ
リコン基版11からなるＭＮＯＳ（Metal-Nitride-Oxide-
Semicondactor）構造がよく知られている（図９）。Ｍ
ＮＯＳメモリセルは、メモリセルに電界を印加し、シリ
コン窒化膜19に電子を捕獲することによって情報を記録
する。このＭＮＯＳメモリセルの作動電圧の低電圧化を
図る方法として、シリコン窒化膜19を薄膜化する方法が
知られている。しかしながら、この場合シリコン窒化膜
19に注入された電子のシリコン窒化膜19内での捕獲距離
の問題から、シリコン窒化膜19の膜厚は19nmが限度とさ
れている。すなわち、動作電圧10Ｖが限度であった。
【０００３】より一層の低電圧化を図る為に、新たな構
造としてＭ０ＮＯＳ（Metal-Oxide-Nitride-Oxide-Semi
condactor）構造が考え出された（鈴木他、エレクトロ
ニクス、昭和57年10月号、107〜110頁）。
【０００４】図10に、上記のＭ０ＮＯＳ構造メモリセル
１の断面構成略図を示す。ｐ形シリコン基板３内に設け
られたｎ+ドレイン７とｎ+ソース９によってチャンネル
領域32が形成されている。チャンネル領域32の上面に
は、シリコン酸化膜５（厚さ2.2nm）、シリコン窒化膜1
2（厚さ3.0nm）、シリコン酸化膜14（厚さ3.3nm）の順
で積層された多層絶縁膜が形成され、さらにその上面に
はゲート電極であるポリシリコン膜16が形成される。ま
た、メモリセル１の構造をバンド図で示すと、図11のよ
うになる。
【０００５】上記の様なメモリセル１に対する情報の書
込、消去について以下に説明する。情報”０”をメモリ
セル１に書込む場合、６Ｖ程度の電圧をメモリセル１の
ゲート電極16に印加する。この時、ゲート電極16とチャ
ンネル領域32間に発生する電界によって、チャンネル領
域32内の電子は高いエネルギーを持つようになり、いく
つかの電子はシリコン酸化膜５をトンネリングしてシリ
コン窒化膜12中のトラップに捕獲される。この状態は、
情報”０”が記憶されたことを意味する。
【０００６】一方、情報”０”を消去する（情報”１”
を記憶した状態にする）為には、捕獲された電子をチャ
ンネル領域32に戻してやる必要がある。従って、チャン
ネル領域32に６Ｖ程度の電圧を印加し、情報の書込時と
は反対方向の電界を発生させて、チャンネル領域32に電
子を戻してやる。
【０００７】なお、情報の書込と消去についてメモリセ
ル１のバンド図である図11で説明する。情報を書込む場
合、高いエネルギーを持った電子は、シリコン酸化膜５
をトンネリングし、シリコン窒化膜12に流入する。シリ
コン窒化膜12に流入した電子は、シリコン酸化膜14の方
へ移動しシリコン酸化膜14付近で効率よく捕獲される。
また、情報を消去する場合、捕獲されている電子は、情
報の書込時とは反対方向の電界に引っ張られてシリコン
酸化膜５をトンネリングしてＰ形シリコン基板３に戻
る。
【０００８】また、上記の状態変化を、図12に示すメモ
リセル１のヒステリシスループに基づいて説明する。図
12の横軸はゲート電圧Ｖｇを表わし、縦軸は閾電圧Ｖth
を表わす。ゲート電圧Ｖｇとは、メモリセルのゲート電
極に印加された電圧である。また、閾電圧Ｖthとは、ゲ
ート電極に印加する電圧を大きくしていった場合に、一
定ドレイン電圧においてソース・ドレイン間に電流が流
れ出す時のゲート電圧である。なお、閾電圧Ｖthは、以
下の式によって与えられる。
【０００９】
【数１】
【００１０】メモリセル１に情報”０”を書込む場合、
ゲート電極16に電圧が印加されるとシリコン窒化膜12中
のトラップに電子が捕獲される。この変化によって、閾
電圧が1.2Ｖ程度まで上昇する（図12のＱ１参照）。す
なわち、メモリセル１は、閾電圧約1.2Ｖのエンハンス
メント形トランジスタとして働くようになる。なお、ゲ
ート電圧が遮断されても閾電圧はそのままの状態である
（図12のＲ１参照）。
【００１１】次に、情報”０”を消去する（情報”１”
を記憶した状態にする）為に、書込時と反対の電界を印
加し、チャンネル領域32に電子を戻してやる。この変化
によって、1.2Ｖ程度の閾電圧が0.4Ｖ程度に変化する
（図12のＳ１参照）。すなわち、メモリセル１は、閾電
圧0.4Ｖのトランジスタとして働くようになる。なお、
ゲート電圧が遮断されても閾電圧はそのままの状態であ
る（図12のＴ１参照）。
【００１２】次に、情報の読み出しについて説明する。
メモリセル１のゲート電極16に0.8Ｖ程度の電圧を印加
し、かつメモリセル１のソース９およびドレイン７間に
５Ｖ程度の電圧を印加した時にチャンネル領域32を電流
が流れるかどうかで、情報”１”が記憶されているか、
情報”０”が記憶されているかが判断される。
【００１３】つまり、情報”１”が記憶されている場合
は、上述したようにメモリセル１は閾電圧0.4Ｖのトラ
ンジスタであるから、ゲート電極16に0.8Ｖ程度の電圧
が印加されると、チャンネル領域32は通電状態になる。
従って、チャンネル領域32には電流が流れる。一方、情
報”０”が記憶されている場合は、メモリセル１は閾電
圧約1.2Ｖのエンハンスメント形トランジスタであるか
ら、ゲート電極３に0.8Ｖ程度の電圧が印加されていて
もチャンネル領域32は通電状態にはならない。従って、
チャンネル領域32には電流が流れない。
【００１４】半導体不揮発性記憶装置（図示せず）は、
上記のようなメモリセル１および選択トランジスタ（図
示せず）を用いて構成される。
【００１５】
【発明が解決しようとする課題】しかしながら、従来の
メモリセル１を用いた半導体不揮発性記憶装置には次の
ような問題点があった。
【００１６】メモリセル１に情報”０”を書込む場合
（シリコン窒化膜12のトラップに電子を注入する場合）
に６Ｖ程度の低電圧で作動させることは出来るが、低電
圧の為シリコン酸化膜５をトンネリングする電子数が減
少することから、必然的にシリコン窒化膜12に捕獲され
る電子数も減少した。すなわち、図12に示すように、メ
モリウインド幅Ｕ１は非常に小さいものとなっていた。
なお、メモリウインド幅Ｕ１とは、図12に示すメモリセ
ル１のヒステリシスループの閾電圧の変化幅をいう。
【００１７】メモリウインド幅があまりに小さい場合、
情報”０”（シリコン窒化膜12に電子が捕獲された状
態）と情報”１”（シリコン窒化膜12に電子が捕獲され
ない状態）とを区別出来ず、誤読み出しを起こす恐れが
あった。
【００１８】また、メモリセル１を長期使用した場合、
メモリウインド幅が減少する傾向にあった。従って、不
揮発性記憶装置の信頼性を長期（10年程度）維持する為
には、２Ｖ程度のメモリウインド幅が必要であると考え
られていた。
【００１９】また、６Ｖ程度の低電圧で作動させる為
に、シリコン酸化膜５をかなり薄膜（2.2nm）に形成し
ている。この場合、電界効果によってシリコン酸化膜を
トンネリングした電子がｐ形シリコン基板内３に戻って
しまうことがあった。つまり、メモリセル１の電荷保持
性能が悪く、情報の誤読み出しを起こす場合もあった。
【００２０】よって、本発明は、上記のような問題点を
解決し、低電圧作動にもかかわらずメモリウインド幅の
大きい電荷保持性能に優れた不揮発性半導体記憶装置を
提供することを目的とする。
【００２１】
【課題を解決するための手段】請求項１に係る半導体不
揮発性記憶装置は、第一導電型の半導体基板と、前記半
導体内に形成された第二導電型の少なくとも一対の拡散
領域と、前記半導体基板上に形成された第一絶縁膜と、
第一絶縁膜上に形成された第二絶縁膜と、第二絶縁膜上
に形成された制御電極とを備える半導体不揮発性記憶装
置において、前記第二絶縁膜は、酸化物層及び窒化物層
を備えた絶縁膜層を複数積層した構造をとることを特徴
としている。
【００２２】請求項２に係る半導体不揮発性記憶装置
は、請求項１の半導体不揮発性記憶装置において、第二
絶縁膜層は、酸化物層と窒化物層を交互に積層したもの
であることを特徴としている。
【００２３】
【作用】請求項１に係る不揮発性半導体記憶装置は、第
二絶縁膜が酸化物層及び窒化物層を備えた絶縁膜層を複
数積層した構造をとることを特徴としている。なお、メ
モリセルに情報を書込む時に第一導電型の半導体基板か
ら流入した電子は窒化物層に捕獲される。
【００２４】従って、第二絶縁膜内の酸化物層は、情報
を書込む時に第一導電型の半導体基板から流入する電子
のブレーキとして作用する。
【００２５】また、酸化物層と窒化物層との界面は電子
を効率よく捕獲する。
【００２６】請求項２に係る不揮発性半導体記憶装置
は、請求項１の半導体不揮発性記憶装置において酸化物
層と窒化物層を交互に積層したことを特徴としている。
【００２７】第二絶縁膜内における酸化物層、窒化物
層、酸化物層という順に積層された構造は、いったん窒
化物層に捕獲された電子が第一導電型の半導体基板また
は制御電極にもれることを阻止する。
【００２８】
【実施例】本発明の一実施例による不揮発性半導体記憶
装置のメモリセル２の断面構成略図を図１に示す。
【００２９】上記のような構造をもつメモリセル２の製
造工程を、図２、図３に基づいて以下に説明する。
【００３０】第一導電型の基板として薄膜のｐ形シリコ
ン基板３が準備され、ｐ形シリコン基板３の上面に熱酸
化によって第一絶縁膜であるシリコン酸化膜５（厚さ2.
0nm程度）を形成する（図２Ａ）。次に、シリコン酸化
膜５の上面に減圧ＣＶＤ法によって厚さ5.0nm程度の窒
化物層である減圧SiN膜層18ａを堆積させ、その減圧SiN
膜層18ａの上から約20パーセントを酸化することによっ
て、酸化物層であるシリコン酸化膜層20ａを形成する。
この工程を三回繰り返しすことによって、減圧SiN膜層1
8ｂ、シリコン酸化膜層20ｂ、減圧SiN膜層18ｃ、シリコ
ン酸化膜層20ｃが形成され、合せて第二絶縁膜である多
層積層絶縁膜22となる（図２Ｂ）。次に、多層積層絶縁
膜の上面にＣＶＤ法により制御電極であるポリシリコン
膜24を成長形成させる（図３Ｃ）。次に、レジストをマ
スクにしてエッチングすることによって、ポリシリコン
膜24と多層積層絶縁膜22とシリコン酸化膜５とを成形す
る（図３Ｄ）。次に、ヒ素またはリンをイオン注入およ
び熱拡散させて、第二導電型の一対の拡散領域の片方で
あるｎ+ドレイン26および第二導電型の一対の拡散領域
のもう一方であるｎ+ソース28を形成する（図１）。こ
の時、ｎ+ドレイン26とｎ+ソース28によってチャンネル
領域30が形成される。また、メモリセル２の構造をバン
ド図で示すと。図４のようになる。
【００３１】上記の様なメモリセル２に対する情報の書
込、消去について以下に説明する。情報”０”をメモリ
セル２に書込む場合、６Ｖ程度の電圧をメモリセル１の
制御電極24に印加する。この時、制御電極24とチャンネ
ル領域30間に発生する電界によって、チャンネル領域30
内の電子は高いエネルギーを持つようになり、いくつか
の電子はシリコン酸化膜５をトンネリングする。次に、
その電子の一部はSiN膜18ａ中のトラップに捕獲され
る。また、捕獲されなかった電子は、シリコン酸化膜20
ａをトンネリングし、同様に一部の電子はSiN膜18ｂに
捕獲される。さらに、捕獲されなかった電子は、再度シ
リコン酸化膜20ｂをトンネリングし、SiN膜18ｃに捕獲
される。この状態は、情報”０”が記憶されたことを意
味する。
【００３２】一方、情報”０”を消去する（情報”１”
を記憶した状態にする）為には、捕獲された電子をチャ
ンネル領域30に戻してやる必要がある。従って、チャン
ネル領域30に６Ｖ程度の電圧を印加し、情報の書込時と
は反対方向の電界を発生させて、チャンネル領域30に電
子を戻してやる。
【００３３】なお、情報の書込と消去についてメモリセ
ル２のバンド図である図４で説明する。情報を書込む場
合、高いエネルギーを持った電子は、シリコン酸化膜５
をトンネリングし、SiN膜18ａに流入する。次に、その
電子の一部はシリコン酸化膜20ａ付近でSiN膜18ａのト
ラップに捕獲される。また、捕獲されなかった電子は、
シリコン酸化膜20ａをトンネリングし、同様に一部の電
子はシリコン酸化膜20ｂ付近でSiN膜18ｂのトラップに
捕獲される。さらに、捕獲されなかった電子は、再度シ
リコン酸化膜20ｂをトンネリングし、同様にSiN膜18ｃ
に捕獲される。上記の様に、効率よく捕獲することの出
来るSiN膜18とシリコン酸化膜20の境界が複数存在す
る。従って、SiN膜18は電子を効率よく捕獲することが
出来る。また、情報を消去する場合、捕獲されている電
子は、情報の書込時とは反対方向の電界に引っ張られて
シリコン酸化膜20およびシリコン酸化膜５をトンネリン
グしてＰ形シリコン基板３に戻る。
【００３４】さらに上記の状態変化を、図５に示すメモ
リセル２のヒステリシスループに基づいて説明する。
【００３５】メモリセル２に情報”０”を書込む場合、
制御電極24に電圧が印加されると各SiN膜18中のトラッ
プに電子が捕獲される。この変化によって、閾電圧が1.
5Ｖ程度まで上昇する（図５のＱ２参照）。すなわち、
メモリセル２は、閾電圧約1.5Ｖのエンハンスメント形
トランジスタとして働くようになる。なお、ゲート電圧
が遮断されても閾電圧はそのままの状態である（図５の
Ｒ２参照）。
【００３６】次に、情報”０”を消去する（情報”１”
を記憶した状態にする）為に、書込時と反対の電界を印
加し、チャンネル領域30に電子を戻してやる。この変化
によって、1.5Ｖ程度の閾電圧が0.4Ｖ程度に変化する
（図５のＳ２参照）。すなわち、メモリセル１は、閾電
圧-0.5Ｖのディプレッション形トランジスタとして働く
ようになる。なお、ゲート電圧が遮断されても閾電圧は
そのままの状態である（図５のＴ２参照）。
【００３７】次に、情報の読み出しについて説明する。
メモリセル２のソース28とドレイン26間に５Ｖ程度の電
圧を印加した時にチャンネル領域30を電流が流れるかど
うかで、情報”１”が記憶されているか、情報”０”が
記憶されているかが判断される。つまり、情報”１”が
記憶されている場合は、上述したようにメモリセル２の
閾電圧は負の値である。よって、メモリセル２はディプ
レッション形トランジスタであるから、チャンネル領域
30は通電状態にある。従って、チャンネル領域30には電
流が流れる。一方、情報”０”が記憶されている場合
は、メモリセル２の閾電圧は正の値である。よって、メ
モリセル２はエンハンスメント形トランジスタであるか
ら、チャンネル領域30は通電状態にない。従って、チャ
ンネル領域30には電流が流れない。
【００３８】上記の様に、従来のメモリセル１に比べ
て、メモリセル２のヒステリシスループのメモリウイン
ド幅Ｕ２は、２Ｖ程度まで増大していることがわかる次
に、上記のメモリセル２を用いて、メモリ回路を構成し
た一例を示す。
【００３９】まず、情報を書込む場合の動作原理を説明
する。図６に１０２４ビットのメモリＬＳＩの構成を概
念図で示す。
【００４０】メモリセルアレイＡには、メモリセル２
が、３２（行）×３２（列）で計１０２４個（１Ｋビッ
ト）、マトリクス状に並んでいる。各メモリセル２のソ
ース28には、選択トランジスタ４のドレインがそれぞれ
接続されている。また、ロウデコーダ８からは、各選択
トランジスタ４のゲート電極に接続するワードラインＷ
Ｌが配線されている。また、コントロールゲートライン
ＣＧＬは、各メモリセル２の制御電極24に接続されてい
る。さらに、コラムデコーダ６からは、各メモリセル２
のドレイン26に接続するデータラインＤＬが配線されて
いる。また、ｐ形シリコン基板３には、ウエルラインWe
llが接続されている。
【００４１】例えば、メモリセル２m,nに情報を書込む
場合について考える。コントロールゲートラインＣＧＬ
ｎだけにプログラミング電圧Vppが印加される。この
時、データラインＤＬｍ以外のラインには、デコーダ６
によってプログラミング禁止電圧Viが印加されている。
また、ワードラインＷＬｎには、基板と同電位の接地電
圧が印加される。従って、プログラミング電圧Vppが印
加されたコントロールゲートラインＣＧＬｎとゲートで
接続するメモリセル２のうち、ドレインとソースと基板
の電位がすべて０となっているのは、プログラミング禁
止電圧Viが印加されないデータラインＤＬｍと接続する
メモリセル２m,nだけである。つまり、メモリセル２m,n
だけにプログラミング電圧Vppによる電界効果が作用
し、チャンネル領域内の電子がSiN膜18のトラップに捕
獲される。以上の様に、メモリセル２m,nだけに情報”
０”が書込まれる。
【００４２】次に、メモリセル２m,nの情報を読み出す
場合の動作原理を、図７に基づいて説明する。
【００４３】図７の構成は、図６と同じである。ロウデ
コーダ８によってワードラインＷＬｎだけに電圧Vddを
印加する。また、全てデータラインＤＬには電圧Vddが
印加されている。この時、情報”０”が記憶されている
メモリセル２のチャンネル領域30は、上述したように通
電状態にないので、各データラインＤＬを流れる電流
は、そのままコラムデコーダ６に入力される。
【００４４】一方、情報”１”が記憶されているメモリ
セル２のチャンネル領域30は通電状態にある。さらに、
選択トランジスタ４がＯＮ状態にある（選択トランジス
タ４のゲート電極に電圧Vddを印加されている）場合に
は、各データラインＤＬを流れる電流はメモリセル２、
選択トランジスタ４を介して接地電位に落ちる。従っ
て、コラムデコーダ６には電流が入力されない。
【００４５】この時、コラムデコーダ６では、データラ
インＤＬｍからの電流だけが出力されることになってい
る。この出力は、センスアンプ10によって、増幅され、
読み出される。以上より、メモリセル２m,nからの情報
だけが読み出されることになる。
【００４６】次に、上記の１０２４ビットのメモリＬＳ
Ｉに記憶された情報を一括消去する場合の動作原理を、
図８に基づいて説明する。図８の構成は、図６と同じで
ある。各コントロールゲートＣＧラインを接地した上
で、ウエルラインWellを介して各メモリセル２のｐ形シ
リコン基板３にプログラミング電圧Vppを印加する。こ
の時、捕獲されている電子は電界効果によりチャンネル
領域30に戻る。つまり、書込まれている情報”０”は全
て消去され、全てのメモリセル２が情報”１”を記憶し
た状態となる。
【００４７】なお、上記実施例では、第一導電型をｐ型
とし第二導電型をｎ型としたが、第一導電型をｎ型と
し、第二導電型をｐ型としてもよい。
【００４８】
【発明の効果】請求項１に係る不揮発性半導体記憶装置
は、第二絶縁膜が酸化物層及び窒化物層を備えた絶縁膜
層を複数積層した構造をとることを特徴としているか
ら、第二絶縁膜内の酸化物層は、情報を書込む時に第一
導電型の半導体基板から流入する電子のブレーキとして
作用する。また、酸化物層と窒化物層との界面は電子を
効率よく捕獲する。
【００４９】従って、情報を書込む時に第一絶縁膜をト
ンネリングした電子を窒化物層が効率よく捕獲すること
が出来る。よって、６Ｖ程度の低電圧で情報を書込む場
合でも正確に情報を読み出すことの可能なメモリウイン
ド幅を得ることが出来る。さらに、装置の信頼性を長期
間維持する為のメモリウインド幅を確保することが出来
る。
【００５０】請求項２に係る不揮発性半導体記憶装置
は、請求項１の半導体不揮発性記憶装置において酸化物
層と窒化物層を交互に積層したことを特徴としているか
ら、第二絶縁膜内における酸化物層、窒化物層、酸化物
層という順に積層された構造は、いったん窒化物層に捕
獲された電子が第一導電型の半導体基板または制御電極
にもれることを阻止する。
【００５１】従って、いったん窒化物層に捕獲された電
子が第一導電型の半導体基板または制御電極にもれるこ
とが少ない。すなわち、メモリセルの電荷保持性能が向
上する。
【図面の簡単な説明】
【図１】本発明の一実施例によるメモリセル２の断面構
成略図である。
【図２】メモリセル２の製造工程を示す図である。
【図３】メモリセル２の製造工程を示す図である。
【図４】メモリセル２の構造をバンド図で示した図であ
る。
【図５】メモリセル２のヒステリシスループを示す図で
ある。
【図６】本発明の一実施例によるメモリセルへの情報の
書込原理を説明する為のメモリＬＳＩの構成を概念図で
ある。
【図７】本発明の一実施例によるメモリセルからの情報
の読み出し原理を説明する為のメモリＬＳＩの構成を概
念図である。
【図８】本発明の一実施例によるメモリセルに記憶され
た情報の消去原理を説明する為のメモリＬＳＩの構成を
概念図である。
【図９】ＭＮＯＳ構造メモリセルの断面構成略図であ
る。
【図１０】従来のメモリセル１の断面構成略図である。
【図１１】従来のメモリセル１の構造をバンド図で示し
た図である。
【図１２】メモリセル１のヒステリシスループを示す図
である。
【符号の説明】
３・・・ｐ形シリコン基板 26・・・ｎ+ドレイン 28・・・ｎ+ソース 30・・・チャンネル領域 ５・・・シリコン酸化膜 18a,b,c・・・SiN膜 20a,b,c・・・シリコン酸化膜 22・・・多層積層絶縁膜 24・・・ポリシリコン膜

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】第一導電型の半導体基板と、 前記半導体内に形成された第二導電型の少なくとも一対
    の拡散領域と、 前記半導体基板上に形成された第一絶縁膜と、 第一絶縁膜上に形成された第二絶縁膜と、 第二絶縁膜上に形成された制御電極と、 を備える半導体不揮発性記憶装置において、 前記第二絶縁膜は、酸化物層及び窒化物層を備えた絶縁
    膜層を複数積層した構造をとることを特徴とする半導体
    不揮発性記憶装置。
  2. 【請求項２】請求項１の半導体不揮発性記憶装置におい
    て、第二絶縁膜層は、酸化物層と窒化物層を交互に積層
    したものであることを特徴とする半導体不揮発性記憶装
    置。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6469343B1 (en) 1998-04-02 2002-10-22 Nippon Steel Corporation Multi-level type nonvolatile semiconductor memory device
US6596590B1 (en) 1997-04-25 2003-07-22 Nippon Steel Corporation Method of making multi-level type non-volatile semiconductor memory device
JP2006191130A (ja) * 1997-04-25 2006-07-20 Pegre Semiconductors Llc 不揮発性半導体記憶装置、その製造方法、その書き込み方法、その読み出し方法、記録媒体並びに半導体記憶装置
JP2009289823A (ja) * 2008-05-27 2009-12-10 Renesas Technology Corp 不揮発性半導体記憶装置
US8884167B2 (en) 2011-01-17 2014-11-11 Shinano Kenshi Co., Ltd. Printed circuit board unit

Families Citing this family (65)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5640345A (en) * 1993-10-01 1997-06-17 Matsushita Electric Industrial Co., Ltd. Semiconductor memory device and fabrication process
US5478765A (en) * 1994-05-04 1995-12-26 Regents Of The University Of Texas System Method of making an ultra thin dielectric for electronic devices
JP2991931B2 (ja) * 1994-07-12 1999-12-20 松下電器産業株式会社 半導体装置およびそれらの製造方法
US5712177A (en) * 1994-08-01 1998-01-27 Motorola, Inc. Method for forming a reverse dielectric stack
JP2871530B2 (ja) * 1995-05-10 1999-03-17 日本電気株式会社 半導体装置の製造方法
US6642574B2 (en) 1997-10-07 2003-11-04 Hitachi, Ltd. Semiconductor memory device and manufacturing method thereof
US6169308B1 (en) 1996-11-15 2001-01-02 Hitachi, Ltd. Semiconductor memory device and manufacturing method thereof
US6753568B1 (en) 1996-11-15 2004-06-22 Hitachi, Ltd. Memory device
EP0843360A1 (en) * 1996-11-15 1998-05-20 Hitachi Europe Limited Memory device
US5796151A (en) * 1996-12-19 1998-08-18 Texas Instruments Incorporated Semiconductor stack having a dielectric sidewall for prevention of oxidation of tungsten in tungsten capped poly-silicon gate electrodes
FR2770328B1 (fr) 1997-10-29 2001-11-23 Sgs Thomson Microelectronics Point memoire remanent
US6258675B1 (en) * 1997-12-18 2001-07-10 Advanced Micro Devices, Inc. High K gate electrode
US6114228A (en) * 1998-07-21 2000-09-05 Advanced Micro Devices, Inc. Method of making a semiconductor device with a composite gate dielectric layer and gate barrier layer
US7081419B2 (en) * 2000-06-28 2006-07-25 Agere Systems Inc. Gate dielectric structure for reducing boron penetration and current leakage
US6462977B2 (en) 2000-08-17 2002-10-08 David Earl Butz Data storage device having virtual columns and addressing layers
US7283381B2 (en) 2000-08-17 2007-10-16 David Earl Butz System and methods for addressing a matrix incorporating virtual columns and addressing layers
KR100395762B1 (ko) * 2001-07-31 2003-08-21 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조방법
KR100402390B1 (ko) * 2001-10-05 2003-10-17 삼성전자주식회사 다층 터널접합층을 갖는 반도체 기억장치 및 그 제조방법
US6670672B1 (en) * 2002-06-21 2003-12-30 Macronix International Co., Ltd. Structure of discrete NROM cell
US20060113586A1 (en) * 2004-11-29 2006-06-01 Macronix International Co., Ltd. Charge trapping dielectric structure for non-volatile memory
WO2006064859A1 (en) * 2004-12-14 2006-06-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US20060198189A1 (en) * 2005-01-03 2006-09-07 Macronix International Co., Ltd. Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
US7315474B2 (en) * 2005-01-03 2008-01-01 Macronix International Co., Ltd Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
US7709334B2 (en) * 2005-12-09 2010-05-04 Macronix International Co., Ltd. Stacked non-volatile memory device and methods for fabricating the same
TWI306669B (en) * 2005-01-03 2009-02-21 Macronix Int Co Ltd Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
US8482052B2 (en) 2005-01-03 2013-07-09 Macronix International Co., Ltd. Silicon on insulator and thin film transistor bandgap engineered split gate memory
US7642585B2 (en) * 2005-01-03 2010-01-05 Macronix International Co., Ltd. Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
US8264028B2 (en) * 2005-01-03 2012-09-11 Macronix International Co., Ltd. Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
US7473589B2 (en) * 2005-12-09 2009-01-06 Macronix International Co., Ltd. Stacked thin film transistor, non-volatile memory devices and methods for fabricating the same
US7636257B2 (en) 2005-06-10 2009-12-22 Macronix International Co., Ltd. Methods of operating p-channel non-volatile memory devices
US7576386B2 (en) * 2005-08-04 2009-08-18 Macronix International Co., Ltd. Non-volatile memory semiconductor device having an oxide-nitride-oxide (ONO) top dielectric layer
US7763927B2 (en) * 2005-12-15 2010-07-27 Macronix International Co., Ltd. Non-volatile memory device having a nitride-oxide dielectric layer
US7391652B2 (en) * 2006-05-05 2008-06-24 Macronix International Co., Ltd. Method of programming and erasing a p-channel BE-SONOS NAND flash memory
US7907450B2 (en) * 2006-05-08 2011-03-15 Macronix International Co., Ltd. Methods and apparatus for implementing bit-by-bit erase of a flash memory device
US7414889B2 (en) * 2006-05-23 2008-08-19 Macronix International Co., Ltd. Structure and method of sub-gate and architectures employing bandgap engineered SONOS devices
US7948799B2 (en) 2006-05-23 2011-05-24 Macronix International Co., Ltd. Structure and method of sub-gate NAND memory with bandgap engineered SONOS devices
TWI300931B (en) * 2006-06-20 2008-09-11 Macronix Int Co Ltd Method of operating non-volatile memory device
US7512013B2 (en) * 2006-06-21 2009-03-31 Macronix International Co., Ltd Memory structures for expanding a second bit operation window
US7684252B2 (en) * 2006-06-21 2010-03-23 Macronix International Co., Ltd. Method and structure for operating memory devices on fringes of control gate
US20070296023A1 (en) * 2006-06-21 2007-12-27 Macronix International Co., Ltd. Charge Monitoring Devices and Methods for Semiconductor Manufacturing
US7599229B2 (en) * 2006-06-21 2009-10-06 Macronix International Co., Ltd. Methods and structures for expanding a memory operation window and reducing a second bit effect
US7471568B2 (en) * 2006-06-21 2008-12-30 Macronix International Co., Ltd. Multi-level cell memory structures with enlarged second bit operation window
US7746694B2 (en) * 2006-07-10 2010-06-29 Macronix International Co., Ltd. Nonvolatile memory array having modified channel region interface
US7772068B2 (en) 2006-08-30 2010-08-10 Macronix International Co., Ltd. Method of manufacturing non-volatile memory
US7811890B2 (en) * 2006-10-11 2010-10-12 Macronix International Co., Ltd. Vertical channel transistor structure and manufacturing method thereof
US8772858B2 (en) * 2006-10-11 2014-07-08 Macronix International Co., Ltd. Vertical channel memory and manufacturing method thereof and operating method using the same
US7851848B2 (en) 2006-11-01 2010-12-14 Macronix International Co., Ltd. Cylindrical channel charge trapping devices with effectively high coupling ratios
US8101989B2 (en) 2006-11-20 2012-01-24 Macronix International Co., Ltd. Charge trapping devices with field distribution layer over tunneling barrier
US7838923B2 (en) 2007-08-09 2010-11-23 Macronix International Co., Ltd. Lateral pocket implant charge trapping devices
US20090039414A1 (en) * 2007-08-09 2009-02-12 Macronix International Co., Ltd. Charge trapping memory cell with high speed erase
US20090050953A1 (en) * 2007-08-22 2009-02-26 Macronix International Co., Ltd. Non-volatile memory device and method for manufacturing the same
US7816727B2 (en) 2007-08-27 2010-10-19 Macronix International Co., Ltd. High-κ capped blocking dielectric bandgap engineered SONOS and MONOS
US7848148B2 (en) * 2007-10-18 2010-12-07 Macronix International Co., Ltd. One-transistor cell semiconductor on insulator random access memory
US7643349B2 (en) * 2007-10-18 2010-01-05 Macronix International Co., Ltd. Efficient erase algorithm for SONOS-type NAND flash
KR20090049834A (ko) * 2007-11-14 2009-05-19 삼성전자주식회사 반도체 소자, 그 제조방법 및 동작 방법
US8208300B2 (en) * 2008-01-08 2012-06-26 Spansion Israel Ltd Non-volatile memory cell with injector
US8068370B2 (en) * 2008-04-18 2011-11-29 Macronix International Co., Ltd. Floating gate memory device with interpoly charge trapping structure
US8081516B2 (en) * 2009-01-02 2011-12-20 Macronix International Co., Ltd. Method and apparatus to suppress fringing field interference of charge trapping NAND memory
US8861273B2 (en) * 2009-04-21 2014-10-14 Macronix International Co., Ltd. Bandgap engineered charge trapping memory in two-transistor nor architecture
US9240405B2 (en) 2011-04-19 2016-01-19 Macronix International Co., Ltd. Memory with off-chip controller
US8885404B2 (en) * 2011-12-24 2014-11-11 Sandisk Technologies Inc. Non-volatile storage system with three layer floating gate
US8987098B2 (en) 2012-06-19 2015-03-24 Macronix International Co., Ltd. Damascene word line
US9379126B2 (en) 2013-03-14 2016-06-28 Macronix International Co., Ltd. Damascene conductor for a 3D device
US9099538B2 (en) 2013-09-17 2015-08-04 Macronix International Co., Ltd. Conductor with a plurality of vertical extensions for a 3D device
US9559113B2 (en) 2014-05-01 2017-01-31 Macronix International Co., Ltd. SSL/GSL gate oxide in 3D vertical channel NAND

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4288470A (en) * 1978-12-11 1981-09-08 Texas Instruments Incorporated Method of making non-volatile semiconductor memory elements having multiple dielectric layers of silicon nitride, silicon dioxide, and rutile titanium dioxide
JPS5587490A (en) * 1978-12-25 1980-07-02 Toshiba Corp Non-voratile semiconductor memory device
JPS5817673A (ja) * 1981-07-24 1983-02-01 Toshiba Corp 電界効果トランジスタ

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6596590B1 (en) 1997-04-25 2003-07-22 Nippon Steel Corporation Method of making multi-level type non-volatile semiconductor memory device
US6605839B2 (en) 1997-04-25 2003-08-12 Nippon Steel Corporation Multi-level type nonvolatile semiconductor memory device
US6649542B2 (en) 1997-04-25 2003-11-18 Nippon Steel Corporation Multi-level type nonvolatile semiconductor memory device
JP2006191130A (ja) * 1997-04-25 2006-07-20 Pegre Semiconductors Llc 不揮発性半導体記憶装置、その製造方法、その書き込み方法、その読み出し方法、記録媒体並びに半導体記憶装置
US6469343B1 (en) 1998-04-02 2002-10-22 Nippon Steel Corporation Multi-level type nonvolatile semiconductor memory device
JP2009289823A (ja) * 2008-05-27 2009-12-10 Renesas Technology Corp 不揮発性半導体記憶装置
US8884167B2 (en) 2011-01-17 2014-11-11 Shinano Kenshi Co., Ltd. Printed circuit board unit

Also Published As

Publication number Publication date
US5319229A (en) 1994-06-07

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