JP2009289823A

JP2009289823A - 不揮発性半導体記憶装置

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Publication number: JP2009289823A
Application number: JP2008138405A
Authority: JP
Inventors: Toshiya Uenishi; 俊哉植西
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2008-05-27
Filing date: 2008-05-27
Publication date: 2009-12-10

Abstract

【課題】書換え速度の低下を招くことなく、書換えストレス印加前だけでなく書換えストレス印加後のリテンション寿命を長くできる不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板ＳＵＢとゲート電極層ＧＥとの間のゲート絶縁膜ＧＩは、第１のシリコン酸化膜ＯＸ１と、第１のシリコン窒化膜ＮＩ１と、第２のシリコン酸化膜ＯＸ２と、第２のシリコン窒化膜ＮＩ２と、第３のシリコン酸化膜ＯＸ３とからなっている。第２のシリコン酸化膜ＯＸ２は１ｎｍ以下の厚みを有している。第２のシリコン窒化膜ＮＩ２は第１のシリコン窒化膜ＮＩ１よりも厚い厚みを有している。
【選択図】図２

Description

本発明は、不揮発性半導体記憶装置に関するものである。

ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）メモリは、熱ＣＶＤ（Chemical Vapor Deposition）法で形成されるシリコン窒化膜の上と下をシリコン酸化膜ではさんだＯＮＯ（Oxide-Nitride-Oxide）絶縁膜をシリコン基板上に形成し、これに多結晶シリコンの電極をのせた構造を有している。

ボトムとトップのシリコン酸化膜は熱酸化により形成される。シリコン窒化膜中にボトム酸化膜を通して電子または正孔を注入することでしきい値電圧を変化させてメモリのHigh/Low動作が実現される。

シリコン窒化膜中に注入された電子または正孔は、外部電界を除いた後でも膜中にとどまることができるため、このＭＯＮＯＳメモリは不揮発性メモリとしての特徴を有する。

ＭＯＮＯＳ型のメモリとして、例えば以下の非特許文献１〜３にはシリコン基板とゲート電極との間にＯＮＯ絶縁膜を設けた構成が開示されている。またＯＮＯ絶縁膜の膜構造を変えることで特性を改善する試みが、例えば以下の非特許文献４〜６に開示されている。

また、例えば以下の特許文献１〜８にはシリコン基板とゲート電極との間にＯＮＯＮＯ絶縁膜またはＯＮＯＮＯＮＯ絶縁膜を設けた構成が開示されている。
特開２００２−２２２８７６号公報特開平１０−２４７６９２号公報特開平５−５５５９６号公報特開２００４−３６３３２９号公報特開２００５−３９１３８号公報特開２００６−１９１１３０号公報特開平８−１３９２１１号公報特開平１１−８３２５号公報 T. Ishida et al., "Characterization of Charge Traps in Metal-Oxide-Nitride-Oxide-Semiconductor (MONOS) Structures for Embedded Flash Memories", IRPS2006, pp.516-522 J. J. Lee et al., "RETENTION RELIABILITY OF FINFET SONOS DEVICE", IRPS2006, pp.530-533 W. J. Tsai et al., "Investigation of Charge Loss in Cycled NBit Cells via Field and Temperature Accelerations", IRPS2006, pp.693-694 H.-T. Lue et al., "BE-SONOS:A Bandgap Engineered SONOS with Excellent Performance and Reliability", IEDM2005 T. Sugizaki et al., "Novel Multi-bit SONOS Type Flash Memory Using a High-k Charge Trapping Layer", 2003 Symposium on VLSI Technology Digest Technical Papers, pp.27-28 K.-H. Wu et al., "SONOS Device With Tapered Bandgap Nitride Layer", IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL.52, NO.5, MAY 2005, pp.987-992

しかしながら、ＭＯＮＯＳメモリが長時間放置されていると、シリコン窒化膜中に蓄積されている電荷が僅かずつ減少し、損失した電荷量に応じてしきい値電圧が電荷注入前の状態に徐々に近づいてくる。これにより、High/Lowを定義している電圧ウィンドウを越えてしきい値電圧が変化してしまうと、HighとLowとが逆転し、リテンション不良が生じる。

電荷の損失は主にボトム酸化膜を介して生じており、書換えを繰り返した後ではボトム酸化膜質が劣化してしまうため、上記のリテンション不良がさらに発生し易い状況となる。特にデータ格納の用途としては、百万回以上の書換えのニーズがあり、書換えとともに著しく悪くなるリテンション特性を改善する技術が必要になっている。

上記のリテンションの問題はボトム酸化膜をある程度厚くすることで回避することができるが、一方でボトム酸化膜を厚くすると電子または正孔の注入効率が低下して、書込み／消去動作が遅くなるという欠点がある。このため、書込み／消去動作を遅延させることなくリテンション不良を対策することが現状のＭＯＮＯＳメモリにおける最も大きな開発課題となっている。

さらに次世代デバイスでは微細化にともなって低電圧動作が要求されており、ボトム酸化膜を薄くすることが求められている。よってこのニーズの実現のためにも、ボトム酸化膜の厚膜化に頼らないリテンション不良対策手法が必要となっている。

本発明は、上記の課題に鑑みてなされたものであり、その目的は、書換え速度の低下を招くことなく、書換えストレス印加前だけでなく書換えストレス印加後のリテンション寿命を長くできる不揮発性半導体記憶装置を提供することである。

本実施の形態の不揮発性半導体記憶装置は、半導体基板と、１対のソース／ドレイン領域と、絶縁膜と、ゲート電極層とを備えている。半導体基板は主表面を有している。１対のソース／ドレイン領域は、半導体基板の主表面に形成されている。絶縁膜は、１対のソース／ドレイン領域に挟まれる半導体基板の主表面上に形成されている。ゲート電極層は、絶縁膜上に形成されている。その絶縁膜は、第１のシリコン酸化膜と、第１のシリコン窒化膜と、第２のシリコン酸化膜と、第２のシリコン窒化膜と、第３のシリコン酸化膜とからなっている。第１のシリコン酸化膜は半導体基板の主表面上に形成されている。第１のシリコン窒化膜は第１のシリコン酸化膜上に形成されている。第２のシリコン酸化膜は第１のシリコン窒化膜上に形成され、かつ１ｎｍ以下の厚みを有している。第２のシリコン窒化膜は第２のシリコン酸化膜上に形成され、かつ第１のシリコン窒化膜よりも厚い厚みを有している。第３のシリコン酸化膜は第２のシリコン窒化膜上に形成されている。

本実施の形態の不揮発性半導体記憶装置によれば、第１のシリコン窒化膜と第２のシリコン窒化膜との間に第２のシリコン酸化膜が形成されているため、第２のシリコン窒化膜に蓄積された電荷が半導体基板へ抜けにくくなる。また第２のシリコン酸化膜の厚みが１ｎｍ以下を薄いため、第２のシリコン酸化膜は書換ストレスによる電荷保持特性の劣化が生じにくくなる。これにより、電荷保持特性が良好となるためリテンション寿命の向上を図ることができる。特に書換えストレス印加前だけでなく書換えストレス印加後のリテンション寿命も長くすることができる。また電荷保持特性を良好にするために第１のシリコン酸化膜を厚くする必要がなくなるため、書換速度を高速化することができる。

また第２のシリコン酸化膜の厚みが１ｎｍ以下を薄いため、この第２のシリコン酸化膜が第２のシリコン窒化膜への電荷の注入を妨げることは抑制される。このため、第２のシリコン酸化膜によって書換え速度が大幅に低下することはない。

さらに第２のシリコン窒化膜の厚みが第１のシリコン窒化膜の厚みよりも大きいため、第２のシリコン窒化膜に多くの電荷を蓄積することが可能となる。第２のシリコン酸化膜の存在により半導体基板へ電荷が抜けにくくなった第２のシリコン窒化膜に多くの電荷を蓄積できるため、リテンション不良が生じにくくなる。

以下、本発明の実施の形態について図に基づいて説明する。
図１は、本発明の一実施の形態における不揮発性半導体記憶装置（半導体集積回路装置）を模式的に示した平面図である。図１を参照して、この半導体集積回路装置ＳＩＤは、例えばフラッシュメモリが搭載された混載マイコンとして適用される。この半導体集積回路装置ＳＩＤは、半導体基板（チップ）表面に周辺回路領域ＰＣと、メモリセル領域ＭＣＲとを有している。

周辺回路領域ＰＣは、例えば、ＭＰＵ（Micro Processing Unit）領域ＭＰＵと、Ｉ／
Ｏ（Input/Output）領域ＩＯと、ＲＯＭｃｏｎｔｒｏｌ領域ＲＣとを有している。また、メモリセル領域ＭＣＲは、ＲＯＭ（Read Only Memory）領域ＲＯＭと、ＲＡＭ（Read Access Memory）領域ＲＡＭとを有している。

これら、各領域ＭＰＵ、ＲＡＭ、ＲＯＭ、ＲＣ、ＩＯは、半導体基板の表面に選択的に形成された分離領域ＳＲにより互いに電気的に分離された活性領域上に形成されている。この分離領域ＳＲは、半導体基板の表面に形成された溝と、この溝内に充填された例えばシリコン酸化膜などの絶縁膜とから構成されている。

上記のＲＯＭ領域ＲＯＭに本実施の形態のフラッシュメモリが形成されている。
図２は、図１のＲＯＭ領域におけるフラッシュメモリ部分のメモリセルの構成を概略的に示す断面図である。図２を参照して、半導体集積回路装置の例えばＲＯＭ領域は、フラッシュメモリとしての複数のメモリセルＭＣを有している。複数のメモリセルＭＣは、半導体基板ＳＵＢの表面に行列状に配置形成されている。

複数のメモリセルＭＣの各々は、１対のソース／ドレイン領域ＳＤと、ゲート絶縁膜ＧＩと、ゲート電極層ＧＥとを有している。１対のソース／ドレイン領域ＳＤは、半導体基板ＳＵＢの主表面に互いに距離を開けて形成されている。ゲート絶縁膜ＧＩは、１対のソース／ドレイン領域ＳＤに挟まれる半導体基板ＳＵＢの主表面上に形成されている。ゲート電極層ＧＥは、このゲート絶縁膜ＧＩ上に形成されており、例えば不純物がドープされた多結晶シリコン膜（以下、ドープドポリシリコン膜と称する）よりなっている。

ゲート絶縁膜ＧＩは５層の絶縁膜からなっている。具体的には、ゲート絶縁膜ＧＩは、第１のシリコン酸化膜ＯＸ１と、第１のシリコン窒化膜ＮＩ１と、第２のシリコン酸化膜ＯＸ２と、第２のシリコン窒化膜ＮＩ２と、第３のシリコン酸化膜ＯＸ３とからなっている。

第１のシリコン酸化膜ＯＸ１は、半導体基板ＳＵＢの主表面に接するように半導体基板ＳＵＢの主表面上に形成されている。第１のシリコン窒化膜ＮＩ１は第１のシリコン酸化膜ＯＸ１に接するように第１のシリコン酸化膜ＯＸ１上に形成されている。第２のシリコン酸化膜ＯＸ２は第１のシリコン窒化膜ＮＩ１に接するように第１のシリコン窒化膜ＮＩ１上に形成され、かつ１ｎｍ以下の厚みＴ３を有している。第２のシリコン窒化膜ＮＩ２は第２のシリコン酸化膜ＯＸ２に接するように第２のシリコン酸化膜ＯＸ２上に形成され、かつ第１のシリコン窒化膜ＮＩ１よりも厚い厚みを有している。第３のシリコン酸化膜ＯＸ３は第２のシリコン窒化膜ＮＩ２に接するように第２のシリコン窒化膜ＮＩ２上に形成されている。

第２のシリコン酸化膜ＯＸ２の厚みＴ３は、プロセスの安定性を考慮すると０．５ｎｍ以上であることが好ましい。また第１のシリコン窒化膜ＮＩ１の厚みＴ２は２ｎｍ以上４ｎｍ以下であることが好ましい。

第１のシリコン酸化膜ＯＸ１の厚みＴ１は例えば４ｎｍ程度であり、第２のシリコン窒化膜ＮＩ２の厚みＴ４は例えば９〜１０ｎｍ程度であり、第３のシリコン酸化膜ＯＸ３の厚みＴ５は例えば５ｎｍ程度である。

このメモリセルＭＣの動作において、書込みは例えばＦＮ（Fowler-Nordheim）トンネリングにより行なわれ、消去は例えばホット・ホールの注入により行なわれる。

次に、本実施の形態の不揮発性半導体記憶装置の製造方法について説明する。
図３〜図１０は、本発明の一実施の形態における不揮発性半導体記憶装置の製造方法を工程順に示す概略断面図である。図３を参照して、まず例えばシリコンよりなる半導体基板ＳＵＢが準備される。

図４を参照して、この半導体基板ＳＵＢに適度な前洗浄が行なわれた後、半導体基板ＳＵＢの主表面が熱酸化されて、半導体基板ＳＵＢの主表面に第１のシリコン酸化膜ＯＸ１が例えば４ｎｍの厚みで形成される。

図５を参照して、第１のシリコン酸化膜ＯＸ１上に、減圧熱ＣＶＤ法によって第１のシリコン窒化膜ＮＩ１が例えば４ｎｍ以下の厚みで形成される。

図６を参照して、第１のシリコン窒化膜ＮＩ１が熱酸化によって酸化されて、第１のシリコン窒化膜ＮＩ１上に第２のシリコン酸化膜ＯＸ２が例えば１ｎｍ以下の厚みで形成される。この第２のシリコン酸化膜ＯＸ２は薄い酸化膜である必要上、この第２のシリコン酸化膜ＯＸ２の形成には熱酸化を用いることが好ましい。またシリコン窒化膜を酸化する必要があるため、この熱酸化はある程度酸化力の強い酸化であることが必要である。

酸化力の強い酸化としては、ＩＳＳＧ（In-Situ Steam Generation）酸化法、酸素ラジカル酸化法、高温ドライ酸化法、ウェット酸化法などが候補であるが、この酸化膜の形成手段としては特に制限はない。

上記の熱酸化により第１のシリコン窒化膜ＮＩ１の上部は酸化されて酸化膜になるため、第１のシリコン窒化膜ＮＩ１の厚みが１ｎｍ弱程度減る。

図７を参照して、第２のシリコン酸化膜ＯＸ２上に、減圧熱ＣＶＤ法によって第２のシリコン窒化膜ＮＩ２が例えば９〜１０ｎｍ以下の厚みで形成される。

図８を参照して、第２のシリコン窒化膜ＮＩ２が熱酸化によって酸化されて、第２のシリコン窒化膜ＮＩ２上に第３のシリコン酸化膜ＯＸ３が例えば５ｎｍ以下の厚みで形成される。この第３のシリコン酸化膜ＯＸ３の形成においては、シリコン窒化膜を酸化する必要があるため、この熱酸化はある程度酸化力の強い酸化であることが必要である。

酸化力の強い酸化としては、上記と同様、ＩＳＳＧ酸化法、酸素ラジカル酸化法、高温ドライ酸化法、ウェット酸化法などが候補であるが、この酸化膜の形成手段としては特に制限はない。

上記の熱酸化により第２のシリコン窒化膜ＮＩ２の上部は酸化されて酸化膜になるため、第２のシリコン窒化膜ＮＩ２の厚みが減って完成時において８ｎｍ程度になる。

図９を参照して、第３のシリコン酸化膜ＯＸ３上に、ゲート電極となるドープドポリシリコン膜ＧＥが例えば減圧熱ＣＶＤ法により形成される。

図１０を参照して、通常の写真製版技術およびエッチング技術により、ドープドポリシリコン膜ＧＥ、第３のシリコン酸化膜ＯＸ３、第２のシリコン窒化膜ＮＩ２、第２のシリコン酸化膜ＯＸ２、第１のシリコン窒化膜ＮＩ１および第１のシリコン酸化膜ＯＸ１が順にパターニングされる。これにより、第１のシリコン酸化膜ＯＸ１、第１のシリコン窒化膜ＮＩ１、第２のシリコン酸化膜ＯＸ２、第２のシリコン窒化膜ＮＩ２および第３のシリコン酸化膜ＯＸ３の５層よりなるゲート絶縁膜ＧＩが形成されるとともに、ドープドポリシリコン膜よりなるゲート電極層ＧＥが形成される。

この後、ゲート電極層ＧＥなどをマスクとして、半導体基板ＳＵＢにイオン注入法により不純物イオンが注入される。これにより、図２に示すように、半導体基板ＳＵＢの主表面に１対のソース／ドレイン領域ＳＤが形成され、ＭＯＮＯＳ構造のメモリセルＭＣが形成される。

本実施の形態の不揮発性半導体記憶装置によれば、書換え速度の低下を招くことなく、書換えストレス印加前だけでなく書換えストレス印加後のリテンション寿命を長くすることができる。以下、そのことを説明する。

図２を参照して、本実施の形態においては第１のシリコン窒化膜ＮＩ１と第２のシリコン窒化膜ＮＩ２との間に、１ｎｍ以下の厚みの薄い第２のシリコン酸化膜ＯＸ２が形成されている。この第２のシリコン酸化膜ＯＸ２が第２のシリコン窒化膜ＮＩ２に蓄積された電荷の放出を抑制する役割をしている。

つまり、第２のシリコン酸化膜ＯＸ２よりも上の第２のシリコン窒化膜ＮＩ２中に注入された電荷が第１のシリコン酸化膜ＯＸ１を通して半導体基板ＳＵＢに放出されるには、第２のシリコン酸化膜ＯＸ２をまず通過する必要があり、第２のシリコン酸化膜ＯＸ２によって電荷の移動が阻害される。その分だけリテンションに時間を要することとなり、リテンション寿命の長時間化を達成することができる。

また第２のシリコン酸化膜ＯＸ２は１ｎｍ以下と薄い厚みを有しているため、書換えストレスによる影響をあまり受けない（つまりストレス劣化が少ない）。このため、書換えストレスを受けても、第２のシリコン酸化膜ＯＸ２が電荷の移動を阻害する効果はあまり変わらない。よって、第２のシリコン酸化膜ＯＸ２は第２のシリコン窒化膜ＮＩ２に蓄積された電荷を保持する特性を有し、第２のシリコン酸化膜ＯＸ２は第１のシリコン酸化膜ＯＸ１の劣化を補完する効果を有することになる。このように書換えストレスにより第１のシリコン酸化膜ＯＸ１の電荷保持特性が劣化している場合においても、第２のシリコン酸化膜ＯＸ２が電荷保持特性を補完する機能を有するため、リテンション寿命の長時間化を達成することができる。

一方、書換え速度は第１のシリコン酸化膜ＯＸ１の厚みで決まっている。本実施の形態においては第２のシリコン酸化膜ＯＸ２を設けたことにより、リテンション寿命の長時間化を達成するために第１のシリコン酸化膜ＯＸ１の膜厚を厚くする必要はない。このため電荷注入の効率は変わらず、よって書換え速度も大きな影響は受けない。

ただししきい値電圧Ｖｔｈを大きく変化させようとするとそれだけ多くの電荷を注入する必要がある。第２のシリコン酸化膜ＯＸ２が第２のシリコン窒化膜ＮＩ２への電荷の注入を阻害するようになると、書換え速度の低下が発生する可能性がある。しかし、本実施の形態においては第２のシリコン酸化膜ＯＸ２の厚みが１ｎｍ以下であるため、書換え速度を大幅に低下させることなく書込み側（High）および消去側（Low）の双方においてリテンション寿命を改善することができる。

さらに第２のシリコン窒化膜ＮＩ２の厚みＴ４が第１のシリコン窒化膜ＮＩ１の厚みＴ２よりも大きいため、第２のシリコン窒化膜ＮＩ２に多くの電荷を蓄積することが可能となる。この第２のシリコン窒化膜ＮＩ２に蓄積された電荷は第２のシリコン酸化膜ＯＸ２の存在により半導体基板ＳＵＢへが抜けにくくなっている。このため、第２のシリコン窒化膜ＮＩ２に蓄積できる電荷が多いなることで、リテンション不良が生じにくくなる。

また第１のシリコン窒化膜ＮＩ１の厚みＴ２は、２ｎｍ以上４ｎｍ以下であることが好ましい。第１のシリコン窒化膜ＮＩ１の厚みＴ２が２ｎｍ未満の場合には、第１のシリコン窒化膜ＮＩ１を安定して形成することができなくなり、第１のシリコン窒化膜ＮＩ１が島状に形成されるおそれがある。また第１のシリコン窒化膜ＮＩ１の厚みＴ２が４ｎｍを超える場合には、リテンション寿命の大幅な増加が得られないおそれがある。

次に、エネルギーバンド図を用いて効果が得られるモデルを説明する。
図１１はゲート絶縁膜がＯＮＯ膜の３層構造である場合の書込み側(High)における電荷損失過程を示すエネルギーバンド図である。図１１を参照して、シリコン窒化膜ＮＩ中に蓄積された電子（図中黒丸）はシリコン窒化膜ＮＩの伝導帯より１〜２ｅＶ程度低い準位にトラップされていると考えられる。この電子が熱励起されて伝導帯に遷移し、ボトム酸化膜ＯＸＢを通してシリコン基板ＳＵＢへ抜け、また電子の一部はトップ酸化膜ＯＸＴを通してゲート電極層ＧＥへ抜けていく過程が考えられ、これがリテンションの原因であると推定されている。ボトム酸化膜ＯＸＢはトップ酸化膜ＯＸＴより薄いので、電子の損失は主にボトム酸化膜ＯＸＢ側が支配的であることがわかっている。

一方、図２に示す本実施の形態の構成では、第１および第２のシリコン窒化膜ＮＩ１、ＮＩ２の間に第２のシリコン酸化膜ＯＸ２がある。このため、半導体基板ＳＵＢからゲート電極層ＧＥまでのエネルギーバンド構造は図１２に示すようなバンド構造を有していると考えられる。このバンド構造において、第２のシリコン窒化膜ＮＩ２に蓄積された電子が半導体基板ＳＵＢ側へ抜けるためには、第１のシリコン酸化膜ＯＸ１を通過する前に第２のシリコン酸化膜ＯＸ２を通過しなくてはならない。このため、その電子は第２のシリコン酸化膜ＯＸ２のエネルギー障壁を越えるか、または直接トンネリングする必要がある。これにより、第２のシリコン窒化膜ＮＩ２に蓄積された電子は半導体基板ＳＵＢに抜けにくくなり、結果としてリテンション寿命が長くなると考えられる。

この現象は正孔に関しても同様であるため、消去側(Low)のリテンション寿命向上にも同様の効果がある。

次に、上記の効果が得られる理由に関して行なった検証実験について説明する。
上述のように本実施の形態の効果は書換え速度の低下を招くことなくリテンション寿命を長くでき、かつ書換え後のリテンション寿命も改善できることである。そこで、以下に評価ＴＥＧ（Test Elementary Group）を用いた電気特性の結果を示す。

まず書換え後のリテンション寿命の評価結果を調べた。その結果として、書込み側（High）の結果を図１３に示し、消去側（Low）の結果を図１４に示す。図１３および図１４において、横軸は初期値からの電荷の損失量（Charge Loss：単位％）を示しており、縦軸はその電荷の損失量になるまでの時間（寿命）を示している。

この評価においては、まずゲート電圧（Gate Voltage：Ｖｇ）を１７Ｖとし、書込み時間を０．１秒（sec.）とした条件で初期書込みを行なった。その後にバイアスリテンションとして、Ｖｇ＝−１０Ｖ〜−１４Ｖまで１Ｖステップごとに最大１００秒までのしきい値電圧Ｖｔｈのシフト量から、電荷の損失量が２０〜９０％に至るまでの寿命を算出した。さらに各電荷の損失量ごとにＶｇ＝０Ｖへ外挿してリテンション寿命を予測した。

図１３および図１４のいずれの結果においても、ゲート絶縁膜がＯＮＯ膜の場合よりも、図２に示すＯＮＯＮＯ膜のほうが寿命が長くなっていることが分かる。この結果から、図２に示すＯＮＯＮＯ膜を用いたメモリセルＭＣにおける寿命の期待値としては、ＯＮＯ膜を用いたメモリセルの寿命の数倍〜２桁程度の向上が見込まれる。

次に、図２に示す本実施の形態のゲート絶縁膜における第２のシリコン酸化膜ＯＸ２の膜厚を変化させたときの寿命の変化について調べた。その結果を図１５に示す。

この評価においては、図１３および図１４と同じ手法で評価した。また図１５および後述する図１８の実験では、電荷の損失量が５０％に至るまでの寿命を抽出した。

また、書換え無しの場合（破線で示すデータ）と書換え有りの場合（実線で示すデータ）との双方で評価を行なった。書換え有りの場合は以下の条件で１００回の書換えを行なった後に、上記リテンション評価を実施した。書換えの条件は、書込み時のＶｇを１７Ｖ（０．１秒）とし、消去時のＶｇを−９Ｖとした。またＶｗｅｌｌを９．５Ｖ、Ｖｓｕｂを１０Ｖ、ＶｓおよびＶｄを０Ｖ（０．１秒）とした。

図１５において、横軸は第２のシリコン酸化膜ＯＸ２の膜厚を示し、縦軸は電荷の損失量が５０％になるまでの時間（寿命）を示している。

図１５の結果から、第２のシリコン酸化膜ＯＸ２の膜厚が０で第２のシリコン酸化膜ＯＸ２が形成されていない場合（つまりゲート絶縁膜がＯＮＯ膜の場合）よりも、第２のシリコン酸化膜ＯＸ２が形成されている場合の方が、寿命が向上していることがわかる。また１００回の書換えストレス有りの方（実線で示すデータ）が書換えストレス無し（破線で示すデータ）よりもＯＮＯ膜に対する寿命の向上の度合いが大きいことがわかる。

この結果から第２のシリコン酸化膜ＯＸ２を第１および第２のシリコン窒化膜ＮＩ１、ＮＩ２の間に形成するとリテンションが改善すること、および形成する第２のシリコン酸化膜ＯＸ２の厚みがそのリテンション改善の要因の一つであることが言える。第２のシリコン酸化膜ＯＸ２の厚みが依存することは、第２のシリコン酸化膜ＯＸ２中の電荷の移動がリテンション改善のメカニズムに関与していることを意味している。

次に、図２に示す本実施の形態におけるメモリセルの書込み特性について調べた。その結果を図１６に示す。なお書込みは半導体基板ＳＵＢからのＦＮトンネリングによる電子注入により行なわれている。図１６の横軸は書込み時間を示し、縦軸はメモリセルのしきい値電圧Ｖｔｈを示している。

この評価においては、書込みは、Ｖｇ＝１４Ｖ〜１９Ｖまで１Ｖステップごとに書込み時間を１０^-5〜１０^-1秒まで測定することにより行なった。また初期消去条件として、Ｖｇを−９Ｖ、Ｖｗｅｌｌを６Ｖ、Ｖｓｕｂを９．５Ｖ、ＶｓおよびＶｄを１０Ｖ（０．１秒）とした。

図１６を参照して、図２に示す本実施の形態におけるメモリセルでは、ゲート絶縁膜がＯＮＯ膜よりなるメモリセルと比較して、書込み速度が若干低下する傾向があるが、大幅な低下は見られないことがわかる。

また図２に示す構成において第２のシリコン酸化膜ＯＸ２の膜厚Ｔ３を１．５ｎｍとした場合の書込み特性について調べた。その結果を図１７に示す。この評価においても、図１６の評価と同様の条件を用いた。

図１７の結果から、第２のシリコン酸化膜ＯＸ２の膜厚Ｔ３が１．０ｎｍを超えると、ゲート絶縁膜がＯＮＯ膜よりなるメモリセルと比較して、書込み速度が大幅に低下することがわかる。

次に、図２に示す構成において第２のシリコン酸化膜ＯＸ２を挿入する縦方向（厚み方向）の位置を変えたときの寿命の変化について調べた。その結果を図１８に示す。図１８の横軸は第１のシリコン窒化膜ＮＩ１の厚みＴ２と第２のシリコン窒化膜ＮＩ２の厚みＴ４との和に対する第１のシリコン窒化膜ＮＩ１の厚みＴ２の比（Ｔ２／（Ｔ２＋Ｔ４））を示している。また縦軸は電荷の損失量（Charge Loss）が５０％になるまでの時間（寿命）を示している。

図１８を参照して、この実験では従来のＯＮＯ膜の３層構造におけるシリコン窒化膜の厚みがほぼ８ｎｍと想定されている。このため、図中「Ｒｅｆ．」と示したデータ（横軸１．０にプロットされたデータ）が従来のＯＮＯ膜の３層構造に相当しており、そのＯＮＯ膜内のシリコン窒化膜の厚みが８ｎｍとされている。

それ以外のプロットされたデータは、図２に示すように第１のシリコン窒化膜ＮＩ１と第２のシリコン窒化膜ＮＩ２との間に第２のシリコン酸化膜ＯＸ２を加えた構成である。また第１のシリコン窒化膜ＮＩ１の厚みＴ２が４ｎｍのデータにおいては第２のシリコン窒化膜ＮＩ２の厚みＴ４は４ｎｍである。また第１のシリコン窒化膜ＮＩ１の厚みＴ２が３ｎｍのデータにおいては第２のシリコン窒化膜ＮＩ２の厚みＴ４は５ｎｍである。また第１のシリコン窒化膜ＮＩ１の厚みＴ２が２ｎｍのデータにおいては第２のシリコン窒化膜ＮＩ２の厚みＴ４は６ｎｍである。

図１８の結果から、第２のシリコン窒化膜ＮＩ２の厚みＴ４を第１のシリコン窒化膜ＮＩ１の厚みＴ２よりも厚くすることにより、寿命が大幅に向上していることがわかる。

この結果は、追加されたシリコン酸化膜ＯＸ２の上下のシリコン窒化膜ＮＩ１、ＮＩ２に蓄積される電荷の分布がリテンションに影響することを意味している。また、上のシリコン窒化膜ＮＩ２の厚みが下のシリコン窒化膜ＮＩ１の厚みよりも厚い方がリテンション寿命を効果的に改善できていることから、シリコン酸化膜ＯＸ２中の電荷の移動がリテンション寿命改善のメカニズムに関与しているといえる。

図１８の結果においても、図１５の結果と同様、１００回の書換えストレス有りの場合（図中実線で示すデータ）の方が、書換えストレス無しの場合（図中破線で示すデータ）よりもリテンションの改善度合いが大きい。このように本実施の形態によれば、書換えストレス無しの場合にもリテンション寿命を改善できるが、書換えストレス有りの場合により顕著にリテンション寿命を改善することができる。

以上は書込み側について述べたが、消去側についても同様の結果が得られており、ホールに関しても同様のメカニズムが働いているものと考察される。

また図１８の結果から、第１のシリコン窒化膜ＮＩ１の厚みＴ２が２ｎｍ以上４ｎｍ以下の場合には、ＯＮＯ膜の３層構造（Ｒｅｆ．のデータ）よりもリテンション寿命が向上している。このため、第１のシリコン窒化膜ＮＩ１の厚みＴ２は２ｎｍ以上４ｎｍ以下であることが好ましい。

以上の図１３〜図１８の結果から、図２に示す本実施の形態の構成によれば、書換え速度の低下を招くことなくリテンション寿命を長くでき，かつ書換え後のリテンション寿命も改善できることがわかった。

上記の実施の形態においてはチャネル全域において書込み／消去を行うデバイス構造について説明されているが、本発明のこのデバイス構造に限定されるものではなく、これ以外にもゲートエッジ領域のみに電荷を蓄積させる局所トラップタイプのＭＯＮＯＳデバイスにも適用され得る。この局所トラップタイプにおいても、書換えやリテンションの物理的な現象は同じであり、本発明の有効性が適用可能である。

上記の実施の形態においては、マイコンデバイスの混載用メモリについて説明したが、本発明はこれに限定されるものではなく、浮遊ゲート型フラッシュメモリの代替として大容量の不揮発性メモリにも適用することができ、広くＭＯＮＯＳ構造を有する不揮発性メモリ全般に適用することができる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明は、ＭＯＮＯＳ構造を有する不揮発性半導体記憶装置に特に有利に適用され得る。

本発明の一実施の形態における不揮発性半導体記憶装置（半導体集積回路装置）を模式的に示した平面図である。図１のＲＯＭ領域におけるフラッシュメモリ部分のメモリセルの構成を概略的に示す断面図である。本発明の一実施の形態における不揮発性半導体記憶装置の製造方法の第１工程を示す概略断面図である。本発明の一実施の形態における不揮発性半導体記憶装置の製造方法の第２工程を示す概略断面図である。本発明の一実施の形態における不揮発性半導体記憶装置の製造方法の第３工程を示す概略断面図である。本発明の一実施の形態における不揮発性半導体記憶装置の製造方法の第４工程を示す概略断面図である。本発明の一実施の形態における不揮発性半導体記憶装置の製造方法の第５工程を示す概略断面図である。本発明の一実施の形態における不揮発性半導体記憶装置の製造方法の第６工程を示す概略断面図である。本発明の一実施の形態における不揮発性半導体記憶装置の製造方法の第７工程を示す概略断面図である。本発明の一実施の形態における不揮発性半導体記憶装置の製造方法の第８工程を示す概略断面図である。ゲート絶縁膜がＯＮＯ膜である場合の書込み側(High)における電荷損失過程を示すエネルギーバンド図である。本発明の一実施の形態における不揮発性半導体記憶装置の書込み側(High)における電荷損失過程を示すエネルギーバンド図である。書換え後の書込み側（High）のリテンション寿命の評価結果を示す図である。書換え後の消去側（Low）のリテンション寿命の評価結果を示す図である。図２に示す本実施の形態のゲート絶縁膜における第２のシリコン酸化膜ＯＸ２の膜厚を変化させたときの寿命の変化を示す図である。図２に示す本実施の形態におけるメモリセルの書込み特性について調べた結果を示す図である。図２に示す構成において第２のシリコン酸化膜ＯＸ２の膜厚Ｔ３を１．５ｎｍとした場合の書込み特性について調べた結果を示す図である。図２に示す構成において第２のシリコン酸化膜ＯＸ２を挿入する縦方向（厚み方向）の位置を変えたときの寿命の変化を示す図である。

符号の説明

ＧＥゲート電極層、ＧＩゲート絶縁膜、ＩＯＩ／Ｏ領域、ＭＣメモリセル、ＭＣＲメモリセル領域、ＭＰＵＭＰＵ領域、ＮＩ１第１のシリコン窒化膜、ＮＩ２第２のシリコン窒化膜、ＯＸ１第１のシリコン酸化膜、ＯＸ２第２のシリコン酸化膜、ＯＸ３第３のシリコン酸化膜、ＰＣ周辺回路領域、ＲＡＭＲＡＭ領域、ＲＣＲＯＭｃｏｎｔｒｏｌ領域、ＲＯＭＲＯＭ領域、ＳＤソース／ドレイン領域、ＳＩＤ半導体集積回路装置、ＳＲ分離領域、ＳＵＢ半導体基板。

Claims

主表面を有する半導体基板と、
前記半導体基板の前記主表面に形成された１対のソース／ドレイン領域と、
前記１対のソース／ドレイン領域に挟まれる前記半導体基板の前記主表面上に形成された絶縁膜と、
前記絶縁膜上に形成されたゲート電極層とを備え、
前記絶縁膜は、
前記半導体基板の主表面上に形成された第１のシリコン酸化膜と、
前記第１のシリコン酸化膜上に形成された第１のシリコン窒化膜と、
前記第１のシリコン窒化膜上に形成され、かつ１ｎｍ以下の厚みを有する第２のシリコン酸化膜と、
前記第２のシリコン酸化膜上に形成され、かつ前記第１のシリコン窒化膜よりも厚い厚みを有する第２のシリコン窒化膜と、
前記第２のシリコン窒化膜上に形成された第３のシリコン酸化膜とからなる、不揮発性半導体記憶装置。
前記第１のシリコン窒化膜は２ｎｍ以上４ｎｍ以下の厚みを有する、請求項１に記載の不揮発性半導体記憶装置。